ホーム > 特許ランキング > ＳＹＮ０ＰＳＹＳ， ＩＮＣ．
知財求人 - 知財ポータルサイト「IP Force」
特許7466665リーク電流に統計的ばらつきをもつダイナミックランダムアクセスメモリパストランジスタの設計
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-04
(45)【発行日】2024-04-12
(54)【発明の名称】リーク電流に統計的ばらつきをもつダイナミックランダムアクセスメモリパストランジスタの設計
(51)【国際特許分類】
G06F 30/367 20200101AFI20240405BHJP
H01L 21/336 20060101ALI20240405BHJP
H01L 29/78 20060101ALI20240405BHJP
【ＦＩ】
G06F30/367
H01L29/78 301M
H01L29/78 301V
【請求項の数】
20
(21)【出願番号】P 2022548957
(86)(22)【出願日】2021-02-10
(65)【公表番号】
(43)【公表日】2023-04-03
(86)【国際出願番号】 US2021017385
(87)【国際公開番号】W WO2021163136
(87)【国際公開日】2021-08-19
【審査請求日】2022-09-14
(31)【優先権主張番号】62/975,714
(32)【優先日】2020-02-12
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】597035274
【氏名又は名称】シノプシス， インコーポレイテッド
【氏名又は名称原語表記】ＳＹＮ０ＰＳＹＳ， ＩＮＣ．
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100103610
【弁理士】
【氏名又は名称】▲吉▼田 和彦
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100086771
【弁理士】
【氏名又は名称】西島 孝喜
(74)【代理人】
【氏名又は名称】上杉 浩
(74)【代理人】
【識別番号】100120525
【弁理士】
【氏名又は名称】近藤 直樹
(74)【代理人】
【識別番号】100139712
【弁理士】
【氏名又は名称】那須 威夫
(72)【発明者】
【氏名】アモローゾ サルヴァトーレ マリア
(72)【発明者】
【氏名】アセノフ プラメン エイ
(72)【発明者】
【氏名】イ ジェヒョン
(72)【発明者】
【氏名】ブラウン アンドリュー アール
(72)【発明者】
【氏名】アルデグンデ ロドリゲス マニュエル
(72)【発明者】
【氏名】チェン ビンジェ
(72)【発明者】
【氏名】ペンダー アンドリュー ジョン
(72)【発明者】
【氏名】リード デヴィッド ティー
【審査官】堀井 啓明
(56)【参考文献】
【文献】米国特許第０７６９８６７２（ＵＳ，Ｂ１）
【文献】米国特許出願公開第２０１０／０２５７４９２（ＵＳ，Ａ１）
【文献】MORI,Yuki,et al.，New Method for Evaluating Electric Field at Junctions of DRAM Cell Transistors by Measuring Junction Leakage Current，IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.56,No.2,FEBRUARY 2009，米国，IEEE，2009年01月19日，VOL.56,No.2，pp.252-259
【文献】MORI,Yuki,et al.，A NEW EXPERIMENTAL METHOD FOR EVALUATING ELECTRIC FIELD AT THE JUNCTIONS OF DRAM CELL TRANSISTORS AND THE EFFECT OF ELECTRIC FIELD STRENGTH ON THE RETENTION CHARACTERISTICS OF DRAM，2004 IEEE International Reliability Physics Symposium.Proceedings，米国，IEEE，2004年07月26日，pp.157-164
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ ３０／００－３０／３９８
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
プロセッサと、命令を含むメモリと
を備えるシステムであって、前記命令が、前記プロセッサによって実行されるとき、
トランジスタ中の異なるドーパント配置をシミュレートすることによって、第１の複数のトランジスタリーク電流を生成することと、
前記異なるドーパント配置の各ドーパント配置について、前記トランジスタ中への単一トラップの組み込みをシミュレートすることによって、第２の複数のトランジスタリーク電流を生成することと、
前記第１の複数のトランジスタリーク電流を第１のリーク電流分布に適合させることと、
前記第２の複数のトランジスタリーク電流を第２のリーク電流分布に適合させることと、
前記第１のリーク電流分布と前記第２のリーク電流分布とに基づいて、前記トランジスタの特定のトラップ密度について、第３の複数のリーク電流を生成することと、
前記第３の複数のリーク電流を、前記トランジスタを含むＤＲＡＭセルのためのモデルパラメータに変換することと、
前記モデルパラメータに基づいて、前記トランジスタを含む前記ＤＲＡＭセルを評価することと
を含む動作を実行する、システム。
【請求項2】
前記ＤＲＡＭセルが、統計的コンパクトモデルとしてモデル化され、前記第３の複数のリーク電流が、前記第１のリーク電流分布と前記第２のリーク電流分布との組合せ、および前記特定のトラップ密度から統計的に得られる、請求項１に記載のシステム。
【請求項3】
トラップが、前記特定のトラップ密度に従って前記トランジスタ中にランダムに分布する、請求項１に記載のシステム。
【請求項4】
前記第１の複数のトランジスタリーク電流が、主要なドリフト－拡散方程式を使用するが再結合方程式は使用せずに生成され、前記第２の複数のトランジスタリーク電流の各々が、前記再結合方程式を使用して生成される、請求項１に記載のシステム。
【請求項5】
前記第１のリーク電流分布が、単一の統計的モデルを使用して前記第１の複数のトランジスタリーク電流に適合させられ、前記第２のリーク電流分布が、２つの統計的モデルを使用して前記第２の複数のトランジスタリーク電流に適合させられ、前記第２のリーク電流分布のバルク領域が、第１の統計的モデルを使用して前記第２の複数のトランジスタリーク電流に適合させられ、前記第２のリーク電流分布のテール領域が、第２の統計的モデルを使用して前記第２の複数のトランジスタリーク電流に適合させられ、前記バルク領域は、しきい値パーセンテージを上回る、集団的な数の前記第２の複数のトランジスタリーク電流を表す、請求項１に記載のシステム。
【請求項6】
前記特定のトラップ密度が、前記トランジスタのソースまたはドレイン領域における不完全性のポアソン分布を表す、請求項１に記載のシステム。
【請求項7】
トランジスタ中の異なるドーパント配置をシミュレートすることによって、第１の複数のトランジスタリーク電流を生成するステップと、前記異なるドーパント配置の各ドーパント配置について、前記トランジスタ中への単一トラップの組み込みをシミュレートすることによって、第２の複数のトランジスタリーク電流を生成するステップと、
前記第１の複数のトランジスタリーク電流を第１のリーク電流分布に適合させるステップと、
前記第２の複数のトランジスタリーク電流を第２のリーク電流分布に適合させるステップと、
第３のリーク電流分布を発生させるために、前記第１のリーク電流分布と前記第２のリーク電流分布とを組み合わせるステップと、
前記トランジスタの特定のトラップ密度について、前記第１および第２のリーク電流分布ならびに前記特定のトラップ密度に基づいて、第３の複数の統計的に生成されたリーク電流を生成するステップと、
前記第３の複数の統計的に生成されたリーク電流を、前記トランジスタを含むＤＲＡＭセルの回路シミュレーションのためのモデルパラメータ値にマッピングするステップと、
前記モデルパラメータ値に基づいて、前記トランジスタを含む前記ＤＲＡＭセルを評価するステップと
を含む方法。
【請求項8】
前記ＤＲＡＭセルが統計的コンパクトモデルとしてモデル化され、前記第３の複数の統計的に生成されたリーク電流が、前記第１のリーク電流分布と前記第２のリーク電流分布との組合せ、および前記特定のトラップ密度から得られる、請求項７に記載の方法。
【請求項9】
トラップが、前記特定のトラップ密度に従って前記トランジスタ中にランダムに分布する、請求項７に記載の方法。
【請求項10】
前記第１の複数のトランジスタリーク電流が、主要なドリフト－拡散方程式を使用するが再結合方程式は使用せずに生成され、前記第２の複数のトランジスタリーク電流の各々が、前記再結合方程式を使用して生成される、請求項７に記載の方法。
【請求項11】
前記特定のトラップ密度について第３のリーク電流分布を発生させるために、前記第１のリーク電流分布と前記第２のリーク電流分布とを組み合わせるステップが、前記第１のリーク電流分布に従って、統計的に選択された第１の値を有する第１の変数と、
Ｎを前記トランジスタ中のシミュレートされるトラップの数として、前記第２のリーク電流分布からランダムにサンプリングされた独立した値を有するＮ個の追加の変数と
を合計することによって、統計的に分布した、第３の複数の統計的に生成されたリーク電流を得ることをさらに含む、請求項７に記載の方法。
【請求項12】
前記第１のリーク電流分布が、単一の統計的モデルを使用して前記第１の複数のトランジスタリーク電流に適合させられ、前記第２のリーク電流分布が、２つの統計的モデルを使用して前記第２の複数のトランジスタリーク電流に適合させられ、前記第２のリーク電流分布のバルク領域が、第１の統計的モデルを使用して前記第２の複数のトランジスタリーク電流に適合させられ、前記第２のリーク電流分布のテール領域が、第２の統計的モデルを使用して前記第２の複数のトランジスタリーク電流に適合させられ、前記バルク領域は、しきい値パーセンテージを上回る、集団的な数の前記第２の複数のトランジスタリーク電流を表す、請求項７に記載の方法。
【請求項13】
前記第２の統計的モデルが相補累積分布を実装する、請求項１２に記載の方法。
【請求項14】
前記特定のトラップ密度が、前記トランジスタのソースまたはドレイン領域における不完全性のポアソン分布を表す、請求項７に記載の方法。
【請求項15】
命令を含む非一時的コンピュータ可読記憶媒体であって、プロセッサによって実行されるとき、前記命令が、第１のトラップ密度をもつＤＲＡＭセルの統計的コンパクトモデルを評価し、前記ＤＲＡＭセル中に含まれるパストランジスタについてエミュレートされたリフレッシュ時間がしきい値を満たすかどうかを決定することと、
前記リフレッシュ時間が前記しきい値を満たさないと決定したことに応答して、
前記ＤＲＡＭセルの第２の、異なるトラップ密度を選択することと、
前記第２のトラップ密度をもつＤＲＡＭセルの前記統計的コンパクトモデルを再評価し、前記ＤＲＡＭセル中に含まれる前記パストランジスタについてエミュレートされた前記リフレッシュ時間が前記しきい値を満たすかどうかを決定することと、
前記しきい値を満たす前記リフレッシュ時間に応答して、前記ＤＲＡＭセルは許容できることを示すことと
を含む動作を実行し、
前記統計的コンパクトモデルが、ベースラインリーク電流を表す第１のリーク電流分布を発生させる前記ＤＲＡＭセルの第１の複数の統計的シミュレーションと、追加のリーク電流分布を表す第２のリーク電流分布を発生させる前記ＤＲＡＭセルの第２の複数の統計的シミュレーションとによって生成され、前記第１のリーク電流分布と第２のリーク電流分布とが、前記ＤＲＡＭセルにおいて誘起されるドレインリークを表す第３のリーク電流分布を作成するために組み合わせられ、
前記第３のリーク電流分布が、特定のトラップ密度に基づいて、前記特定のトラップ密度における前記ＤＲＡＭセルの統計的リーク電流を記述するように、外挿法によって推定される、非一時的コンピュータ可読記憶媒体。
【請求項16】
前記第１の複数の統計的シミュレーションが、主要なドリフト－拡散方程式を使用するが再結合方程式は使用せずに実行される、請求項１５に記載の非一時的コンピュータ可読記憶媒体。
【請求項17】
前記第２の複数の統計的シミュレーションの各々が、再結合方程式を使用して実行される、請求項１５に記載の非一時的コンピュータ可読記憶媒体。
【請求項18】
前記第２の複数の統計的シミュレーションが、前記第１の複数の統計的シミュレーションの各統計的シミュレーションに基づいて実行される、請求項１５に記載の非一時的コンピュータ可読記憶媒体。
【請求項19】
前記第１の複数の統計的シミュレーションが、単一の統計的モデルを使用して前記第１のリーク電流分布に適合させられた第１のパストランジスタリーク電流を発生させ、前記第２の複数の統計的シミュレーションが、２つの統計的モデルを使用して前記第２のリーク電流分布に適合させられた第２のパストランジスタリーク電流を発生させ、前記第２のパストランジスタリーク電流のバルク領域が、第１の統計的モデルを使用して前記第２のリーク電流分布に適合させられ、前記第２のパストランジスタリーク電流のテール領域が、第２の統計的モデルを使用して前記第２のリーク電流分布に適合させられ、前記バルク領域は、しきい値パーセンテージを上回る、集団的な数の前記第２のパストランジスタリーク電流を表す、請求項１５に記載の非一時的コンピュータ可読記憶媒体。
【請求項20】
前記第１の複数の統計的シミュレーションが、主要なドリフト－拡散方程式を使用するが再結合方程式は使用せずに実行され、前記第２の複数の統計的シミュレーションの各々が、再結合方程式を使用して実行される、請求項１５に記載の非一時的コンピュータ可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は一般に、電子設計自動化（ＥＤＡ：Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）システムに関する。特に、本開示は、コンピュータシミュレーションを使用する、リーク電流に統計的ばらつきをもつＤＲＡＭ（ダイナミックランダムアクセスメモリ）パストランジスタの設計に関する。
【背景技術】
【0002】
１パストランジスタ／１キャパシタ記憶ノード（１Ｔ１Ｃ）ＤＲＡＭセル設計は、その中に含まれるパストランジスタと容量性記憶ノードの両方について、プレーナテクノロジから複雑な非プレーナ構造に向かって進化してきた設計である。この進化により、ＤＲＡＭセルの寸法が継続的に縮小し、チップあたりのメモリ密度を増加させることが可能となり、Ｆをセルの最小形状寸法（一般にゲートピッチ）として、セルあたり６Ｆ2に近い単一メモリセルの占有面積をもつ良好なスケーリング効率が維持されてきた。スケーリング効率を４Ｆ2に向上させ得る垂直ゲートオールアラウンドソリューションが提案されている。これらのスケーリングトレンドを実現するために、ビットリフレッシュ時間よりも長いビット保持時間を有するために極めて低いリーク電流を提供するように、ＤＲＡＭセルの記憶キャパシタとパストランジスタの両方が設計される。リフレッシュ周波数が高くなるほど、消費電力は高くなる。
【発明の概要】
【0003】
本開示は、一実施形態において、システムを提供し、そのシステムは、プロセッサと、命令を含むメモリとを備え、その命令は、プロセッサによって実行されるとき：トランジスタ中の異なるドーパント配置をシミュレートすることによって、第１の複数のトランジスタリーク電流を生成することと；異なるドーパント配置の各ドーパント配置について、トランジスタ中への単一トラップの組み込みをシミュレートすることによって、第２の複数のトランジスタリーク電流を生成することと；第１の複数のトランジスタリーク電流を第１のリーク電流分布に適合させることと；第２の複数のトランジスタリーク電流を第２のリーク電流分布に適合させることと；第１のリーク電流分布と第２のリーク電流分布とに基づいて、トランジスタの特定のトラップ密度について、第３の複数のリーク電流を生成することと；第３の複数のリーク電流を、トランジスタを含むＤＲＡＭセルのためのモデルパラメータに変換することと；そのモデルパラメータに基づいて、トランジスタを含むＤＲＡＭセルを評価することとを含む動作を実行する。
【0004】
本開示は、一実施形態において、方法を提供し、その方法は：トランジスタ中の異なるドーパント配置をシミュレートすることによって、第１の複数のトランジスタリーク電流を生成するステップと；異なるドーパント配置の各ドーパント配置について、トランジスタ中への単一トラップの組み込みをシミュレートすることによって、第２の複数のトランジスタリーク電流を生成するステップと；第１の複数のトランジスタリーク電流を第１のリーク電流分布に適合させるステップと；第２の複数のトランジスタリーク電流を第２のリーク電流分布に適合させるステップと；第３のリーク電流分布を生成するために、第１のリーク電流分布と第２のリーク電流分布とを組み合わせるステップと；トランジスタの特定のトラップ密度について、第１および第２のリーク電流分ならびに特定のトラップ密度に基づいて、第３の複数の統計的に生成されたリーク電流を生成するステップと；第３の複数の統計的に生成されたリーク電流を、トランジスタを含むＤＲＡＭセルの回路シミュレーションのためのモデルパラメータ値にマッピングするステップと；モデルパラメータに基づいて、トランジスタを含むＤＲＡＭセルを評価するステップとを含む。
【0005】
本開示は、一実施形態において、命令を含む非一時的コンピュータ可読記憶媒体を提供し、プロセッサによって実行されるとき、その命令は：第１のトラップ密度をもつＤＲＡＭセルの統計的コンパクトモデルを評価し、ＤＲＡＭセル中に含まれるパストランジスタについてエミュレートされた応答・リフレッシュ時間がしきい値を満たすかどうかを決定することと：応答リフレッシュ時間がしきい値を満たさないと決定したことに応答して；ＤＲＡＭセルの第２の、異なるトラップ密度を選択することと；第２のトラップ密度をもつＤＲＡＭセルの統計的コンパクトモデルを再評価し、ＤＲＡＭセル中に含まれるパストランジスタについてエミュレートされた応答リフレッシュ時間がしきい値を満たすかどうかを決定することと；しきい値を満たす応答リフレッシュ時間に応答して、ＤＲＡＭセルは許容できることを示すこととを含む動作を実行し：統計的コンパクトモデルは、ベースラインリーク電流を表す第１のリーク電流分布を発生させるＤＲＡＭセルの第１の複数の統計的シミュレーションと、追加のリーク電流分布を表す第２のリーク電流分布を発生させるＤＲＡＭセルの第２の複数の統計的シミュレーションとによって生成され、第１のリーク電流分布と第２のリーク電流分布とが、ＤＲＡＭセルにおいて誘起されるドレインリークを表す第３のリーク電流分布を作成するために組み合わされ；第３のリーク電流分布は、特定のトラップ密度に基づいて、特定のトラップ密度におけるＤＲＡＭセルの統計的リーク電流を記述するように、外挿法によって推定される。
【0006】
本開示は、以下に与えられる詳細な説明から、および本開示の実施形態の添付図から、より十分に理解されよう。図は、本開示の実施形態の知識および理解を与えるために使用され、本開示の範囲をこれらの特定の実施形態に限定するものではない。さらに、図は必ずしも正確な比率で描かれているとは限らない。
【図面の簡単な説明】
【0007】
【図1】本開示の様々な実施形態による、ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ－Ａｉｄｅｄ Ｄｅｓｉｇｎ）シミュレーションのための、プロセスエミュレーションおよびプロセスシミュレーションによって得られたＤＲＡＭセルの概略構造を示す図である。
【図2】本開示の様々な実施形態による、ＤＲＡＭセルの回路モデルを示す回路図である。
【図3】本開示の様々な実施形態による、パストランジスタ構造を最適化するための方法のフローチャートである。
【図4】本開示の様々な実施形態による、ランダムで離散的なドーパントによる、およびまたランダムで離散的なドーパントの存在下の単一のランダムなトラップによる、ＤＲＡＭセルにおけるリーク電流のＴＣＡＤ結果のグラフを示す図である。
【図5A】本開示の様々な実施形態による、様々な動作フェーズ中にＤＲＡＭセル回路に印加される波形刺激（電圧）を示す波形図である。
【図5B】本開示の様々な実施形態による、様々な動作フェーズ中にＤＲＡＭセル回路に印加される波形刺激（電圧）を示す波形図である。
【図6】本開示の様々な実施形態による、３つの異なるトラップ密度シナリオに対する所定のリフレッシュ時間の記憶ノード電圧分布を示す統計的回路シミュレーション結果のグラフである。
【図7】本開示の様々な実施形態による、シミュレーションフォーマット変換を実行するための方法のフローチャートである。
【図8】本開示の実施形態によるいくつかのトラップ密度分布について、コンパクトモデル統計的生成から得られたリーク電流と、ＴＣＡＤシミュレーションから得られたリークとの比較を示すグラフである。
【図9】本開示のいくつかの実施形態による、集積回路の設計および製造中に使用される様々な工程のフローチャートを示す。
【図10】本開示の実施形態が作動し得る例示的なコンピュータシステムの図である。
【発明を実施するための形態】
【0008】
本開示の実施形態は、ＤＲＡＭのリフレッシュ時間を制限するパストランジスタリーク電流の統計的分散を予測するための、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）などの回路エミュレータを使用して、テクノロジコンピュータ支援設計（ＴＣＡＤ）データから回路シミュレーションに至る新規のシミュレーションフローを提供する。
【0009】
高いアスペクト比とセルあたりの小さい面積とにより、記憶キャパシタの容量を増加させることには物理的な限界がある。したがって、保持を大きくするために、通常は、非ゼロ基板バイアスの印加、およびゲート－ドレイン間オーバーラップと合わせたドーピングプロファイルの最適化に頼る、パストランジスタの設計に注力することは望ましい。このようにしてパストランジスタを設計することは、極めて高額の、シリコンウェハー上での試作を何回か必要とし得る、多次元的で困難なタスクである。さらに、これらのリーク電流は数アットアンペアの桁であるので、単一セルから生じるリーク電流を実験的に測定することは、物理的に不可能である。したがって、リーク測定は、セルの大きいアレイ上でのみ実行され得、したがって単一の不良セルの確率論的な保持を支配するメカニズムを物理的に理解することはできない。
【0010】
デバイスの半導体領域中の欠陥によるリーク電流のシミュレーションは、キャリア生成／再結合を含む３次元テクノロジコンピュータ支援設計（ＴＣＡＤ）ドリフト－拡散シミュレーションによって実行され得る。キャリアの再結合／生成は、通常、式［１］によって示されるショックレー－リード－ホール方程式（Ｓｈｏｃｋｌｅｙ－Ｒｅａｄ－Ｈａｌｌ Ｅｑｕａｔｉｏｎ）によって記述され、トラップ介在型トンネリングの効果を記述するために、式［２］および式［３］によって示される補助Ｈｕｒｋｘ方程式によって寿命が修正される。
σ＝σ0（１＋γTAT） ［２］
【数1】
【数2】
【0011】
そのようなＴＣＡＤシミュレーションは、トランジスタリーク電流を決定するが、追加された再結合方程式（すなわち式［１］～［３］）の解が、ＴＣＡＤシミュレーション時間を著しく増加させ、反復ソルバー方式が収束しないことによってＴＣＡＤシミュレーション効率を低下させる。
【0012】
そのような手法によって提供される技術的利点および改善された／拡張された機能性は、個々の不良セルのリークメカニズムを物理的に理解することが可能になることと、ウェハーベースの最適化の費用に比して無視できるわずかな費用でセルの最適化が可能になることと、ＴＣＡＤシミュレータ、回路モデルエクストラクタおよび回路シミュレータを特徴づける任意の既存のプラットフォームへの実装が使いやすく改善されることとを含む。フローは物理的ＴＣＡＤシミュレーションツールの出力に基づいて実行されるので、このフローは、書き込み電流ばらつき、容量ばらつき、キャパシタリークばらつき、センスアンプばらつき、および電源電圧ゆらぎを含むがこれに限定されない、リフレッシュ時間に関する他のシミュレート可能なばらつきメカニズムにも、拡張可能である。
【0013】
解析システムは、１個の単一のランダムに配置されたトラップの存在下のＤＲＡＭパストランジスタのリーク電流の高速かつ正確なシミュレーションを可能にするために、ＴＣＡＤシミュレーションに後処理法を使用する。解析システムは、複数の確率密度関数によるＴＣＡＤシミュレーションから（後処理から）得られた単一トラップ誘起リークのデータを、ランダムで離散的なドーパントに関する統計的ばらつきと、ランダムに配置された離散的なトラップに関する統計的分布のテールとを適切に捕捉するように適合させる。解析システムは、ターゲットＴＣＡＤデータと、任意のトラップ密度値に対する統計的コンパクトモデルの高速かつ正確な生成とに基づいて、コンパクトモデルパラメータを抽出する。解析システムは、この統計的コンパクトモデルを使用して、統計的回路シミュレーション（たとえば、ＳＰＩＣＥシミュレータを用いて）を実行する。本明細書において説明する実施形態により、単一ＤＲＡＭセル中のリークメカニズムの理解と、ＤＲＡＭセル中のリーク電流の統計的分布の予測とが可能になる。実験計画法（ＤＯＥ，Design of Experiments）の枠組みにおいて、または設計最適化ループの中で採用されるとき、本開示により、シリコンウェハー製造に基づく最適化に比較して無視できる費用および期間で、リークを最小にし、リフレッシュ時間を最大にするためのパストランジスタ構造の改善が可能になる。
【0014】
一般に、本開示は、先端技術のＤＲＡＭのリフレッシュ時間を制限するパストランジスタリーク電流の統計的ばらつきを予測し、統計的ばらつきが存在するパストランジスタ構造の最適化を可能にする、シミュレーションベースフローを実行する方法を含む。当技術分野で使用され、当業者によって理解されるように、「最適化」、「最適化する」、「最適化すること」、およびそれらの変形は、ある識別された特性または制約の何らかの改善（改善が可能な場合）を選択する問題の数学的定式化を指し、その特性または制約の絶対的または包括的な最適改善を意味しない（この用語は、より口語的に使用され得るため）。したがって、状況によっては、最適化は最小を決定することがあるが、その場合、その最小は全体の最小ではなく極小であることがある。たとえば、縮小された占有面積に最適化された第１の構造は、低消費電力に最適化された第２の構造よりも大きい電力を消費することがある。別の例では、配線長の短縮に最適化された第１の構造は、回路全体にわたる総配線長が、第２の構造よりも短くなることがある（たとえば、第１の構造が配線長全体での最小を示している）が、第１の要素と第２の要素との間の個々の配線長が第２の構造よりも長くなることがある（たとえば、第２の構造が極小を示している）。したがって、「最適化された」構造は、１つまたは複数の能動的に特定された制約および／または目標についての総合的な指標を改善するように作成または更新され、最適化の様々な優先度における複数層にわたる設計検討事項を提示し得る。
【0015】
図１は、本開示の様々な実施形態による、プロセスエミュレーションおよびプロセスシミュレーションによって得られた、ＴＣＡＤシミュレーションのためのＤＲＡＭセルの概略構造１００を示す。図１は、プロセスエミュレーションまたはプロセスシミュレーションによって得られ得る、ナノメートルスケール世代を代表する、一般的な６Ｆ2 ＤＲＡＭセルのトランジスタ構造１００を示す。図１のＴＣＡＤ構造は、統計的ドリフト－拡散シミュレータの入力として使用され得、その場合、連続的なドーピングは個々のドーパント原子に確率的に離散化され（ドーパント１７０として円形の含有物で示されている）、トランジスタ性能の統計的分散を得るために、数１００のノミナルデバイスの統計的インスタンスがシミュレートされる。
【0016】
示されるように、ＴＣＡＤ構造１００は、共有ビット線コンタクト１３０を、それぞれの記憶キャパシタ（図示せず）に接続された２つの記憶ノードコンタクト１２０ａと１２０ｂとの間に接続する共有構造である。２つのパストランジスタ１１０ａ、１１０ｂが、共有ビット線ピラー１４０を介してビット線コンタクト１３０に接続され、第１のパストランジスタ１１０ａが、第１の記憶ピラー１５０ａを介して第１の記憶ノードコンタクト１２０ａに接続され、第２のパストランジスタ１１０ｂが、第２の記憶ピラー１５０ｂを介して第２の記憶ノードコンタクト１２０ｂに接続される。さらに、それぞれのパストランジスタ１１０ａ、１１０ｂのゲート領域に対して、ゲートコンタクト１６０ａ、１６０ｂとパストランジスタ１１０ａ、１１０ｂとの間にゲート酸化膜１６５をもつ、ゲートコンタクト１６０ａ、１６０ｂが示されている。共有構造として示しているが、本開示は、個々の構成要素の様々な構成および形状をもつ単一のキャパシタ／トランジスタ構造（たとえば、１つの記憶キャパシタ、記憶ピラー、およびゲートコンタクトをもつ）において適用され得る。
【0017】
ピラー１４０、１５０ａ、１５０ｂの各々の中に、いくつかのドーパント１７０が示され、より低い濃度のドーパント１７０がパストランジスタ１１０ａ、１１０ｂの本体中に示されている。構造１００をシミュレートするとき、解析システムは、トラップ１９０ａ～１９０ｃ（一般的にまたは集合的に、トラップ１９０）を、第１の記憶ピラー１５０ａの四角形で囲まれた領域１８０などの対象領域中のランダムな位置に生成する。トラップ１９０は、付随するベース材料中の好ましからざる欠陥または不完全性を表し、電流が記憶キャパシタからリークすることを許容する。他の対象領域（たとえば、第２の記憶ピラー１５０ｂ、ビット線ピラー１４０、またはパストランジスタ１１０ａ、１１０ｂの本体中）もあり得る。トラップ１９０の定義はシリコンの体積内の密度を指定し（本例ではトラップ数／ｃｍ3またはトラップ数ｃｍ-3）、所定の体積に対して、それについて知られているまたは選択された密度値に基づいて、平均トラップ数が決定され得る。一実施形態では、トラップ１９０の数の分布は、ポアソン分布（Ｐｏｉｓｓｏｎ ｄｉｓｔｒｉｂｕｔｉｏｎ）に従い、その結果、トラップ１９０の平均数はポアソン分布の平均値を表す。
【0018】
対象領域中に配置されるトラップ１９０の数は、パストランジスタ１１０ａ（または１１０ｂ）のリフレッシュ時間に影響を及ぼし、これらのトラップ１９０の配置および効果の計算は、計算するための著しい計算リソース、または実験的に決定するための構造のシリコン試作品での物理的な実験の利用を一般に必要とする。本開示は、コンピュータの使用効率およびこのシミュレーションの速度の改善、ならびに物理的試作品での実験の必要性を回避する能力を提供し、したがって、対象領域中の単一トラップから様々なユーザ定義可能なトラップ密度まで、外挿法によって推測され得るリーク電流分布を計算することによって、ユーザは、ＴＣＡＤ構造１００の設計の選択肢を迅速かつ正確に探求することが可能となる。
【0019】
図２は、本開示の実施形態による、ＤＲＡＭセルの集積回路モデル２００（たとえば、ＳＰＩＣＥモデル）を示す回路図である。集積回路モデル２００において、構成要素および記憶ピラー１５０ａとビット線ピラー１４０との間の接続は、印加されるビット線電圧（ＶBL）を表すビット線電圧電源２０５と、ビット線における抵抗（ＲBL）を表すビット線抵抗２１０と、ビット線間の容量（ＣBL）を表すビット線容量２１５と、記憶キャパシタのコンタクトまでのビット線ピラー１４０におけるコンタクト１３０の抵抗（ＲBL_Contact）を表すビット線コンタクト抵抗２２０とを含む。ビット線容量２１５は、中間ノード２２５（ビット線抵抗２１０とビット線コンタクト抵抗２２０との間に配置されている）と接地２７０との間に接続されているとしてモデル化されている。ビット線電圧電源２０５は、接地２７０とビット線抵抗２１０との間に接続されるものとしてモデル化されている。
【0020】
第１のノード２３０は、モデル２００において、パストランジスタ２３５（たとえば、図１におけるパストランジスタ１１０ａ、１１０ｂのうちの１つ）への入力電圧（ＶN1）を測定／シミュレートするために表されており、ゲート電圧（ＶGate）をパストランジスタ２３５のゲートに印加するように配置された制御可能なゲート電圧電源２４０を用いてモデル化されている。ソース／ドレインまたは記憶ピラー１５０ａにおける抵抗を表すソース／ドレインコンタクト抵抗２４５（Ｒsc_Contact）は、パストランジスタ２３５のソースと第２のノード２５０との間にモデル化されている。第２のノード２５０は、モデル２００において、キャパシタ電源２６０（ＶCAP）を介して、ＤＲＡＭセルの記憶キャパシタ２５５にリーク電流を加えるように表されている。統計的コンパクトモデルを使用する場合、（接合リークパラメータとしての）リーク電流の値は、図３に関して説明する方法３００によって統計的に決定される、潜在的なリーク電流の集合のいずれかからランダムに選択される。解析された各モデル２００は、統計的集合に従って割り当てられた一意のパラメータを有し、すべてのトランジスタが異なるリーク特性で解析されることになる。図７および図８についてより詳細に説明するように、シミュレーション中にリーク電流のいくつかの値が解析され得るように、リーク特性が異なるトラップ密度に関連付けられ、所定の値が選択される確率は、図３に関して説明する方法３００に従って決定された確率分布に一致する。
【0021】
図３は、本開示の様々な実施形態による、パストランジスタ構造を最適化するための方法３００のフローチャートである。方法３００は、反復ループ技法による実験計画法（ＤｏＥ：Ｄｅｓｉｇｎ ｏｆ Ｅｘｐｅｒｉｍｅｎｔｓ）技法によって実行され得る。方法３００がＤｏＥ技法を使用する場合、方法３００は、３１０において開始し、解析システムが、３２０～３７０のＮ回反復（各プロセス分割につき１回の反復とする）を実行する前に複数のＮ個のプロセス分割を実行し、方法３００の最終出力として、直接に、または応答曲面（response-surface）ベースの内挿法（interpolation）によるかのいずれかによって最良分割の結果を選択する。方法３００が反復ループ技法を使用する場合、各反復は、３２０において開始し、所定の反復の結果は新しい反復を開始するために使用され、最適化基準または実行時間しきい値に達するまで３２０から再開し、方法３００の最終出力を提供する。
【0022】
３２０において、本システムは、ノミナルデバイスのリーク電流の、ＴＣＡＤベース後処理シミュレーション／エミュレーションを実行する。ＴＣＡＤベース後処理シミュレーション中に、本システムは、その構造のリーク電流分布を決定するために解析されるべきＤＲＡＭセルのＴＣＡＤ構造（図１に示されるような）を作成する（３３０および３４０において）。
【0023】
３３０において、本システムは、Ｘ個のＴＣＡＤ構造（たとえば、図１に示されるものなど）をシミュレートし、これらの統計的構造についてＸ通りの統計的シミュレーションを実行し、Ｘ通りのシミュレーションの各々は、パストランジスタのソース／ドレイン領域における離散的でランダムなドーパントの対応する集合を特徴づける。様々な実施形態において、Ｘの値はユーザ設定可能なパラメータであり、一般に数１００の桁のシミュレーション（たとえば、Ｘ＝９５、１００、２００、１０７など）であり得るが、様々なシミュレーションは様々な異なる回数のシミュレーションを使用し得る。一実施形態では、解析システムは、主要なドリフト－拡散方程式を使用するが、上記で説明した再結合方程式［１］～［３］は使用せずにこれらのシミュレーションを実行する。これらのＸ通りのシミュレーションの各々は、対応するパストランジスタリーク電流を提供する。ＤＲＡＭパストランジスタのリーク電流は十分に小さく、最初のＸ通りのシミュレーション中は再結合方程式［１］～［３］を省略しても、主要なドリフト－拡散方程式の解を著しく変動させることがないことに注意されたい。
【0024】
３４０において、本システムは、ＴＣＡＤ構造をシミュレートし、３３０で特定されたＸ通りの最初の統計的シミュレーションについてＹ通りの後処理シミュレーションを実行する。様々な実施形態において、Ｙの値はユーザ設定可能なパラメータであり、一般に数１０００の桁のシミュレーション（たとえば、Ｙ＝９５０、１０００、２０００、１００７など）であり得るが、様々なシミュレーションは様々な異なる回数のシミュレーションを使用することができる。たとえば、本システムが３３０において１００通りのシミュレーション（たとえば、Ｘ＝１００）を実行し、ユーザがその上に１，０００通りの後処理シミュレーション（たとえば、Ｙ＝１０００）を実行することを選択するとき、本システムは３４０において、１００，０００通りの後処理シミュレーション（たとえば、Ｘ×Ｙ＝１０００００）を実行する。これらのＹ通りの後処理シミュレーションの各々は、単一の離散的なトラップをパストランジスタのドレイン近傍のランダムな位置に導入する（パストランジスタのドレインには、容量性の記憶ノードに結合されている）。解析システムは、これらの後処理シミュレーションの各々のための対応するパストランジスタリーク電流を決定するために、再結合方程式［１］～［３］を使用する。
【0025】
３４０は、Ｘの集合における各統計的シミュレーションの出力を使用して、方程式［１］～［３］によるリークをＹ通り（連結していない後処理によって）計算する。ランダムなトラップとランダムなドーパントとは、ここでは統計的に独立した存在と見なされるので、Ｘ通りのドーパントレベルの各々に対してばらつきがトラップ位置によってのみ与えられる場合、本システムは、各統計的ランダムなドーピング配置について、Ｙ通りのランダムなトラップ配置をシミュレートすることが可能である。様々な実施形態において、注意をリーク分布の統計的テール（たとえば、平均から５σを上回るリーク分布の部分）に向けるために、四角形の囲みがランダムで離散的なトラップ１９０の配置され得る領域１８０を示す図１に概略的に示されるように、ランダムなトラップが、記憶ノードコンタクト周りの限られた対象領域に生成される。この処理の結果は図４に提示され、ランダムで離散的なドーパント（ここではＸ＝１００通りの配置）の存在下の単一のランダムなトラップ（ここではＹ＝５０，０００通りの配置）の５，０００，０００通りの統計的配置のリーク電流の相補累積分布（complementary cumulative distribution）を示す。
【0026】
３３０および３４０は、以前の方法と比較して収束性もシミュレーション効率も悪化させることがなく、かつ、Ｙ通りの再結合項の後処理評価時間は、ＤＲＡＭデバイスの主要なＸ通りのシミュレーションに対して無視できるので、３３０および３４０は以前の方法と同程度の時間内で実行され得るという、二重の利点を有する。評価時間が比較的短いので、ドリフト－拡散シミュレータによる、離散的でランダムなドーパントを特徴づける数１００通りの統計的ＴＣＡＤシミュレーション（３３０による）を実行することが可能になり、さらに、離散的なトラップを特徴づける、数桁さらに回数が多い後処理シミュレーション（３４０による）が可能になる。このようにして、方法３００は、容易にリーク電流のデータの大きい統計集団を得るために使用され得、統計的ばらつきの存在下のＤＲＡＭデバイスの最適構造のために最終的には不可欠となる統計的分布のテールの研究を可能にする。
【0027】
３６０において、本システムは、回路シミュレーションにおける使用のための統計的コンパクトモデルを生成する。シミュレーションツール中の回路要素の標準的なコンパクトモデルは、モデル化された要素の平均、ノミナル、または理想化された応答特性セットを提供するが、それとは対照的に統計的コンパクトモデルは、応答特性セット中にばらつきを許容する。トランジスタを表す統計的コンパクトモデルにおけるこのばらつきは、平均／ノミナル／理想化された応答特性セットから逸脱し、３３０および３４０において創り出された、シミュレートされた挙動プロファイルに一致する応答特性（リーク電流を含む）を有する。
【0028】
本開示の様々な実施形態によれば、方法３００は、単一のランダムなトラップの場合のみのＴＣＡＤシミュレーションを説明している。ＴＣＡＤシミュレーションにより、物理的識見および結果の正確さが可能になるが、ＴＣＡＤシミュレーションは集積回路シミュレーションよりも数桁遅い。したがって、目的は、ＴＣＡＤシミュレーションによって基本的な統計要素を取得し、次いで手続きの残りをコンパクトモデル化と集積回路シミュレーションとによって実行することである。そうする場合、本システムは最初に、任意の数のトラップによるリーク電流の統計的分布を取得する。統計的分布はＴＣＡＤシミュレーションによって得ることができるが、本開示によれば、統計的分布は、単一トラップのリーク分布の正確な解析的記述を得ることによって、統計的方法によって高速かつ正確に行われる。
【0029】
統計的分布に対する最良適合結果を得るために、希少なリーク事象テールに重点を置いて、本システムは、最良適合を与える最良分布関数と最良パラメータとを選択する自動アルゴリズムを使用して、３３０において計算されるパストランジスタリーク電流を第１の曲線／分布４１５に適合させる。様々な実施形態によれば、データに適合する最良分布関数とその分布関数の最良パラメータとを選択するために、自動処理が使用されている。あり得る分布関数の例は、ベータ（Ｂｅｔａ）、コーシー（Ｃａｕｃｈｙ）、指数、ガンマ（Ｇａｍｍａ）、ガウシアン（Ｇａｕｓｓｉａｎ）、一般化パレート（Ｇｅｎｅｒａｌｉｚｅｄ Ｐａｒｅｔｏ）、ジョンソン（Ｊｏｈｎｓｏｎ）、パレート、ポアソン、ライス（Ｒｉｃｅ）、ワイブル（Ｗｅｉｂｕｌｌ）などがあり得るが、これらに限定されない。
【0030】
曲線適合は図４を参照するとより良く理解され得、図４は、本開示の様々な実施形態による、ランダムで離散的なドーパントによる先端技術のＤＲＡＭセルのリーク電流、およびさらに、ランダムで離散的なドーパントの存在下の単一のランダムなトラップによるリーク電流のＴＣＡＤ結果のグラフを示す。図４において、３３０において計算されたパストランジスタリーク電流の第１のデータ点４１０（菱形のデータ点として示されている）は、第１の曲線４１５に適合するように解析される。図４は、パラメータａ＝０．６０８、ｂ＝－１７．６４２、およびｃ＝０．１６２をもつライス分布によって得られる、第１のデータ点４１０に適合する第１の曲線４１５を示す。諒解されるように、他の実施形態は、第１のデータ点４１０の性質および値に応じて、異なるパラメータおよび異なる分布関数を使用することができる。第１のデータ点４２０の集合は、１－ＣＤＦの値（Ｙ軸上に示されている）で単調に減少するが、統計的ノイズによって測定電流（Ｘ軸上）が変動することがある。
【0031】
さらに、本システムは、３４０において計算されたパストランジスタリーク電流を、複数の分布関数の組合せを使用して、第２の曲線／分布４２５に適合させる。様々な実施形態では、データのばらつきが広範であり、統計的挙動は多様であるため、より良い適合のためには複数の分布が使用される。様々な実施形態によれば、本システムは最初に、データ点の相補累積分布における、分布の「バルク」と分布の「テール」との間の境界を定義するしきい値４５０を識別する。
【0032】
再び図４に関連して、３４０から、パストランジスタリーク電流の第２のデータ点４２０（円形のデータ点として示されている）が、第２の曲線４２５に適合するように解析される。しきい値４５０（ユーザ選択可能または定義済みであり得る）は、第２の曲線４２５上の第２のデータ点４２０の分布のバルク領域４３０とテール領域４４０との間の分離を定義する。バルク領域４３０は、データの「バルク」（たとえば、データ点の９９％）がそれより上に存在するようなしきい値パーセンテージより上でグループ化された集団的な数の第２のデータ点４２０を示し、テール領域４４０は残りのデータ点を示す。第１のデータ点４１０の集合と同様に、第２のデータ点４２０の集合は、１－ＣＤＦの値（Ｙ軸上に示されている）で単調に減少するが、統計的ノイズによって測定電流（Ｘ軸上）が変動し得る。
【0033】
様々な実施形態では、解析システムは、バルク領域４３０を相補累積確率のテール領域４４０から区別するための様々なしきい値を設定することができる。しきい値４５０に従って、バルク領域４３０内に位置する第２のデータ点４２０は分布の「バルク」中に含まれ、テール領域４４０内に位置するデータ点４２０は分布の「テール」中に含まれる。本システムは、２つの異なる分布スキーマまたは統計的モデルを使用し、バルク領域４３０およびテール領域４４０の各々において第２のデータ点４２０を第２の曲線４２５に適合させることができる。
【0034】
たとえば、分布の「バルク」中の第２のデータ点４２０は、第１のデータ点４１０について上記で説明した同じ手続きを使用して第２の曲線４２５に適合させられるのに対して、分布の「テール」中の第２のデータ点４２０は、第１のデータ点４１０について上記で説明した同じ手続きを使用して分布曲線に適合させられるが、適合の目標として相補累積分布を使用する修正を伴う。より正確にリーク電流を表すためには、リークが大きい場合が重要であるので、リーク分布の上側のテール（すなわち、テール領域４４０中の第２の曲線４２５の部分）を正確に適合させることに注力したことに注意されたい。これを達成するために、本システムは、上側のテールを強調する分布の表現である相補累積分布をこの適合のために使用している。
【0035】
示されている例では、自動処理が、ａ＝－７．１、ｂ＝１．５９、ｃ＝－２４１．１、ｄ＝２２６．３のパラメータをもつジョンソン分布を用いて第２のデータ点４２０のバルク領域４３０のための最適適合は達成され、ａ＝０．９１、ｂ＝－１５．０７、ｃ＝０．２１のパラメータをもつワイブル分布を用いて第２のデータ点４２０のテール領域４４０のための最適適合が達成されることを見出している。諒解されるように、他の実施形態は、第２のデータ点４２０の性質や値に応じて、異なるパラメータや異なる分布関数を使用することができる。
【0036】
様々な実施形態では、第１の曲線４１５が、試験下の構造についてのベースラインリーク電流分布を表すが、第２の曲線４２５は、その構造中に存在するもう１つのトラップ１９０によって追加されたリーク電流の追加されたリーク電流分布を表す。本システムは、ベースラインリーク電流分布と追加されたリーク電流分布（たとえば、第２の分布）とに基づいて、第３の分布を計算し、統計的コンパクトモデルにおいて使用するための単一トラップ誘起のドレインリークを表し、パストランジスタにおける様々なトラップ密度のためのリーク電流を外挿法によって推測する。
【0037】
３６０において、本システムは、ベースラインリーク電流分布と追加されたリーク電流分布との組合せを表す統計的コンパクトモデルを生成する。様々な実施形態では、本システムが、第１の曲線４１５を第２の曲線４２５に追加して単一トラップ誘起のリークの分布を生成する。本システムは、単一トラップ誘起のリーク分布と、名目的に平均リーク電流を表す静的コンパクトモデルのパラメータのうちの１つとの間の関係を確認または作成するが、これは図７の方法７００および図８のグラフに関してより詳細に説明する。本開示は、モデルパラメータの代わりにリーク電流値を生成することを提供する。
【0038】
３７０において、本システムは、３６０で生成された統計的コンパクトモデルを使用して、集積回路シミュレーションなどによって、統計的回路をシミュレートする。技術者は、したがって、ＤＲＡＭセル回路の性能を迅速に評価し、より大きい構造レイアウトにおいて使用するＤＲＡＭセル回路に対して異なる物理的構造を探求するために、シリコンの試作品を開発および試験する必要なく、物理的構造に改変を適用することができる。
【0039】
図５Ａは、本開示の様々な実施形態による、書き込み動作中にＤＲＡＭセル回路に印加される波形刺激（電圧）を示す波形図である。一定時間期間、入力電圧５３０（ＶN1）およびＤＲＡＭセル中に記憶される電圧５４０（ＶN2）を発生させるために、ゲート電圧５１０（ＶGate）がパストランジスタ２３５のゲートに印加され、ビット線電圧５２０（ＶBL）がビット線入力に印加される。
【0040】
図５Ｂは、本開示の様々な実施形態による、保持中にホールド状態に置かれたときのＤＲＡＭセル回路の電圧を示す波形図である。諒解されるように、保持中に、パストランジスタ２３５をオフ状態するために、ゲート電圧５１０（ＶGate）は除去されるか、さもなければゲーティングしきい値未満に設定される。パストランジスタ２３５は、保持中はオフであるので、記憶キャパシタのキャパシタ電圧とも呼ばれる記憶された電圧５４０（ＶN2）に影響を及ぼすことなく、ビット線電圧５２０（ＶBL）および入力電圧５３０（ＶN1）の精確な値は、プリチャージ電圧に固定される。しかしながら、トランジスタリーク電流によって、記憶された電圧５４０（ＶN2）は保持中に時間とともに低下する。集積回路シミュレーションは、３２０によって決定されたすべてのリーク電流について実行され、以って特定のトラップ密度において、リーク電流によって、記憶された電圧５４０（ＶN2）が時間とともにどのように低下するかを決定する。
【0041】
図６は、本開示の様々な実施形態による、３つの異なるトラップ密度シナリオにおける、所定のリフレッシュ時間についての記憶ノード電圧分布を示す統計的回路シミュレーション結果のグラフである。より詳細には、図６は、異なるトラップ密度（たとえば、それぞれ１×１０16トラップ／ｃｍ3、１×１０17トラップ／ｃｍ3および１×１０18トラップ／ｃｍ3）について２０ｍｓ（ミリ秒）のホールド時間後のキャパシタノード電圧ＶCAPのシミュレートされた電圧低下を表す曲線６１０ａ～６１０ｃを示している。
【0042】
曲線６１０ａ～６１０ｃは、リーク電流のリフレッシュ時間の対数正規依存性を示し、図６の結果は、ＴＣＡＤトランジスタ構造は適切であるか（たとえば、リフレッシュ時間しきい値または他のしきい値を満たしているか）、それとも修正されるべきかを決定するために使用される。オペレータ（たとえば、ユーザまたは本システム）は、リフレッシュ時間（すなわち、メモリに記憶されたビットがメモリに読み直されることなく読取り可能なままであることができる時間）が特定のしきい値を満たさない場合、トランジスタ構造を修正する（またはその構造は適切であるとして印をつける）際のリフレッシュ時間しきい値の様々な値を設定することができる。たとえば、オペレータは、リフレッシュ時間を改善するために、使用されるドーパントの濃度または型、トランジスタの寸法、トランジスタを構築するゲート材料、トランジスタの形状、トランジスタのバイアス、トランジスタを含む回路要素のレイアウトなどを変えることを含む、基本構造を修正する様々な対策を取り得る。
【0043】
図７は、図３に関して説明した方法３００の３６０においてなど、本開示の様々な実施形態による、ＴＣＡＤから回路への変換を実行する方法７００のフローチャートである。様々な実施形態では、解析システムは、単一トラップ誘起のリーク分布（たとえば、方法３００の３４０からの出力として、および図４における曲線４２５として示される）を受信したことに応答して方法７００を実行し、ＳＰＩＣＥシミュレーションにおいて使用するための統計的リークのコンパクトなＳＰＩＣＥモデルを生成し、統計的リーク電流を計算する（たとえば、方法３００の３７０の入力として）。
【0044】
７１０において、解析システムは、解析的分布の適合およびトラップ密度を受信する。解析的分布の適合は、ベースラインリーク電流分布（４１５）と誘起されたリーク電流分布（４２５）の両方を組み込む方法３００によって生成された、単一トラップのリーク電流分布である。様々な実施形態では、トラップ密度は、任意の値または解析のために選択されたユーザ定義された値であり得る。トラップ密度は、以前実行された単一トラップシミュレーションにおけるトラップの平均数を増加させ、単一トラップ誘起のリーク電流分布を特定のトラップ密度に一致させるように使用される乗数として機能する。
【0045】
７２０において、解析システムは、特定のトラップ密度に対する単一トラップ誘起のリーク電流分布に基づいて、統計的リーク電流を生成する。所定のトラップ密度についてパストランジスタを解析するために、統計的シミュレーションが実行される。しかしながら、トラップ１９０の実際の数（トラップ密度×シリコンの体積＝トラップの平均数によって計算され、離散的な値でなく分布として引き続き処理システムによって処理される）と、単一トラップからのリーク電流（説明したように、単一トラップ誘起のリーク電流分布による）との２つのレベルのランダム化があり得る。したがって、単一トラップ誘起のリーク電流分布は、特定のトラップ密度について複数の異なる電流を生成するために使用され得る（たとえば、図８に示されているように）。各トラップ密度、および各回路インスタンスについて、解析システムは、単一トラップの電流分布（第２の曲線４２５）に基づいて、そこに記述されているトラップの実際の数および各トラップのランダムなリーク電流を生成する。総トラップ電流とベースラインリーク電流分布（第１の曲線４１５）との合計を取ると、したがってそのセルのそのインスタンスのランダムなリーク電流が与えられる。
【0046】
図８は、本開示の様々な実施形態による、コンパクトモデル統計的生成（すなわち、図７の７２０の出力）から得られたリーク電流分布曲線８１０ａ～８１０ｅと、いくつかのトラップ密度分布についてＴＣＡＤシミュレーションから得られたリークとの比較を示すグラフである。より具体的には、図８は、任意のまたはユーザ定義されたトラップ密度（たとえば、それぞれ１×１０16トラップ／ｃｍ3、５×１０16トラップ／ｃｍ3、１×１０17トラップ／ｃｍ3、５×１０17トラップ／ｃｍ3、および１×１０18トラップ／ｃｍ3）を使用して、コンパクトモデル統計的生成から得られたリーク電流分布曲線８１０ａ～８１０ｅを示す。したがって、図８は、コンパクトモデルシミュレーションは、ＴＣＡＤシミュレーションから生成されたリーク電流分布を正確に再現していることを示す。
【0047】
様々な実施形態では、本システムは、分布に適合させられた統計的に分布する電流に影響を及ぼす統計的に選択された２つの変数を操作することによって、リーク電流分布曲線（たとえば、８１０ａ～８１０ｅ）上の第３の複数のリーク電流を取得する。統計的コンパクトモデル中に見られるリーク電流に影響を及ぼすために使用される第１の変数の値は、ベースラインリーク電流分布（たとえば、曲線４１５）に従ってランダムに選択される。統計的コンパクトモデル中に見られるリーク電流に影響を及ぼすために使用される第２の変数の値は、追加されたリーク電流分布（たとえば、曲線４２５）に従ってランダムに選択される。Ｎをトランジスタ中のトラップ（１９０）の数であるとして（たとえば、特定のトラップ密度とトランジスタの体積とに基づいて）、様々な実施形態では、最後の操作がＮ回繰り返される。Ｎ個のランダムなリーク電流の値は、総リーク電流になるまで合計される。
【0048】
図７に戻り、７３０において、解析システムは、統計的リーク電流分布（７２０によって生成された）を集積回路モデルパラメータに変換する。たとえば、統計的リーク電流曲線は、ＴＣＡＤアプリケーションで生成された第１の記述言語（descriptive language）から、集積回路シミュレータ（たとえば、ＳＰＩＣＥ）で使用される第２の記述言語に変換される。リーク電流分布の統計的広がりにより、集積回路モデルは、パラメータごとに１つの値のみをもつ静的コンパクトモデルではなく、統計的コンパクトモデルとしてふるまうことが可能となる。
【0049】
７４０において、解析システムは、統計的リーク電流分布に基づく集積回路モデルパラメータを使用する統計的コンパクトモデルを使用して、集積回路シミュレーションを実行する。ベースラインの静的コンパクトモデル（すなわち、トラップベースのリークの影響を含まないＤＲＡＭのセルの基本特性）が抽出されると、任意の数のトラップについて、極めて多くの統計的コンパクトモデルが取得され得ることに留意されたい。したがって、トラップのリーク分布の適合に基づいて、リーク電流はランダム化される。各ランダムリーク電流サンプルは、更新されたコンパクトモデル（実効的にはベースライン静的コンパクトモデルとランダム化されたリーク値）と見なされる。統計的コンパクトモデルのパラメータにより、統計的コンパクトモデルが、統計的リーク電流分布によって記述されるリーク電流の広がりに対応する発生の確率に関連付けられた異なるリーク電流を発生させることが可能になる。
【0050】
７５０において、解析システムは、ＳＰＩＣＥ回路シミュレーションの統計的リーク電流を発生させる。この統計的リーク電流は、ユーザにＤＲＡＭセルの現在の構造を評価するために与えられる。いくつかの実施形態では、リフレッシュ時間がしきい値未満のとき（たとえば、統計的リーク電流がしきい値を上回るとき）、ユーザがそのＤＲＡＭセルの構造のために新しいパラメータまたはパラメータのセットを選択することを促されるように、統計的リーク電流はリフレッシュ時間を評価するために使用される。統計的コンパクトモデルを使用して、ユーザは、再評価のための新しいパラメータを選択し、その新しいパラメータを使用してＤＲＡＭセルを迅速に再評価することができる。
【0051】
図９は、集積回路を表す設計データおよび命令を変換し、検証するために、集積回路などの製品の設計、検証、および製造中に使用される処理９００の例示的セットを示す。これらの処理の各々は、複数のモジュールまたは動作として構造化され、使用可能にされ得る。「ＥＤＡ」という用語は、「電子設計自動化」という用語を意味する。これらの処理は、設計者によって与えられた情報、すなわち一連のＥＤＡ処理９１２を使用する製品を作成するために変換された情報を用いて製品企画９１０を作成することから始まる。設計が完了すると、その設計はテープアウト９３４されるが、それは、集積回路のための図版（たとえば、幾何学的なパターン）が、次に集積回路を製造するために使用されるマスクセットを製造するための製造施設に送られるときである。テープアウトした後、半導体ダイが製造９３６され、パッケージングおよび組立て処理９３８が実行され、完成した集積回路９４０が製造される。
【0052】
回路または電子的構造の仕様は、低レベルのトランジスタ材料レイアウトから高レベル記述言語に及ぶ。高レベル表現は、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、ＳｙｓｔｅｍＶｅｒｉｌｏｇ、ＳｙｓｔｅｍＣ、ＭｙＨＤＬまたはＯｐｅｎＶｅｒａなどのハードウェア記述言語（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）（「ＨＤＬ」）を使用して、回路およびシステムを設計するために使用され得る。ＨＤＬ記述は、論理レベルであるレジスタトランスファレベル（「ＲＴＬ」）記述、ゲートレベル記述、レイアウトレベル記述、またはマスクレベル記述に変換され得る。より詳細な記述である、それぞれのより低いレベルの表現レベルは、より有用な詳細、たとえば、その記述を含むモジュールについてのより多くの詳細を設計記述に追加する。より表象的記述であるより高いレベルの詳細は、コンピュータによって生成されるか、設計ライブラリから取得されるか、または別の設計自動化処理によって作成され得る。より詳細な記述で規定するための、より低いレベルの表現言語（representation language）における仕様言語（specification language）の一例は、多くのアナログ構成要素をもつ回路の詳細な記述のために使用されるＳＰＩＣＥである。表現の各レベルにおける記述は、そのレベルの対応するツールによる使用が可能にされている（たとえば、形式検証ツール）。設計工程は、図９に示されているシーケンスを使用し得る。記述された工程は、ＥＤＡ製品（またはツール）によって実行可能にされる。
【0053】
システム設計９１４中に、製造されるべき集積回路の機能が規定される。設計は、消費電力、性能、面積（物理的および／またはコード行数）、および費用の削減など所望の特性に対して最適化され得る。この段階で、設計を異なるタイプのモジュールまたは構成要素に分割することがある。
【0054】
論理設計および機能検証９１６中に、回路中のモジュールまたは構成要素が、１つまたは複数の記述言語で指定され、その仕様が機能的に正確かどうかを確認される。たとえば、回路の構成要素は、設計中の回路またはシステムの仕様の要件に合致する出力を生成するために検証され得る。機能検証は、シミュレータおよびテストベンチジェネレータ、静的ＨＤＬチェッカ、および形式ベリファイアなどの他のプログラムを使用し得る。いくつかの実施形態では、「エミュレータ」または「試作システム」と呼ばれる、構成要素の特殊なシステムが、機能検証を高速化するために使用される。
【0055】
合成および試験容易化設計（design for test）９１８中に、ＨＤＬコードがネットリストに変換される。いくつかの実施形態では、ネットリストはグラフ構造であり得、そこで、グラフ構造のエッジは回路の構成要素を表し、グラフ構造のノードは構成要素がどのように相互接続されるかを表す。ＨＤＬコードとネットリストの両方は、集積回路が製造されたとき、規定された設計に従って実行することを検証するためのＥＤＡ製品によって使用され得る階層的な製品である。ネットリストは、予定する半導体製造テクノロジに最適化され得る。さらに、完成した集積回路は、集積回路が仕様の要件を満たすことを検証するために試験され得る。
【0056】
ネットリスト検証９２０中に、ネットリストは、タイミング制約に従っているかおよびＨＤＬコードに対応しているかについて確認される。設計計画９２２中に、集積回路全体のフロアプランが構築され、タイミングおよびトップレベルルーティングについて解析される。
【0057】
レイアウトまたは物理実装９２４中に、物理配置（トランジスタまたはキャパシタなどの回路構成要素を配置すること）およびルーティング（複数の導体による回路構成要素の接続）が行われ、特定の論理機能を使用可能にするためにライブラリからのセルの選択が実行され得る。本明細書で使用する場合、「セル」という用語は、ブール論理関数（たとえば、ＡＮＤ、ＯＲ、ＮＯＴ、ＸＯＲ）または記憶機能（フリップフロップまたはラッチなど）を与えるトランジスタ、他の構成要素、および配線のセットを指定し得る。本明細書で使用する際、回路「ブロック」は、２つまたはそれ以上のセルを指し得る。セルと回路ブロックの両方は、モジュールまたは構成要素と呼ばれ得、物理的構造物としておよびシミュレーションにおいての両方で使用可能にされている。寸法などのパラメータは、選択されたセルに対して指定され（「スタンダードセル」に基づいて）、ＥＤＡ製品による使用のためにデータベース中でアクセス可能にされている。
【0058】
解析および抽出９２６中に、回路機能がレイアウトレベルで検証され、レイアウト設計の改善が可能になる。物理検証９２８中に、レイアウト設計を確認し、ＤＲＣ制約、電気的制約、リソグラフィ上の制約、およびその回路機能がＨＤＬ設計仕様に合致することなど、製造上の制約が正しいことを保証する。解像度向上（resolution enhancement）９３０中に、レイアウトの形状は、回路設計の製造され方を改善するように変換される。
【0059】
テープアウト中に、リソグラフィマスクの製造のために使用されるデータが作成される（リソグラフィ向上（lithographic enhancement）が必要な場合、適用された後）。マスクデータ準備９３２中に、完成した集積回路を製造するために使用されるリソグラフィマスクを製造するために、「テープアウト」データが使用される。
【0060】
コンピュータシステム（図５のコンピュータシステム５００など）の記憶サブシステムは、本明細書で説明するＥＤＡ製品のいくつかまたはすべてによって使用されるプログラムおよびデータ構造、ならびにライブラリのためのセルの開発のために、およびそのライブラリを使用する物理設計および論理設計のために使用される製品を記憶するために使用され得る。
【0061】
図１０は、本明細書において説明した方法のうちのいずれか１つまたは複数をそのマシンに実行させるための、命令のセットが内部で実行され得るコンピュータシステム１０００の例示的なマシンを示す。代替の実装では、マシンが他のマシンにＬＡＮ、イントラネット、エクストラネット、および／またはインターネットで接続され得る（たとえば、ネットワーク化されて）。マシンは、クライアント－サーバネットワーク環境中のサーバまたはクライアントマシンの能力内で、ピアーツーピアー（または分散型）ネットワーク環境中のピアーマシンとして、あるいはクラウドコンピューティングインフラストラクチャまたは環境中のサーバまたはクライアントマシンとして稼働し得る。
【0062】
マシンは、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ウェブ機器、サーバ、ネットワークルータ、スイッチまたはブリッジ、あるいは、そのマシンが取るべき動作を指定する命令のセット（逐次またはその他の）を実行することができる任意のマシンであり得る。さらに、単体のマシンが示されているが、「マシン」という用語は、本明細書において説明した方法のうちのいずれか１つまたは複数を実行する命令の１セット（または複数のセット）を、個々にまたは共同で実行するマシンの任意の集合を含むと見なされるものとする。
【0063】
例示的なコンピュータシステム１０００は、処理デバイス１００２、メインメモリ１００４（たとえば、読取り専用メモリ（ＲＯＭ）、フラッシュメモリ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）などのダイナミックランダムアクセスメモリ（ＤＲＡＭ））、スタティックメモリ１００６（たとえば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）、およびデータ記憶デバイス１０１８を含み、これらはバス１０３０を介して互いに通信する。
【0064】
処理デバイス１００２は、マイクロプロセッサ、中央処理ユニットなどの１つまたは複数のプロセッサを表す。より具体的には、処理デバイスは、複雑命令セットコンピューティング （ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、または他の命令セットを実装するプロセッサ、あるいは命令セットの組合せを実装するプロセッサであり得る。処理デバイス１００２はまた、１つまたは複数の、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサなどの専用処理デバイスであり得る。処理デバイス１００２は、本明細書で説明する動作およびステップを実行するための命令１０２６を実行するように構成され得る。
【0065】
コンピュータシステム１０００は、ネットワーク１０２０を介して通信するためのネットワークインターフェースデバイス１００８をさらに含み得る。コンピュータシステム１０００はまた、ビデオディスプレイユニット１０１０（たとえば、液晶ディスプレイ（ＬＣＤ）または陰極線管（ＣＲＴ））、英数字入力デバイス１０１２（たとえば、キーボード）、カーソル制御デバイス１０１４（たとえば、マウス）、グラフィックス処理ユニット１０２２、信号発生デバイス１０１６（たとえば、スピーカ）、グラフィックス処理ユニット１０２２、ビデオ処理ユニット１０２８、およびオーディオ処理ユニット１０３２を含み得る。
【0066】
データ記憶デバイス１０１８は、命令の１つまたは複数のセット１０２６あるいは本明細書で説明した方法または機能のうちのいずれか１つまたは複数を実施するソフトウェアが記憶された機械可読記憶媒体１０２４（非一時的コンピュータ可読媒体としても知られる）を含み得る。命令１０２６は、コンピュータシステム１０００による命令の実行中に、完全にまたは少なくとも部分的に、メインメモリ１００４内部および／または処理デバイス１００２内部にも存在し得、メインメモリ１００４および処理デバイス１００２は機械可読記憶媒体も構成している。
【0067】
いくつかの実装では、命令１０２６が、本開示に対応する機能を実行するための命令を含む。機械可読記憶媒体１０２４は、例示的な実装において単一の媒体であるように示されているが、「機械可読記憶媒体」という用語は、命令の１つまたは複数のセットを記憶する単一の媒体または複数の媒体（たとえば、集中型または分散型データベース、および／または関連付けられたキャッシュおよびサーバ）を含むと見なされるべきである。「機械可読記憶媒体」という用語はまた、マシンによる実行のための命令のセットを記憶または符号化することが可能であり、かつマシンおよび処理デバイス１００２に本開示の方法のうちのいずれか１つまたは複数を実行させる任意の媒体を含むと見なされるものとする。「機械可読記憶媒体」という用語は、したがって、固体メモリ、光学媒体、および磁気媒体を含むがこれらに限定されないと見なされるものとする。
【0068】
前述の詳細な説明のうちいくつかの部分は、コンピュータメモリ内部のデータビット上の演算のアルゴリズムおよび記号的表現に関して提示されている。これらのアルゴリズム的記述および表現は、データ処理分野の当業者によって、彼らの成果の内容を最も効果的に他の当業者に伝えるために使用される方法である。アルゴリズムは、所望の結果をもたらす一連の演算であり得る。その演算は、物理量の物理的操作を必要とするものである。そのような量は、記憶、組合せ、比較、および他の操作をすることが可能な電気的または磁気的信号の形態を取り得る。そのような信号は、ビット、値、要素、記号、文字、語、数などと呼ばれることがある。
【0069】
しかしながら、これらおよび同様の用語はすべて、適切な物理量に関連付けられるべきものであり、これらの量に充てられた便利なラベルに過ぎないことに留意されたい。本開示から明らかなように、特に断りのない限り、記述全体にわたって、特定の用語は、コンピュータシステムのレジスタおよびメモリ内部の物理的（電子的）量として表されるデータを、同様にコンピュータシステムメモリまたはレジスタまたは他のそのような情報ストレージデバイス内部の物理量として表される他のデータに操作および変換する、コンピュータシステムまたは同様の電子コンピューティングデバイスの処置および処理を指すことが諒解される。
【0070】
本開示はまた、本明細書において動作を実行するための機器に関する。本機器は、意図された目的のために特別に構築され得、または本機器は、コンピュータ中に記憶されたコンピュータプログラムによって選択的に活性化または再構成されたコンピュータを含み得る。そのようなコンピュータプログラムは、それぞれコンピュータシステムバスに結合された、フロッピーディスク、光学ディスク、ＣＤ－ＲＯＭ、および光磁気ディスクを含む任意のタイプのディスク、読取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気または光学カード、または電子的命令を記憶するために好適な任意のタイプの媒体などであるが、これらに限定されないコンピュータ可読記憶媒体に記憶され得る。
【0071】
本明細書において提示されたアルゴリズムおよび表示は、いかなる特定のコンピュータにも他の機器にも本質的に関係しない。様々な他のシステムが、本明細書の教示に従ったプログラムで使用され得るが、それは、本方法を実行することにより特化した機器を構築することが好都合であることを証明し得る。さらに、本開示は、いかなる特定のプログラミング言語にも関連して説明していない。様々なプログラミング言語が本明細書で説明した本開示の教示を実行するために使用され得ることは、諒解されよう。
【0072】
本開示は、本開示に従って処理を実行するようにコンピュータシステム（または他の電子デバイス）をプログラムするために使用され得る命令を記憶した機械可読媒体を含み得るコンピュータプログラム製品、またはソフトウェアとして与えられ得る。機械可読媒体は、マシン（たとえば、コンピュータ）が読める形態で情報を記憶するための任意のメカニズムを含む。たとえば、機械可読の（たとえば、コンピュータ可読の）媒体は、読取り専用メモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイスなどのマシン（たとえば、コンピュータ）可読記憶媒体を含む。
【0073】
上記の開示では、本開示の実装形態は、それの詳細な例示的実装形態に関して説明した。以下の特許請求の範囲に記載されている本開示の実装形態の広い趣旨および範囲から逸脱することなく、様々な改変がそれらになされ得ることが明らかになろう。本開示がいくつかの要素を単数形の時制で言及する場合、２つ以上の要素が図に示されていることがあり、同様の要素には同様の数字が付されている。本開示および図面は、したがって、限定的な意味ではなく例示的な意味で見られるべきものである。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】