特許 7467064 メモリシステムおよびガベッジコレクション制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-05

(45)【発行日】2024-04-15

(54)【発明の名称】メモリシステムおよびガベッジコレクション制御方法

(51)【国際特許分類】

   G06F 12/02 20060101AFI20240408BHJP

   G06F 12/00 20060101ALI20240408BHJP

【ＦＩ】

G06F12/02 530C

G06F12/00 597U

【請求項の数】 8

(21)【出願番号】P 2019190255

(22)【出願日】2019-10-17

(65)【公開番号】P2021064333

(43)【公開日】2021-04-22

【審査請求日】2022-09-12

【前置審査】

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100176599

【弁理士】

【氏名又は名称】高橋 拓也

(74)【代理人】

【識別番号】100205095

【弁理士】

【氏名又は名称】小林 啓一

(74)【代理人】

【識別番号】100208775

【弁理士】

【氏名又は名称】栗田 雅章

(72)【発明者】

【氏名】増尾 容子

(72)【発明者】

【氏名】光増 洋右

【審査官】北村 学

(56)【参考文献】

【文献】特開２０１６－１３６３９３（ＪＰ，Ａ）

【文献】特開２０１１－１９２２６０（ＪＰ，Ａ）

【文献】特開２０１８－１５６６００（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０２８５９４５（ＵＳ，Ａ１）

【文献】米国特許第０８５８３７８３（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

ＩＰＣ Ｇ０６Ｆ １２／００ － １２／０６

(57)【特許請求の範囲】

【請求項1】

複数のブロックを含む不揮発性メモリと、
前記不揮発性メモリに対する、データの書き込み、前記不揮発性メモリからのデータの
読み出し、及びＮ個（Ｎは２以上の自然数）のブロックから読み出した有効なデータをＮ
個未満のブロックに書き込んで１以上のフリーブロックを作成するガベッジコレクション
を制御するコントローラと、を具備し、
前記コントローラは、
前記不揮発性メモリ内に残存するデータの書き込み可能容量に応じて、ホスト装置から
の要求に応じたデータの書き込みと、前記ガベッジコレクションのためのデータの書き込
みと、の実行比率を算出し、
算出された最新の実行比率を含み、算出されたＭ（Ｍは２以上の自然数）世代分の実行
比率から平均実行比率を算出し、
前記不揮発性メモリ内に残存するデータの書き込み可能容量が第１閾値以上、かつ、前
記第１閾値より大きい第２閾値未満の場合、前記算出された平均実行比率を適用して前記
ガベッジコレクションの実行周期を調整し、前記不揮発性メモリ内に残存するデータの書
き込み可能容量が前記第１閾値未満または前記第２閾値以上の場合、前記算出された最新
の実行比率を適用して前記ガベッジコレクションの実行周期を調整する、
メモリシステム。

【請求項2】

前記不揮発性メモリ内に残存するデータの書き込み可能容量が前記第１閾値未満の場合
、前記コントローラは、前記ホスト装置からの要求に応じたデータの書き込みよりも前記
ガベッジコレクションのためのデータの書き込みを優先する、
請求項１に記載のメモリシステム。

【請求項3】

前記不揮発性メモリ内に残存するデータの書き込み可能容量が前記第２閾値以上の場合
、前記コントローラは、前記ガベッジコレクションのためのデータの書き込みを停止する
、
請求項１または２に記載のメモリシステム。

【請求項4】

前記不揮発性メモリに含まれる前記複数のブロックの総容量は、前記ホスト装置に対し
て前記メモリシステムが提供する記憶領域の容量よりも大きく、
前記コントローラは、前記メモリシステムが提供する記憶領域の容量に対する前記複数
のブロック中の使用可能なブロックの総容量の比に応じて、前記第１閾値を変更可能であ
る、
請求項２または３に記載のメモリシステム。

【請求項5】

前記コントローラは、前記メモリシステムが提供する記憶領域の容量に対する前記複数
のブロック中の使用可能なブロックの総容量の比の値が大きい程、前記第１閾値を小さな
値になるよう変更する請求項４に記載のメモリシステム。

【請求項6】

前記コントローラは、前記算出されたＭ世代分の実行比率を記憶し、
前記不揮発性メモリ内に残存するデータの書き込み可能容量が前記第１閾値未満または
前記第２閾値以上となった場合、前記記憶したＭ世代分の実行比率を破棄する請求項２～
５のいずれか１項に記載のメモリシステム。

【請求項7】

前記コントローラは、前記ガベッジコレクションの実行周期の調整に対して前記算出さ
れた平均実行比率を適用すべき状態から前記算出された最新の実行比率を適用すべき状態
への移行時、前記算出された平均実行比率と前記算出された最新の実行比率との間の値の
比率を適用して前記ガベッジコレクションの実行周期を調整する請求項２～６のいずれか
１項に記載のメモリシステム。

【請求項8】

複数のブロックを含む不揮発性メモリを有するメモリシステムによって実行されるガベ
ッジコレクション制御方法であって、
前記不揮発性メモリ内に残存するデータの書き込み可能容量に応じて、前記不揮発性メ
モリに対する、ホスト装置からの要求に応じたデータの書き込みと、Ｎ個（Ｎは２以上の
自然数）のブロックから読み出した有効なデータをＮ個未満のブロックに書き込んで１以
上のフリーブロックを作成するガベッジコレクションのためのデータの書き込みと、の実
行比率を算出することと、
前記算出された最新の実行比率を含み、前記算出されたＭ（Ｍは２以上の自然数）世代
分の実行比率から平均実行比率を算出することと、
前記不揮発性メモリ内に残存するデータの書き込み可能容量が第１閾値以上、かつ、前
記第１閾値より大きい第２閾値未満の場合、前記算出された平均実行比率を適用して前記
ガベッジコレクションの実行周期を調整し、前記不揮発性メモリ内に残存するデータの書
き込み可能容量が前記第１閾値未満または前記第２閾値以上の場合、前記算出された最新
の実行比率を適用して前記ガベッジコレクションの実行周期を調整することと、
を具備するガベッジコレクション制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリシステムおよびガベッジコレクション制御方法に関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）を搭載するＳＳＤ（solid state drive）などのメモリシステムでは、ＮＡＮＤメモリ上の不要となった（無効な）データが残存する記憶領域を再利用するためのガベッジコレクションと称される処理が必要となる。ガベッジコレクションは、コンパクションとも称される。

【0003】

ガベッジコレクションの実行周期は、たとえば、ホストからの要求に応じたデータの書き込みと、ガベッジコレクションのためのデータの書き込みとの比率で調整される。この比率は、ギア比などと称される。また、ギア比は、ＮＡＮＤメモリ内に残存するデータの書き込み可能容量に応じても算出され得る。

【0004】

しかし、データの書き込み可能容量が大きく変化し得るランダムライトの実行中、ギア比の変動が繰り返し発生するおそれがある。当該ギア比の変動に連動して、ＩＯＰＳ（input/output per second）がばらついてしまうおそれある。ＩＯＰＳは、メモリシステムの性能に対応する指標であり、１秒間に処理できる、ホストからのリードコマンド又はライトコマンドの数を示す値である。

【先行技術文献】

【特許文献】

【0005】

【文献】米国特許第１０３２４８３３号明細書

【文献】米国特許第１０３０３３７１号明細書

【文献】特開２０１３－２００７２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明が解決しようとする課題は、書き込み性能を安定化することができるメモリシステムおよびガベッジコレクション制御方法を提供することである。

【課題を解決するための手段】

【0007】

実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラと、を具備する。不揮発性メモリは、複数のブロックを含む。コントローラは、不揮発性メモリに対する、データの書き込み、不揮発性メモリからのデータの読み出し、及びＮ個（Ｎは２以上の自然数）のブロックから読み出した有効なデータをＮ個未満のブロックに書き込んで１以上のフリーブロックを作成するガベッジコレクションを制御する。コントローラは、不揮発性メモリ内に残存するデータの書き込み可能容量に応じて、ホスト装置からの要求に応じたデータの書き込みと、ガベッジコレクションのためのデータの書き込みと、の実行比率を算出し、算出された最新の実行比率を含み、算出されたＭ（Ｍは２以上の自然数）世代分の実行比率から平均実行比率を算出し、不揮発性メモリ内に残存するデータの書き込み可能容量が第１閾値以上、かつ、前記第１閾値より大きい第２閾値未満の場合、算出された平均実行比率を適用してガベッジコレクションの実行周期を調整し、前記不揮発性メモリ内に残存するデータの書き込み可能容量が前記第１閾値未満または前記第２閾値以上の場合、算出された最新の実行比率を適用してガベッジコレクションの実行周期を調整する。

【図面の簡単な説明】

【0008】

【図1】実施形態のメモリシステムの一構成例を示す図。

【図2】実施形態のメモリシステムが搭載するＮＡＮＤ型フラッシュメモリに含まれるＮＡＮＤ型フラッシュメモリダイの一構成例を示す図。

【図3】実施形態のメモリシステムにおいてＮＡＮＤ型フラッシュメモリに関して管理される論理ブロックの一構成例を示す図。

【図4】実施形態のメモリシステムにおいてフリーブロックの確保を目的として実行されるガベッジコレクションの概要を説明するための図。

【図5】実施形態のメモリシステムにおいてギア比の算出に用いられるグラフの一例を示す図。

【図6】実施形態のメモリシステムにおいてランダムライト実行中におけるギア比の変動および当該ギア比の変動に連動したＩＯＰＳのばらつきの一例を示す図。

【図7】実施形態のメモリシステムのランダムライト実行中におけるギア比の遷移およびＩＯＰＳの遷移の一例を示す図。

【図8】実施形態のメモリシステムにおいて実行されるギア比決定処理の流れを示すフローチャート。

【発明を実施するための形態】

【0009】

以下、実施の形態について、図面を参照して説明する。

【0010】

図１は、本実施形態のメモリシステム１の一構成例を示す図である。ここでは、メモリシステム１は、ＳＳＤとして実現される例を示す。

【0011】

ＳＳＤであるメモリシステム１は、たとえばＳｏＣ（system on a chip）などの半導体集積回路として構成されるコントローラ１００と、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）２００とを有する。

【0012】

コントローラ１００は、ホストインターフェース部１１０と、制御部１２０と、たとえばＳＲＡＭなどであるデータバッファ１３０と、ＮＡＮＤインターフェース部１４０とを有する。なお、データバッファ１３０は、コントローラ１００の外部にたとえばＳＤＲＡＭなどとして設けられてもよい。

【0013】

ホストインターフェース部１１０は、メモリシステム１とホスト２とを接続する回路を含むデバイスであり、たとえばＰＣＩｅ（登録商標）に準拠した通信を実行する。ホストインターフェース部１１０は、ホスト２からコマンドを受信する。

【0014】

制御部１２０は、ホストインターフェース部１１０を介して接続されるホスト２からコマンドを受信し、そのコマンドに対応する処理を実行して、その処理結果をホスト２へ送信する。ホスト２から受信するコマンドは、データの書き込みを要求するライトコマンドやデータの読み出しを要求するリードコマンドを含む。具体的には、制御部１２０は、データバッファ１３０を一時的なデータの格納領域として使用しながら、ＮＡＮＤメモリ２００へのデータの書き込みやＮＡＮＤメモリ２００からのデータの読み出しを実行する。

【0015】

制御部１２０は、たとえばＣＰＵなどのプロセッサを含んで構成される。たとえばＮＡＮＤメモリ２００に格納されているファームウェア（プログラム）を実行することによって、制御部１２０は、ブロック管理部１２１、書き込み／読み出し制御部１２２、ガベッジコレクション制御部１２３といった各種処理部を実現する。これら各種処理部の一部または全部は、プログラムをＣＰＵが実行することによってソフトウェア的に実現することに代えて、たとえば電子回路などによってハードウェア的に実現するものであってもよい。

【0016】

各種処理部がソフトウェア的に実現される場合、制御部１２０は、複数のＣＰＵで各処理部の複数の処理を並列に実行するようにしてもよいし、１つのＣＰＵで各処理部の複数の処理を時分割で実行するようにしてもよい。さらには、複数のＣＰＵそれぞれで各処理部の複数の処理を時分割で並列に実行するようにしてもよい。

【0017】

ブロック管理部１２１は、ＮＡＮＤメモリ２００に含まれる複数の物理ブロックの内の一部の物理ブロックにより拡張的な管理単位である論理ブロックを構築する。以下、単に「ブロック」とある場合は、論理ブロックを示す。また、ブロック管理部１２１は、論理ブロックに関する情報（ブロック情報）の管理や、書き込み／読み出し制御部１２２、ガベッジコレクション制御部１２３などへの論理ブロックの供給を行う。

【0018】

ここで、図１に加えて、図２および図３を併せて参照して、ブロック管理部１２１によって管理される論理ブロックについて説明する。

【0019】

図１に示すように、ＮＡＮＤメモリ２００は、複数のＮＡＮＤ型フラッシュメモリダイ（ＮＡＮＤメモリダイ）ＮＡＮＤ＃０～＃７１を含む。ＮＡＮＤメモリダイは、複数の物理ブロックを含み不揮発にデータを記憶可能なメモリセルアレイと当該メモリセルアレイを制御する周辺回路とを含む。個々のＮＡＮＤメモリダイは独立して動作可能である。つまり、ＮＡＮＤメモリダイは、並列動作単位として機能する。ＮＡＮＤメモリダイは、ＮＡＮＤ型フラッシュメモリチップや不揮発性メモリチップなどとも称される。ＮＡＮＤメモリダイは、複数のチャンネル（たとえば１８個のチャンネルＣｈ．０～Ｃｈ．１７）の各々に同数ずつ（たとえば１チャンネル当たり４個ずつ）接続され得る。各チャンネルＣｈ．０～Ｃｈ．１７は、ＮＡＮＤインターフェース部１４０の複数のＮＡＮＤコントローラ１４１＿０～１４１＿１７が各ＮＡＮＤメモリダイと通信するための通信線（メモリバス）を含む。

【0020】

たとえば各チャンネルＣｈ．０～Ｃｈ．１７に並列に１８個ずつ接続される、ＮＡＮＤメモリダイ＃０～＃１７、ＮＡＮＤメモリダイ＃１８～＃３５、ＮＡＮＤメモリダイ＃３６～＃５３、ＮＡＮＤメモリダイ＃５４～＃７１は、それぞれがバンク（Ｂａｎｋ０～３）として編成されてもよい。バンクは、複数のＮＡＮＤメモリダイをバンクインタリーブによって並列動作させるための単位として機能する。図１に示す構成例においては、１８のチャンネルＣｈ．０～Ｃｈ．１７により、４つのバンクを使用したバンクインタリーブによって、最大７２個のＮＡＮＤメモリダイを並列動作させることができる。

【0021】

図２は、ＮＡＮＤメモリダイの一構成例を示す図である。

【0022】

図２に示すように、ＮＡＮＤメモリダイは、各々が複数の物理ページを含む複数の物理ブロックを含む。以下、単に「ページ」とある場合は、物理ページを示す。データの書き込みおよびデータの読み出しは、ページ単位で処理される。一方、データの消去は、物理ブロック単位で処理される。データを書き込み済みのページへのデータの上書きは行われない。そのため、データの更新は、あるページ上の元のデータを無効化し、新たなデータを他のページへ書き込むことによって行われる。よって、ある物理ブロックが、その大部分が不要となったデータ（無効なデータ）で占められるという状態が発生し得る。物理ブロックにおいて不良ページを除くデータを記憶可能な有効領域に占める有効なデータの割合は、有効クラスタ率などと称される。また、主に、この有効クラスタ率の小さい物理ブロックを対象として、不要となったデータが残存する領域を再利用するための処理は、ガベッジコレクション又はコンパクションなどと称される。ガベッジコレクションの詳細については後述する。

【0023】

図３は、ブロック管理部１２１によって管理される論理ブロックの一構成例を示す図である。

【0024】

ブロック管理部１２１は、各々が複数の物理ブロックを含む複数の論理ブロックを管理する。メモリシステム１においては、この論理ブロックの単位で少なくともデータの消去が実行されるものとする。

【0025】

ブロック管理部１２１は、たとえば、ＮＡＮＤメモリダイ＃０～＃７１から１つずつ物理ブロックを選択し、計７２個の物理ブロックを含む論理ブロックを管理する。１８のチャンネルおよび４つのバンクインタリーブによって、ＮＡＮＤメモリダイ＃０～＃７１を並列動作させることができるので、たとえば１つの論理ブロックへのデータの書き込みを７２ページずつ実行していくことができる。なお、ブロック管理部１２１は、７２個よりも少ない数（たとえば３６個や１８個など）のＮＡＮＤメモリダイから物理ブロックを１つずつ選択して論理ブロックを管理するようにしてもよい。１つの論理ブロックに関するＮＡＮＤメモリダイの組み合わせは、チャンネルやバンクが異なるもの同士となることが好ましい。各ＮＡＮＤメモリダイがマルチプレーン（例えば２プレーン）構成を有している場合には、ブロック管理部１２１は、たとえば、ＮＡＮＤメモリダイ＃０～＃７１に対応する１４４個のプレーンから１つずつ物理ブロックを選択し、計１４４個の物理ブロックを含む論理ブロックを管理するようにしてもよい。

【0026】

図１に戻り、制御部１２０における各処理部の説明を続ける。

【0027】

書き込み／読み出し制御部１２２は、ホスト２から要求されたＮＡＮＤメモリ２００へのデータの書き込みまたはＮＡＮＤメモリ２００からのデータの読み出しを実行する。より詳しくは、書き込み／読み出し制御部１２２は、データの書き込みの場合、ホストインターフェース部１１０経由で受信しデータバッファ１３０内の書き込みバッファ（ＷＢ）領域１３１に格納される書き込みデータのＮＡＮＤメモリ２００への書き込みをＮＡＮＤインターフェース部１４０の各ＮＡＮＤコントローラ１４１＿１～１４１＿１７の何れかに指示する。データの読み出しの場合、書き込み／読み出し制御部１２２は、ＮＡＮＤメモリ２００からの読み出しデータの読み出しをＮＡＮＤインターフェース部１４０の各ＮＡＮＤコントローラ１４１＿１～１４１＿１７の何れかに指示する。読み出されたデータは、データバッファ１３０内に一時的に格納され、ホストインターフェース部１１０経由でホスト２へ送信される。

【0028】

また、書き込み／読み出し制御部１２２は、ブロック管理部１２１からブロックの供給を受けて、ＮＡＮＤメモリ２００へのデータの書き込みを実行する。ブロック管理部１２１は、ブロック情報として、各ブロックの使用有無、ブロックの総数、未使用状態のブロックの数などを管理する。なお、未使用状態のブロックとは、一度も使用されたことのないブロックを意図するものではなく、データが消去されることで再利用可能なブロックを意図している。もちろん、一度も使用されたことのないブロックも未使用状態のブロックに含まれる。以下、未使用状態のブロックをフリーブロックと称する。

【0029】

ガベッジコレクション制御部１２３は、フリーブロックの確保を目的とするガベッジコレクションを実行する。ガベッジコレクション制御部１２３は、通常ギア比算出部１２３１、ギア比履歴管理部１２３２、平均ギア比算出部１２３３、ギア比判定部１２３４を有している。ガベッジコレクション制御部１２３が有する、これら各処理部の詳細については後述する。

【0030】

ここで、図４を参照して、ガベッジコレクション制御部１２３によって実行されるガベッジコレクションの概要について説明する。

【0031】

図４においては、１つのブロックが９つのページで構成されているものとしている。図４（Ａ）のブロックα１、ブロックα２、ブロックα３の３つのブロックは、ガベッジコレクション制御部１２３が、有効なデータの移動元として選択したブロックである。一方、図４（Ｂ）のブロックβ１、ブロックβ２の２つのブロックは、ガベッジコレクション制御部１２３が、有効なデータの移動先としてブロック管理部１２１から供給を受けたブロックである。また、図４（Ａ）の各ブロックの符号ａ１で示される模様のハッチングが施されたページは、有効なデータが格納されているページであり、一方、符号ａ２で示される模様のハッチングが施されたページは、不要となったデータが残存するページである。

【0032】

ガベッジコレクション制御部１２３は、有効なデータの移動元の候補としていずれかのブロックを選択する。また、ブロック管理部１２１は、有効なデータの移動先とするブロックを、ガベッジコレクション制御部１２３に供給する。

【0033】

なお、ブロック管理部１２１は、ブロック情報として、各ブロックの有効クラスタ率を管理する。そこで、ガベッジコレクション制御部１２３は、ブロック管理部１２１と連携して、有効クラスタ率の小さい順に、有効なデータの移動元の候補とするブロックを選択する。

【0034】

図４に示す例では、有効なデータが格納されているページが、ブロックα１には５ページ（Ａ１、Ａ２、Ａ６、Ａ７、Ａ９）、ブロックα２には６ページ（Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ８、Ｂ９）、ブロックα３には３ページ（Ｃ２、Ｃ７、Ｃ８）、それぞれ存在している。つまり、３ブロックで計１４ページ存在している。換言すれば、３ブロックで１３ページが無駄になっている。無駄になっているページ数は、１ブロック内のページ数を超えている。

【0035】

ガベッジコレクション制御部１２３は、有効なデータの移動元として選択したブロック内の有効なデータのみを、有効なデータの移動先としてブロック管理部１２１から供給を受けたブロックに書き込む。この移動のためのデータの書き込みは、計１４ページ、つまり２ブロックに収まる。したがって、元の３ブロックとの間で差し引き１つのフリーブロックが作成されることになる。

【0036】

ガベッジコレクション制御部１２３は、データバッファ１３０をワークエリアとして使用しながらガベッジコレクションを実行する。図１に示すデータバッファ１３０内のガベッジコレクションバッファ（ＧＢ）領域１３２は、ガベッジコレクション制御部１２３に対して確保される領域である。

【0037】

ＮＡＮＤインターフェース部１４０は、ＮＡＮＤメモリ２００と通信するためのデバイスであり、前述の各チャンネルＣｈ．０～Ｃｈ．１７と一対に設けられる複数のＮＡＮＤコントローラ１４１＿０～１４１＿１７を有する。制御部１２０、より詳しくは、書き込み／読み出し制御部１２２とガベッジコレクション制御部１２３とは、ＮＡＮＤインターフェース部１４０のＮＡＮＤコントローラ１４１＿０～１４１＿１７を制御して、ＮＡＮＤメモリ２００へのデータの書き込みやＮＡＮＤメモリ２００からのデータの読み出しを実行する。

【0038】

次に、ガベッジコレクション制御部１２３によるガベッジコレクションの実行周期について説明する。

【0039】

前述したように、ブロック管理部１２１は、少なくともブロックの総数及びフリーブロックの数をブロック情報として管理している。ガベッジコレクション制御部１２３は、たとえばブロックの総数に占めるフリーブロックの数またはその割合に基づき、フリーブロックの確保を目的とするガベッジコレクションの実行周期を制御する。より詳しくは、ガベッジコレクション制御部１２３は、フリーブロックの数が少なくなる程、短い周期でガベッジコレクションを実行するように実行周期を調整する。

【0040】

ガベッジコレクション制御部１２３は、この実行周期を、書き込み／読み出し制御部１２２によって実行される、ホスト２からの要求に応じたデータの書き込み（以下、ホスト書き込み、とも称する）とガベッジコレクションのためのデータの書き込み（以下、ＧＣ書き込み、とも称する）との比率で調整する。つまり、ガベッジコレクション制御部１２３は、ＧＣ書き込みによってホスト書き込みが許容範囲を超えて停滞しないように、ガベッジコレクションの実行周期を調整する。

【0041】

ホスト書き込みと、ＧＣ書き込みとの比率は、たとえばギア比などと称される。ここでは、ホスト書き込みに対して、ＧＣ書き込みの割合を高くすることを、ギア比を上げると称する。単位期間当たりのホスト書き込みの回数をＡ、ＧＣ書き込みの回数をＢとすると、ギア比はＡ：Ｂと表すことができる。ガベッジコレクション制御部１２３は、フリーブロックの数が少なくなる程、Ｂの値が大きくなるようにギア比を調整することで、ガベッジコレクションの実行周期を調整する。

【0042】

ギア比をＡ：Ｂとすると、ホスト書き込みでＡ個の移動先のブロックが消費される際、ＧＣ書き込みではＢ個の移動先のブロックが消費される。この場合、ガベッジコレクション制御部１２３は、少なくともＡ＋Ｂ個またはその倍数のフリーブロックを作成するようにガベッジコレクションを実行すればよい。

【0043】

また、フリーブロックの数が十分存在し、さらなる作成が不要な場合や、有効クラスタ率の小さいブロックが存在せず、フリーブロックを効率的に作成することが期待できない場合などにおいて、ガベッジコレクション制御部１２３は、ガベッジコレクションを停止してもよい。

【0044】

図５は、ギア比の算出に用いられるグラフの一例を示す図である。

【0045】

図５において、縦軸はギア比を表し、横軸はＮＡＮＤメモリ２００内に残存するデータの書き込み可能容量を表している。データの書き込み可能容量は、フリーブロックの数としてもよいし、ブロックよりも粒度を細かくして、空きページ（データを書き込み可能であるが未書き込みのページ）の数としてもよい。ここでは、データの書き込み可能容量は、フリーブロックの数とする例を説明する。

【0046】

ギア比の「１００：Ｎ0」、「１００：Ｎa」、「１００：Ｎb」、「１００：Ｎc」は、１００回のホスト書き込みに対して、それぞれ、Ｎ0回、Ｎa回、Ｎb回、Ｎc回のＧＣ書き込みを行うことを示している（Ｎ0＜Ｎa＜Ｎb＜Ｎc）。また、「０：Ｘ」は、ホスト書き込みを停止してＧＣ書き込みを行うことを示している。「Ｙ：０」は、ガベッジコレクションを停止することを示している。

【0047】

データの書き込み可能容量を表す横軸上の「Thresh_0」、「Thresh_1」、「Thresh_2L」、「Thresh_2H」、「Thresh_3」は、データの書き込み可能容量からギア比を導き出すために設けられる複数の閾値である。

【0048】

たとえば、データの書き込み可能容量が「Thresh_3」より大きい場合、ガベッジコレクションは停止する（ギア比「Ｙ：０」）。一方、データの書き込み可能容量が「Thresh_0」未満の場合は、ギア比は「０：Ｘ」となる。また、データの書き込み可能容量が「Thresh_0」～「Thresh_1」の場合は、ギア比は「１００：Ｎc」となる。さらに、データの書き込み可能容量が「Thresh_3」の場合は、ギア比は「１００：Ｎ0」となる。

【0049】

データの書き込み可能容量が「Thresh_1」～「Thresh_3」の場合は、たとえば、データの書き込み可能容量が「Thresh_2L」の場合のギア比は「１００：Ｎb」であることと、データの書き込み可能容量が「Thresh_2H」の場合のギア比は「１００：Ｎa」であることが定められる。「Thresh_1」～「Thresh_2L」の間、「Thresh_2L」～「Thresh_2H」の間、「Thresh_2H」～「Thresh_3」の間は、それぞれ、各範囲の両端のギア比を結ぶ直線で補完されて各ギア比が導き出される。なお、ここでは、「Thresh_1」と「Thresh_3」との間に「Thresh_2L」と「Thresh_2H」とを設ける例を示したが、これは単なる一例であって、これに限らず、データの書き込み可能容量からギア比を導き出すための閾値の設定は、「Thresh_1」と「Thresh_3」との間に３個以上定義するなど、様々に変形することが可能である。

【0050】

以上のような、ＮＡＮＤメモリ２００内に残存するデータの書き込み可能容量に基づいたギア比の算出は、本実施形態のメモリシステム１においては、ガベッジコレクション制御部１２３が備える通常ギア比算出部１２３１が実行する。通常ギア比算出部１２３１は、たとえば、フリーブロック数が変動したことに応じて当該ギア比の算出を実行する。通常ギア比算出部１２３１は、所定時間間隔で定期的に当該ギア比の算出を実行してもよい。当該通常ギア比算出部１２３１を含むガベッジコレクション制御部１２３は、フリーブロックの数、つまり、ＮＡＮＤメモリ２００内に残存するデータの書き込み可能容量を、ブロック管理部１２１から取得する。

【0051】

ところで、ランダムライトの実行中は、フリーブロックの消費と、（データの無効化が多数のブロック内において発生することなどに起因する）フリーブロックの作成とが発生し易く、つまりは、フリーブロック数が変動し易い。従って、ギア比の変動が頻繁に発生し、当該ギア比の変動に連動して、ＩＯＰＳがばらついてしまうおそれある。図６は、ランダムライト実行中におけるギア比の変動および当該ギア比の変動に連動したＩＯＰＳのばらつきの一例を示す図である。

【0052】

図６（Ａ）は、ギア比の遷移を示し、図６（Ｂ）は、ＩＯＰＳの遷移を示している。そして、図６（Ｂ）における符号ａ１は、ＩＯＰＳのばらつきが顕著に現れている箇所を示している。メモリシステム１は、このようなばらつきが発生せず、ライト性能が安定していることが好ましい。そこで、本実施形態に係るメモリシステム１は、ギア比の変動を平準化することができる仕組みを備えたものであり、以下、この点について詳述する。

【0053】

図１を用いて前述したように、ガベッジコレクション制御部１２３は、通常ギア比算出部１２３１、ギア比履歴管理部１２３２、平均ギア比算出部１２３３、ギア比判定部１２３４を有している。また、前述したように、通常ギア比算出部１２３１は、ＮＡＮＤメモリ２００内に残存するデータの書き込み可能容量に基づき、ホスト書き込みとＧＣ書き込みとの比率であるギア比を算出する。

【0054】

ギア比履歴管理部１２３２は、通常ギア比算出部１２３１で算出されたギア比を最大Ｍ個分記録する。換言すれば、ギア比履歴管理部１２３２は、通常ギア比算出部１２３１で算出されたギア比を最大Ｍ世代分管理する。通常ギア比算出部１２３１でギア比が算出された際、既にＭ世代分のギア比を管理している場合、ギア比履歴管理部１２３２は、最も古いギア比を破棄し、当該算出された最新のギア比を記録する。また、ギア比履歴管理部１２３２は、後述する所定の状況下（第２状態の場合）において、管理する最大Ｍ世代分のギア比をすべて破棄する。

【0055】

平均ギア比算出部１２３３は、通常ギア比算出部１２３１でギア比が算出された場合であって、かつ、ギア比履歴管理部１２３２によるギア比の管理世代数がＭ世代分に達している場合、通常ギア比算出部１２３１で算出された最新のギア比を含む、ギア比履歴管理部１２３２で管理されるＭ世代分以下のギア比を使って、これらの平均である平均ギア比を算出する。以下、平均ギア比算出部１２３３で算出される平均ギア比と明確に区別するために、通常ギア比算出部１２３１で算出されるギア比を通常ギア比と称することがある。なお、ここでは、ギア比の管理世代数がＭ世代分に達している場合に、平均ギア比の算出を実行することとしているが、Ｌ（Ｌは２以上かつＭ未満の自然数）世代以上のギア比が管理されているならば、平均ギア比の算出を実行するようにしてもよい。

【0056】

ギア比判定部１２３４は、たとえば、フリーブロック数などのＮＡＮＤメモリ２００に残存するデータの書き込み可能容量に応じて、通常ギア比算出部１２３１で算出された最新の通常ギア比と、平均ギア比算出部１２３３で算出された平均ギア比とのいずれを適用すべきかを判定する。

【0057】

たとえば、ギア比判定部１２３４は、データの書き込み可能容量が、図５に示した「Thresh_1」以上、かつ、「Thresh_3」未満の場合、平均ギア比算出部１２３３で算出された平均ギア比を適用することを決定し、ギア比の変動の緩和を図る。つまり、性能安定化を図る。ここで、データの書き込み可能容量をＫとし、「Thresh_1」≦Ｋ＜「Thresh_3」の平均ギア比が適用されるべき状態を第１状態と称する。一方、Ｋ＜「Thresh_1」やＫ≧「Thresh_3」の平均ギア比は非適用とすべき状態、即ち、通常ギア比が適用されるべき状態を第２状態と称する。また、ギア比の変動の緩和を図ることを、ギア比の平準化とも称する。なお、ギア比履歴管理部１２３２によってＭ世代分のギア比が管理されていない場合には、ギア比判定部１２３４は、通常ギア比算出部１２３１で算出された最新の通常ギア比を適用することを決定してもよい。

【0058】

データの書き込み可能容量が「Thresh_1」未満（Ｋ＜「Thresh_1」）の第２状態の場合、性能安定化よりも装置（メモリシステム１であるＳＳＤ）故障回避を優先すべき状態であるため、ギア比判定部１２３４は、通常ギア比算出部１２３１で算出された最新の通常ギア比を適用することを決定する。この状況下においては、通常ギア比算出部１２３１は、キア比として「０：Ｘ」を算出するので、メモリシステム１は、ホスト書き込みを停止し、ＧＣ書き込みを優先的に行う。また、第２状態となることに応じて、ギア比判定部１２３４は、ギア比履歴管理部１２３２に対して、管理する最大Ｍ世代分のギア比をすべて破棄することを指示する。

【0059】

また、データの書き込み可能容量が「Thresh_3」以上（Ｋ≧「Thresh_3」）の第２状態の場合も、ギア比判定部１２３４は、通常ギア比算出部１２３１で算出された最新の通常ギア比を適用することを決定する。Ｋ≧「Thresh_3」の状態は、フリーブロックの数が十分に存在し、さらなる作成が不要な状態である。この状況下においては、通常ギア比算出部１２３１は、ガベッジコレクションの停止を意味するギア比「０」を算出する。つまり、ギア比判定部１２３４は、Ｋ≧「Thresh_3」の場合、通常ギア比を採用することで、無駄なガベッジコレクションが行われないよう、即座にバックグラウンドのガベッジコレクションを停止させる。無駄なＧＣ書き込みをなくすことで、メモリシステム１であるＳＳＤの性能向上と延命効果とが期待できる。なお、この場合も、ギア比判定部１２３４は、ギア比履歴管理部１２３２に対して、管理する最大Ｍ世代分のギア比をすべて破棄することを指示する。

【0060】

前述したように、ギア比判定部１２３４は、「Thresh_1」≦Ｋ＜「Thresh_3」の第１状態の場合であっても、ギア比履歴管理部１２３２によってＭ世代分のギア比が管理されていない場合には、通常ギア比算出部１２３１で算出された最新の通常ギア比を適用することを決定する。Ｍ世代分に満たなくとも、Ｌ世代分以上のギア比が管理されているならば、平均ギア比の算出を実行するとした場合においては、Ｌ世代分未満のギア比しか管理されていなければ、ギア比判定部１２３４は、通常ギア比算出部１２３１で算出された最新の通常ギア比を適用することを決定する。ギア比履歴管理部１２３２は、第２状態を挟んだ前回の第１状態時のギア比を破棄し、これらを管理しない。また、所定数（ＭまたはＬ）未満の少数の通常ギア比から算出される平均ギア比を採用することもない。これにより、ギア比の変動の平準化を適切に図ることができる。

【0061】

図７は、本実施形態に係るメモリシステム１のランダムライト実行中におけるギア比の遷移およびＩＯＰＳの遷移の一例を示す図である。

【0062】

図７（Ａ）には、本実施形態に係るメモリシステム１のランダムライト実行中におけるギア比（平準化後のギア比）の遷移を、図６（Ａ）に示したギア比（従来ギア比）の遷移と併せて示している。一方、図７（Ｂ）には、本実施形態に係るメモリシステム１のランダムライト実行中におけるＩＯＰＳの遷移を示している。

【0063】

図７（Ａ）で表されているように、本実施形態に係るメモリシステム１では、ランダムライト実行中におけるギア比の変動が平準化され、これに伴い、図７（Ｂ）で表されているように、ＩＯＰＳのばらつきが発生せず、ライト性能が安定する。

【0064】

このように、ガベッジコレクション制御部１２３が、通常ギア比算出部１２３１に加えて、ギア比履歴管理部１２３２、平均ギア比算出部１２３３、ギア比判定部１２３４を有する、本実施形態に係るメモリシステム１においては、書き込み性能を安定化することができる。

【0065】

図８は、本実施形態に係るメモリシステム１のガベッジコレクション制御部１２３によって実行されるギア比決定処理の流れを示すフローチャートである。このギア比決定処理は、たとえば、フリーブロック数が変動（減少）したタイミングや、所定時間間隔で定期的に実行される。

【0066】

通常ギア比算出部１２３１は、ＮＡＮＤメモリ２００に残存するデータの書き込み可能容量に基づき、ホスト２からの要求に応じたデータの書き込みと、ガベッジコレクションのためのデータの書き込みとの比率である通常ギア比を算出する（Ｓ１）。通常ギア比は、ガベッジコレクションの実行周期を調整するために適用され得る。

【0067】

データの書き込み可能容量がたとえば「Thresh_1」≦Ｋ＜「Thresh_3」（図５参照）の第１状態の場合（Ｓ２：Ｙｅｓ）、ギア比履歴管理部１２３２は、通常ギア比算出部１２３１で算出された通常ギア比を履歴として登録する（Ｓ３）。ギア比履歴管理部１２３２は、最大Ｍ個のギア比を登録可能であり、ギア比の登録数がＭ個に達した後は、最も古いギア比を破棄して最新のギア比を登録することを繰り返す。

【0068】

ギア比履歴管理部１２３２がＭ個のギア比を登録済みの場合（Ｓ４：Ｙｅｓ）、平均ギア比算出部１２３３は、当該Ｍ個のギア比から平均ギア比を算出する（Ｓ５）。すなわち、第１状態の場合（Ｓ２：Ｙｅｓ）であって、Ｍ個のギア比が登録済みの場合（Ｓ４：Ｙｅｓ）、ギア比判定部１２３４は、ガベッジコレクションの実行周期を調整するためのギア比として、平均ギア比算出部１２３３で算出された平均ギア比を適用することを決定する（Ｓ６）。

【0069】

一方、Ｋ＜「Thresh_1」やＫ≧「Thresh_3」など（図５参照）の第２状態の場合（Ｓ２：Ｎｏ）、ギア比履歴管理部１２３２は、履歴として登録済みの通常ギア比をすべて削除する（Ｓ７）。また、この場合、ギア比判定部１２３４は、ガベッジコレクションの実行周期を調整するためのギア比として、通常ギア比算出部１２３１で算出された通常ギア比を適用することを決定する（Ｓ８）。

【0070】

ギア比判定部１２３４は、第１状態の場合（Ｓ２：Ｙｅｓ）であって、ギア比履歴管理部１２３２が登録済みの通常ギア比がＭ個に満たない場合（Ｓ４：Ｎｏ）においても、ガベッジコレクションの実行周期を調整するためのギア比として、通常ギア比算出部１２３１で算出された通常ギア比を適用することを決定する（Ｓ８）。

【0071】

以上のように、本実施形態に係るメモリシステム１は、データの書き込み可能容量が特定の範囲にある場合、通常ギア比を所定の世代分記録して、当該蓄積した所定の世代分の通常ギア比から平均ギア比を算出し、当該算出した平均ギア比をガベッジコレクションの実行周期を調整するためのギア比として適用する。これにより、本実施形態に係るメモリシステム１は、ランダムライト実行中におけるギア比の変動を平準化し、ＩＯＰＳのばらつきを発生させずに、ライト性能を安定させることを実現する。

【0072】

ところで、ＳＳＤでは、たとえばフリーブロックの数が少ないことによりライト性能が低下するといったことを防止するために、オーバープロビジョニングなどと称される、公称値よりも多くの容量のＮＡＮＤメモリを搭載することがある。オーバープロビジョニングは、たとえば経年劣化によってＮＡＮＤメモリ内で部分的な障害が発生し始めても、極力、公称値を保ち続けるという効果も奏する。

【0073】

本実施形態に係るメモリシステム１が、公称値、つまり、ホスト２へ提供する記憶領域の容量よりも大きい容量のＮＡＮＤメモリ２００を搭載している場合、ガベッジコレクション制御部１２３は、ホスト２へ提供する記憶領域の容量に対するＮＡＮＤメモリ２００中の使用可能な記憶領域の総容量の比である余裕率に応じて、第１状態か否かを判定するための閾値を適用的に変更することができる。ここで、使用可能な記憶領域とは、フリーブロックを意味しているのではなく、障害を発生してなく、データの書き込み、読み出し、消去などの通常動作が可能なブロックを意味している。

【0074】

より詳しくは、ギア比判定部１２３４は、余裕率が大きい程、図５における「Thresh_1」を「Thresh_0」側へ変更して、平均ギア比の適用範囲（Thresh_1～Thresh_3）を拡大し、余裕率が小さくなっていくにつれて、「Thresh_1」を「Thresh_3」側へ変更して、平均ギア比の適用範囲を制限する。

【0075】

これにより、本実施形態に係るメモリシステム１は、より実際の記憶領域の状況に応じて、ランダムライト実行中におけるギア比の変動を平準化することができる。

【0076】

また、ギア比判定部１２３４は、平均ギア比を適用すべき状況から通常ギア比を適用すべき状況への移行時、通常ギア比を即時的に適用するのではなく、平均ギア比から通常ギア比まで段階的に変更するようにしてもよい。具体的には、たとえばデータの書き込み可能容量が「Thresh_3」以上となった場合、ガベッジコレクションを即時に停止させる（ギア比「Ｙ：０」）のではなく、ギア比を「１００：Ｎa」から「Ｙ：０」側へ段階的に変更してもよい。

【0077】

これにより、本実施形態に係るメモリシステム１は、ランダムライト実行中におけるギア比の変動の平準化だけでなく、ギア比の急激な変動を抑止することができる。

【0078】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0079】

１…メモリシステム、２…ホスト、１００…コントローラ、１１０…ホストインターフェース部、１２０…制御部、１２１…ブロック管理部、１２２…書き込み／読み出し制御部、１２３…ガベッジコレクション制御部、１３０…データバッファ、１３１…書き込みバッファ（ＷＢ）領域、１３２…ガベッジコレクションバッファ（ＧＢ）領域、１４０…ＮＡＮＤインターフェース部、２００…ＮＡＮＤ型フラッシュメモリ、１２３１…通常ギア比算出部、１２３２…ギア比履歴管理部、１２３３…平均ギア比算出部、１２３４…ギア比判定部１２３４。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】