特許 7467325 通信制御装置、通信制御方法、情報処理装置、情報処理方法、および、プログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-05

(45)【発行日】2024-04-15

(54)【発明の名称】通信制御装置、通信制御方法、情報処理装置、情報処理方法、および、プログラム

(51)【国際特許分類】

   H04L 47/6275 20220101AFI20240408BHJP

   G06F 13/12 20060101ALI20240408BHJP

【ＦＩ】

H04L47/6275

G06F13/12 340B

【請求項の数】 22

(21)【出願番号】P 2020209601

(22)【出願日】2020-12-17

(65)【公開番号】P2022096476

(43)【公開日】2022-06-29

【審査請求日】2023-02-08

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】山浦 隆博

(72)【発明者】

【氏名】オゲ ヤースィン

【審査官】大石 博見

(56)【参考文献】

【文献】特許第７３３７７５０（ＪＰ，Ｂ２）

【文献】特開２０１９－１７６２７６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０２９３３５３（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ４７／００

Ｇ０６Ｆ １３／１２

(57)【特許請求の範囲】

【請求項1】

複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて生成される情報であって、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する送信制御部と、
前記送信制御部の制御に従いメッセージを送受信する通信部と、を備え、
前記期間は、前記送信制御部の動作クロックに基づくクロックサイクル数で表され、
前記送信制御部は、前記動作クロックごとに、前記送信可能情報に基づいてメッセージの送信が可能か否か判定し、送信が可能なメッセージの送信を制御する、
通信制御装置。

【請求項2】

前記送信制御部は、前記動作クロックごとに、前記送信可能情報が示す送信可能なメッセージの量から、１クロックに対応する減算値を減算する、
請求項１に記載の通信制御装置。

【請求項3】

前記送信制御部は、予め定められた数の前記動作クロックの周期の中での前記動作クロックの位置ごとの前記減算値を特定可能な減算値情報を用いて、前記動作クロックに対して定められた前記減算値を特定する、
請求項２に記載の通信制御装置。

【請求項4】

複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて生成される情報であって、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する送信制御部と、
前記送信制御部の制御に従いメッセージを送受信する通信部と、
前記送信可能情報を一時的に記憶する一時記憶部と、を備え、
前記送信制御部は、前記一時記憶部に記憶された前記送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する、
通信制御装置。

【請求項5】

前記送信可能情報は、前記期間と、送信可能なメッセージの量と、をそれぞれ含む複数の第２エントリを含み、
前記一時記憶部は、複数の前記第２エントリのうち予め定められた前記第２エントリを記憶する固定記憶部と、複数の前記第２エントリのうち前記固定記憶部に記憶された前記第２エントリ以外であって、一定数の前記第２エントリを記憶する変動記憶部と、を含む、
請求項４に記載の通信制御装置。

【請求項6】

前記固定記憶部は、複数の前記第２エントリのうち先頭から予め定められた個数の前記第２エントリを記憶する、
請求項５に記載の通信制御装置。

【請求項7】

前記変動記憶部は、複数の前記第２エントリのうち、前記送信制御部がメッセージの制御に使用している前記第２エントリより後に読み出される前記第２エントリを含む、予め定められた個数の前記第２エントリを記憶する、
請求項５に記載の通信制御装置。

【請求項8】

複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて生成される情報であって、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する送信制御部と、
前記送信制御部の制御に従いメッセージを送受信する通信部と、を備え、
前記送信可能情報は、前記ゲート制御情報と、前記通信部による通信の速度および前記送信制御部の動作速度の少なくとも一方と、に基づいて生成される、
通信制御装置。

【請求項9】

前記送信可能情報の入力を受け付ける受付部をさらに備え、
前記送信制御部は、前記受付部により受け付けられた前記送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する、
請求項１、４および８のうちいずれか１つに記載の通信制御装置。

【請求項10】

前記送信制御部は、前記送信可能情報を記憶する記憶装置からＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）により受信した前記送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する、
請求項１、４および８のうちいずれか１つに記載の通信制御装置。

【請求項11】

前記ゲート制御情報に基づいて前記送信可能情報を生成する送信可能情報生成部をさらに備える、
請求項１、４および８のうちいずれか１つに記載の通信制御装置。

【請求項12】

複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報を生成する送信可能情報生成部、を備え、
前記送信可能情報生成部は、前記ゲート制御情報と、前記メッセージを送受信する通信部による通信の速度および前記通信部によるメッセージの送受信を制御する送信制御部の動作速度の少なくとも一方と、に基づいて前記送信可能情報を生成する、
情報処理装置。

【請求項13】

生成された前記送信可能情報を記憶し、記憶した前記送信可能情報をＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）により通信制御装置に出力する送信可能情報記憶部をさらに備える、
請求項１２に記載の情報処理装置。

【請求項14】

前記速度を検出する検出部をさらに備え、
前記送信可能情報生成部は、前記ゲート制御情報と、前記検出部により検出された前記速度と、に基づいて前記送信可能情報を生成する、
請求項１２に記載の情報処理装置。

【請求項15】

送信制御部が、複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて生成される情報であって、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する送信制御ステップと、
通信部が、前記送信制御部の制御に従いメッセージを送受信する通信ステップと、を含み、
前記期間は、前記送信制御部の動作クロックに基づくクロックサイクル数で表され、
前記送信制御ステップは、前記動作クロックごとに、前記送信可能情報に基づいてメッセージの送信が可能か否か判定し、送信が可能なメッセージの送信を制御する、
通信制御方法。

【請求項16】

コンピュータを、
複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて生成される情報であって、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する送信制御部と、
前記送信制御部の制御に従いメッセージを送受信する通信部と、として機能させ、
前記期間は、前記送信制御部の動作クロックに基づくクロックサイクル数で表され、
前記送信制御部は、前記動作クロックごとに、前記送信可能情報に基づいてメッセージの送信が可能か否か判定し、送信が可能なメッセージの送信を制御する、
プログラム。

【請求項17】

送信制御部が、複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて生成される情報であって、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する送信制御ステップと、
通信部が、前記送信制御ステップの制御に従いメッセージを送受信する通信ステップと、を含み、
前記送信制御ステップは、前記送信可能情報を一時的に記憶する一時記憶部に記憶された前記送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する、
通信制御方法。

【請求項18】

コンピュータに、
複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて生成される情報であって、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する送信制御ステップと、
前記送信制御ステップの制御に従いメッセージを送受信する通信ステップと、を実行させ、
前記送信制御ステップは、前記送信可能情報を一時的に記憶する一時記憶部に記憶された前記送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する、
プログラム。

【請求項19】

送信制御部が、複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて生成される情報であって、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する送信制御ステップと、
通信部が、前記送信制御ステップの制御に従いメッセージを送受信する通信ステップと、を含み、
前記送信可能情報は、前記ゲート制御情報と、前記通信部による通信の速度および前記送信制御部の動作速度の少なくとも一方と、に基づいて生成される、
通信制御方法。

【請求項20】

コンピュータを、
複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて生成される情報であって、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報に基づいて、前記ゲートを開閉することによりメッセージの送信を制御する送信制御部と、
前記送信制御部の制御に従いメッセージを送受信する通信部と、として機能させ、
前記送信可能情報は、前記ゲート制御情報と、前記通信部による通信の速度および前記送信制御部の動作速度の少なくとも一方と、に基づいて生成される、
プログラム。

【請求項21】

複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報を生成する送信可能情報生成ステップ、を含み、
前記送信可能情報生成ステップは、前記ゲート制御情報と、前記メッセージを送受信する通信部による通信の速度および前記通信部によるメッセージの送受信を制御する送信制御部の動作速度の少なくとも一方と、に基づいて前記送信可能情報を生成する、
情報処理方法。

【請求項22】

コンピュータに、
複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報を生成する送信可能情報生成ステップ、を実行させ、
前記送信可能情報生成ステップは、前記ゲート制御情報と、前記メッセージを送受信する通信部による通信の速度および前記通信部によるメッセージの送受信を制御する送信制御部の動作速度の少なくとも一方と、に基づいて前記送信可能情報を生成する、
プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、通信制御装置、通信制御方法、情報処理装置、情報処理方法、および、プログラムに関する。

【背景技術】

【0002】

ＴＳＮ（Ｔｉｍｅ－Ｓｅｎｓｉｔｉｖｅ Ｎｅｔｗｏｒｋｉｎｇ）規格等に対応したネットワークを介してリアルタイム通信する通信装置が知られている。ＴＳＮでは、時間単位でキューの送信可否を記載したゲート制御リストにより、フレームの送信可否を判定することで、送信タイミングおよび送信量を制御することができる。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１８－１２５５９７号公報

【非特許文献】

【0004】

【文献】IEEE Std 802.1Qbv-2015

【文献】IEEE Std 802.1Q-2018

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来技術では、帯域を有効に活用できない場合があった。

【課題を解決するための手段】

【0006】

実施形態の通信制御装置は、送信制御部と、通信部と、を備える。送信制御部は、複数のキューそれぞれに対応する複数のゲートを開くか否かを定める複数のエントリを含むゲート制御情報に基づいて生成される情報であって、１以上の継続するエントリに対応する期間で送信可能なメッセージの量を示す送信可能情報に基づいて、ゲートを開閉することによりメッセージの送信を制御する。通信部は、送信制御部の制御に従いメッセージを送受信する。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態の通信装置のハードウェア構成図。

【図2】第１の実施形態にかかる通信装置のブロック図。

【図3】ゲート制御リストの例を示す図。

【図4】送信ディスクリプタリングの構成例を示す図。

【図5】受信ディスクリプタリングの構成例を示す図。

【図6】フレーム送信処理の動作概要を示す図。

【図7】フレーム受信処理の動作概要を示す図。

【図8】送信可能情報生成処理のフローチャート。

【図9】算出される時間の例を示す図。

【図10】生成される送信可能情報の一例を示す図。

【図11】生成される送信可能情報の一例を示す図。

【図12】生成される送信可能情報の一例を示す図。

【図13】生成される送信可能情報の一例を示す図。

【図14】生成される送信可能情報の一例を示す図。

【図15】生成される送信可能情報の一例を示す図。

【図16】送信制御処理のフローチャート。

【図17】メディア依存オーバーヘッドの例を示す図。

【図18】第２の実施形態にかかる通信装置のブロック図。

【図19】生成される送信可能情報の一例を示す図。

【図20】生成される送信可能情報の一例を示す図。

【図21】送信制御処理のフローチャート。

【図22】送信可能量の減算値の例を示す図。

【図23】送信可能量の減算値の例を示す図。

【図24】変形例１の通信装置のブロック図。

【図25】キャッシュ部内のキャッシュ領域の構成例を示す図。

【図26】キャッシュ部の初期化処理のフローチャート。

【図27】送信可能情報記憶部に記憶された送信可能情報の例を示す図。

【図28】キャッシュ部内の状態の例を示す図。

【図29】キャッシュ部内の状態の例を示す図。

【図30】キャッシュ部内の状態の例を示す図。

【図31】キャッシュ部内の状態の例を示す図。

【図32】キャッシュ部内の状態の例を示す図。

【図33】キャッシュ部内の状態の例を示す図。

【図34】キャッシュ部内の状態の例を示す図。

【図35】２つのキャッシュ部を備える通信装置のブロック図。

【図36】変形例２の通信装置のブロック図。

【図37】実施形態の通信装置を用いたシステムの構成例を示す図。

【発明を実施するための形態】

【0008】

以下に添付図面を参照して、この発明にかかる通信制御装置、通信制御方法、情報処理装置、情報処理法、および、プログラムの好適な実施形態を詳細に説明する。以下では、リアルタイム通信の規格としてＴＳＮを用いる例を主に説明するが、適用可能な規格はＴＳＮに限られるものではない。

【0009】

ＴＳＮでは、複数のキューそれぞれに対応する複数のゲートを開くか否かを定めるエントリを複数含むゲート制御リスト（ゲート制御情報の一例）が用いられる。例えばＴＳＮでは、複数のキューそれぞれにおいて、ゲートの開放（オープン）状態が継続（連続）する場合には、ゲートが最終的に閉じられるまでの時間、複数のエントリにまたがってフレーム（メッセージの一例）送信をすることができる。規格上、ゲートの切替間隔は１ｎｓの粒度で設定できる。このため、ゲートの間隔が短い場合には、複数のエントリを確認しながら送信の可否を判定することで、与えられた帯域を有効に活用することができる。

【0010】

ＴＳＮの規格で定められるフォーマットで記憶されたゲート制御リストに従ってゲートの開閉を制御する場合、先のゲートの状態（現在時刻より後の時刻でのゲートの状態）を読み出しながら、フレームの送信可否を判定する処理を行う必要性がある。しかし、このような構成では、一定時間内にこの処理を終わらせる保証ができなかった。また、この問題を避けるために先のゲートの状態を考慮しないようにすると、帯域が有効活用できないという問題があった。

【0011】

そこで本実施形態の通信装置は、ゲート制御リストをそのまま使用するのではなく、ソフトウェア等によりハードウェア処理に適した形式にゲート制御リストを予め変換した情報を使用する。具体的には、ゲート制御リストから、ゲートがオープンの状態が継続する期間でメッセージを送信可能な時間または送信可能なメッセージの量を示す送信可能情報が生成される。通信装置は、この送信可能情報に基づきメッセージを送信する。これにより、送信制御処理を一定時間内に完了させるとともに、帯域をより有効に活用可能となる。

【0012】

（第１の実施形態）
図１は、本実施形態の通信装置のハードウェア構成の例を示す図である。本実施形態の通信装置は、メモリ１、ホストプロセッサ２、ストレージ３、ネットワークインタフェースコントローラ４およびストレージコントローラ５を備える。

【0013】

メモリ１は、ホストプロセッサ２内のメモリコントローラを介してホストプロセッサ２に接続される。メモリ１は、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等により実現される。

【0014】

ホストプロセッサ２は、ＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）等のバスを用いて、ストレージコントローラ５と接続される。同様に、ホストプロセッサ２は、ＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）等のバスを用いて、ネットワークインタフェースコントローラ４と接続される。

【0015】

ホストプロセッサ２は、ストレージ３に格納された実行プログラムのイメージをメモリ１に展開し、メモリ１上の命令およびデータを読みながら処理を実行する。処理は、ホストプロセッサ２に備えられた１つまたは複数のコアにより実行される。なお図１ではメモリ１とホストプロセッサ２とを分けて記載しているが、図２以降では、図１のメモリ１とホストプロセッサ２との組み合わせで実現される構成をホストプロセッサ（ホストプロセッサ２、ホストプロセッサ２－２、ホストプロセッサ２－３）という。

【0016】

ストレージ３は、例えばＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）およびＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等により実現される。ストレージ３は、ＳＡＴＡ、ＳＡＳ、および、Ｕ．２（ＳＦＦ－８６３９）などの規格でストレージコントローラ５と接続される。またストレージ３とストレージコントローラ５とは一体となっていてもよい。

【0017】

ネットワークインタフェースコントローラ４は、ホストプロセッサ２をネットワーク２００に接続する。

【0018】

ネットワーク２００は、例えばＥｔｈｅｒｎｅｔ（登録商標）である。具体的には、ネットワーク２００は、ＩＥＥＥ ８０２．１で定義された規格に対応したネットワークである。ＩＥＥＥ ８０２．１で定義された規格は、例えば、ＡＶＢ（Ａｕｄｉｏ Ｖｉｄｅｏ Ｂｒｉｄｇｉｎｇ）規格、および、ＴＳＮ（Ｔｉｍｅ－Ｓｅｎｓｉｔｉｖｅ Ｎｅｔｗｏｒｋｉｎｇ）規格等である。また、ネットワーク２００の種類は任意でよい。ネットワーク２００は、例えばオフィスネットワーク、データセンタ内部のネットワーク、車載ネットワーク、工場内ネットワーク、携帯基地局のネットワーク、および、コア設備のネットワーク等である。

【0019】

ネットワークインタフェースコントローラ４およびストレージコントローラ５は、例えばＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、または、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等により実現される。また、ネットワークインタフェースコントローラ４およびストレージコントローラ５は、ＡＳＩＣ、ＦＰＧＡおよびプロセッサのうち２つまたは３つの組み合わせによって実現してもよい。また、ネットワークインタフェースコントローラ４およびストレージコントローラ５は内部に上述のメモリ１とは異なるメモリを内蔵していてもよい。また、ネットワークインタフェースコントローラ４およびストレージコントローラ５は、ホストプロセッサ２とは別のチップとして実装されてもよいし、ＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）として１つのチップとして実装されてもよい。

【0020】

図２は、本実施形態にかかる通信装置１００の機能構成の一例を示すブロック図である。なお図２は、主に通信装置１００に含まれるホストプロセッサ２（情報処理装置の一例）およびネットワークインタフェースコントローラ４（通信制御装置の一例）の機能構成の例を示す。

【0021】

図２に示すように、ホストプロセッサ２は、同期制御部１０１と、フレーム生成部１０２と、送信可能情報生成部１０３と、設定部１０４と、検出部１０５と、ゲート制御リスト記憶部１２１と、を備える。

【0022】

ゲート制御リスト記憶部１２１は、送信制御で用いられるゲート制御リストを記憶する。ゲート制御リスト記憶部１２１は、例えばメモリ１により実現される。ゲート制御リスト（Ｇａｔｅ Ｃｏｎｔｒｏｌ Ｌｉｓｔ）は、ＩＥＥＥ ８０２．１Ｑで定義されるEnhancements for scheduled trafficの制御を実行するために用いられる情報である。

【0023】

ゲート制御リストは、予めストレージ３などに記憶しておいたものを入力して用いてもよいし、例えばＩＥＥＥ ８０２．１Ｑｃｃで定義されるＣＮＣ（Ｃｅｎｔｒａｌｉｚｅｄ Ｎｅｔｗｏｒｋ Ｃｏｎｆｉｇｕｒａｔｉｏｎ）によってネットワーク２００経由で入力して用いてもよい。

【0024】

図３は、ゲート制御リストの例を示す図である。図３に示すゲート制御リストは、Ｔ００からＴ０５までの６つのエントリを含む。各エントリは、８つのトラヒッククラスそれぞれに対応するキューのゲート状態と、タイムインターバルとを含む。ＴＣ０～ＴＣ７はトラヒッククラスを意味する。例えばＴＣ７は、７番のトラヒッククラスを表す。各トラヒッククラスのゲート状態は“ｏ”および“Ｃ”で表される。“ｏ”は、ゲートが開放（オープン）されていることを意味する。“Ｃ”は、ゲートが閉じられていることを意味する。ゲート状態は、トラヒッククラスのキューにおける送信が許可されるか否かを示す。

【0025】

タイムインターバルは、エントリが継続する時間を表す。例えば図３の例ではＴ００のエントリのタイムインターバルには、１２８μｓが設定されている。これは、Ｔ００のエントリが１２８μｓ継続することを示している。Ｔ００から順にタイムインターバルの分、設定されたゲート状態を維持し、Ｔ０１、Ｔ０２、・・・と時間が経過するとともに、各トラヒッククラスのゲートのゲート状態が切り替えられる。最後のエントリ（図３の例ではＴ０５）が終わるとＴ００に戻り、処理が繰り返される。

【0026】

なお図３には示していないが、ゲート制御リストには、ゲート制御が開始される時間（ベースタイム）も設定（記憶）される。ベースタイムは、送信可能情報に含められてネットワークインタフェースコントローラ４に伝達される。ベースタイムは、例えば年月日時分秒などで表されるが、ゲート制御を開始する時間を特定できる形式であればどのような形式であってもよい。

【0027】

図２に戻り、同期制御部１０１は、ネットワーク２００を介して他の通信装置との間で時刻同期を行う。例えば同期制御部１０１は、ネットワーク２００を介して、ＩＥＥＥ１５８８、または、ＩＥＥＥ８０２．１ＡＳなどの時刻同期プロトコルによって時刻同期を行い、ネットワークインタフェースコントローラ４（後述する時刻管理部２０１）が管理する時刻情報を補正する。

【0028】

フレーム生成部１０２は、送信するフレーム（送信フレーム）を生成する。例えばフレーム生成部１０２は、送信フレームに含まれるデータ、並びに、Ｅｔｈｅｒｎｅｔの上位層に相当するプロトコルのヘッダおよびフッタを生成する。フレーム生成部１０２は、例えば、ホストプロセッサ２上で動作する送信アプリケーション、プロトコルスタックおよびデバイスドライバによって実現される。

【0029】

なお、図２には１つのフレーム生成部１０２しか図示していないが、フレーム生成部１０２は複数備えらえてもよい。フレーム生成部１０２は、送信する情報の特性などに応じて、トラヒッククラスを送信フレームに設定する。８つのトラヒッククラスが用いられる場合、トラヒッククラスの識別情報として、例えば０から７の値が用いられる。

【0030】

送信可能情報生成部１０３は、ゲート制御リストから送信可能情報を生成する。例えば送信可能情報生成部１０３は、初期化時、および、検出部１０５においてリンク速度の変更が検出された場合に、ゲート制御リスト記憶部１２１からゲート制御リストを読み出し、送信可能情報を生成する。リンク速度は、ネットワークインタフェースコントローラ４（後述する通信部２２４）によるネットワーク２００を介した通信の速度を表す。送信可能情報の生成処理の詳細は後述する。

【0031】

設定部１０４は、生成された送信可能情報をネットワークインタフェースコントローラ４（後述する受付部２０３）に送信する。

【0032】

検出部１０５は、ネットワークインタフェースコントローラ４のリンク速度の変更を検出する。例えば検出部１０５は、ネットワークインタフェースコントローラ４（後述する通知部２０５）からの通知を受け、リンク速度の変更を検出する。

【0033】

上記各部（同期制御部１０１、フレーム生成部１０２、送信可能情報生成部１０３、設定部１０４、および、検出部１０５）は、例えば、１または複数のプロセッサにより実現される。例えば上記各部は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのプロセッサにプログラムを実行させること、すなわちソフトウェアにより実現してもよい。上記各部は、専用のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などのプロセッサ、すなわちハードウェアにより実現してもよい。上記各部は、ソフトウェアおよびハードウェアを併用して実現してもよい。複数のプロセッサを用いる場合、各プロセッサは、各部のうち１つを実現してもよいし、各部のうち２以上を実現してもよい。

【0034】

図２に示すように、ネットワークインタフェースコントローラ４は、時刻管理部２０１と、データ転送部２０２と、受付部２０３と、送信制御部２０４と、通知部２０５と、受信フレーム記憶部２２１と、送信フレーム記憶部２２２と、送信可能情報記憶部２２３と、通信部２２４と、を備えている。

【0035】

通信部２２４は、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）およびＰＨＹと呼ばれる機能を含み、ネットワーク２００におけるデータリンク層および物理層のプロトコルに従ってフレームの送受信に必要な処理を行う。例えば通信部２２４は、Ｅｔｈｅｒｎｅｔのデータリンク層および物理層の処理を行う。

【0036】

受信フレーム記憶部２２１は、通信部２２４により受信された受信フレームを記憶する。例えば受信フレーム記憶部２２１は、トラヒッククラスごとに用意されたキュー（ＦＩＦＯ）を用いて、受信フレームのデータとフレームの長さとをセットにして順番に記憶する。

【0037】

送信フレーム記憶部２２２は、ホストプロセッサ２のフレーム生成部１０２により生成された送信フレームを記憶する。例えば送信フレーム記憶部２２２は、トラヒッククラスごとに用意されたキュー（ＦＩＦＯ）を用いて、送信フレームのデータとフレームの長さとをセットにして順番に記憶する。

【0038】

受信フレーム記憶部２２１および送信フレーム記憶部２２２は、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）によって実現される。

【0039】

時刻管理部２０１は、時刻情報を管理する。例えば時刻管理部２０１は、ネットワークインタフェースコントローラ４内の時刻を管理し、通信部２２４および送信制御部２０４に時刻情報を提供する。

【0040】

また、同期制御部１０１が時刻同期を実行する際には、通信部２２４は、時刻管理部２０１の時刻情報を用いて、送信フレームへのタイムスタンプの付与、および、受信フレームからのタイムスタンプの取得を行う。

【0041】

データ転送部２０２は、メモリ１との間でデータを転送する。例えばデータ転送部２０２は、受信フレーム記憶部２２１とメモリ１との間、および、メモリ１と送信フレーム記憶部２２２との間で、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）によりフレームを転送する。

【0042】

受信の場合、データ転送部２０２は、受信ディスクリプタ（詳細は後述）から転送先アドレスを読み出し、受信フレーム記憶部２２１の対応するキューから読み出した受信フレームのデータを転送先アドレスで指定されたメモリ１の領域へデータを書き込む。そしてデータ転送部２０２は、受信ディスクリプタの長さと、ステータスと、を書き込む。

【0043】

送信の場合、データ転送部２０２は、送信ディスクリプタ（詳細は後述）から転送元アドレスと長さとを読み出し、転送元アドレスで指定されたメモリ１の領域から長さで指定された長さ分のデータを読み出し、送信フレーム記憶部２２２の対応するキューにフレームのデータを書き込む。そしてデータ転送部２０２は、送信ディスクリプタのステータスを書き込む。

【0044】

時刻同期プロトコルのフレームの送受信もデータ転送部２０２を介して実行される。例えば同期制御部１０１は、各フレームのタイムスタンプから、ネットワーク２００を介して接続されるマスタに対する時刻のオフセットを算出し、時刻管理部２０１の時刻情報を補正する。

【0045】

図４および図５はそれぞれ、送信ディスクリプタリングおよび受信ディスクリプタリングの構成例を示す図である。

【0046】

図４に示すように、送信ディスクリプタは、リングバッファになっており、ＨｅａｄおよびＴａｉｌという２つの変数を用いて管理される。図４に示すように、ＨｅａｄからＴａｉｌ－１のディスクリプタは、ＨＷ（ハードウェア）、すなわちネットワークインタフェースコントローラ４が所有しているディスクリプタを示す。また、ＴａｉｌからＨｅａｄ－１のディスクリプタは、ＳＷ（ソフトウェア）、すなわちホストプロセッサ２上で動作するソフトウェア（フレーム生成部１０２および同期制御部１０１）が所有しているディスクリプタを示す。ＨｅａｄおよびＴａｉｌの値は、レジスタインタフェースおよび割り込み信号を使って、ネットワークインタフェースコントローラ４およびホストプロセッサ２との間で通知される。

【0047】

送信ディスクリプタリングの各エントリ（各ディスクリプタ）には、転送元アドレス、長さ、および、ステータスが含まれる。転送元アドレスは、送信対象のフレームのデータが記憶されているデータ記憶部（例えばメモリ１）の記憶領域の先頭位置を示す先頭アドレスを示す。長さは、送信対象のフレームの長さを示す。ステータスは、送信処理の状態を示す情報が記憶される。

【0048】

図５に示すように、受信ディスクリプタリングの各エントリ（各ディスクリプタ）は、転送先アドレス、長さおよびステータスを含む。転送先アドレスは、受信対象のフレームのデータを記憶するデータ記憶部（例えばメモリ１）の記憶領域の先頭位置を示す先頭アドレスを示す。長さは、受信対象のフレームの長さを示す。ステータスは、受信処理の状態を示す情報が記憶される。

【0049】

上述のステータスには、例えばエラービットおよびＤＯＮＥビット等が含まれる。エラービットは、転送エラーの有無を示す。ＤＯＮＥビットは、ネットワークインタフェースコントローラ４で処理が終わったことを示す。送信用ディスクリプタのＤＯＮＥビットが１の場合、送信処理が終わったことを示す。受信用ディスクリプタのＤＯＮＥビットが１の場合、受信処理が終わったことを示す。ネットワークインタフェースコントローラ４が、各ビット（エラービットおよびＤＯＮＥビット）に１を書き込む。そして、フレーム生成部１０２または同期制御部１０１は、各ビットを確認した後に、各ビットに０を書き込むことにより、各ビットをクリアする。

【0050】

図２に戻り、受付部２０３は、ホストプロセッサ２の設定部１０４により送信された送信可能情報の入力を受け付ける。受付部２０３は、予め定義したレジスタによって送信可能情報を設定できるようにしてもよい。設定部１０４が予め決められたフォーマットでメモリ１に記憶された送信可能情報の先頭アドレスおよび長さをレジスタで通知して、受付部２０３がメモリ１にアクセスして送信可能情報を読み出してもよい。設定された送信可能情報は送信可能情報記憶部２２３に出力される。

【0051】

送信制御部２０４は、Enhancements for scheduled trafficに従って送信制御を行う。例えば送信制御部２０４は、時刻管理部２０１が管理する時刻情報と、送信可能情報と、送信フレーム記憶部２２２に記憶されている各トラヒッククラスのキューの先頭フレームのサイズと、を用いて、Enhancements for scheduled trafficの送信制御を行う。

【0052】

なお、送信制御で適用できる送信選択アルゴリズムはどのようなアルゴリズムであってもよい。例えば送信制御部２０４は、すべてのトラヒッククラスにおいて、“Strict Priority”（絶対優先）を適用することができる。

【0053】

送信制御処理の概要を以下に説明する。まず送信制御部２０４は、取得した時刻情報が送信可能情報のいずれのエントリに該当するかを調べ、その時点での各キューの送信可能量、すなわち、各トラヒッククラスの送信可能量を算出する。送信制御部２０４は、送信可能量に基づき、各キューで先頭フレームを送信できるか否かを判定する。送信選択アルゴリズムとして“Strict Priority”を設定している場合、送信制御部２０４は、先頭フレームが送信できるキューに対応するトラヒッククラスのうち、トラヒッククラスの識別情報の値が最大であるトラヒッククラスを選択する。送信制御部２０４は、選択したトラヒッククラスに対応するキューを用いて、通信部２２４を介してフレームを送信する。

【0054】

通知部２０５は、通信部２２４のリンク状態およびリンク速度を取得してホストプロセッサ２（検出部１０５）に通知する。通知には割り込みを用いてもよいし、検出部１０５をポーリング動作させてもよい。

【0055】

送信可能情報記憶部２２３は、ホストプロセッサ２の設定部１０４から送信され、受付部２０３により受け付けられた送信可能情報を記憶し、送信制御部２０４から読み出せるようにする。送信可能情報記憶部２２３は、例えばＳＲＡＭによって実現される。

【0056】

上記各部（時刻管理部２０１、データ転送部２０２、受付部２０３、送信制御部２０４、および、通知部２０５）は、例えば、１または複数のプロセッサにより実現される。例えば上記各部は、ＣＰＵなどのプロセッサにプログラムを実行させること、すなわちソフトウェアにより実現してもよい。上記各部は、専用のＩＣなどのプロセッサ、すなわちハードウェアにより実現してもよい。上記各部は、ソフトウェアおよびハードウェアを併用して実現してもよい。複数のプロセッサを用いる場合、各プロセッサは、各部のうち１つを実現してもよいし、各部のうち２以上を実現してもよい。

【0057】

次に図６および図７を用いて、フレーム送信処理およびフレーム受信処理の動作概要を説明する。図６は、フレーム送信処理の動作概要を示す図である。フレーム送信処理は、フレーム生成部１０２または同期制御部１０１を起点に行われる。フレーム生成部１０２および同期制御部１０１は、フレームのペイロードデータの生成、並びに、各プロトコルのヘッダおよび（必要に応じて）フッタの付与を行い、フレームを生成する。フレーム生成部１０２および同期制御部１０１は、そのアプリケーションの特性などに応じて、いずれのトラヒッククラスを用いてフレームを送信するかを選択する。データ転送部２０２の送信ディスクリプタは、例えば、それぞれトラヒッククラスごとに用意される。送信ディスクリプタを用いて転送が指示されたフレームは、メモリ１から読み出され、送信フレーム記憶部２２２の対応するキューに転送される。その後、送信制御部２０４は、いずれのフレームを送信するかを制御し、通信部２２４を用いてフレームを送信する。送信制御部２０４の動作の詳細は後述する。

【0058】

図７は、フレーム受信処理の動作概要を示す図である。通信部２２４は、受信したフレームのＶＬＡＮ（Ｖｉｒｔｕａｌ Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）タグの有無、および、ＶＬＡＮタグがある場合にはそのＰＣＰ（Ｐｒｉｏｒｉｔｙ Ｃｏｄｅ Ｐｏｉｎｔ）値を用いて、受信フレームをトラヒッククラスへ振り分ける。受信フレームは、受信フレーム記憶部２２１の対応するキューに順番に記憶される。その後、データ転送部２０２の対応する受信ディスクリプタに設定されたメモリ１のメモリアドレスに受信フレームが記憶され、同期制御部１０１などに渡される。

【0059】

次に図８を用いて送信可能情報生成処理について説明する。図８は、送信可能情報生成処理のフローチャートの例を示す図である。送信可能情報生成処理は、例えば、ゲート制御リストが設定された場合、および、検出部１０５によってリンク速度変更が検出された場合に実行される。

【0060】

送信可能情報生成部１０３は、ゲート制御リスト記憶部１２１からゲート制御リストを読み出す（ステップＳ１０１）。ここでは例えば図３に示すゲート制御リストが得られたとする。

【0061】

送信可能情報生成部１０３は、各トラヒッククラスについて、ゲート制御リストの“ｏ”が継続する時間（継続オープン時間）を算出する（ステップＳ１０２）。

【0062】

図９は、算出される継続オープン時間の例を示す図である。例えば、トラヒッククラスＴＣ７のエントリＴ０２については、Ｔ０２からＴ０３まで“ｏ”が継続しており、Ｔ０４で“Ｃ”となっている。Ｔ０２およびＴ０３のタイムインターバルは、５１２μｓおよび１２８μｓであるため、Ｔ０２の先頭からは“ｏ”は５１２＋１２８＝６４０μｓ継続することになる。同様に、Ｔ０３の場合にはＴ０４で“Ｃ”になるので、“ｏ”は１２８μｓ継続することになる。なお、ゲート制御リストは最終エントリまで進むと最初に戻る。Ｔ０５の場合は、Ｔ０５からＴ００まで“ｏ”が継続しているため、“ｏ”は５１２＋１２８＝６４０μｓ継続することになる。トラヒッククラスＴＣ０のように常に“ｏ”の場合には、ゲート制御リストが変更にならない限り“ｏ”が続くため、継続オープン時間は無限大（∞）となる。

【0063】

図８に戻り、送信可能情報生成部１０３は、このように算出された継続オープン時間を使って送信可能情報を生成する。例えば送信可能情報生成部１０３は、ゲート制御リストの先頭（ベースタイム）からの相対時刻（基準時刻、基準区間）ごとに、各キューでフレームを送信可能な時間（フレーム送信可能時間）を算出する（ステップＳ１０３）。送信可能情報生成部１０３は、相対時刻の範囲ごとにフレーム送信可能時間を定めた送信可能情報を生成する。図１０～図１５は、生成される送信可能情報の一例を示す図である。

【0064】

図１０に示す送信可能情報は、ゲート切替のタイミングにおいて、そのトラヒッククラスの継続オープン時間すなわち、フレーム送信が可能な時間（フレーム送信可能時間）を記憶する。なお、時刻は、ゲート制御リストの先頭時刻からの相対値で表現される。送信制御部２０４は、このような送信可能情報を用いて送信制御を行う。

【0065】

なお、図１０は、ゲート切替のタイミングですべてのトラヒッククラスのオープン継続時間を記憶する送信可能情報の例を示している。これに対して図１１は、新たにオープンになる場合にのみ、時間を記憶する送信可能情報の例を示す。なお、この例では４行目のエントリが存在するが、これは削除することもできる。

【0066】

リンク速度が得られている場合は、オープンが継続する時間は、送信可能なメッセージの量（例えばバイト数）に変換できる。図１２および図１３は、リンク速度が１Ｇｂｐｓの場合の、図１０および図１１の時間をバイト数で表現した送信可能情報の例を示す。バイト数で表現する方が計算量を削減することができる。さらに、先頭からの相対値は、時刻の代わりにバイト数で表現されてもよい。図１４および図１５は、このような形式の送信可能情報の例を示す。なお送信可能情報をバイト数で表現しない場合は、リンク速度を検出しなくてもよいため、ホストプロセッサ２は検出部１０５を備えなくてもよい。

【0067】

図８に戻り、設定部１０４は、生成された送信可能情報をネットワークインタフェースコントローラ４に送信し、ネットワークインタフェースコントローラ４の送信可能情報記憶部２２３に記憶させる（ステップＳ１０４）。送信可能情報が記憶されると、例えば送信制御部２０４は、送信制御を有効化する（ステップＳ１０５）。

【0068】

次に図１６を用いて送信制御部２０４により実行される送信制御処理について説明する。図１６は、送信制御処理のフローチャートの例を示す図である。

【0069】

送信制御部２０４は、まず、送信制御が有効であるか否かを判定する（ステップＳ２０１）。なお、送信可能情報が設定されていない場合、および、リンク速度が変更されたため正しい送信可能情報が設定されていない場合などには、送信制御は無効化される。有効でない（無効化されている）場合（ステップＳ２０１：Ｎｏ）、以降の処理は実行されず終了する。

【0070】

送信制御が有効である場合（ステップＳ２０１：Ｙｅｓ）、送信制御部２０４は、時刻管理部２０１から時刻情報を取得する（ステップＳ２０２）。送信制御部２０４は、時刻情報が示す時刻が、処理すべきタイミングであるか否かを判定する（ステップＳ２０３）。処理すべきタイミングとは、次のフレームの送信を開始すべきタイミングである。このタイミングは、例えば前回のフレーム送信時に決定される。またタイミングは、時間またはバイト数で表される。なお、初期値は即座に処理が開始される値に設定される。

【0071】

処理すべきタイミングでない場合（ステップＳ２０３：Ｎｏ）、ステップＳ２０２に戻り処理が繰り返される。処理すべきタイミングとなった場合（ステップＳ２０３：Ｙｅｓ）、送信制御部２０４は、時刻管理部２０１から取得した時刻情報、送信可能情報のベースタイム、および、送信可能情報の時刻の範囲の最大値（最大時刻）を用いて、送信可能情報のいずれのエントリを参照すべきかを特定する（ステップＳ２０４）。

【0072】

送信制御部２０４は、特定したエントリが前回処理したエントリと同じであるか否かを判定する（ステップＳ２０５）。異なる場合（ステップＳ２０５：Ｎｏ）、すなわちエントリの切り替わりタイミングにおいて、トラヒッククラスで記憶している送信可能量を更新する（ステップＳ２０６）。送信可能量は時間あってもバイト数であってもよい。ここで送信可能量は更新されたタイミングと合わせて管理されるものとする。

【0073】

図１０の送信可能情報を用いる場合の更新例を以下に説明する。例えば時刻情報が示す時刻がベースタイムから７６８μｓ経過後の時刻であったとする。この場合、送信制御部２０４は、４行目のエントリを、参照するエントリとして特定する。送信制御部２０４は、このエントリに設定された各キューのフレーム送信可能時間を送信可能量（時間）として設定し、送信可能量更新時刻としてベースタイムから７６８μｓ経過後の時刻であることを記録する。トラヒッククラス７、６、４、２の送信可能量には１２８μｓが設定され、他のトラヒッククラスの送信可能量には０μｓが設定される。また、すべてのトラヒッククラスについて送信可能量更新時刻に７６８μｓ経過後の時刻であることを記録する。すなわち、図１０の送信可能情報を用いる場合には、エントリが切り替わった場合にはすべてのキューの送信可能量を新しいエントリに設定されているフレーム送信可能時間で上書きする。また、送信可能量更新時刻もすべて上書きする。

【0074】

図１１の送信可能情報を用いる場合の更新例を以下に説明する。例えば時刻情報が示す時刻がベースタイムから２５６μｓ経過後の時刻であったとする。この場合、送信制御部２０４は、３行目のエントリを、参照するエントリとして特定する。送信制御部２０４は、このエントリに設定された各キューのうち、値が設定されているキューのフレーム送信可能時間を送信可能量（時間）として設定し、送信可能量更新時刻としてベースタイムから２５６μｓ経過後の時刻であることを記録する。値が設定されていないキューについては送信可能量および送信可能量更新時刻を更新しない。この例では、トラヒッククラス７の送信可能時間のみを更新する。具体的には、フレーム送信可能時間に設定されている６４０μｓを送信可能量として設定し、ベースタイムから２５６μｓ経過後の時刻であることを記録する。他のトラヒッククラスの送信可能量および送信可能量更新時刻については更新しない。すなわち、図１１の送信可能情報を用いる場合には、エントリが切り替わった場合に、新しいエントリにフレーム送信可能時間が設定されているトラヒッククラスについてのみ、送信可能量および送信可能量更新時刻を上書きする。

【0075】

図１６に戻り、送信制御部２０４は、送信フレーム記憶部２２２の各トラヒッククラスの先頭のフレームのサイズを取得し、それぞれのトラヒッククラスについてフレームが送信可能か否かを判定する（ステップＳ２０７）。送信制御部２０４は、メディア依存オーバーヘッドを考慮してフレームを送信可能か判定してもよい。

【0076】

図１０の送信可能情報を用いる場合の判定例を以下に説明する。例えば、時刻情報が示す時刻がベースタイムから８００μｓ経過後の時刻であったとする。この場合、トラヒッククラス７（ＴＣ７）での送信可能か否かの判定では、送信制御部２０４は、まず時刻情報が示す時刻における残りのフレーム送信可能時間を計算する。この値の算出は、送信可能量から、時刻情報が示す時刻（８００μｓ）と送信可能量が更新された時刻（送信可能量更新時刻）７６８μｓとの差分に相当する時間を減算することにより行う。この例では、送信可能量（時間）は、１２８－（８００－７６８）＝９６μｓとなる。送信制御部２０４は、フレーム送信にかかる時間がこの値以下であれば、フレームが送信可能と判定する。送信制御部２０４は、フレーム送信にかかる時間がこの値よりも小さい場合にはフレームが送信できないと判定する。送信制御部２０４は、フレームの送信にかかる時間にメディア依存オーバーヘッドを含めてもよい。

【0077】

図１１の送信可能情報を用いる場合の判定例を以下に説明する。例えば、図１１の送信可能情報を用いる場合においては、時刻情報が示す時刻がベースタイムから８００μｓ経過後の時刻であったとする。この場合、トラヒッククラス７（ＴＣ７）での送信可能か否かの判定では、送信制御部２０４は、まず時刻情報が示す時刻における残りのフレーム送信可能時間を計算する。この値の算出は、送信可能量から、時刻情報が示す時刻（８００μｓ）と送信可能量が更新された時刻（送信可能量更新時刻）２５６μｓとの差分に相当する時間を減算することにより行う。この例では、送信可能量（時間）は、６４０－（８００－２５６）＝９６μｓとなる。送信制御部２０４は、フレーム送信にかかる時間がこの値以下であれば、フレームが送信可能と判定する。送信制御部２０４は、フレーム送信にかかる時間がこの値よりも小さい場合にはフレームが送信できないと判定する。送信制御部２０４は、フレームの送信にかかる時間にはメディア依存オーバーヘッドを含めてもよい。

【0078】

なお、図１０および図１１の送信可能情報において、時刻情報が示す時刻がベースタイムから１５３６μｓ経過後の時刻であったとする。これはゲート制御リストとしてはベースタイムからの経過時間が０μｓと同様の動きをする。この場合には参照エントリの切り替わりにより、トラヒッククラス７については、図１０および図１１のどちらの送信可能情報においても、送信可能量が１２８μｓ、送信可能量更新時刻が０μｓと設定される。このときの送信可能か否かの判定に用いるフレーム送信可能時間の計算は、送信可能量から、時刻情報が示す時刻（０μｓ）と送信可能量が更新された時刻（送信可能量更新時刻）０μｓとの差分に相当する時間を減算することにより行う。この例では、送信可能量（時間）は、１２８－（０－０）＝１２８μｓとなる。送信制御部２０４は、フレーム送信にかかる時間がこの値以下であれば、フレームが送信可能と判定する。

【0079】

なお、図１０の例の場合には、エントリが切り替わる度に送信可能量が更新されるため、送信可能量更新時刻を記録しなくてもよい。この場合には、現在のエントリの開始時刻を送信可能量更新時刻と見做せばよい。

【0080】

図１７は、メディア依存オーバーヘッドの例を示す図である。メディア依存オーバーヘッドは、例えば、フレーム間ギャップ（ＩＦＧ）、並びに、次のフレームのプリアンブルおよびＳＦＤ（Ｓｔａｒｔ Ｆｒａｍｅ Ｄｅｌｉｍｉｔｅｒ）のサイズを含む。送信制御部２０４は、フレームサイズ（ＦＣＳ含む）、および、メディア依存オーバーヘッドを合わせた値が送信可能量以下である場合に、フレームを送信可能であると判定する。なお送信可能情報が時間で表される場合は、送信制御部２０４は、リンク速度を使ってフレームサイズ等を時間に変換したのちに判定を行う。

【0081】

送信制御部２０４は、送信が可能と判定されたトラヒッククラスから、送信選択アルゴリズムに従っていずれのトラヒッククラスの先頭フレームを送信するかを決定する（ステップＳ２０８）。送信選択アルゴリズムとして“Strict Priority”が用いられる場合は、送信制御部２０４は、送信可能なトラヒッククラスのうち最も優先度が高い、すなわち識別情報の値が最大であるトラヒッククラスを選択する。

【0082】

送信制御部２０４は、選択したトラヒッククラスのキューに記憶された先頭フレームを通信部２２４を介して送信する（ステップＳ２０９）。

【0083】

送信制御部２０４は、次に送信制御処理を行うタイミングを決定する（ステップＳ２１０）。例えば送信制御部２０４は、今回送信したフレーム送信にかかる時間の分、遅らせたタイミングを、次に送信制御処理を行うタイミングとして決定する。

【0084】

送信制御部２０４は、フレーム送信にかかる量（時間またはバイト）を、フレーム送信に用いたトラヒッククラス（キュー）の送信可能量から減算し（ステップＳ２１１）、送信制御処理を終了する。

【0085】

このように、本実施形態の通信装置によれば、ハードウェア構成またはソフトウェアの処理を簡略化しながらも、正確にゲート制御リストに従った動作が可能となり、与えられた帯域を有効に活用することが可能となる。また、送信制御処理にリアルタイム性（定められた時間内に処理を完了する）をもたせることが可能となる。

【0086】

（第２の実施形態）
本実施形態では、送信可能情報の送信可能時間を定める時刻の範囲（タイムインターバル）を、クロックサイクル数で表す例を説明する。クロックサイクル数は、送信制御部の動作クロックに基づくクロックサイクルの個数である。

【0087】

図１８は、第２の実施形態にかかる通信装置（ホストプロセッサ２Ｂ、ネットワークインタフェースコントローラ４Ｂ）の機能構成の一例を示すブロック図である。

【0088】

図１８に示すように、本実施形態のホストプロセッサ２Ｂは、送信可能情報生成部１０３Ｂおよび検出部１０５Ｂの機能が、上記実施形態のホストプロセッサ２と異なっている。また、本実施形態のネットワークインタフェースコントローラ４Ｂは、送信制御部２０４Ｂおよび通知部２０５Ｂの機能が、上記実施形態のネットワークインタフェースコントローラ４と異なっている。その他の構成は図２と同様であるため同一の符号を付し説明を省略する。

【0089】

送信可能情報生成部１０３Ｂは、以下の機能が、上記実施形態の送信可能情報生成部１０３と異なっている。
・リンク速度の変更が検出された場合に加え、動作速度情報の変更が検出された場合に、送信可能情報を生成する。
・タイムインターバルを、送信制御部２０４Ｂのクロックサイクル数で表した送信可能情報を生成する。

【0090】

動作速度情報は、クロック情報およびビット幅情報のうち少なくとも一方を含む。クロック情報は、ネットワークインタフェースコントローラ４Ｂ（送信制御部２０４Ｂ）が送信制御処理を行うクロック周波数またはクロックサイクル（クロック周期）を表す。ビット幅情報は、ネットワークインタフェースコントローラ４Ｂ（送信制御部２０４Ｂ）が送信制御処理を行って通信部２２４にデータを出力するデータバスのビット幅を表す。なお、リンク速度、クロック情報、および、データバスのビット幅は、予めホストプロセッサ２Ｂ内に記憶されるようにしてもよい。

【0091】

上記のように、リンク速度または動作速度情報が得られている場合は、オープンが継続する時間は、送信可能なメッセージのデータ量（例えばバイト数）で表すことができる。送信可能なメッセージのデータ量は、バイト数の代わりにビット数で表されてもよい。これは第１の実施形態でも同様である。

【0092】

リンク速度が得られている場合には、送信可能情報生成部１０３Ｂは、そのリンク速度を用いて継続オープン時間からフレーム送信可能ビット数を算出する。例えば、リンク速度が１００Ｇｂｐｓで、継続オープン時間が６４０μｓの場合、フレーム送信可能ビット数は、１０００００００００００×６４０／１００００００＝６４００００００ビットと算出される。

【0093】

動作速度情報が得られている場合には、送信可能情報生成部１０３Ｂは、その動作速度情報を用いて継続オープン時間からフレーム送信可能ビット数を算出する。例えば、送信制御部２０４Ｂの出力が、クロック周波数が１６１．１３２８１２５ＭＨｚで６４０ビットのビット幅で、継続オープン時間が６４０μｓの場合、フレーム送信可能ビット数は、１６１１３２８１２．５×６４０×６４０／１００００００＝６６００００００ビットと算出される。

【0094】

検出部１０５Ｂは、リンク速度の変更の検出に加え、動作速度情報の変更を検出する機能が追加される点が、上記実施形態の検出部１０５と異なっている。例えば検出部１０５Ｂは、ネットワークインタフェースコントローラ４Ｂ（通知部２０５Ｂ）からの通知を受け、リンク速度および動作速度情報の変更を検出する。例えば図８に示すような送信可能情報生成処理は、本実施形態では、検出部１０５Ｂによって動作速度情報の変更が検出された場合にも実行される。

【0095】

通知部２０５Ｂは、送信制御部２０４Ｂの動作速度情報（クロック情報、ビット幅情報）を取得してホストプロセッサ２Ｂ（検出部１０５Ｂ）に通知する機能をさらに備える点が、上記実施形態の通知部２０５と異なっている。

【0096】

送信制御部２０４Ｂは、送信可能情報生成部１０３Ｂによって生成された、送信制御部２０４Ｂのクロックサイクルで表した送信可能情報を用いて送信制御を行う点が、上記実施形態の送信制御部２０４と異なっている。例えば送信制御部２０４Ｂは、自身の動作クロックごとに、送信可能情報に基づいてメッセージ（フレーム）の送信が可能か否か判定し、送信が可能なメッセージの送信を制御する。

【0097】

図１９および図２０は、本実施形態の送信可能情報生成部１０３Ｂによって生成される送信可能情報の一例を示す図である。図１９および図２０は、タイムインターバルの値をクロックサイクル数で表し、フレーム送信可能量をビット数（フレーム送信可能ビット数）で表したフレーム送信可能情報の例を示す。

【0098】

なお、図１９は、ゲート切替のタイミングですべてのトラヒッククラスのフレーム送信可能ビット数を記憶する送信可能情報の例を示している。これに対して図２０は、新たにオープンになる場合にのみ、フレーム送信可能ビット数を記憶する送信可能情報の例を示す。

【0099】

本実施形態では、送信可能時間を定める時刻の範囲（タイムインターバル）は、クロックサイクル数で表される。クロックサイクル数は、各エントリのタイムインターバルが送信制御部２０４Ｂの何回分のクロックの動作に相当するかを示す。例えば、送信制御部２０４Ｂが１５６．２５ＭＨｚで動作している場合、１クロックサイクルは１／１５６．２５＝６．４ｎｓとなる。１２８μｓのタイムインターバルは、クロックサイクルで表すと、１２８μｓ／６．４ｎｓ＝２００００となる。フレーム送信可能ビット数は、バイト数で表した値（図１２など）に８を乗算した値である。

【0100】

次に図２１を用いて送信制御部２０４Ｂにより実行される送信制御処理について説明する。図２１は、本実施形態の送信制御処理のフローチャートの例を示す図である。

【0101】

ここで、送信制御部２０４Ｂは、送信可能情報記憶部２２３から読み出した送信可能情報を、送信制御部２０４Ｂ内に備えられるレジスタに記憶して送信制御を行うものとする。例えば、最初のエントリを保持するレジスタである固定レジスタ（後述するキャッシュ部の固定キャッシュ領域と等価）と、現在値を保持するレジスタである変動レジスタ（後述するキャッシュ部の変動キャッシュ領域と等価）を用意し、固定レジスタと変動レジスタは、それぞれ、各トラヒッククラスの送信可能量（フレーム送信可能ビット数）と、タイムインターバル（クロックサイクル数）を保持するものとする。また、送信可能情報を切り替える場合に備えて、これらのレジスタを２セット用意して、使用するレジスタと書き換えを行うレジスタを切り替えて使用してもよい。なお、送信制御部２０４Ｂは、例えば１５６．２５ＭＨｚの動作周波数で動作しているものとする。

【0102】

例えば、送信制御部２０４Ｂは、新たな送信可能情報が設定された場合などの初期化時に、送信可能情報記憶部２２３から、最初のエントリにおける各トラヒッククラスの送信可能量（フレーム送信可能ビット数）と、タイムインターバル（クロックサイクル数）と、を読み出して固定レジスタに記憶する。そして、１クロックごとに、図２１に示した送信制御処理を行う。図２１に示した各ステップの動作は並列に行ってよく、フローチャートに記載した通りの順序で処理が完了するとは限らない。

【0103】

送信制御部２０４Ｂは、まず、送信制御が有効であるか否かを判定する（ステップＳ３０１）。有効でない（無効化されている）場合（ステップＳ３０１：Ｎｏ）、以降の処理は実行されず終了する。なお、有効でない場合には、時間によるゲートの切り替えを行わず、予めトラヒッククラス毎に決められた状態（オープンまたはクローズ）に従って送信制御を行ってもよい。

【0104】

送信制御が有効である場合（ステップＳ３０１：Ｙｅｓ）、送信制御部２０４Ｂは、時刻管理部２０１からＣｙｃｌｅＳｔａｒｔ信号が入力されてから最初の処理か否かを判定する（ステップＳ３０２）。ＣｙｃｌｅＳｔａｒｔ信号は、時刻管理部２０１からの時刻を基に生成された信号で、ゲート制御リストを先頭のエントリに戻す動作のために使用される。

【0105】

最初の処理である場合（ステップＳ３０２：Ｙｅｓ）、送信制御部２０４Ｂは、固定レジスタに記憶されている各トラヒッククラスの送信可能量（フレーム送信可能ビット数）と、タイムインターバル（クロックサイクル数）と、を読み出して以降の処理に用いる（ステップＳ３０３）。一方、最初の処理でない場合（ステップＳ３０２：Ｎｏ）、送信制御部２０４Ｂは、変動レジスタに記憶されている各トラヒッククラスの送信可能量（フレーム送信可能ビット数）と、タイムインターバル（クロックサイクル数）と、を読み出して以降の処理に用いる（ステップＳ３０４）。

【0106】

こうして読み出した情報を基に送信制御部２０４Ｂは、通信部２２４に対してフレームを出力可能か否かを判定する（ステップＳ３０５）。例えば送信制御部２０４Ｂは、通信部２２４における送信フレームの受付可能状態が「可能」を示す状態であり、また、フレームが出力中（フレームの出力処理が完了していない）でないことを確認する。

【0107】

フレームを出力可能な場合（ステップＳ３０５：Ｙｅｓ）、送信制御部２０４Ｂは、フレームを送信可能なキューを特定する（ステップＳ３０６）。例えば送信制御部２０４Ｂは、各キューにおいて、キューの先頭のフレームサイズと、ステップＳ３０３またはＳ３０４で読み出した各キューのフレーム送信可能ビット数とから、フレームを送信可能なキューを特定する。

【0108】

より具体的には、送信制御部２０４Ｂは、フレーム送信可能ビット数から、キューの先頭のフレームサイズとメディア依存オーバーヘッドとを加算した値を減算し、その算出値が０以上の場合に送信可能と判定する。例えば、あるキューのフレーム送信可能ビット数が７６８０００ビットであり、キューの先頭のフレームのサイズ(ＦＣＳを含む）が１５２２バイト（１２１７６ビット）であり、メディア依存オーバーヘッドが２０バイト（１６０ビット）であるとする。この場合、算出値は、７６８０００－（１２１７６＋１６０）＝７５５６６４ビットとなり、０以上の値となる。従って送信制御部２０４Ｂは、このキューはフレームを送信可能であると判定する。

【0109】

一方、あるキューのフレーム送信可能ビット数が１２０００ビットであり、キューの先頭のフレームのサイズ（ＦＣＳを含む）が１５２２バイト（１２１７６ビット）であり、メディア依存オーバーヘッドが２０バイト（１６０ビット）であるとする。この場合、算出値は、１２０００－（１２１７６＋１６０）＝－３３６ビットとなり、負の値となる。従って送信制御部２０４Ｂは、このキューはフレームを送信できないと判定する。

【0110】

送信制御部２０４Ｂは、この処理を各キューについて行い、フレーム送信可能なキューを特定する。

【0111】

次に、送信制御部２０４Ｂは、フレームを送信可能なキューが１つ以上特定されたか否かを判定する（ステップＳ３０７）。送信可能なキューが特定された場合（ステップＳ３０７：Ｙｅｓ）、送信制御部２０４Ｂは、各キューに設定されている送信選択アルゴリズムに従い、フレーム送信を行うトラヒッククラスを決定する（ステップＳ３０８）。トラヒッククラスは、キューに対応するため、トラヒッククラスを決定することは、キューを決定することに相当する。

【0112】

例えば、送信選択アルゴリズムとして“Strict Priority”を設定している場合、送信制御部２０４Ｂは、先頭フレームが送信できるキューに対応するトラヒッククラスのうち、トラヒッククラスの識別情報の値が最大であるトラヒッククラスを選択する。

【0113】

そして、送信制御部２０４Ｂは、選択したトラヒッククラスに対応するキューの先頭のフレームの、通信部２２４に対する出力を開始し、フレームを送信する（ステップＳ３０９）。

【0114】

フレームを送信した後、フレームを出力可能でない場合（ステップＳ３０５：Ｎｏ）、および、送信可能なキューが１つも特定されていない場合（ステップＳ３０７：Ｎｏ）、送信制御部２０４Ｂは、各トラヒッククラスのフレーム送信可能ビット数から１クロックサイクルに対する値を減算した値を変動レジスタに保存する（ステップＳ３１０）。

【0115】

減算する値（減算値）は、送信制御部２０４Ｂの動作速度情報（クロック情報とデータバスのビット幅との組み合わせから得られる）から算出される。送信制御部２０４Ｂの出力速度が通信部２２４の出力速度（リンク速度）と同一である場合には、出力速度の代わりに通信部２２４のリンク速度が用いられてもよい。

【0116】

送信制御部２０４Ｂが１０Ｇｂｐｓで動作し、１５６．２５ＭＨｚで６４ビットのバス幅で通信部２２４にフレームを出力している場合であれば、送信制御部２０４Ｂは、１クロックごとにデータバスのビット幅（＝６４ビット）と同じ値を、各キューのフレーム送信可能ビット数から減算する。減算値は送信可能情報に含めてホストプロセッサ２Ｂから通知するように構成してもよい。

【0117】

送信制御部２０４Ｂの動作速度情報から生成した送信可能情報のフレーム送信可能ビット数を減算する場合、送信制御部２０４Ｂは、１クロック毎に送信制御部２０４Ｂの出力のビット幅である６４０ビットずつ減算を行う。

【0118】

また、例えば送信制御部２０４Ｂの通信部２２４のリンク速度が１００Ｇｂｐｓである場合、この情報を基にフレーム送信可能ビット数が減算されるが、送信制御部２０４Ｂの動作周波数とバス幅とが一致しない。このような場合には、図２２および図２３に示すように、減算値を変化させてもよい。

【0119】

図２２は、例えば３３クロックを１周期とした場合に、最初の１回のクロックで減算値を６４０とし、残りの３２回のクロックで減算値を６２０とする例を示す。図２３は、最初の２０回のクロックで減算値を６２１とし、残りの１３回のクロックで減算値を６２０とする例を示す。

【0120】

ホストプロセッサ２Ｂは、変化させる減算値に関する情報（減算値情報）を、送信制御部２０４Ｂに通知してもよい。減算値情報は、例えば、第１減算値とその繰り返し数、および、第２減算値とその繰り返し数という情報を含む。減算値情報はこれに限られず、予め定められた数の動作クロックの周期の中での動作クロックの位置ごとの減算値を特定可能な情報であれば、どのような形式の情報であってもよい。

【0121】

図２１に戻り、送信制御部２０４Ｂは、タイムインターバルの値（クロックサイクル数）から１を減算した値を変動レジスタに記憶（ステップＳ３１１）。送信制御部２０４Ｂは、タイムインターバル値（クロックサイクル数）が０になったか否かを判定する（ステップＳ３１２）。

【0122】

タイムインターバル値（クロックサイクル数）が０になった場合（ステップＳ３１２：Ｙｅｓ）、送信制御部２０４Ｂは、送信可能情報の次のエントリから各トラヒッククラスのフレーム送信可能ビット数と、タイムインターバル（クロックサイクル数）とを読み出し、変動レジスタに記憶する（ステップＳ３１３）。なお、送信可能情報の次のエントリから各トラヒッククラスのフレーム送信可能ビット数と、タイムインターバル（クロックサイクル数）とを読み出す時間が１サイクルより多くかかる場合には、送信制御部２０４Ｂは、必要なサイクル数以下になった場合に次のエントリから読み出すようにしてもよい。すなわち、３サイクルが読み出しにかかる場合であれば、送信制御部２０４Ｂは、タイムインターバル値が３になった場合に次のエントリを読み出すように動作させる等、予め定められたタイムインターバル値（クロックサイクル数）以下になった場合に次のエントリを読み出す処理を開始するようにしてもよい。固定サイクル遅延で読み出しが完了しない場合には、送信制御部２０４Ｂは、各トラヒッククラスのフレーム送信可能ビット数と、タイムインターバル（クロックサイクル数）を保持するレジスタを２セット用意して切り替えて使用してもよい。

【0123】

変動レジスタに記憶した後、タイムインターバル値（クロックサイクル数）が０になっていない場合（ステップＳ３１２：Ｎｏ）、送信制御処理が終了する。

【0124】

このように、第２の実施形態では、タイムインターバルを送信制御部のクロックサイクルで表した送信可能情報を用いた送信制御が実現できる。

【0125】

以下に、上記実施形態（第１の実施形態、第２の実施形態）に適用できる変形例について説明する。以下では、第１の実施形態（図２など）に基づく変形例を記載するが、第２の実施形態（図１８など）に対しても同様の手法を適用できる。

【0126】

（変形例１）
送信可能情報記憶部２２３は、ホストプロセッサ２－２内に備えられてもよい。図２４は、このように構成される変形例１の通信装置（ホストプロセッサ２－２、ネットワークインタフェースコントローラ４－２）の機能構成の一例を示すブロック図である。

【0127】

図２４に示すように、変形例１のホストプロセッサ２－２は、設定部１０４を備えず、送信可能情報記憶部２２３を備えること、および、送信可能情報生成部１０３－２の機能が、上記実施形態のホストプロセッサ２と異なっている。また、変形例１のネットワークインタフェースコントローラ４－２は、受付部２０３および送信可能情報記憶部２２３を備えないこと、キャッシュ部２２５－２を備えること、および、送信制御部２０４－２の機能が、上記実施形態のネットワークインタフェースコントローラ４と異なっている。その他の構成は図２と同様であるため同一の符号を付し説明を省略する。

【0128】

変形例１では、送信可能情報生成部１０３－２は、生成した送信可能情報をホストプロセッサ２－２内の送信可能情報記憶部２２３に記憶する。

【0129】

送信制御部２０４－２は、設定部１０４および受付部２０３を介さず、送信可能情報記憶部２２３から直接送信可能情報を取得する。例えば送信制御部２０４－２は、ＤＭＡによって送信可能情報記憶部２２３から送信可能情報を取得する。

【0130】

キャッシュ部２２５－２は、送信可能情報の少なくとも一部を一時的に記憶する記憶媒体（一時記憶部）である。キャッシュ部２２５－２は、例えば送信可能情報記憶部２２３より高速にアクセス可能な記憶媒体により構成することができる。なおキャッシュ部２２５－２を備えないように構成してもよい。

【0131】

送信制御部２０４－２は、例えば定期的に送信可能情報を送信可能情報記憶部２２３から先行して読み出し、キャッシュ部２２５－２に記憶する。これにより、ネットワークインタフェースコントローラ４－２のメモリが小さく、送信可能情報をすべて記憶できない場合にも対応できる。

【0132】

送信制御に必要となる送信可能情報が枯渇しないようにするために、キャッシュ部２２５－２が複数の記憶領域（キャッシュ領域）を備えるように構成されてもよい。図２５は、キャッシュ部２２５－２内のキャッシュ領域の構成例を示す図である。送信可能情報記憶部２２３は、上記のようにＳＲＡＭの他、ＤＲＡＭ等の大容量メモリで構成されてもよい。これに対してキャッシュ部２２５－２は、送信可能情報記憶部２２３より容量は小さいが固定遅延で高速に読み出しが可能なＳＲＡＭ等のメモリで構成される。

【0133】

図２５に示すように、キャッシュ部２２５－２は、固定（静的）キャッシュ領域（固定記憶部）と、変動（動的）キャッシュ領域（変動記憶部）と、を含む。固定キャッシュ領域は、送信可能情報記憶部２２３に記憶される送信可能情報のうち予め定められた送信可能情報を記憶する。予め定められた送信可能情報は、例えば、先頭から一定数の送信可能情報である。変動キャッシュ領域は、固定キャッシュ領域に記憶された送信可能情報以外の送信可能情報のうち一定数の送信可能情報であって、送信制御に応じて変動する送信可能情報を記憶する。

【0134】

図２５の例では、キャッシュ部２２５－２は、固定キャッシュ領域にｍ個のエントリを記憶し、変動キャッシュ領域にｎ個のエントリを記憶する。送信可能情報記憶部２２３の先頭領域（エントリ０からｍ－１まで）が固定キャッシュ領域に書き込まれ、それ以外の領域のうち一部の領域（エントリｋからｋ＋ｎ－１まで）が変動キャッシュ領域に書き込まれる。ｋは、送信可能情報の先頭からのオフセットである。変動キャッシュ領域のうち、送信制御部２０４－２による読み出しが完了した領域は、上書きして再利用される。

【0135】

固定キャッシュ領域のエントリ数ｍと変動キャッシュ領域のエントリ数ｎは、どのような値が指定されてもよく、例えば、使用するＳＲＡＭ等の容量により決定されてもよい。ｍおよびｎにより、固定キャッシュ領域と変動キャッシュ領域の比率を変えることが可能である。例えばｍ＝ｎとして１対１の比率としてもよいし、２ｍ＝ｎとして１：２の比率としてもよい。

【0136】

図２６は、キャッシュ部２２５－２の初期化処理の一例を示すフローチャートである。初期化処理は、例えば、ユーザによる設定またはネットワーク経由での設定により、ゲート制御情報が更新されたことを契機として実行される。

【0137】

送信制御部２０４－２は、固定キャッシュ領域に送信可能情報を先頭から書き込んでいく（ステップＳ４０１）。送信制御部２０４－２は、固定キャッシュ領域にすべて書き終わったら、その続きから、すなわち、固定キャッシュ領域がｍ個のエントリをキャッシュできるのであれば、ｍ＋１番目のエントリから変動キャッシュ領域に書き込んでいく（ステップＳ４０２）。

【0138】

変動キャッシュ領域にキャッシュできるエントリ数がｎ個の場合、ｎ個のエントリを変動キャッシュ領域に書き終わった場合に初期化処理が完了する。なお送信制御部２０４－２は、書き込みが完了した位置を管理する。

【0139】

その後、送信制御部２０４－２は、固定キャッシュ領域または変動キャッシュ領域に記憶された送信可能情報を読み出して送信制御処理で使用する。変動キャッシュ領域に記憶された送信可能情報の読み出しが完了した場合は、送信制御部２０４－２は、変動キャッシュ領域に記憶する送信可能情報を更新する。

【0140】

例えば送信制御部２０４－２は、変動キャッシュ領域の最後の書き込み位置の次のエントリから、送信制御部２０４－２がエントリを読み出している読み出し位置の前のエントリまでを更新する。

【0141】

図２７から図３４を用いて、送信可能情報の更新処理の具体例を説明する。説明を簡単にするため、変動キャッシュ領域のエントリ数ｎは１０とする。また図２７に示すように、送信可能情報記憶部２２３に記憶された送信可能情報の個数はｍ＋２０（０番目～ｍ＋１９番目）とする。

【0142】

図２８は、図２６に示した初期化処理後のキャッシュ部２２５－２の状態を示す図である。この状態では、固定キャッシュ領域のエントリ０～ｍ－１に、送信可能情報記憶部２２３の０～ｍ－１番目の送信可能情報が記憶され、変動キャッシュ領域のエントリｍ～ｍ＋９に、送信可能情報記憶部２２３のｍ～ｍ＋９番目の送信可能情報が記憶される。このときの最後の書き込み位置はｍ＋９である。なお、変動キャッシュ領域は循環バッファとして動作するため、ｍ＋９の次の位置はｍとなる。送信制御部２０４－２は、送信制御が有効になると、現在の読み出し位置０に対応するエントリ０の送信可能情報を読み出して送信制御を行う。

【0143】

図２９は、時間が経過し、送信制御部２０４－２の読み出し位置がｍ＋３となった状態を示す図である。この状態では、最後の書き込み位置の次のエントリから読み出し位置の前のエントリまでに相当するエントリｍ～ｍ＋２の送信可能情報は、今後、直ぐには参照されない。送信可能情報は、時間の経過とともに先頭から順に読み出されて使用されるためである。従って、送信制御部２０４－２は、これらのエントリを更新する。

【0144】

図３０は、これらのエントリを更新した後の状態を示す図である。送信制御部２０４－２は、送信可能情報記憶部２２３の最後に書き込んだ送信可能情報の次の位置から、変動キャッシュ領域の書き換え可能な領域に相当する個数分の送信可能情報を読み出し、変動キャッシュ領域に対して書き込む。図３０の例では、送信制御部２０４－２は、エントリｍ～ｍ＋２に、ｍ＋１０～ｍ＋１２番目の送信可能情報を書き込む。

【0145】

図３１は、同様にして時間が経過し、ｍ＋３～ｍ＋８のエントリが更新された後の状態を示す図である。すなわち、時間が経過して読み出し位置がｍ＋９に達すると、ｍ＋３～ｍ＋８のエントリが更新される。上記のように、変動キャッシュ領域は循環バッファ（リングバッファ）なので、ｍ＋９の次のエントリはｍになる。

【0146】

読み出し位置が循環してｍになった場合、送信制御部２０４－２は、最後の書き込み位置の次の位置に相当するエントリｍ＋９を更新する。図３２は、ｍ＋９のエントリが更新された後の状態を示す図である。

【0147】

このように、変動キャッシュ領域は、次に参照する送信可能情報を更新しながら記憶することができる。

【0148】

なお、ゲート制御は、送信制御部２０４－２の動作を制御するクロック（ローカルクロック）によって動作する。本実施形態では、固定キャッシュ領域に先頭から一定数の送信可能情報を記憶しておくことで、ＣｙｃｌｅＳｔａｒｔと呼ばれる時刻管理部２０１の時刻を基に生成された信号（ＣｙｃｌｅＳｔａｒｔ信号）によってゲート制御リストを先頭のエントリに戻す動作が行われた場合においても送信可能情報が枯渇する（アンダーランする）ことなく、送信制御を行うことができる。

【0149】

図３３は、図３２の状態から、ＣｙｃｌｅＳｔａｒｔ信号により読み出し位置が先頭に戻った状態を示す図である。図３３に示すように、読み出し位置は固定キャッシュ領域の先頭である０に戻り、最後の書き込み位置がｍ－１に移動する。この後、送信制御部２０４－２は、初期化処理と同様にして変動キャッシュ領域への送信可能情報を書き込む。

【0150】

図３４は、このようにして変動キャッシュ領域への送信可能情報の書き込みが行われた後の状態を示す図である。このような処理により、この後、読み出し位置が変動キャッシュ領域に移動した場合であっても、送信可能情報がキャッシュ部２２５－２に記憶された状態としておくことができる。

【0151】

図２４および図２５は１つのキャッシュ部２２５－２を備える例であるが、複数のキャッシュ部が備えられてもよい。図３５は、２つのキャッシュ部２２５－２ａ、２２５－２ｂを備えるように構成する場合の通信装置（ホストプロセッサ２－２、ネットワークインタフェースコントローラ４－２）の機能構成の一例を示すブロック図である。

【0152】

ゲート制御では、ゲート制御リストを切り替える際に、いつからそのゲート制御リストが有効になるかが同時に指定される。新しいゲート制御リストに切り替える際には、送信制御部２０４－２は、切り替えの直前まで古いゲート制御リストを使用して送信制御を行い、切り替えの直後に新しいゲート制御リストを使用して送信制御を行うことが望ましい。

【0153】

２つのキャッシュ部２２５－２ａ、２２５－２ｂに、それぞれ切替前後の送信可能情報を記憶させ、使用するキャッシュ部を切り替えるように構成すれば、指定された時刻に、より正確に送信可能情報を切り替えることが可能となる。例えば、送信制御部２０４－２は、キャッシュ部２２５－２ａ、２２５－２ｂのうち、現在使用していないキャッシュ部に新しい送信可能情報を切替前に予め記憶しておき、切替のタイミング（指定された時刻）で読み出すキャッシュ部を切り替える。これにより、直前まで古い送信可能情報を使用してゲート制御を行いながら、瞬時に新しい送信可能情報を使用したゲート制御に切り替えることが可能となる。

【0154】

なお、本変形例では、送信可能情報記憶部２２３が、ホストプロセッサ２－２内、すなわち、ホストプロセッサ２－２のメモリで実現される例を示した。送信可能情報記憶部２２３は、ネットワークインタフェースコントローラ４－２のメモリ（ＤＲＡＭ）で実現されてもよい。また、送信制御部２０４－２が送信可能情報記憶部２２３から送信可能情報を読み出してキャッシュ部２２５－２に記憶させる例を示したが、キャッシュ部２２５－２への記憶方法はこれに限られない。例えば、送信制御部２０４－２または他の制御部が、ＤＭＡコントローラに対して、送信可能情報記憶部２２３から送信可能情報を読み出してキャッシュ部２２５－２に記憶させることを指示するように構成してもよい。

【0155】

なお、上記の図では、キャッシュ部２２５－２は送信制御部２０４－２の外部に備えられる例を示したが、送信制御部２０４－２の内部のレジスタ（固定レジスタおよび変動レジスタ）をキャッシュ部と考えることができる。

【0156】

キャッシュ部２２５－２、２２５－２ａ、２２５－２ｂは、変動キャッシュ領域を備えず、固定キャッシュ領域のみを備えてもよい。また、固定キャッシュ領域のエントリ数を１としてもよい。

【0157】

（変形例２）
送信可能情報生成部１０３および検出部１０５は、ネットワークインタフェースコントローラ４内部に備えられてもよい。図３６は、このように構成される変形例２の通信装置（ホストプロセッサ２－３、ネットワークインタフェースコントローラ４－３）の機能構成の一例を示すブロック図である。

【0158】

図３６に示すように、変形例２のホストプロセッサ２－３は、送信可能情報生成部１０３および検出部１０５を備えないこと、および、設定部１０４－３の機能が、上記実施形態のホストプロセッサ２と異なっている。また、変形例２のネットワークインタフェースコントローラ４－３は、受付部２０３－３および送信可能情報記憶部２２３などを有するプロセッサ２１０－３を備える点が、上記実施形態のネットワークインタフェースコントローラ４と異なっている。その他の構成は図２と同様であるため同一の符号を付し説明を省略する。

【0159】

設定部１０４－３は、ゲート制御リスト記憶部１２１に記憶されたゲート制御リストをネットワークインタフェースコントローラ４－３に送信する。

【0160】

プロセッサ２１０－３は、受付部２０３－３と、送信可能情報生成部１０３－３と、検出部１０５－３と、送信可能情報記憶部２２３と、を備える。

【0161】

受付部２０３－３は、ホストプロセッサ２－３の設定部１０４－３により送信されたゲート制御リストの入力を受け付ける。受付部２０３－３は、ホストプロセッサ２－３以外の他の装置から例えばネットワーク２００を介してゲート制御リストを受け付けてもよい。

【0162】

送信可能情報生成部１０３－３は、受付部２０３－３により受け付けられたゲート制御リストから送信可能情報を生成する。

【0163】

検出部１０５－３は、ネットワークインタフェースコントローラ４－３の内部バスを介してリンク速度の変更を検出する。検出部１０５－３は、リンク速度の変更を検出した場合、送信可能情報生成部１０３－３に送信可能情報の再生成を指示する。その他の動作は上述の実施形態と同じである。

【0164】

（変形例３）
なお、上述の実施形態においては、ネットワークコントローラが１つで、１ポートの場合を説明した。ネットワークコントローラは複数備えられ、複数のネットワークコントローラそれぞれに対応する複数のポートが備えられるように構成してもよい。その場合、送信可能情報はポートごとに設定される。

【0165】

また、上述の実施形態においては、フレーム生成部１０２をホストプロセッサ２によって実現する例を示したが、ＦＰＧＡおよびＡＳＩＣなどのハードウェアで実現してもよい。その場合には、データ転送部２０２のＤＭＡ機能をなくし、直接ストリームインタフェースでデータをやり取りできるようにしてもよい。

【0166】

このように、本実施形態では、ハードウェア構成またはソフトウェアの処理を簡略化しながらも、正確にゲート制御リストに従った動作が可能となり、与えられた帯域を有効に活用することが可能となる。また、送信制御処理にリアルタイム性（定められた時間内に処理を完了する）をもたせることが可能となる。

【0167】

（システム構成例）
図３７は、上記実施形態の通信装置を用いたシステムの構成例を示す図である。図３７は、工場またはプラントにおいて、エッジサーバ７００から、５Ｇ（５ｔｈ Ｇｅｎｅｒａｔｉｏｎ）／ローカル５Ｇシステム５００を介して現場のロボットアーム６０２ａ、６０２ｂ、および、ベルトコンベア６０１を制御する例を示す。

【0168】

５Ｇ／ローカル５Ｇシステム５００は、５Ｇコアネットワーク（Ｃｏｒｅ Ｎｅｔｗｏｒｋ）５０５と、セントラルユニット（Ｃｅｎｔｒａｌ Ｕｎｉｔ）５０４と、ディストリビューテッドユニット（Ｄｉｓｔｒｉｂｕｔｅｄ Ｕｎｉｔ）５０３と、リモートユニット（Ｒｅｍｏｔｅ Ｕｎｉｔ）５０２と、ユーザイクイップメント（Ｕｓｅｒ Ｅｑｕｉｐｍｅｎｔ）５０１と、を備える。５Ｇ／ローカル５Ｇシステム５００は、３ＧＰＰ（Ｔｈｉｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）の規格によって定められる５Ｇ通信を行う。

【0169】

実施形態の通信装置は、例えば、エッジサーバ７００および５Ｇコアネットワーク５０５に実装することができる。これにより、エッジサーバ７００および５Ｇコアネットワーク５０５の間の通信のリアルタイム性を向上させることができる。

【0170】

また、実施形態の通信装置は、５Ｇ／ローカル５Ｇシステム５００内の各部の間の通信に使用されてもよい。すなわち、リモートユニット５０２、ディストリビューテッドユニット５０３、セントラルユニット５０４、および、５Ｇコアネットワーク５０５の間の通信を行うために、リモートユニット５０２、ディストリビューテッドユニット５０３、セントラルユニット５０４、および、５Ｇコアネットワーク５０５の少なくとも一部に実施形態の通信装置が実装されてもよい。

【0171】

実施形態の通信装置は、ベルトコンベア６０１およびロボットアーム６０２ａ、６０２ｂの少なくとも一方と、ユーザイクイップメント５０１との間の通信、または、ベルトコンベア６０１とロボットアーム６０２ａ、６０２ｂとの間の通信に使用されてもよい。

【0172】

実施形態の通信装置が適用可能なシステムはこれに限られず、どのようなシステムであってもよい。例えば、５Ｇ／ローカル５Ｇを用いない工場またはプラントの産業用ネットワークシステム、および、自動車および航空機の内部のネットワークシステムなどに適用することもできる。

【0173】

本実施形態にかかる通信装置（情報処理装置、通信制御装置）で実行されるプログラムは、ストレージ３、および、図示しないＲＯＭ等に予め組み込まれて提供される。なお通信装置をＦＰＧＡで実現する場合、例えばＦＰＧＡのコンフィギュレーションを設定するためのデータ（コンフィギュレーションデータ）がプログラムに相当する。

【0174】

本実施形態にかかる通信装置で実行されるプログラムは、インストール可能な形式または実行可能な形式のファイルでＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｋ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フレキシブルディスク（ＦＤ）、ＣＤ－Ｒ（Ｃｏｍｐａｃｔ Ｄｉｓｋ Ｒｅｃｏｒｄａｂｌｅ）、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録してコンピュータプログラムプロダクトとして提供されるように構成してもよい。

【0175】

さらに、本実施形態にかかる通信装置で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成してもよい。また、本実施形態にかかる通信装置で実行されるプログラムをインターネット等のネットワーク経由で提供または配布するように構成してもよい。

【0176】

本実施形態にかかる通信装置で実行されるプログラムは、コンピュータを上述した通信装置の各部として機能させうる。このコンピュータは、プロセッサがコンピュータ読取可能な記憶媒体からプログラムを主記憶装置上に読み出して実行することができる。

【0177】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0178】

１ メモリ
２、２Ｂ、２－２、２－３ ホストプロセッサ
３ ストレージ
４、４Ｂ、４－２、４－３ ネットワークインタフェースコントローラ
５ ストレージコントローラ
１００ 通信装置
１０１ 同期制御部
１０２ フレーム生成部
１０３、１０３Ｂ、１０３－２、１０３－３ 送信可能情報生成部
１０４、１０４－３ 設定部
１０５、１０５Ｂ、１０５－３ 検出部
１２１ ゲート制御リスト記憶部
２００ ネットワーク
２０１ 時刻管理部
２０２ データ転送部
２０３、２０３－３ 受付部
２０４、２０４Ｂ、２０４－２ 送信制御部
２０５、２０５Ｂ 通知部
２１０－３ プロセッサ
２２１ 受信フレーム記憶部
２２２ 送信フレーム記憶部
２２３ 送信可能情報記憶部
２２４ 通信部
２２５－２、２２５－２ａ、２２５－２ｂ キャッシュ部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】