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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-08
(45)【発行日】2024-04-16
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/338 20060101AFI20240409BHJP
H01L 29/812 20060101ALI20240409BHJP
H01L 21/28 20060101ALI20240409BHJP
H01L 29/417 20060101ALI20240409BHJP
H01L 29/41 20060101ALI20240409BHJP
H01L 21/3205 20060101ALI20240409BHJP
H01L 21/768 20060101ALI20240409BHJP
H01L 23/522 20060101ALI20240409BHJP
【ＦＩ】
H01L29/80 U
H01L21/28 301B
H01L29/50 J
H01L29/44 L
H01L21/88 J
【請求項の数】
5
(21)【出願番号】P 2020017252
(22)【出願日】2020-02-04
(65)【公開番号】P2021125529
(43)【公開日】2021-08-30
【審査請求日】2022-10-06
(73)【特許権者】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】美濃浦 優一
(72)【発明者】
【氏名】多木 俊裕
【審査官】恩田 和彦
(56)【参考文献】
【文献】特開２０１２－０３３６９０（ＪＰ，Ａ）
【文献】特開２０１９－１６９５５２（ＪＰ，Ａ）
【文献】特開２０１１－０６０９５０（ＪＰ，Ａ）
【文献】特開２０１６－０５８５４６（ＪＰ，Ａ）
【文献】特開２０１０－０１６０９３（ＪＰ，Ａ）
【文献】特表２００９－５２３３２４（ＪＰ，Ａ）
【文献】特開２００７－２６６４７５（ＪＰ，Ａ）
【文献】特開２００８－０７２０２８（ＪＰ，Ａ）
【文献】米国特許第９１５９６１２（ＵＳ，Ｂ２）
【文献】国際公開第２００４／０６１９７３（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２９／４１７
Ｈ０１Ｌ ２９／４１
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２９／８１２
(57)【特許請求の範囲】
【請求項1】
基板と、第１方向で前記基板に積層された第１半導体層と、
前記第１半導体層内に設けられ、前記第１半導体層よりも導電性が高い第２半導体層と、
前記基板に形成された第１開口部と、
前記第１開口部内に形成され、前記第２半導体層に接する第１金属層と、
を有し、
前記基板と前記第１半導体層との第１界面は、前記第２半導体層と前記第１金属層との第２界面と同一平面内にあり、
前記第１半導体層に前記第１方向からの平面視で前記第１開口部に包囲される第２開口部が形成されており、
前記第２半導体層は前記第２開口部内に形成されていることを特徴とする半導体装置。
【請求項2】
前記第１半導体層上に形成されたゲート電極、ソース電極及びドレイン電極を有し、前記第２半導体層は、前記ソース電極に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第１開口部は前記第１方向からの平面視で前記第２半導体層を包囲するようにして形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項4】
基板に第１方向で第１半導体層を積層する工程と、前記第１半導体層内に前記第１半導体層よりも導電性が高い第２半導体層を設ける工程と、
前記基板を、前記第１半導体層が形成された面とは反対側の面から前記第２半導体層が露出するまでエッチングして、第１開口部を前記基板に形成する工程と、
前記第１開口部内に、前記第２半導体層に接する第１金属層を形成する工程と、
を有し、
前記第１半導体層を形成する工程と前記第２半導体層を設ける工程との間に、前記第１方向からの平面視で前記第１開口部に包囲される第２開口部を前記第１半導体層に形成する工程を有し、
前記第２半導体層は前記第２開口部内に形成され、
前記基板と前記第１半導体層との第１界面は、前記第２半導体層と前記第１金属層との第２界面と同一平面内にあることを特徴とする半導体装置の製造方法。
【請求項5】
前記第１開口部は前記第１方向からの平面視で前記第２半導体層を包囲するようにして形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
高出力かつ高耐圧の動作が可能なＧａＮ系高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）は無線通信やレーダー等における送信側素子に用いられることがある。ＧａＮ系ＨＥＭＴを含むモノリシックマイクロ波集積回路（monolithic microwave integrated circuit：ＭＭＩＣ）は、一つの半導体チップ内にＧａＮ系ＨＥＭＴに加えて、コンデンサ、抵抗及び配線等を含んでいる。このようなＧａＮ－ＭＭＩＣは、小サイズで高性能なデバイスの実現を可能とする。
【0003】
一般に、ＧａＮ－ＭＭＩＣにおいては、基板の表面にＨＥＭＴが設けられ、基板にビアホールが形成され、ＨＥＭＴのソースがビアホール内及び基板の裏面に設けられたビア配線に接続される。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１１－１０８６９０号公報
【文献】特開２０１０－２７７０３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ビア配線を備えた従来の半導体装置では、ビア配線に断線が生じたり、電気抵抗が高くなったりすることがある。このため、予め定められた電気的特性が得られず、十分な歩留まりを得ることが困難である。
【0006】
本開示の目的は、歩留まりを向上することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0007】
本開示の一形態によれば、基板と、第１方向で前記基板に積層された第１半導体層と、前記第１半導体層内に設けられ、前記第１半導体層よりも導電性が高い第２半導体層と、前記基板に形成された第１開口部と、前記第１開口部内に形成され、前記第２半導体層に接する第１金属層と、を有し、前記基板と前記第１半導体層との第１界面は、前記第２半導体層と前記第１金属層との第２界面と同一平面内にあり、前記第１半導体層に前記第１方向からの平面視で前記第１開口部に包囲される第２開口部が形成されており、前記第２半導体層は前記第２開口部内に形成されている半導体装置が提供される。
【発明の効果】
【0008】
本開示によれば、歩留まりを向上することができる。
【図面の簡単な説明】
【0009】
【図1】参考例に係る半導体装置を示す断面図である。
【図2】参考例に係る半導体装置の製造方法を示す断面図（その１）である。
【図3】参考例に係る半導体装置の製造方法を示す断面図（その２）である。
【図4】参考例に係る半導体装置の製造方法を示す断面図（その３）である。
【図5】参考例に係る半導体装置の製造方法を示す断面図（その４）である。
【図6】参考例に係る半導体装置の製造方法を示す断面図（その５）である。
【図7】参考例におけるシード層の未形成部を示す断面図である。
【図8】電極等のレイアウトを示す模式図である。
【図9】第１実施形態における基板を貫通するビアホール及びその周辺の構成を示す上面図である。
【図10】第１実施形態に係る半導体装置を示す断面図である。
【図11】半導体層の一例を示す断面図である。
【図12】第１実施形態に係る半導体装置の製造方法を示す上面図（その１）である。
【図13】第１実施形態に係る半導体装置の製造方法を示す上面図（その２）である。
【図14】第１実施形態に係る半導体装置の製造方法を示す下面図である。
【図15】第１実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図16】第１実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図17】第１実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図18】第１実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図19】第１実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図20】第１実施形態に係る半導体装置の製造方法を示す断面図（その６）である。
【図21】第１実施形態に係る半導体装置の製造方法を示す断面図（その７）である。
【図22】第１実施形態におけるシード層の未形成部を示す断面図である。
【図23】第２実施形態に係る半導体装置を示す断面図である。
【図24】第２実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図25】第２実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図26】第２実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図27】第２実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図28】第２実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図29】第２実施形態に係る半導体装置の製造方法を示す断面図（その６）である。
【図30】第３実施形態に係る半導体装置を示す断面図である。
【図31】第３実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図32】第３実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図33】第３実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図34】第３実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図35】第３実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図36】第４実施形態における基板を貫通するビアホール及びその周辺の構成を示す上面図である。
【図37】第４実施形態に係る半導体装置を示す断面図である。
【図38】第５実施形態に係るディスクリートパッケージを示す図である。
【図39】第６実施形態に係るＰＦＣ回路を示す結線図である。
【図40】第７実施形態に係る電源装置を示す結線図である。
【図41】第８実施形態に係る増幅器を示す結線図である。
【発明を実施するための形態】
【0010】
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
【0011】
（参考例）
本願発明者らは、ビア配線の断線等の原因を究明すべく鋭意検討を行った。ここで、検討の際に参考にした参考例について説明する。図１は、参考例に係る半導体装置を示す断面図である。
本願発明者らは、ビア配線の断線等の原因を究明すべく鋭意検討を行った。ここで、検討の際に参考にした参考例について説明する。図１は、参考例に係る半導体装置を示す断面図である。
【0012】
参考例に係る半導体装置９００は、図１に示すように、基板９０１と、基板９０１半導体層９１０と、ソース電極９２１と、ドレイン電極９２２と、ゲート電極９２３とを有する。基板９０１は炭化珪素（ＳｉＣ）の基板である。半導体層９１０は、基板９０１上に積層された複数のＧａＮ系半導体層を含む。
【0013】
基板９０１及び半導体層９１０を貫通するビアホール９４１が基板１０１及び半導体層９１０に形成されている。半導体層９１０上にビアホール９４１を塞ぐようにしてエッチングストッパ９３２が形成されている。ソース電極９２１、ドレイン電極９２２、ゲート電極９２３及びエッチングストッパ９３２を覆う絶縁膜９３３が半導体層９１０上に形成されている。絶縁膜９３３に、エッチングストッパ９３２の上面の一部を露出する開口部９３４及びソース電極９２１の上面の一部を露出する開口部９３５が形成されている。開口部９３４を通じてエッチングストッパ９３２に接し、かつ開口部９３５を通じてソース電極９２１に接する金属層９３６が形成されている。ビア配線９４４が、基板９０１の下面９０１Ａ上、ビアホール９４１の側壁面９４１Ｃ上及びエッチングストッパ９３２の下面９３２Ａ上に形成されている。ビア配線９４４は、シード層９４２と、シード層９４２上のめっき層９４３との積層体を含む。ビア配線９４４は、エッチングストッパ９３２及び金属層９３６を介してソース電極９２１に電気的に接続されている。例えば、ビア配線９４４が接地され、ソース電極９２１に接地電位が付与される。
【0014】
【0015】
まず、図２に示すように、基板９０１上に半導体層９１０を形成し、半導体層９１０上にソース電極９２１、ドレイン電極９２２及びゲート電極９２３を形成する。
【0016】
次いで、図３に示すように、半導体層１１０上にエッチングストッパ９３２及び絶縁膜９３３を形成し、絶縁膜９３３に開口部９３４及び９３５を形成する。その後、開口部９３４を通じてエッチングストッパ９３２に接し、かつ開口部９３５を通じてソース電極９２１に接する金属層９３６を形成する。この結果、ソース電極９２１とエッチングストッパ９３２とが電気的に接続される。エッチングストッパ９３２の材料としては、ビアホール９４１を形成する際に用いるエッチングガスに耐性を有する材料を用いる。例えば、ビアホール９４１を形成する際にフッ素系ガス及びＯ２ガスの混合ガスを用いる場合、Ａｌ又はＮｉを用いる。
【0017】
続いて、図４に示すように、基板９０１及び半導体層９１０にビアホール９４１を形成する。ビアホール９４１の形成では、基板９０１及び半導体層９１０を下面９０１Ａからエッチングする。ビアホール９４１の形成では、例えばエッチングガスとしてフッ素系ガス及びＯ２ガスの混合ガスを用いる。フッ素系ガス及びＯ２ガスの混合ガスによりＳｉＣの基板９０１をエッチングすることができるが、エッチングストッパ９３２をエッチングすることはできない。このため、フッ素ガス及びＯ２ガスの混合ガスを用いたエッチングは、エッチングストッパ９３２の下面９３２Ａで停止する。
【0018】
次いで、図５に示すように、基板９０１の下面９０１Ａ上、ビアホール９４１の側壁面９４１Ｃ上及びエッチングストッパ９３２の下面９３２Ａ上にシード層９４２を形成する。
【0019】
その後、図６に示すように、シード層９４２上にめっき層９４３を形成する。
【0020】
このようにして、半導体装置９００を製造することができる。
【0021】
ところが、スパッタ法によりシード層９４２をビアホール９４１の深部の隅に良好に形成することは困難である。図７は、参考例におけるシード層９４２の未形成部を示す断面図である。
【0022】
図７（ａ）に示すように、ビアホール９４１の深部の隅では、シード層９４２のカバレッジが不足し、シード層９４２が形成されないことがある。つまり、シード層９４２の形成後に、シード層９４２の未形成部９４２Ｘが存在し、半導体層９１０とエッチングストッパ９３２との界面がビアホール９４１の内部の空間に繋がっていることがある。この状態でめっき層９４３を形成すると、めっき層９４３の形成に用いられるめっき液が未形成部９４２Ｘを通じて半導体層９１０とエッチングストッパ９３２との界面に接する。
【0023】
めっき液が半導体層９１０とエッチングストッパ９３２との界面に接すると、半導体層９１０とエッチングストッパ９３２との間で剥離が生じることがある。一旦、剥離が生じると、半導体層９１０とエッチングストッパ９３２との間の隙間にめっき液が浸透し、剥離が進行しやすくなる。この結果、図７（ｂ）に示すように、エッチングストッパ９３２がシード層９４２及び半導体層９１０から離間してしまう。
【0024】
エッチングストッパ９３２の剥離は、めっき液だけでなくレジストの現像液によって引き起こされることもある。例えば、めっき層９４３の形成前に、めっき層９４３を形成する領域を限定するためにレジストパターンが形成される場合もある。レジストパターンが形成される場合、レジストの露光後に現像液を用いた現像が行われる。現像液が未形成部９４２Ｘを通じて半導体層９１０とエッチングストッパ９３２との界面に接したときにも、半導体層９１０とエッチングストッパ９３２との間で剥離が生じることがある。
【0025】
エッチングストッパ９３２は、ビア配線９４４とソース電極９２１とを互いに電気的に接続する機能も備えている。このため、エッチングストッパ９３２がシード層９４２から離間すると、ビア配線９４４とソース電極９２１との間で電気抵抗の上昇や断線が生じる。この結果、予め定められた電気的特性が得られず、歩留まりが低下してしまう。
【0026】
本願発明者らは、これらの新たな知見に基づき、めっき液等の浸透に伴う剥離を抑制すべく鋭意検討を行った。この結果、下記の実施形態に想到した。
【0027】
（第１実施形態）
第１実施形態について説明する。第１実施形態は、モノリシックマイクロ波集積回路（ＭＭＩＣ）に好適な高電子移動度トランジスタ（ＨＥＭＴ）を含む半導体装置に関する。図８は、電極等のレイアウトを示す模式図である。図９は、第１実施形態における基板を貫通するビアホール及びその周辺の構成を示す上面図である。図１０は、第１実施形態に係る半導体装置を示す断面図である。図１０は、図８中のX-X線に沿った断面図に相当する。図１０は、図９中のX-X線に沿った断面図に相当する部分を含む。
第１実施形態について説明する。第１実施形態は、モノリシックマイクロ波集積回路（ＭＭＩＣ）に好適な高電子移動度トランジスタ（ＨＥＭＴ）を含む半導体装置に関する。図８は、電極等のレイアウトを示す模式図である。図９は、第１実施形態における基板を貫通するビアホール及びその周辺の構成を示す上面図である。図１０は、第１実施形態に係る半導体装置を示す断面図である。図１０は、図８中のX-X線に沿った断面図に相当する。図１０は、図９中のX-X線に沿った断面図に相当する部分を含む。
【0028】
第１実施形態に係る半導体装置１００は、図８～図１０に示すように、基板１０１と、半導体層１１０と、ソース電極１２１と、ドレイン電極１２２と、ゲート電極１２３とを有する。基板１０１は下面１０１Ａ及び上面１０１Ｂを有し、半導体層１１０は下面１１０Ａ及び上面１１０Ｂを有する。基板１０１の上面１０１Ｂと半導体層１１０の下面１１０Ａとが接している。基板１０１は、例えばＳｉＣの基板である。詳細は後述するが、半導体層１１０は、基板１０１上に積層された複数のＧａＮ系半導体層を含む。半導体層１１０はＺ方向（第１方向）で基板１０１に積層されている。ソース電極１２１、ドレイン電極１２２及びゲート電極１２３は半導体層１１０上に形成されている。図８に示すように、例えば、Ｚ方向に直交するＸ方向（第２方向）に延びる複数のソース電極１２１が、Ｘ方向及びＺ方向に直交するＹ方向（第３方向）に並んで配置され、Ｙ方向で隣り合う２個のソース電極１２１の間に、Ｘ方向に延びるドレイン電極１２２が配置されている。また、Ｙ方向で隣り合うソース電極１２１とドレイン電極１２２との間にゲート電極１２３が配置されている。ソース電極１２１及びドレイン電極１２２は、例えば、Ｔｉ層と、Ｔｉ層上のＡｌ層との積層体を含む。ゲート電極１２３は、例えば、Ｎｉ層と、Ｎｉ層上のＡｕ層との積層体を含む。半導体層１１０は第１半導体層の一例である。
【0029】
半導体装置１００は、複数のソース電極１２１に共通に接続されたソース配線１２４と、複数のドレイン電極１２２に共通に接続されたドレイン配線１２５と、複数のゲート電極１２３に共通に接続されたゲート配線１２６とを有する。例えば、ソース電極１２１とソース配線１２４とを一体化した金属層、ドレイン電極１２２とドレイン配線１２５とを一体化した金属層、ゲート電極１２３とゲート配線１２６とを一体化した金属層は、いずれもＺ方向からの平面視で櫛歯状に形成されている。
【0030】
図９及び図１０に示すように、半導体層１１０を貫通する開口部１３１が半導体層１１０に形成され、基板１０１を貫通するビアホール１４１が基板１０１に形成されている。ビアホール１４１は、Ｚ方向からの平面視で、開口部１３１を包囲するようにして形成されている。すなわち、ビアホール１４１は、ビアホール１４１の全周において、ビアホール１４１と開口部１３１との間に半導体層１１０の下面１１０Ａが露出するようにして形成されている。ビアホール１４１は第１開口部の一例であり、開口部１３１は第２開口部の一例である。
【0031】
開口部１３１内に金属層１３２が形成されている。金属層１３２は、開口部１３１の縁から半導体層１１０上にせり上がるように形成されていてもよい。金属層１３２は、例えばＮｉ、Ａｌ又はＣｕ等の層である。ソース電極１２１、ドレイン電極１２２、ゲート電極１２３及び金属層１３２を覆う絶縁膜１３３が半導体層１１０上に形成されている。絶縁膜１３３は、例えば窒化シリコン膜である。絶縁膜１３３に、金属層１３２の上面の一部を露出する開口部１３４及びソース電極１２１の上面の一部を露出する開口部１３５が形成されている。開口部１３４を通じて金属層１３２に接し、かつ開口部１３５を通じてソース電極１２１に接する金属層１３６が形成されている。金属層１３６は、例えばＡｕ等の層である。ビア配線１４４が、基板１０１の下面１０１Ａ上、ビアホール１４１の側壁面１４１Ｃ上、半導体層１１０の下面１１０Ａ上及び金属層１３２の下面１３２Ａ上に形成されている。ビア配線１４４は、シード層１４２と、シード層１４２上のめっき層１４３との積層体を含む。シード層１４２は、例えば、Ｔｉ層と、Ｔｉ層上のＡｕ層との積層体を含む。めっき層１４３は、例えばＡｕ等の層である。ソース配線１２４は、金属層１３６、金属層１３２及びビア配線１４４を有する。ビア配線１４４は、金属層１３２及び金属層１３６を介してソース電極１２１に電気的に接続されている。例えば、ビア配線１４４が接地され、ソース電極１２１に接地電位が付与される。ビア配線１４４は第１金属層の一例であり、金属層１３２は導電層及び第２金属層の一例である。
【0032】
半導体装置１００では、基板１０１と半導体層１１０とが互いに接し、ビア配線１４４と金属層１３２とが互いに接し、基板１０１と半導体層１１０との界面は、ビア配線１４４と金属層１３２との界面と同一平面内にある。基板１０１と半導体層１１０との界面が第１界面の一例であり、ビア配線１４４と金属層１３２との界面が第２界面の一例である。第１界面に、基板１０１の上面１０１Ｂ及び半導体層１１０の下面１１０Ａが含まれる。第２界面に、金属層１３２の下面１３２Ａが含まれる。
【0033】
ドレイン配線１２５は基板１０１の上面１０１Ｂの上方にドレインパッド１２５Ｐを有してもよく、ゲート配線１２６は基板１０１の上面１０１Ｂの上方にゲートパッド１２６Ｐを有してもよい。
【0034】
ここで、半導体層１１０について説明する。半導体層１１０は、例えばＧａＮ系の半導体層である。つまり、半導体層１１０は、例えば窒化物半導体層である。図１１は、半導体層１１０の一例を示す断面図である。
【0035】
図１１に示すように、半導体層１１０は、例えば、基板１０１上に積層されたバッファ層１１１、電子走行層（チャネル層）１１２、スペーサ層１１３、電子供給層（バリア層）１１４及びキャップ層１１５を有する。バッファ層１１１は、例えばＡｌＧａＮ層である。バッファ層１１１が超格子構造を有していてもよい。電子走行層１１２は、例えば厚さが２μｍ～４μｍで不純物の意図的なドーピングが行われていないＧａＮ層（ｉ－ＧａＮ層）である。スペーサ層１１３は、例えば厚さが４ｎｍ～６ｎｍで不純物の意図的なドーピングが行われていないＡｌＧａＮ層（ｉ－ＡｌＧａＮ層）である。電子供給層１１４は、例えば厚さが２５ｎｍ～３５ｎｍのｎ型のＡｌＧａＮ層（ｎ－ＡｌＧａＮ層）である。電子供給層１１４には、ｎ型不純物として、例えばＳｉがドーピングされている。キャップ層１１５は、例えば厚さが１ｎｍ～１０ｎｍのＧａＮ層である。キャップ層１１５に開口部１１５Ｓ及び１１５Ｄが形成されており、開口部１１５Ｓ内にソース電極１２１が形成され、開口部１１５Ｄ内にドレイン電極１２２が形成されている。ゲート電極１２３は、ソース電極１２１とドレイン電極１２２との間でキャップ層１１５上に形成されている。電子走行層１１２の表面近傍に二次元電子ガス（２ＤＥＧ）が生成されている。
【0036】
次に、第１実施形態に係る半導体装置１００の製造方法について説明する。図１２～図１３は、第１実施形態に係る半導体装置１００の製造方法を示す上面図である。図１４は、第１実施形態に係る半導体装置１００の製造方法を示す下面図である。図１５～図２１は、第１実施形態に係る半導体装置１００の製造方法を示す断面図である。図１２～図１４には、ビアホール１４１及びその周辺のみを示す。
【0037】
まず、図１５に示すように、基板１０１上に、バッファ層１１１、電子走行層１１２、スペーサ層１１３、電子供給層１１４及びキャップ層１１５を含む半導体層１１０を形成する（図１１参照）。半導体層１１０は、例えば有機金属化学気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法等の結晶成長法により形成することができる。電子走行層１１２の表面近傍に、２ＤＥＧが生成する。次いで、半導体層１１０上に、ソース電極１２１、ドレイン電極１２２及びゲート電極１２３を形成する。
【0038】
半導体層１１０の形成に際しては、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ３）ガスの混合ガスを用いる。このとき、成長させる半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各半導体層に共通の原料であるアンモニアガスの流量は、例えば１００ｃｃｍ～１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ～３００Ｔｏｒｒ程度、成長温度は１０００℃～１２００℃程度とする。また、ｎ型の半導体層（例えば電子供給層１１４）を成長させる際には、例えば、Ｓｉを含むＳｉＨ４ガスを所定の流量で混合ガスに添加し、半導体層にＳｉをドーピングする。Ｓｉの濃度は、例えば平均で１×１０１８ｃｍ－３程度とする。
【0039】
ソース電極１２１、ドレイン電極１２２及びゲート電極１２３の形成に際しては、キャップ層１１５に開口部１１５Ｓ及び１１５Ｄを形成し、開口部１１５Ｓ内にソース電極１２１を形成し、開口部１１５Ｄ内にドレイン電極１２２を形成する。ソース電極１２１及びドレイン電極１２２の形成後に、ソース電極１２１とドレイン電極１２２との間でキャップ層１１５上にゲート電極１２３を形成する。ソース電極１２１、ドレイン電極１２２及びゲート電極１２３は、例えば蒸着及びリフトオフにより形成することができる。
【0040】
ソース電極１２１、ドレイン電極１２２及びゲート電極１２３の形成後、図１２（ａ）及び図１６に示すように、半導体層１１０に開口部１３１を形成する。開口部１３１の形成では、例えばエッチングガスとして塩素系ガスを用いる。塩素系ガスとしては、例えば、Ｃｌ２ガスを用いてもよく、Ｃｌ２及びＢＣｌ３の混合ガスを用いてもよい。塩素系ガスを用いたエッチングにおいて、ＧａＮ系半導体層は、Ｇａ塩化物やＡｌ塩化物とＮ２とに分解される。Ｇａ塩化物及びＡｌ塩化物は、これらの飽和蒸気圧が低いため、エッチングチャンバ内で気体になる。従って、塩素系ガスを用いることで、ＧａＮ系半導体層を化学的にエッチングすることができる。その一方で、ＳｉＣは、Ｏ２ガスがエッチングガスに含まれていなければ分解することができない。このように、塩素系ガスにより、ＧａＮ系半導体の半導体層１１０をエッチングすることができるが、ＳｉＣの基板１０１をエッチングすることはできない。このため、塩素系ガスを用いたエッチングは、ＳｉＣの基板１０１の上面１０１Ｂで停止する。つまり、基板１０１がエッチングストッパとして機能する。この結果、開口部１３１の底面は基板１０１の上面１０１Ｂと一致する。
【0041】
次いで、図１２（ｂ）及び図１７に示すように、金属層１３２を開口部１３１内に形成する。金属層１３２は、開口部１３１の縁から半導体層１１０上にせり上がるように形成してもよい。金属層１３２の材料としては、ビアホール１４１を形成する際に用いるエッチングガスに耐性を有する材料を用いる。例えば、ビアホール１４１を形成する際にフッ素系ガス及びＯ２ガスの混合ガスを用いる場合、Ｎｉ、Ａｌ又はＣｕ等を用いることができる。金属層１３２は、例えば蒸着及びリフトオフにより形成することができる。
【0042】
その後、図１３（ａ）及び図１８に示すように、ソース電極１２１、ドレイン電極１２２、ゲート電極１２３及び金属層１３２を覆う絶縁膜１３３を形成する。絶縁膜１３３としては、例えば窒化シリコン膜を形成する。続いて、絶縁膜１３３に、金属層１３２の上面の一部を露出する開口部１３４及びソース電極１２１の上面の一部を露出する開口部１３５を形成する。次いで、開口部１３４を通じて金属層１３２に接し、かつ開口部１３５を通じてソース電極１２１に接する金属層１３６を形成する。この結果、ソース電極１２１と金属層１３２とが電気的に接続される。金属層１３６としては、例えばＡｕ層を形成する。金属層１３６は、例えばめっき法又はスパッタ法等により形成することができる。
【0043】
その後、図１３（ｂ）及び図１９に示すように、基板１０１にビアホール１４１を形成する。ビアホール１４１の形成では、基板１０１を下面１０１Ａからエッチングする。ビアホール１４１は、Ｚ方向からの平面視で、開口部１３１を包囲するようにして形成する。すなわち、ビアホール１４１は、ビアホール１４１の全周において、ビアホール１４１と開口部１３１との間に半導体層１１０の下面１１０Ａが露出するようにして形成する。開口部１３１内に金属層１３２が形成されている。このため、図１４に示すように、ビアホール１４１の形成の結果、Ｚ方向からの平面視で、ビアホール１４１の内側において、金属層１３２の下面１３２Ａの周囲に環状に半導体層１１０の下面１１０Ａが露出するようになる。
【0044】
ビアホール１４１の形成では、例えばエッチングガスとしてフッ素系ガス及び酸素（Ｏ２）ガスの混合ガスを用いる。フッ素系ガスとしては、例えば、ＳＦ６ガスを用いてもよい。この混合ガスにはＯ２ガスが含まれているため、ＳｉＣを分解することができる。その一方で、フッ素系ガスを用いたエッチングでは、Ｇａフッ化物やＡｌフッ化物が生成したとしても、これらの飽和蒸気圧が高いため、エッチングチャンバ内で気体にならない。従って、フッ素系ガスを用いてＧａＮ系半導体層を化学的にエッチングすることはできない。同様に、フッ素系ガスを用いて金属層１３２を化学的にエッチングすることはできない。このように、フッ素系ガス及びＯ２ガスの混合ガスにより、ＳｉＣの基板１０１をエッチングすることができるが、金属層１３２及び半導体層１１０をエッチングすることはできない。このため、フッ素系ガス及びＯ２ガスの混合ガスを用いたエッチングは、金属層１３２の下面１３２Ａ及び半導体層１１０の下面１１０Ａで停止する。つまり、金属層１３２及び半導体層１１０がエッチングストッパとして機能する。
【0045】
基板１０１のエッチング時間の短縮のためにはエッチングを高パワーで行うことが好ましい。ただし、ビアホール１４１が半導体層１１０の下面１１０Ａに達する前に、パワーを下げることが好ましい。これは、高パワーでのエッチングを半導体層１１０の下面１１０Ａが露出するまで継続すると、物理的に半導体層１１０がエッチングされるおそれがあるためである。
【0046】
ビアホール１４１の形成後、図２０に示すように、基板１０１の下面１０１Ａ上、ビアホール１４１の側壁面１４１Ｃ上、半導体層１１０の下面１１０Ａ上及び金属層１３２の下面１３２Ａ上にシード層１４２を形成する。シード層１４２の形成では、例えば、Ｔｉ層を形成し、Ｔｉ層上にＡｕ層を形成する。Ｔｉ層及びＡｕ層は、スパッタ法により形成することができる。
【0047】
次いで、図２１に示すように、シード層１４２上にめっき層１４３を形成する。めっき層１４３としては、例えばＡｕ層を形成する。めっき層１４３としてＣｕ層を形成してもよい。
【0048】
ドレイン配線１２５及びゲート配線１２６を、めっき層１４３の形成後に形成してもよい。ドレイン配線１２５及びゲート配線１２６を、絶縁膜１３３の形成後で金属層１３６の形成前に形成してもよい。
【0049】
このようにして、半導体装置１００を製造することができる。
【0050】
ここで、半導体装置１００の作用効果について説明する。図２２は、第１実施形態におけるシード層１４２の未形成部を示す断面図である。
【0051】
上述のように、シード層１４２はスパッタ法により形成されるが、図２２（ａ）に示すように、ビアホール１４１の深部の隅では、シード層１４２のカバレッジが不足し、シード層１４２が形成されないことがある。つまり、シード層１４２の形成後に、シード層１４２の未形成部１４２Ｘが存在し、基板１０１と半導体層１１０との界面がビアホール１４１の内部の空間に繋がっていることがある。この状態でめっき層１４３を形成すると、めっき層１４３の形成に用いられるめっき液が未形成部１４２Ｘを通じて基板１０１と半導体層１１０との界面に接する。第１実施形態では、基板１０１にＳｉＣが用いられ、半導体層１１０にＧａＮ系半導体が用いられているため、基板１０１と半導体層１１０との間の密着性は強固である。従って、めっき液が基板１０１と半導体層１１０との界面に接したとしても、この界面での剥離は極めて生じにくい。また、めっき層１４３を形成する領域を限定するためにレジストパターンが形成される場合にレジストの現像液が基板１０１と半導体層１１０との界面に接したとしても、この界面での剥離は極めて生じにくい。
【0052】
また、基板１０１と半導体層１１０との界面に剥離が生じていなければ、ビアホール１４１の深部の隅に未形成部１４２Ｘが存在していても、図２２（ｂ）に示すように、めっき層１４３は、未形成部１４２Ｘを埋めるようにして形成される。従って、ビア配線１４４とソース電極１２１との間に導通を確保することができ、歩留まりを向上することができる。
【0053】
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、エッチングストッパとして機能する導電層の構成の点で第１実施形態と相違する。図２３は、第２実施形態に係る半導体装置を示す断面図である。
次に、第２実施形態について説明する。第２実施形態は、エッチングストッパとして機能する導電層の構成の点で第１実施形態と相違する。図２３は、第２実施形態に係る半導体装置を示す断面図である。
【0054】
第２実施形態に係る半導体装置２００は、図２３に示すように、第１実施形態と同様に、基板１０１と、半導体層１１０と、ソース電極１２１と、ドレイン電極１２２と、ゲート電極１２３とを有する。
【0055】
Ｚ方向からの平面視で、半導体層１１０の一部に、半導体層１１０の他の部分よりも導電性が高い半導体層２１０が形成されている。半導体層２１０は半導体層１１０の他の部分よりもｎ型不純物を高濃度に含有する。例えば、半導体層１１０（半導体層２１０を除く）におけるｎ型不純物の最大の濃度は１×１０１８ｃｍ－３程度であり、半導体層２１０におけるｎ型不純物の濃度は平均で１×１０１９ｃｍ－３以上である。半導体層２１０は半導体層１１０の上面１１０Ｂ及び下面１１０Ａから露出するように形成されている。半導体層２１０の上面２１０Ｂは上面１１０Ｂと面一であり、半導体層２１０の下面２１０Ａは下面１１０Ａと面一である。基板１０１を貫通するビアホール１４１が基板１０１に形成されている。ビアホール１４１は、Ｚ方向からの平面視で、半導体層２１０を包囲するようにして形成されている。すなわち、ビアホール１４１は、ビアホール１４１の全周において、ビアホール１４１と半導体層２１０との間に半導体層１１０の下面１１０Ａが露出するようにして形成されている。半導体層２１０は導電層及び第２半導体層の一例である。
【0056】
半導体層２１０上に金属層２３２が形成されている。金属層２３２は、半導体層２１０上に広がるように形成されていてもよい。金属層２３２は、例えばＴｉ又はＴａ等の仕事関数が小さい金属の層である。金属層２３２と半導体層２１０とが互いにオーミック接触していることが好ましい。ソース電極１２１、ドレイン電極１２２、ゲート電極１２３及び金属層２３２を覆う絶縁膜１３３が半導体層１１０上に形成されている。絶縁膜１３３に、金属層２３２の上面の一部を露出する開口部１３４及びソース電極１２１の上面の一部を露出する開口部１３５が形成されている。開口部１３４を通じて金属層２３２に接し、かつ開口部１３５を通じてソース電極１２１に接する金属層１３６が形成されている。ビア配線１４４が、基板１０１の下面１０１Ａ上、ビアホール１４１の側壁面１４１Ｃ上、半導体層１１０の下面１１０Ａ上及び半導体層２１０の下面２１０Ａ上に形成されている。ビア配線１４４と半導体層２１０とが互いにオーミック接触していることが好ましい。ソース配線１２４は、金属層１３６、金属層２３２、半導体層２１０及びビア配線１４４を有する。ビア配線１４４は、半導体層２１０、金属層２３２及び金属層１３６を介してソース電極１２１に電気的に接続されている。例えば、ビア配線１４４が接地され、ソース電極１２１に接地電位が付与される。
【0057】
他の構成は第１実施形態と同様である。
【0058】
【0059】
まず、図２４に示すように、第１実施形態と同様に、基板１０１上に、バッファ層１１１、電子走行層１１２、スペーサ層１１３、電子供給層１１４及びキャップ層１１５を含む半導体層１１０を形成する（図１１参照）。次いで、半導体層１１０の一部に、半導体層１１０の他の部分よりもｎ型不純物を高濃度に含有する高導電性の半導体層２１０を形成する。半導体層２１０の形成に際しては、半導体層２１０を形成しようとする領域に開口部を有するレジストマスクを半導体層１１０上に形成し、ｎ型不純物のイオン注入を行う。ｎ型不純物としては、例えばＳｉ又はＧｅを用いることができる。Ｓｉが用いられる場合、例えば、半導体層２１０におけるＳｉの濃度が平均で１×１０１９ｃｍ－３以上となるように、ドーズ量及びパワーを制御することが好ましい。イオン注入後にレジストマスクを除去し、Ｎ２雰囲気で１０００℃～１３００℃の温度でアニールを行うことでｎ型不純物を活性化させる。アニールの際には、酸化シリコン膜又は窒化アルミニウム膜等の絶縁膜で半導体層１１０及び２１０の上面を覆い、アニール中のＧａＮの解離及び脱離を防止する。そして、アニール後に、絶縁膜を化学的にエッチングして除去する。イオン注入において、ｎ型不純物が基板１０１に達して、基板１０１の表層部にイオン注入領域１０１Ｘが形成されてもよい。
【0060】
その後、図２５に示すように、金属層２３２を半導体層２１０上に形成する。金属層２３２は、半導体層２１０上に広がるように形成してもよい。金属層２３２の材料としては、仕事関数が小さい金属を用いる。例えば、金属層２３２の材料としては、Ｔｉ又はＴａ等を用いることができる。金属層２３２は、例えば蒸着及びリフトオフにより形成することができる。金属層２３２と半導体層２１０とが互いにオーミック接触していることが好ましい。
【0061】
続いて、図２６に示すように、第１実施形態と同様にして、ソース電極１２１、ドレイン電極１２２及びゲート電極１２３を形成する。次いで、第１実施形態と同様にして、ソース電極１２１、ドレイン電極１２２、ゲート電極１２３及び金属層２３２を覆う絶縁膜１３３を形成する。その後、絶縁膜１３３に、金属層２３２の上面の一部を露出する開口部１３４及びソース電極１２１の上面の一部を露出する開口部１３５を形成する。次いで、開口部１３４を通じて金属層２３２に接し、かつ開口部１３５を通じてソース電極１２１に接する金属層１３６を形成する。この結果、ソース電極１２１と金属層２３２とが電気的に接続される。
【0062】
その後、図２７に示すように、基板１０１にビアホール１４１を形成する。ビアホール１４１の形成では、基板１０１を下面１０１Ａからエッチングする。ビアホール１４１は、Ｚ方向からの平面視で、半導体層２１０を包囲するようにして形成する。すなわち、ビアホール１４１は、ビアホール１４１の全周において、ビアホール１４１と半導体層２１０との間に半導体層１１０の下面１１０Ａが露出するようにして形成する。ビアホール１４１の形成の結果、Ｚ方向からの平面視で、ビアホール１４１の内側において、半導体層２１０の下面２１０Ａの周囲に環状に半導体層１１０の下面１１０Ａが露出するようになる。基板１０１の表層部にイオン注入領域１０１Ｘが形成されている場合、ビアホール１４１の形成に伴ってイオン注入領域１０１Ｘは除去される。
【0063】
ビアホール１４１の形成では、第１実施形態と同様に、例えばエッチングガスとしてフッ素系ガス及びＯ２ガスの混合ガスを用いる。フッ素系ガスとしては、例えば、ＳＦ６ガスを用いてもよい。フッ素系ガス及びＯ２ガスの混合ガスにより、ＳｉＣの基板１０１をエッチングすることができるが、半導体層１１０及び２１０をエッチングすることはできない。このため、フッ素系ガス及びＯ２ガスの混合ガスを用いたエッチングは、半導体層２１０の下面２１０Ａ及び半導体層１１０の下面１１０Ａで停止する。つまり、半導体層１１０及び２１０がエッチングストッパとして機能する。
【0064】
第１実施形態と同様に、基板１０１のエッチング時間の短縮のためにはエッチングを高パワーで行うことが好ましく、ビアホール１４１が半導体層１１０の下面１１０Ａ及び半導体層２１０の下面２１０Ａに達する前に、パワーを下げることが好ましい。これは、高パワーでのエッチングを半導体層１１０の下面１１０Ａ及び半導体層２１０の下面２１０Ａが露出するまで継続すると、物理的に半導体層１１０及び２１０がエッチングされるおそれがあるためである。
【0065】
ビアホール１４１の形成後、図２８に示すように、基板１０１の下面１０１Ａ上、ビアホール１４１の側壁面１４１Ｃ上、半導体層１１０の下面１１０Ａ上及び半導体層２１０の下面２１０Ａ上にシード層１４２を形成する。シード層１４２の形成では、第１実施形態と同様に、例えば、Ｔｉ層を形成し、Ｔｉ層上にＡｕ層を形成する。Ｔｉ層及びＡｕ層は、スパッタ法により形成することができる。
【0066】
次いで、図２９に示すように、シード層１４２上にめっき層１４３を形成する。めっき層１４３としては、例えばＡｕ層を形成する。めっき層１４３としてＣｕ層を形成してもよい。
【0067】
このようにして、半導体装置２００を製造することができる。
【0068】
第２実施形態においてシード層１４２の未形成部１４２Ｘが存在しても、めっき液等の浸透に伴う基板１０１と半導体層１１０との界面での剥離を抑制することができる。従って、ビア配線１４４とソース電極１２１との間に導通を確保することができ、歩留まりを向上することができる。
【0069】
なお、第２実施形態において、ビアホール１４１は、Ｚ方向からの平面視で、半導体層２１０を包囲していなくてもよい。例えば、Ｚ方向からの平面視で、ビアホール１４１の縁と半導体層２１０との縁が重なっていてもよく、ビアホール１４１の縁が半導体層２１０の縁より内側にあってもよい。このような構成であっても、めっき液等の浸透に伴う基板１０１と半導体層１１０又は半導体層２１０との界面での剥離を抑制することができる。
【0070】
（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、エッチングストッパとして機能する導電層の構成の点で第２実施形態と相違する。図３０は、第３実施形態に係る半導体装置を示す断面図である。
次に、第３実施形態について説明する。第３実施形態は、エッチングストッパとして機能する導電層の構成の点で第２実施形態と相違する。図３０は、第３実施形態に係る半導体装置を示す断面図である。
【0071】
第３実施形態に係る半導体装置３００は、図３０に示すように、第１実施形態と同様に、基板１０１と、半導体層１１０と、ソース電極１２１と、ドレイン電極１２２と、ゲート電極１２３とを有する。
【0072】
半導体層１１０を貫通する開口部１３１が半導体層１１０に形成され、基板１０１を貫通するビアホール１４１が基板１０１に形成されている。ビアホール１４１は、Ｚ方向からの平面視で、開口部１３１を包囲するようにして形成されている。すなわち、ビアホール１４１は、ビアホール１４１の全周において、ビアホール１４１と開口部１３１との間に半導体層１１０の下面１１０Ａが露出するようにして形成されている。
【0073】
開口部１３１内に、半導体層１１０よりも導電性が高い半導体層３１０が形成されている。半導体層３１０は半導体層１１０よりもｎ型不純物を高濃度に含有する。半導体層３１０は、例えばｎ型不純物としてＳｉ又はＧｅを含有するＧａＮ層である。例えば、半導体層１１０におけるｎ型不純物の最大の濃度は１×１０１８ｃｍ－３程度であり、半導体層３１０におけるｎ型不純物の濃度は平均で１×１０１９ｃｍ－３以上である。半導体層３１０は導電層及び第２半導体層の一例である。
【0074】
半導体層３１０上に金属層２３２が形成されている。第２実施形態と同様に、金属層２３２は、半導体層２１０上に広がるように形成されていてもよい。金属層２３２と半導体層３１０とが互いにオーミック接触していることが好ましい。第２実施形態と同様に、絶縁膜１３３及び金属層１３６が形成されている。ビア配線１４４が、基板１０１の下面１０１Ａ上、ビアホール１４１の側壁面１４１Ｃ上、半導体層１１０の下面１１０Ａ上及び半導体層３１０の下面３１０Ａ上に形成されている。ビア配線１４４と半導体層３１０とが互いにオーミック接触していることが好ましい。ソース配線１２４は、金属層１３６、金属層２３２、半導体層３１０及びビア配線１４４を有する。ビア配線１４４は、半導体層３１０、金属層２３２及び金属層１３６を介してソース電極１２１に電気的に接続されている。例えば、ビア配線１４４が接地され、ソース電極１２１に接地電位が付与される。
【0075】
他の構成は第２実施形態と同様である。
【0076】
【0077】
まず、図３１に示すように、第１実施形態と同様に、基板１０１上に、バッファ層１１１、電子走行層１１２、スペーサ層１１３、電子供給層１１４及びキャップ層１１５を含む半導体層１１０を形成する（図１１参照）。次いで、半導体層１１０に開口部１３１を形成する。開口部１３１の形成では、例えば、第１実施形態と同様に、エッチングガスとして塩素系ガスを用いる。
【0078】
次いで、図３２に示すように、半導体層３１０を開口部１３１内に形成する。半導体層３１０の形成に際しては、半導体層３１０を形成しようとする領域に開口部を有する窒化シリコンのマスクを半導体層１１０上に形成し、例えばＭＯＣＶＤ法等の結晶成長法により半導体層３１０を成長させる。半導体層３１０の成長後に窒化シリコンのマスクを除去する。
【0079】
その後、図３３に示すように、金属層２３２を半導体層３１０上に形成する。金属層２３２は、半導体層３１０上に広がるように形成してもよい。金属層２３２と半導体層３１０とが互いにオーミック接触していることが好ましい。
【0080】
続いて、同じく図３３に示すように、第１実施形態と同様にして、ソース電極１２１、ドレイン電極１２２、ゲート電極１２３及び絶縁膜１３３を形成する。その後、絶縁膜１３３に開口部１３４及び１３５を形成する。次いで、開口部１３４を通じて金属層２３２に接し、かつ開口部１３５を通じてソース電極１２１に接する金属層１３６を形成する。この結果、ソース電極１２１と金属層２３２とが電気的に接続される。
【0081】
その後、図３４に示すように、基板１０１にビアホール１４１を形成する。ビアホール１４１の形成では、基板１０１を下面１０１Ａからエッチングする。ビアホール１４１は、Ｚ方向からの平面視で、半導体層３１０を包囲するようにして形成する。すなわち、ビアホール１４１は、ビアホール１４１の全周において、ビアホール１４１と半導体層３１０との間に半導体層１１０の下面１１０Ａが露出するようにして形成する。ビアホール１４１の形成の結果、Ｚ方向からの平面視で、ビアホール１４１の内側において、半導体層３１０の下面３１０Ａの周囲に環状に半導体層１１０の下面１１０Ａが露出するようになる。
【0082】
ビアホール１４１の形成では、第１実施形態と同様に、例えばエッチングガスとしてフッ素系ガス及びＯ２ガスの混合ガスを用いる。フッ素系ガスとしては、例えば、ＳＦ６ガスを用いてもよい。フッ素系ガス及びＯ２ガスの混合ガスにより、ＳｉＣの基板１０１をエッチングすることができるが、半導体層１１０及び３１０をエッチングすることはできない。このため、フッ素系ガス及びＯ２ガスの混合ガスを用いたエッチングは、半導体層３１０の下面３１０Ａ及び半導体層１１０の下面１１０Ａで停止する。つまり、半導体層１１０及び３１０がエッチングストッパとして機能する。
【0083】
第１実施形態と同様に、基板１０１のエッチング時間の短縮のためにはエッチングを高パワーで行うことが好ましく、ビアホール１４１が半導体層１１０の下面１１０Ａ及び半導体層３１０の下面３１０Ａに達する前に、パワーを下げることが好ましい。これは、高パワーでのエッチングを半導体層１１０の下面１１０Ａ及び半導体層３１０の下面３１０Ａが露出するまで継続すると、物理的に半導体層１１０及び３１０がエッチングされるおそれがあるためである。
【0084】
ビアホール１４１の形成後、図３５に示すように、基板１０１の下面１０１Ａ上、ビアホール１４１の側壁面１４１Ｃ上、半導体層１１０の下面１１０Ａ上及び半導体層３１０の下面３１０Ａ上にシード層１４２を形成する。シード層１４２の形成では、第１実施形態と同様に、例えば、Ｔｉ層を形成し、Ｔｉ層上にＡｕ層を形成する。Ｔｉ層及びＡｕ層は、スパッタ法により形成することができる。
【0085】
次いで、同じく図３５に示すように、シード層１４２上にめっき層１４３を形成する。めっき層１４３としては、例えばＡｕ層を形成する。めっき層１４３としてＣｕ層を形成してもよい。
【0086】
このようにして、半導体装置３００を製造することができる。
【0087】
第３実施形態においてシード層１４２の未形成部１４２Ｘが存在しても、めっき液等の浸透に伴う基板１０１と半導体層１１０との界面での剥離を抑制することができる。従って、ビア配線１４４とソース電極１２１との間に導通を確保することができ、歩留まりを向上することができる。
【0088】
なお、第３実施形態において、ビアホール１４１は、Ｚ方向からの平面視で、半導体層３１０を包囲していなくてもよい。例えば、Ｚ方向からの平面視で、ビアホール１４１の縁と半導体層３１０との縁が重なっていてもよく、ビアホール１４１の縁が半導体層３１０の縁より内側にあってもよい。このような構成であっても、めっき液等の浸透に伴う基板１０１と半導体層１１０又は半導体層３１０との界面での剥離を抑制することができる。
【0089】
（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、エッチングストッパとして機能する導電層とビアホールとの関係の点で第１実施形態と相違する。図３６は、第４実施形態における基板を貫通するビアホール及びその周辺の構成を示す上面図である。図３７は、第４実施形態に係る半導体装置を示す断面図である。図３７は、図３６中のXXXVII-XXXVII線に沿った断面図に相当する。
次に、第４実施形態について説明する。第４実施形態は、エッチングストッパとして機能する導電層とビアホールとの関係の点で第１実施形態と相違する。図３６は、第４実施形態における基板を貫通するビアホール及びその周辺の構成を示す上面図である。図３７は、第４実施形態に係る半導体装置を示す断面図である。図３７は、図３６中のXXXVII-XXXVII線に沿った断面図に相当する。
【0090】
第４実施形態に係る半導体装置４００では、平面形状が円形のビアホール１４１に代えて、平面形状が角丸長方形のビアホール４４１が形成されている。各ビアホール４４１の側壁面４４１Ｃは、第１実施形態におけるビアホール１４１の側壁面１４１Ｃより広く形成されている。半導体層１１０に複数個の開口部１３１が形成されており、ビアホール４４１は、Ｚ方向からの平面視で、複数個の開口部１３１を包囲するようにして形成されている。ビアホール４４１が複数形成されていてもよい。例えば、１０個の開口部１３１が半導体層１１０に形成され、５個のビアホール４４１が基板１０１に形成され、各ビアホール４４１は、Ｚ方向からの平面視で、２個の開口部１３１を包囲するようにして形成されている。
【0091】
他の構成は第１実施形態と同様である。第４実施形態に係る半導体装置４００は、マスクパターンを変更することで第１実施形態と同様の方法により製造することができる。
【0092】
第４実施形態によっても第１実施形態と同様の効果を得ることができる。更に、第４実施形態によれば、信頼性を向上することができる。めっき層１４３には、第１実施形態では側壁面１４１Ｃ上で、第４実施形態では側壁面４４１Ｃ上で薄い部分が生じることがある。めっき層１４３に極端に薄い部分が含まれる場合、その部分を流れる電流密度が著しく高くなることがある。そして、電流密度が許容電流密度を超えると、ビア配線１４４が破壊に至るおそれがある。第４実施形態では、側壁面４４１Ｃが広く形成され、１個のビアホール４４１に対して複数個、例えば２組の金属層１３２及び１３６の組が設けられているため、めっき層１４３に薄い部分が生じても、十分な厚さを有する部分を電流が流れやすい。このため、ビア配線１４４の破壊を抑制し、信頼性を向上することができる。
【0093】
なお、１個のビアホール４４１に対して設けられる金属層１３２及び１３６の組の数が多いほど、ビアホール４４１のサイズが大きくなる。そして、ビアホール４４１のサイズが大きくなるほど、基板１０１の体積が小さくなり、放熱性が低下したり、機械的強度が低下したりするおそれがある。このため、１個のビアホール４４１に対して設けられる金属層１３２及び１３６の組の数は、２組又は３組であることが好ましい。
【0094】
第４実施形態の構造を、第２又は第３実施形態に適用してもよい。
【0095】
（第５実施形態）
次に、第５実施形態について説明する。第５実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図３８は、第５実施形態に係るディスクリートパッケージを示す図である。
次に、第５実施形態について説明する。第５実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図３８は、第５実施形態に係るディスクリートパッケージを示す図である。
【0096】
第５実施形態では、図３８に示すように、第１～第４実施形態のいずれかと同様の構造を備えた化合物半導体装置１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極１２２が接続されたドレインパッド１２２６ｄ（例えばドレインパッド１２５Ｐ）に、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極１２１に接続されたソースパッド１２２６ｓ（例えばビア配線１４４）にＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極１２３に接続されたゲートパッド１２２６ｇ（ゲートパッド１２６Ｐ）にＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及び化合物半導体装置１２１０等がモールド樹脂１２３１によりパッケージングされている。
【0097】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、化合物半導体装置１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【0098】
（第６実施形態）
次に、第６実施形態について説明する。第６実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図３９は、第６実施形態に係るＰＦＣ回路を示す結線図である。
次に、第６実施形態について説明する。第６実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図３９は、第６実施形態に係るＰＦＣ回路を示す結線図である。
【0099】
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第１～第４実施形態のいずれかと同様の構造を備えた化合物半導体装置が用いられている。
【0100】
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
【0101】
（第７実施形態）
次に、第７実施形態について説明する。第７実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図４０は、第７実施形態に係る電源装置を示す結線図である。
次に、第７実施形態について説明する。第７実施形態は、サーバ電源に好適な、ＨＥＭＴを備えた電源装置に関する。図４０は、第７実施形態に係る電源装置を示す結線図である。
【0102】
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
【0103】
一次側回路１２６１には、第６実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
【0104】
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
【0105】
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第１～第４実施形態のいずれかと同様の構造を備えた化合物半導体装置が用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【0106】
（第８実施形態）
次に、第８実施形態について説明する。第８実施形態は、ＨＥＭＴを備えた増幅器に関する。図４１は、第８実施形態に係る増幅器を示す結線図である。
次に、第８実施形態について説明する。第８実施形態は、ＨＥＭＴを備えた増幅器に関する。図４１は、第８実施形態に係る増幅器を示す結線図である。
【0107】
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
【0108】
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第１～第４実施形態のいずれかと同様の構造を備えた化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。高周波増幅器は、例えば、携帯電話基地局用送受信装置、レーダー装置及びマイクロ波発生装置に用いることができる。
【0109】
本開示において、半導体層の組成は、上記の実施形態に記載されたものに限定されない。例えば、ＩｎＡｌＮ、ＩｎＧａＡｌＮ等の窒化物半導体層が用いられてもよい。
【0110】
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
【0111】
以下、本開示の諸態様を付記としてまとめて記載する。
【0112】
（付記１）
基板と、
第１方向で前記基板に積層された第１半導体層と、
前記第１半導体層内に設けられた導電層と、
前記第１方向からの平面視で前記導電層を包囲するようにして前記基板に形成された第１開口部と、
前記第１開口部内に形成され、前記導電層に接する第１金属層と、
を有し、
前記基板と前記第１半導体層との第１界面は、前記導電層と前記第１金属層との第２界面と同一平面内にあることを特徴とする半導体装置。
（付記２）
前記第１方向からの平面視で前記第１開口部に包囲されるようにして前記第１半導体層に形成された第２開口部を有し、
前記導電層は、前記第２開口部内に形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記導電層は、第２金属層を含むことを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記導電層は、前記第１半導体層よりも導電性が高い第２半導体層を含むことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
基板と、
第１方向で前記基板に積層された第１半導体層と、
前記第１半導体層内に設けられた導電層と、
前記基板に形成された第１開口部と、
前記第１開口部内に形成され、前記導電層に接する第１金属層と、
を有し、
前記導電層は、前記第１半導体層よりも導電性が高い第２半導体層を含み、
前記基板と前記第１半導体層との第１界面は、前記導電層と前記第１金属層との第２界面と同一平面内にあることを特徴とする半導体装置。
（付記６）
前記第１半導体層上に形成されたゲート電極、ソース電極及びドレイン電極を有し、
前記導電層は、前記ソース電極に電気的に接続されていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記第１金属層は、
シード層と、
前記シード層上に形成されためっき層と、
を有することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記基板は炭化珪素基板であり、
前記第１半導体層は窒化物半導体層であることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
基板に第１方向で第１半導体層を積層する工程と、
前記第１半導体層内に導電層を設ける工程と、
前記基板を、前記第１半導体層が形成された面とは反対側の面から前記導電層が露出するまでエッチングして、前記第１方向からの平面視で前記導電層を包囲する第１開口部を前記基板に形成する工程と、
前記第１開口部内に、前記導電層に接する第１金属層を形成する工程と、
を有し、
前記基板と前記第１半導体層との第１界面は、前記導電層と前記第１金属層との第２界面と同一平面内にあることを特徴とする半導体装置の製造方法。
（付記１０）
前記導電層を設ける工程は、
前記第１方向からの平面視で前記第１開口部に包囲される第２開口部を前記第１半導体層に形成する工程と、
前記第２開口部内に第２金属層を形成する工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記導電層を設ける工程は、
前記第１方向からの平面視で前記第１開口部に包囲される第２開口部を前記第１半導体層に形成する工程と、
前記第２開口部内に前記第１半導体層よりも導電性が高い第２半導体層を形成する工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１２）
前記導電層を設ける工程は、前記第１半導体層に不純物をイオン注入して、前記第１半導体層よりも導電性が高い第２半導体層を形成する工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１３）
基板に第１方向で第１半導体層を積層する工程と、
前記第１半導体層内に前記第１半導体層よりも導電性が高い第２半導体層を設ける工程と、
前記基板を、前記第１半導体層が形成された面とは反対側の面から前記第２半導体層が露出するまでエッチングして、第１開口部を前記基板に形成する工程と、
前記第１開口部内に、前記第２半導体層に接する第１金属層を形成する工程と、
を有し、
前記基板と前記第１半導体層との第１界面は、前記第２半導体層と前記第１金属層との第２界面と同一平面内にあることを特徴とする半導体装置の製造方法。
（付記１４）
前記基板は炭化珪素基板であり、前記第１半導体層は窒化物半導体層であり、
前記第１開口部を形成する工程は、フッ素系ガス及び酸素ガスの混合ガスを用いたドライエッチングを行う工程を有することを特徴とする付記９乃至１３のいずれか１項に記載の半導体装置の製造方法。
基板と、
第１方向で前記基板に積層された第１半導体層と、
前記第１半導体層内に設けられた導電層と、
前記第１方向からの平面視で前記導電層を包囲するようにして前記基板に形成された第１開口部と、
前記第１開口部内に形成され、前記導電層に接する第１金属層と、
を有し、
前記基板と前記第１半導体層との第１界面は、前記導電層と前記第１金属層との第２界面と同一平面内にあることを特徴とする半導体装置。
（付記２）
前記第１方向からの平面視で前記第１開口部に包囲されるようにして前記第１半導体層に形成された第２開口部を有し、
前記導電層は、前記第２開口部内に形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記導電層は、第２金属層を含むことを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記導電層は、前記第１半導体層よりも導電性が高い第２半導体層を含むことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
基板と、
第１方向で前記基板に積層された第１半導体層と、
前記第１半導体層内に設けられた導電層と、
前記基板に形成された第１開口部と、
前記第１開口部内に形成され、前記導電層に接する第１金属層と、
を有し、
前記導電層は、前記第１半導体層よりも導電性が高い第２半導体層を含み、
前記基板と前記第１半導体層との第１界面は、前記導電層と前記第１金属層との第２界面と同一平面内にあることを特徴とする半導体装置。
（付記６）
前記第１半導体層上に形成されたゲート電極、ソース電極及びドレイン電極を有し、
前記導電層は、前記ソース電極に電気的に接続されていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記第１金属層は、
シード層と、
前記シード層上に形成されためっき層と、
を有することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記基板は炭化珪素基板であり、
前記第１半導体層は窒化物半導体層であることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
基板に第１方向で第１半導体層を積層する工程と、
前記第１半導体層内に導電層を設ける工程と、
前記基板を、前記第１半導体層が形成された面とは反対側の面から前記導電層が露出するまでエッチングして、前記第１方向からの平面視で前記導電層を包囲する第１開口部を前記基板に形成する工程と、
前記第１開口部内に、前記導電層に接する第１金属層を形成する工程と、
を有し、
前記基板と前記第１半導体層との第１界面は、前記導電層と前記第１金属層との第２界面と同一平面内にあることを特徴とする半導体装置の製造方法。
（付記１０）
前記導電層を設ける工程は、
前記第１方向からの平面視で前記第１開口部に包囲される第２開口部を前記第１半導体層に形成する工程と、
前記第２開口部内に第２金属層を形成する工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記導電層を設ける工程は、
前記第１方向からの平面視で前記第１開口部に包囲される第２開口部を前記第１半導体層に形成する工程と、
前記第２開口部内に前記第１半導体層よりも導電性が高い第２半導体層を形成する工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１２）
前記導電層を設ける工程は、前記第１半導体層に不純物をイオン注入して、前記第１半導体層よりも導電性が高い第２半導体層を形成する工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１３）
基板に第１方向で第１半導体層を積層する工程と、
前記第１半導体層内に前記第１半導体層よりも導電性が高い第２半導体層を設ける工程と、
前記基板を、前記第１半導体層が形成された面とは反対側の面から前記第２半導体層が露出するまでエッチングして、第１開口部を前記基板に形成する工程と、
前記第１開口部内に、前記第２半導体層に接する第１金属層を形成する工程と、
を有し、
前記基板と前記第１半導体層との第１界面は、前記第２半導体層と前記第１金属層との第２界面と同一平面内にあることを特徴とする半導体装置の製造方法。
（付記１４）
前記基板は炭化珪素基板であり、前記第１半導体層は窒化物半導体層であり、
前記第１開口部を形成する工程は、フッ素系ガス及び酸素ガスの混合ガスを用いたドライエッチングを行う工程を有することを特徴とする付記９乃至１３のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【0113】
１００、２００、３００、４００：半導体装置
１０１：基板
１１０、２１０、３１０：半導体層
１２１：ソース電極
１２４：ソース配線
１３１：開口部
１３２、１３６、２３２：金属層
１４１、４４１：ビアホール
１４２：シード層
１４３：めっき層
１４４：ビア配線
１０１：基板
１１０、２１０、３１０：半導体層
１２１：ソース電極
１２４：ソース配線
１３１：開口部
１３２、１３６、２３２：金属層
１４１、４４１：ビアホール
１４２：シード層
１４３：めっき層
１４４：ビア配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】