特許 7468380 増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-08

(45)【発行日】2024-04-16

(54)【発明の名称】増幅回路

(51)【国際特許分類】

   H03F 3/34 20060101AFI20240409BHJP

   H03F 3/45 20060101ALI20240409BHJP

   H03F 3/68 20060101ALI20240409BHJP

   H03F 1/48 20060101ALI20240409BHJP

   H03M 1/16 20060101ALI20240409BHJP

   H03M 1/10 20060101ALI20240409BHJP

   H03M 3/02 20060101ALI20240409BHJP

【ＦＩ】

H03F3/34 210

H03F3/45

H03F3/68 220

H03F1/48

H03M1/16 B

H03M1/10 A

H03M3/02

【請求項の数】 7

(21)【出願番号】P 2021011242

(22)【出願日】2021-01-27

(65)【公開番号】P2022114805

(43)【公開日】2022-08-08

【審査請求日】2023-03-09

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】川原 彰悟

(72)【発明者】

【氏名】牧原 哲哉

(72)【発明者】

【氏名】森永 剛

【審査官】竹内 亨

(56)【参考文献】

【文献】特開２００３－０６０９３４（ＪＰ，Ａ）

【文献】特表２０１０－５３４０３８（ＪＰ，Ａ）

【文献】特開２０１１－１７１９７５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ １／００－３／７２

Ｈ０３Ｍ １／００－３／０４

(57)【特許請求の範囲】

【請求項1】

増幅回路であって、
メインアンプ（１０）と、
前記メインアンプのスルーレートを向上させる補助回路（２０）と、を有し、
前記メインアンプと前記補助回路とが入力端子（ＶＩＮ＋、ＶＩＮ－）と出力端子（ＯＵＴ＋、ＯＵＴ－）との間に並列に接続され、
前記メインアンプは、１段ＣＭＯＳ増幅器で構成され、前記入力端子から入力される２つの入力信号の電圧の差分を増幅し、前記入力信号の電圧の差分に応じた出力信号を前記出力端子から出力し、
前記補助回路は、前記入力信号の電圧の差分に応じて前記出力端子に流れる補助バイアス電流を制御し、
セトリング完了前の所定タイミングで、前記出力端子に流れる前記補助バイアス電流を遮断するようになっており、
前記出力端子に流れる前記補助バイアス電流を遮断するよう指示するカット信号を出力する制御部（３０）を備え、
前記補助回路は、前記制御部から前記カット信号が入力されると、前記出力端子に流れる前記補助バイアス電流を遮断する、増幅回路。

【請求項2】

請求項１に記載の増幅回路において、
前記出力端子は、プラス側出力端子（ＯＵＴ＋）とマイナス側出力端子（ＯＵＴ－）を有し、
補助回路２０は、
前記マイナス側出力端子に接続され、前記マイナス側出力端子に流れる前記補助バイアス電流を制御する第１Ｐ型ＭＯＳＦＥＴ（２５１）と、
前記マイナス側出力端子に接続され、前記マイナス側出力端子に流れる前記補助バイアス電流を制御する第１Ｎ型ＭＯＳＦＥＴ（２５２）と、
前記プラス側出力端子に接続され、前記プラス側出力端子に流れる前記補助バイアス電流を制御する第２Ｐ型ＭＯＳＦＥＴ（２５３）と、
前記プラス側出力端子に接続され、前記プラス側出力端子に流れる前記補助バイアス電流を制御する第２Ｎ型ＭＯＳＦＥＴ（２５４）と、を有し、
前記制御部から前記補助回路に前記カット信号が入力されると前記第１Ｐ型ＭＯＳＦＥＴ、前記第１Ｎ型ＭＯＳＦＥＴ、前記第２Ｐ型ＭＯＳＦＥＴおよび前記第２Ｎ型ＭＯＳＦＥＴがオフする増幅回路。

【請求項3】

請求項２に記載の増幅回路において、
前記補助回路は、
電源ライン（ＶＤＤ）と前記第１Ｐ型ＭＯＳＦＥＴのゲートの間に配置され、前記第１Ｐ型ＭＯＳＦＥＴをオフするための第１制御用Ｐ型ＭＯＳＦＥＴ（２４１）と、
前記第２Ｎ型ＭＯＳＦＥＴのゲートと接地ライン（ＧＮＤ）の間に配置され、前記第２Ｎ型ＭＯＳＦＥＴをオフするための第１制御用Ｎ型ＭＯＳＦＥＴ（２４２）と、
前記電源ライン（ＶＤＤ）と前記第２Ｐ型ＭＯＳＦＥＴの間に配置され、前記第２Ｐ型ＭＯＳＦＥＴをオフするための第２制御用Ｐ型ＯＳＦＥＴ（２４３）と、
前記第１Ｎ型ＭＯＳＦＥＴのゲートと前記接地ラインの間に配置され、前記第１Ｎ型ＭＯＳＦＥＴをオフするための第２制御用Ｎ型ＯＳＦＥＴ（２４４）と、を有し、
前記制御部から前記カット信号が入力されると前記第１制御用Ｐ型ＭＯＳＦＥＴ、前記第１制御用Ｎ型ＭＯＳＦＥＴ、前記第２制御用Ｐ型ＯＳＦＥＴおよび前記第２制御用Ｎ型ＯＳＦＥＴが前記第１Ｐ型ＭＯＳＦＥＴ、前記第２Ｎ型ＭＯＳＦＥＴ、前記第２Ｐ型ＭＯＳＦＥＴおよび前記第１Ｎ型ＭＯＳＦＥＴをオフさせる増幅回路。

【請求項4】

請求項１ないし３のいずれか１つに記載の増幅回路において、
前記所定タイミングは、外部から入力されるサンプル／ホールド信号に同期したタイミングである増幅回路。

【請求項5】

請求項１ないし３のいずれか１つに記載の増幅回路において、
前記所定タイミングは、前記入力信号の電圧の差分が所定範囲内となったタイミングである増幅回路。

【請求項6】

請求項１ないし５のいずれか１つに記載の増幅回路において、
スイッチトキャパシタ回路に用いられる増幅回路。

【請求項7】

請求項１ないし５のいずれか１つに記載の増幅回路において、
ΔΣ型オーバーサンプリング型ＡＤコンバータを含むオーバーサンプリング型ＡＤコンバータまたは巡回型ＡＤコンバータを含むナイキスト型ＡＤコンバータに用いられる増幅回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、増幅回路に関するものである。

【背景技術】

【0002】

従来、特許文献１に記載された増幅回路がある。この増幅回路は、２つの入力信号の電圧の差を増幅して出力端子から出力信号を出力する２段ＣＭＯＳ増幅器を有するメインアンプを備えている。さらに、出力端子と電源ラインの間に配置された第１補償コンデンサと、出力端子と接地ラインの間に配置された第２補償コンデンサと、を備えている。この増幅回路は、さらに、第１補償コンデンサを充電する第１電流源と、第２補償コンデンサを充電する第２電流源と、メインアンプのスルーレートを向上させるスルーレートエンハンスメント回路と、を備えている。

【0003】

この増幅回路では、スルーレートエンハンスメント回路が、２つの入力信号の差電圧に応答して第１電流源と第２電流源の一方をオンする信号を送信する。これにより、増幅回路のスルーレートを増加させ、増幅回路から出力される信号の変動が収束するセトリング時間の短縮化を図っている。

【先行技術文献】

【特許文献】

【0004】

【文献】米国特許第７３６２１７３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記特許文献１に記載された増幅回路は、２つの増幅回路を縦続接続した２段ＣＭＯＳ増幅器を有する構成となっているので電流経路が多く消費電力が大きくなってしまう。

【0006】

そこで、消費電力を低減するため、図１２に示すような１段ＣＭＯＳ増幅器を有するメインアンプ８０を備えた増幅回路を採用することが考えられる。この増幅回路は、２つの入力信号の電圧の差分を増幅するメインアンプ８０と、スルーレートエンハンスメント回路に対応する補助回路８１を有している。この増幅回路は、補助回路８１が出力端子に流れる補助バイアス電流を制御する構成となっており、メインアンプ８０のさらなる高速動作が可能である。

【0007】

しかし、このような増幅回路では、メインアンプ８０と補助回路８１の各トランジスタにトランジスタばらつきがあると、メインアンプ８０と補助回路８１との間にオフセットのミスマッチが生じてしまう。この場合、メインアンプ８０の出力信号のセトリングが完了した後もメインアンプ８０の出力端子に補助バイアス電流が供給され続け、出力端子の電位が変化し、メインアンプ８０の出力信号の精度が悪化してしまうといった問題がある。

【0008】

特に、１段ＣＭＯＳ増幅器を有するメインアンプ８０を備えた構成では、複数段のＣＭＯＳ増幅器を有するメインアンプを備えた構成と比較して、出力インピーダンスが高くなるため、補助バイアス電流の影響を受けやすい。このため、メインアンプ８０の出力信号の精度の悪化が顕著となる。

【0009】

本発明は上記点に鑑みたもので、１段ＣＭＯＳ増幅器を有するメインアンプとし、スルーレートを向上させるスルーレート回路を構成する補助回路を備えた増幅回路において、出力信号の精度を向上することを目的とする。

【課題を解決するための手段】

【0010】

上記目的を達成するため、請求項１に記載の発明は、増幅回路であって、メインアンプ（１０）と、メインアンプのスルーレートを向上させる補助回路（２０）と、を有し、メインアンプと補助回路とが入力端子（ＶＩＮ＋、ＶＩＮ－）と出力端子（ＯＵＴ＋、ＯＵＴ－）との間に並列に接続され、メインアンプは、１段ＣＭＯＳ増幅器で構成され、入力端子から入力される２つの入力信号の電圧の差分を増幅し、入力信号の電圧の差分に応じた出力信号を出力端子から出力し、補助回路は、入力信号の電圧の差分に応じて出力端子に流れる補助バイアス電流を制御し、セトリング完了前の所定タイミングで、出力端子に流れる補助バイアス電流を遮断するようになっており、出力端子に流れる補助バイアス電流を遮断するよう指示するカット信号を出力する制御部（３０）を備え、補助回路は、制御部からカット信号が入力されると、出力端子に流れる補助バイアス電流を遮断する。

【0011】

このような構成によれば、セトリング完了前の所定タイミングで、出力端子に流れる補助バイアス電流が遮断され、出力信号が補助バイアス電流の影響を受けなくなる。したがって、１段ＣＭＯＳ増幅器を有するメインアンプのスルーレートを向上させる補助回路を備えた低電力増幅回における出力信号の精度を向上することができる。

【0012】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0013】

【図1】第１実施形態の増幅回路の全体構成を示した図である。

【図2】比較例と第１実施形態の増幅回路である本案のタイミングチャートである。

【図3】第２実施形態のメインアンプの回路図である。

【図4】第２実施形態の補助回路の回路図である。

【図5】比較例と第２実施形態の増幅回路である本案のタイミングチャートである。

【図6】第２実施形態の増幅回路を用いた１次ΔΣＡＤコンバータのブロック図である。

【図7】図６中の１次ΔΣＡＤコンバータのスイッチトキャパシタ積分器、減算器およびＤＡコンバータの回路図である。

【図8】第３実施形態に係る増幅回路の制御部の回路図である。

【図9】第４実施形態に係る増幅回路の制御部の回路図である。

【図10】第５実施形態の増幅回路の全体構成を示した図である。

【図11】第６実施形態の増幅回路の全体構成を示した図である。

【図12】課題を説明するための図である。

【発明を実施するための形態】

【0014】

以下、本発明の実施形態について図面を参照しつつ説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付し、その説明を省略する。

【0015】

（第１実施形態）
第１実施形態に係る増幅回路について、図１～図２を用いて説明する。本増幅回路１は、消費電力の少ない低電力増幅回路として構成されている。本増幅回路１は、メインアンプ１０、補助回路２０および制御部３０を備えている。なお、本増幅回路１は、メインアンプ１０と補助回路２０とが、入力端子としての信号端子ＶＩＮ＋、ＶＩＮ－と出力端子ＯＵＴ＋、ＯＵＴ－との間に並列に接続されたＳＲＥ（Ｓｌｅｗ－Ｒａｔｅ Ｅｎｈａｎｃｅｍｅｎｔ）型増幅回路として構成されている。なお、出力端子ＯＵＴ＋はプラス側出力端子に相当し、ＯＵＴ－はマイナス側出力端子に相当する。

【0016】

メインアンプ１０は、１段ＣＭＯＳ増幅器で構成され、信号端子ＶＩＮ＋と信号端子ＶＩＮ－を介して入力される２つの入力信号の電圧の差分を増幅し、２つの入力信号の電圧の差分に応じた２つの出力信号を信号端子ＯＵＴ＋と信号端子ＯＵＴ－から出力する。

【0017】

補助回路２０は、信号端子ＶＩＮ＋と信号端子ＶＩＮ－を介して入力される２つの入力信号に応じて出力端子としての信号端子ＯＵＴ＋、信号端子ＯＵＴ－に流れる補助バイアス電流を制御する。補助回路２０は、信号端子ＯＵＴ＋、信号端子ＯＵＴ－に流れる補助バイアス電を制御することにより、メインアンプ１０のスルーレートを向上させる。

【0018】

制御部３０は、補助回路２０からメインアンプ１０への補助バイアス電流の供給の遮断を指示する信号を補助回路２０に出力する。

【0019】

図２（ａ）は、セトリング完了前の所定タイミングで、信号端子ＯＵＴ＋と信号端子ＯＵＴ－に流れる補助バイアス電流が遮断される機能を有していない比較例のタイミングチャートである。なお、比較例は、本実施形態の増幅回路１と比較してセトリング完了前の所定タイミングで、信号端子ＯＵＴ＋と信号端子ＯＵＴ－に流れる補助バイアス電流が遮断される機能を有していない点のみが異なる。また、図２（ｂ）は、本実施形態の増幅回路１のタイミングチャートである。

【0020】

まず、図２（ａ）の比較例のタイミングチャートについて説明する。外部から制御部３０に入力されるサンプル／ホールド信号がサンプルＳＭＰからホールドＨＬＤに変化すると、信号端子ＶＩＮ＋および信号端子ＶＩＮ－にそれぞれ外部から入力信号が入力される。

【0021】

メインアンプ１０は、信号端子ＶＩＮ＋および信号端子ＶＩＮ－から入力される２つの入力信号の差分を増幅し、入力信号の差分に応じた出力信号を信号端子ＯＵＴ＋、ＯＵＴ－から出力する。

【0022】

また、補助回路２０は、信号端子ＶＩＮ＋および信号端子ＶＩＮ－から入力される２つの入力信号の差分に応じて信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流を制御する。

【0023】

図２（ａ）中に示す補助バイアス電流の波形は、ある電流値まで増加すると一定となり、その後、徐々に減少している。このとき、補助バイアス電流の波形は、比較的緩やかに減少する。そして、ホールドからサンプルに変化する時点でも補助バイアス電流の波形は０に戻っていない。

【0024】

これは、メインアンプ１０と補助回路２０との間にオフセットのミスマッチにより、補助回路２０から信号端子ＯＵＴ＋、ＯＵＴ－に補助バイアス電流が流れ続けているためと考えられる。この場合、信号端子ＯＵＴ＋、ＯＵＴ－から出力される出力差電圧に誤差が生じてしまう。

【0025】

次に、本実施形態の増幅回路１のタイミングチャートについて、図２（ｂ）を参照して説明する。比較例と同様に、外部から制御部３０に入力されるサンプル／ホールド信号がサンプルＳＭＰからホールドＨＬＤに変化すると、信号端子ＶＩＮ＋および信号端子ＶＩＮ－にそれぞれ外部から入力信号が入力される。

【0026】

図２（ｂ）中に示す補助バイアス電流の波形は、ある電流値まで増加すると一定となり、その後、徐々に減少する。このとき、補助バイアス電流の波形は、比較的緩やかに減少する。

【0027】

ここで、本実施形態の増幅回路１の補助回路２０は、制御部３０から出力される信号に応じて、信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流を遮断する。これにより、セトリング完了前の所定タイミングで、信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流は遮断され速やかに０になる。

【0028】

そして、ホールド状態が終了した時点でも補助バイアス電流の波形は０となり、信号端子ＯＵＴ＋、ＯＵＴ－の出力差電圧も０となる。このように、補助バイアス電流が遮断され、出力信号が補助バイアス電流の影響を受けなくなるので、メインアンプの出力信号の精度が向上する。

【0029】

以上、説明したように、本増幅回路１は、メインアンプ１０とメインアンプ１０のスルーレートを向上させる補助回路２０とを有し、メインアンプ１０と補助回路２０とが信号端子ＶＩＮ＋、ＶＩＮ－と信号端子ＯＵＴ＋、ＯＵＴ－との間に並列に接続されている。そして、メインアンプ１０は、１段ＣＭＯＳ増幅器で構成され、信号端子ＶＩＮ＋、ＶＩＮ－から入力される２つの入力信号の電圧の差分を増幅し、入力信号の電圧の差分に応じた出力信号を信号端子ＯＵＴ＋、ＯＵＴ－から出力する。また、補助回路２０は、入力信号の電圧の差分に応じて信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流を制御する。そして、補助回路２０は、セトリング完了前の所定タイミングで、信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流を遮断する。

【0030】

このような構成によれば、セトリング完了前の所定タイミングで、信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流が遮断され、出力信号が補助バイアス電流の影響を受けなくなる。したがって、１段ＣＭＯＳ増幅器を有するメインアンプのスルーレートを向上させる補助回路を備えた低電力増幅回における出力信号の精度を向上することができる。

【0031】

（第２実施形態）
第２実施形態に係る増幅回路１について図３～図７を用いて説明する。本実施形態の増幅回路１は、上記第１実施形態の増幅回路１の具体的な構成を表している。本増幅回路１は、アナログ信号をデジタル信号に変換するＡＤコンバータに用いられる。また、本増幅回路１は、図１に示したものと同様に、メインアンプ１０、補助回路２０および制御部３０を備えている。

【0032】

メインアンプ１０の回路構成について図３を用いて説明する。メインアンプ１０は、アンプ部１１０を備えている。

【0033】

アンプ部１１０は、Ｐ型ＭＯＳＦＥＴ１１１ａ、１１１ｂ、１１２ａ、１１２ｂ、Ｎ型ＭＯＳＦＥＴ１１４ａ、１１４ｂ、１１５ａ、１１５ｂ、１１７を有している。

【0034】

Ｐ型ＭＯＳＦＥＴ１１１ａとＰ型ＭＯＳＦＥＴ１１１ｂ、Ｐ型ＭＯＳＦＥＴ１１２ａとＰ型ＭＯＳＦＥＴ１１２ｂは、それぞれ互いのゲートが接続されている。Ｐ型ＭＯＳＦＥＴ１１１ａとＰ型ＭＯＳＦＥＴ１１１ｂの各ゲートと、Ｐ型ＭＯＳＦＥＴ１１２ａとＰ型ＭＯＳＦＥＴ１１２ｂの各ゲートには不図示の外部回路によって所定のバイアス電圧が印加されている。

【0035】

また、Ｐ型ＭＯＳＦＥＴ１１１ａおよびＰ型ＭＯＳＦＥＴ１１２ａは、電源ラインＶＤＤと信号端子ＯＵＴ－の間でカスコード接続されている。

【0036】

また、Ｐ型ＭＯＳＦＥＴ１１１ｂおよびＰ型ＭＯＳＦＥＴ１１２ｂは、電源ラインＶＤＤと信号端子ＯＵＴ＋の間でカスコード接続されている。

【0037】

Ｎ型ＭＯＳＦＥＴ１１４ａおよびＮ型ＭＯＳＦＥＴ１１５ａは、信号端子ＯＵＴ－と接地ラインＧＮＤとの間でカスコード接続されている。また、Ｎ型ＭＯＳＦＥＴ１１４ｂおよびＮ型ＭＯＳＦＥＴ１１５ｂは、信号端子ＯＵＴ－と接地ラインＧＮＤとの間でカスコード接続されている。

【0038】

信号端子ＶＩＮ＋は、Ｎ型ＭＯＳＦＥＴ１１５ａのゲートに接続され、信号端子ＶＩＮ－は、Ｎ型ＭＯＳＦＥＴ１１５ｂのゲートに接続されている。また、Ｎ型ＭＯＳＦＥＴ１１５ａとＮ型ＭＯＳＦＥＴ１１５ｂの各ソースは、互いに接続されている。

【0039】

Ｎ型ＭＯＳＦＥＴ１１７のドレインは、Ｎ型ＭＯＳＦＥＴ１１５ａとＮ型ＭＯＳＦＥＴ１１５ｂの各ソースに接続され、Ｎ型ＭＯＳＦＥＴ１１７のソースは、接地ラインＧＮＤに接続されている。なお、図示してないが、Ｎ型ＭＯＳＦＥＴ１１７のゲートには、不図示の外部回路によって所定のバイアス電圧が印加されている。

【0040】

次に、メインアンプ１０の作動について説明する。

【0041】

信号端子ＶＩＮ＋の電位が上昇し、信号端子ＶＩＮ－の電位が低下すると、Ｎ型ＭＯＳＦＥＴ１１５ａのドレイン－ソース間電圧は小さくなり、Ｎ型ＭＯＳＦＥＴ１１５ｂのドレイン－ソース間電圧は大きくなる。したがって、信号端子ＯＵＴ－の電位は低下し、信号端子ＯＵＴ＋の電位は上昇する。

【0042】

反対に、信号端子ＶＩＮ＋の電位が低下し、信号端子ＶＩＮ－の電位が上昇すると、Ｎ型ＭＯＳＦＥＴ１１５ａのドレイン－ソース間電圧は大きくなり、Ｎ型ＭＯＳＦＥＴ１１５ｂのドレイン－ソース間電圧は小さくなる。したがって、信号端子ＯＵＴ－の電位は上昇し、信号端子ＯＵＴ＋の電位は低下する。

【0043】

このように、メインアンプ１０は、信号端子ＶＩＮ＋と信号端子ＶＩＮ－を介して入力される２つの入力信号の電圧の差分を増幅し、２つの入力信号の電圧の差分に応じた出力信号を信号端子ＯＵＴ＋と信号端子ＯＵＴ－から出力する。

【0044】

次に、補助回路２０の回路構成について図４を用いて説明する。なお、図３と図４の信号端子のうち、同一名の信号端子は、互いに接続線で接続される。具体的には、同一名の信号端子は、信号端子ＶＩＮ＋、信号端子ＶＩＮ－、信号端子ＯＵＴ＋、信号端子ＯＵＴ－である。

【0045】

補助回路２０は、補助アンプ２１０、カレントミラー回路部２２０、２３０、Ｐ型ＭＯＳＦＥＴ２４１、２４３、２５１、２５３、Ｎ型ＭＯＳＦＥＴ２４２、２４４、２５２、２５４を有している。

【0046】

補助アンプ２１０は、Ｐ型ＭＯＳＦＥＴ２１１、２１２、Ｎ型ＭＯＳＦＥＴ２１３、２１４を有している。

【0047】

Ｐ型ＭＯＳＦＥＴ２１１とＰ型ＭＯＳＦＥＴ２１２は、互いのゲートが接続されている。Ｐ型ＭＯＳＦＥＴ２１１とＰ型ＭＯＳＦＥＴ２１２の各ゲートには外部回路によって所定のバイアス電圧が印加されている。

【0048】

Ｎ型ＭＯＳＦＥＴ２１３のドレインは、Ｐ型ＭＯＳＦＥＴ２１１のドレインに接続されている。また、Ｎ型ＭＯＳＦＥＴ２１４のドレインは、Ｐ型ＭＯＳＦＥＴ２１２のドレインに接続されている。

【0049】

信号端子ＶＩＮ＋は、Ｎ型ＭＯＳＦＥＴ２１３のゲートに接続され、信号端子ＶＩＮ－は、Ｎ型ＭＯＳＦＥＴ２１４のゲートに接続されている。また、Ｎ型ＭＯＳＦＥＴ２１３とＮ型ＭＯＳＦＥＴ２１４の各ソースは、互いに接続されている。

【0050】

Ｎ型ＭＯＳＦＥＴ２１５のドレインは、Ｎ型ＭＯＳＦＥＴ２１３とＮ型ＭＯＳＦＥＴ２１４の各ソースに接続され、Ｎ型ＭＯＳＦＥＴ２１５のソースは、接地ラインＧＮＤに接続されている。なお、図示してないが、Ｎ型ＭＯＳＦＥＴ２１５のゲートには、不図示の外部回路によって所定のバイアス電圧が印加されている。

【0051】

カレントミラー回路部２２０は、Ｐ型ＭＯＳＦＥＴ２２１、２２２、Ｎ型ＭＯＳＦＥＴ２２３を有している。

【0052】

Ｐ型ＭＯＳＦＥＴ２２１とＰ型ＭＯＳＦＥＴ２２２は、互いのゲートが接続され、カレントミラー回路を構成している。Ｐ型ＭＯＳＦＥＴ２２１とＰ型ＭＯＳＦＥＴ２２２の各ゲートには外部回路によって所定のバイアス電圧が印加されている。Ｐ型ＭＯＳＦＥＴ２２１には、Ｐ型ＭＯＳＦＥＴ２２２に流れる電流に比例した電流が流れる。

【0053】

Ｐ型ＭＯＳＦＥＴ２２１とＰ型ＭＯＳＦＥＴ２２２の各ソースは、電源ラインＶＤＤに接続され、Ｐ型ＭＯＳＦＥＴ２２２のドレインは、Ｐ型ＭＯＳＦＥＴ２２１とＰ型ＭＯＳＦＥＴ２２２の各ゲートに接続されている。

【0054】

Ｎ型ＭＯＳＦＥＴ２２３は、Ｐ型ＭＯＳＦＥＴ２２１と直列に接続されている。具体的には、Ｎ型ＭＯＳＦＥＴ２２３のドレインはＰ型ＭＯＳＦＥＴ２２１のドレインに接続され、Ｎ型ＭＯＳＦＥＴ２２３のソースは接地ラインＧＮＤに接続されている。

【0055】

カレントミラー回路部２３０は、Ｐ型ＭＯＳＦＥＴ２３１、２３２、Ｎ型ＭＯＳＦＥＴ２３３を有している。

【0056】

Ｐ型ＭＯＳＦＥＴ２３１とＰ型ＭＯＳＦＥＴ２３２は、互いのゲートが接続され、カレントミラー回路を構成している。Ｐ型ＭＯＳＦＥＴ２３１とＰ型ＭＯＳＦＥＴ２３２の各ゲートには外部回路によって所定のバイアス電圧が印加されている。Ｐ型ＭＯＳＦＥＴ２３２には、Ｐ型ＭＯＳＦＥＴ２３１に流れる電流に比例した電流が流れる。

【0057】

Ｐ型ＭＯＳＦＥＴ２３１とＰ型ＭＯＳＦＥＴ２３２の各ソースは、電源ラインＶＤＤに接続され、Ｐ型ＭＯＳＦＥＴ２３１のドレインは、Ｐ型ＭＯＳＦＥＴ２３１とＰ型ＭＯＳＦＥＴ２３２の各ゲートに接続されている。

【0058】

Ｎ型ＭＯＳＦＥＴ２３３は、Ｐ型ＭＯＳＦＥＴ２３２と直列に接続されている。具体的には、Ｎ型ＭＯＳＦＥＴ２３３のドレインおよびゲートはＰ型ＭＯＳＦＥＴ２３２のドレインに接続され、Ｎ型ＭＯＳＦＥＴ２３３のソースは接地ラインＧＮＤに接続されている。

【0059】

Ｐ型ＭＯＳＦＥＴ２５１、２５３、Ｎ型ＭＯＳＦＥＴ２５２、２５４は、信号端子ＯＵＴ＋、ＯＵＴ－に流れるバイアス電流を制御するバイアス電流用ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ２５１、２５３、Ｎ型ＭＯＳＦＥＴ２５２、２５４は、信号端子ＯＵＴ＋、ＯＵＴ－に流れるバイアス電流Ｉ１～Ｉ４を制御する。

【0060】

なお、Ｐ型ＭＯＳＦＥＴ２５１は第１Ｐ型ＭＯＳＦＥＴに相当し、Ｎ型ＭＯＳＦＥＴ２５２は第１Ｎ型ＭＯＳＦＥＴに相当し、Ｐ型ＭＯＳＦＥＴ２５３は第２Ｐ型ＭＯＳＦＥＴに相当し、Ｎ型ＭＯＳＦＥＴ２５４は第２Ｎ型ＭＯＳＦＥＴに相当する。 Ｐ型ＭＯＳＦＥＴ２５１のゲートには、Ｐ型ＭＯＳＦＥＴ２２１とＰ型ＭＯＳＦＥＴ２２２の各ゲートが接続されるとともに、Ｐ型ＭＯＳＦＥＴ２４１のドレインが接続されている。

【0061】

Ｐ型ＭＯＳＦＥＴ２５３のゲートには、Ｐ型ＭＯＳＦＥＴ２３１とＰ型ＭＯＳＦＥＴ２３２の各ゲートが接続されるとともに、Ｐ型ＭＯＳＦＥＴ２４３のドレインが接続されている。

【0062】

Ｎ型ＭＯＳＦＥＴ２５２のゲートには、Ｎ型ＭＯＳＦＥＴ２３３のドレインおよびゲートが接続されるとともにＮ型ＭＯＳＦＥＴ２４４のドレインが接続されている。

【0063】

Ｎ型ＭＯＳＦＥＴ２５４のゲートには、Ｎ型ＭＯＳＦＥＴ２２３のドレインおよびゲートが接続されるとともにＮ型ＭＯＳＦＥＴ２４２のドレインが接続されている。

【0064】

Ｐ型ＭＯＳＦＥＴ２４１、２４３、Ｎ型ＭＯＳＦＥＴ２４２、２４４は、バイアス電流用ＭＯＳＦＥＴであるＰ型ＭＯＳＦＥＴ２５１、２５３、Ｎ型ＭＯＳＦＥＴ２５２、２５４をオフさせるための制御用ＭＯＳＦＥＴである。

【0065】

なお、Ｐ型ＭＯＳＦＥＴ２４１は第１制御用Ｎ型ＭＯＳＦＥＴに相当し、Ｎ型ＭＯＳＦＥＴ２４２は第１制御用Ｎ型ＭＯＳＦＥＴに相当する。また、Ｐ型ＭＯＳＦＥＴ２４３は第２制御用Ｐ型ＯＳＦＥＴに相当し、Ｎ型ＭＯＳＦＥＴ２４４は第２制御用Ｎ型ＯＳＦＥＴに相当する。

【0066】

Ｐ型ＭＯＳＦＥＴ２４１およびＰ型ＭＯＳＦＥＴ２４３のゲートには、信号端子ＣＵＴｎを介してカット信号ＣＵＴＮが入力される。また、Ｎ型ＭＯＳＦＥＴ２４２およびＮ型ＭＯＳＦＥＴ２４４のゲートには、信号端子ＣＵＴｐを介してカット信号ＣＵＴＰが入力される。

【0067】

Ｐ型ＭＯＳＦＥＴ２４１およびＰ型ＭＯＳＦＥＴ２４３の各ソースは電源ラインＶＤＤに接続されている。また、Ｎ型ＭＯＳＦＥＴ２４２およびＮ型ＭＯＳＦＥＴ２４４の各ソースは接地ラインＧＮＤに接続されている。

【0068】

制御部３０は、デジタル回路により構成されている。制御部３０は、増幅回路１から出力される信号の変動が収束するセトリング完了前の所定タイミングで、補助バイアス電流Ｉ１～Ｉ４の遮断を指示するカット信号を補助回路２０に出力する。カット信号には、カット信号ＣＵＴＮとカット信号ＣＵＴＰがある。カット信号ＣＵＴＮは、ローレベルのときに補助バイアス電流Ｉ１、Ｉ３の遮断を指示する。カット信号ＣＵＴＰは、ハイレベルのときに補助バイアス電流Ｉ２、Ｉ４の供給の遮断を指示する。

【0069】

制御部３０には、外部からサンプル／ホールド信号が入力される。制御部３０は、サンプル／ホールド信号がサンプルからホールドに変化してから所定期間が経過したタイミングでカット信号ＣＵＴＮおよびカット信号ＣＵＴＰを出力する。具体的には、サンプル／ホールド信号がサンプルからホールドに変化してからホールド期間の半分が経過したタイミングでカット信号ＣＵＴＮおよびカット信号ＣＵＴＰを出力する。

【0070】

次に、本実施形態の増幅回路１の作動について説明する。

【0071】

まず、図４に示した補助回路２０において、Ｎ型ＭＯＳＦＥＴ２１５には、所定のドレイン電流が流れるようになっており、信号端子ＶＩＮ＋と信号端子ＶＩＮ－に入力される２つの信号の電位差が０になっているものとする。

【0072】

ここで、信号端子ＶＩＮ＋の電位が上昇し、信号端子ＶＩＮ－の電位が低下すると、Ｎ型ＭＯＳＦＥＴ２１３のドレイン－ソース間電圧は小さくなる。このため、Ｐ型ＭＯＳＦＥＴ２２１のゲートの電位とＰ型ＭＯＳＦＥＴ２５１のゲートの電位はそれぞれ低下し、信号端子ＯＵＴ－に流れる補助バイアス電流Ｉ１は増加する。

【0073】

また、信号端子ＶＩＮ＋の電位が上昇し、信号端子ＶＩＮ－の電位が低下すると、Ｎ型ＭＯＳＦＥＴ２１４のドレイン－ソース間電圧は大きくなる。このため、Ｐ型ＭＯＳＦＥＴ２３２のゲートの電位とＰ型ＭＯＳＦＥＴ２５３のゲートの電位はそれぞれ上昇し、信号端子ＯＵＴ＋に流れる補助バイアス電流Ｉ３は減少する。

【0074】

また、Ｐ型ＭＯＳＦＥＴ２２２とＰ型ＭＯＳＦＥＴ２２１には等しい電流が流れる。また、Ｐ型ＭＯＳＦＥＴ２３１とＰ型ＭＯＳＦＥＴ２３２にも等しい電流が流れる。

【0075】

Ｎ型ＭＯＳＦＥＴ２２３は、ドレインとゲートが接続されたダイオード接続となっている。このため、Ｎ型ＭＯＳＦＥＴ２２３にＰ型ＭＯＳＦＥＴ２２１を介して電流が流れると、Ｎ型ＭＯＳＦＥＴ２２３のゲートの電位はある値に収束し、Ｎ型ＭＯＳＦＥＴ２２３には所定のドレイン電流が流れる。そして、Ｐ型ＭＯＳＦＥＴ２２１のゲートの電位が低下した際には、Ｐ型ＭＯＳＦＥＴ２２１のドレインの電位は上昇し、Ｎ型ＭＯＳＦＥＴ２５４のゲート電位が上昇し、信号端子ＯＵＴ＋に流れる補助バイアス電流Ｉ４は増加する。

【0076】

また、Ｎ型ＭＯＳＦＥＴ２３３は、ドレインとゲートが接続されたダイオード接続となっている。このため、Ｎ型ＭＯＳＦＥＴ２３３にＰ型ＭＯＳＦＥＴ２３２を介して電流が流れると、Ｎ型ＭＯＳＦＥＴ２３３のゲートの電位はある値に収束し、Ｎ型ＭＯＳＦＥＴ２３３には所定のドレイン電流が流れる。そして、Ｐ型ＭＯＳＦＥＴ２３２のゲートの電位が上昇した際には、Ｐ型ＭＯＳＦＥＴ２３２のドレインの電位は低下し、Ｎ型ＭＯＳＦＥＴ２５２のゲート電位が低下し、信号端子ＯＵＴ－に流れる補助バイアス電流Ｉ２は減少する。

【0077】

このように、図４に示した補助回路２０において、信号端子ＶＩＮ＋の電位が上昇し、信号端子ＶＩＮ－の電位が低下すると、Ｐ型ＭＯＳＦＥＴ２５１に流れる補助バイアス電流Ｉ１は増加し、Ｎ型ＭＯＳＦＥＴ２５２に流れる補助バイアス電流Ｉ２は減少する。これにより、図３に示したメインアンプ１０において信号端子ＯＵＴ－の電位は、さらに上昇しようとする。

【0078】

また、図４に示した補助回路２０において、信号端子ＶＩＮ＋の電位が上昇し、信号端子ＶＩＮ－の電位が低下すると、Ｐ型ＭＯＳＦＥＴ２５３に流れる補助バイアス電流Ｉ３は減少し、Ｎ型ＭＯＳＦＥＴ２５４に流れる補助バイアス電流Ｉ４は増加する。これにより、図３に示したメインアンプ１０において信号端子ＯＵＴ＋の電位は、さらに低下しようとする。

【0079】

このように、信号端子ＯＵＴ＋および信号端子ＯＵＴ－には、補助回路２０からの信号に応じた補助バイアス電流Ｉ１～Ｉ４が流れる。これらの補助バイアス電流Ｉ１～Ｉ４によりメインアンプ１０の信号端子ＯＵＴ＋および信号端子ＯＵＴ－の動作が補助され、さらなる高速動作が可能となっている。

【0080】

しかし、メインアンプ１０と補助回路２０との間にオフセットのミスマッチがあると、メインアンプ１０の出力信号のセトリングが完了した後も信号端子ＯＵＴ＋および信号端子ＯＵＴ－に補助バイアス電流Ｉ１～Ｉ４が供給され続けてしまう。このため、メインアンプ１０の出力信号の精度が悪化してしまう。

【0081】

そこで、本増幅回路１は、セトリング完了前の所定タイミングで、制御部３０からカット信号ＣＵＴＮ、ＣＵＴＰを出力するようにしている。よって、補助回路２０のＰ型ＭＯＳＦＥＴ２４１、２４３、Ｎ型ＭＯＳＦＥＴ２４２、２４４がそれぞれオンすることで補助バイアス電流Ｉ１～Ｉ４を遮断する。

【0082】

Ｐ型ＭＯＳＦＥＴ２４１、２４３は、ローレベルのカット信号ＣＵＴＮが入力されるとオン状態となる。また、Ｎ型ＭＯＳＦＥＴ２４２、２４４は、ハイレベルのカット信号ＣＵＴＰが入力されるとオン状態となる。

【0083】

Ｐ型ＭＯＳＦＥＴ２４１、２４３、Ｎ型ＭＯＳＦＥＴ２４２、２４４がオンすることで、信号端子ＶＰ＋、ＶＰ－の電位は、それぞれ電源ラインＶＤＤの電位と同等となり、信号端子ＶＮ＋、ＶＮ－の電位は、それぞれ接地ラインＧＮＤの電位と同等となる。

【0084】

これにより、セトリング完了前の所定タイミングで、Ｐ型ＭＯＳＦＥＴ２５１、Ｎ型ＭＯＳＦＥＴ２５２、Ｐ型ＭＯＳＦＥＴ２５３、Ｎ型ＭＯＳＦＥＴ２５４は、それぞれオフとなる。このため、信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流Ｉ１～Ｉ４が遮断される。

【0085】

このように、補助回路２０は、制御部３０から出力されるカット信号ＣＵＴＮ、ＣＵＴＰに応じてＰ型ＭＯＳＦＥＴ２４１、２４３、Ｎ型ＭＯＳＦＥＴ２４２、２４４がそれぞれオンする。そして、信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流Ｉ１～Ｉ４が遮断される。

【0086】

図５（ａ）は、補助回路２０のＰ型ＭＯＳＦＥＴ２５１、Ｎ型ＭＯＳＦＥＴ２５２、Ｐ型ＭＯＳＦＥＴ２５３、Ｎ型ＭＯＳＦＥＴ２５４をオフする機能を有していない比較例のタイミングチャートである。また、図５（ｂ）は、本実施形態の増幅回路１のタイミングチャートである。

【0087】

まず、図５（ａ）の比較例のタイミングチャートは、図２（ａ）と同じであるので、ここでは説明を省略する。

【0088】

本実施形態の増幅回路１のタイミングチャートについて、図５を参照して説明する。なお、図５中の補助バイアス電流は、図３中に示したＩ１＋Ｉ４－（Ｉ３＋Ｉ２）を表している。比較例と同様に、外部から制御部３０に入力されるサンプル／ホールド信号がサンプルＳＭＰからホールドＨＬＤに変化すると、信号端子ＶＩＮ＋および信号端子ＶＩＮ－にそれぞれ外部から入力信号が入力される。そして、入力信号の入力差電圧が大きくなると、補助回路２０のＰ型ＭＯＳＦＥＴ２５１、２５３およびＮ型ＭＯＳＦＥＴ２５２、２５４により信号端子ＯＵＴ＋、ＯＵＴ－に補助バイアス電流Ｉ１～Ｉ４が流れる。

【0089】

図５（ｂ）中に示す補助バイアス電流の波形は、ある電流値まで増加すると一定となり、その後、徐々に減少する。このとき、補助バイアス電流の波形は、比較的緩やかに減少する。

【0090】

ここで、本実施形態の増幅回路１は、制御部３０から補助回路２０にカット信号ＣＵＴＰ、ＣＵＴＮが入力されるようになっている。カット信号ＣＵＴＰ、ＣＵＴＮは、セトリング完了前の所定タイミングで信号レベルが反転するようになっている。具体的には、カット信号ＣＵＴＰ、ＣＵＴＮは、サンプル／ホールド信号がサンプルＳＭＰからホールドＨＬＤに変化してから所定期間が経過すると、信号レベルが反転するようになっている。

【0091】

補助回路２０は、制御部３０からカット信号ＣＵＴＰ、ＣＵＴＮが入力されると、信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流Ｉ１～Ｉ４を遮断する。これにより、セトリング完了前の所定タイミングで、信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流Ｉ１～Ｉ４は遮断され速やかに０になる。

【0092】

そして、ホールド状態が終了した時点でも補助バイアス電流Ｉ１～Ｉ４の波形は０となり、信号端子ＯＵＴ＋、ＯＵＴ－の出力差電圧も０となる。このように、補助バイアス電流Ｉ１～Ｉ４が遮断され、出力信号が補助バイアス電流Ｉ１～Ｉ４の影響を受けなくなるので、メインアンプ１０の出力信号の精度を向上することができる。

【0093】

上記した増幅回路１は、例えば、スイッチトキャパシタ積分器を用いた１次ΔΣＡＤコンバータに適用可能である。図６を用いて、スイッチトキャパシタ積分器６を用いた１次ΔΣＡＤコンバータについて説明する。なお、図６では、１つの入力端子Ｉｎｐｕｔから１つの入力信号が入力されるように示してあるが、実際には、２つの入力信号の差電圧が入力されるようになっている。

【0094】

１次ΔΣＡＤコンバータは、スイッチトキャパシタ積分器６、コンパレータ３、ＤＡコンバータ４および減算器５を備えている。図５に示す回路は、１つの積分器としてスイッチトキャパシタ積分器６を有する１次ΔΣＡＤコンバータとして構成されている。なお、スイッチトキャパシタ積分器６はスイッチトキャパシタ回路に相当する。

【0095】

減算器５は、入力端子ｉｎｐｕｔから入力されるアナログの入力信号の値からＤＡコンバータ４から出力されるデジタル信号の値を減算し、この減算した結果をスイッチトキャパシタ積分器６に出力する。

【0096】

スイッチトキャパシタ積分器６は、減算器５からの信号を積分する。すなわち、スイッチトキャパシタ積分器６は、減算器５で減算した結果を次々に加算することにより積分する。そして、この積分した結果をコンパレータ３に出力する。

【0097】

コンパレータ３は、スイッチトキャパシタ積分器６によって積分された結果をある値と比較する比較器である。コンパレータ３は、スイッチトキャパシタ積分器６によって積分された結果と所定の基準電圧とを比較して量子化する。そして、この量子化した信号を出力端子Ｏｕｔｐｕｔから出力するとともにＤＡコンバータ４に出力する。

【0098】

ＤＡコンバータ４は、コンパレータ３からのデジタル信号をアナログ信号に変換して減算器５に出力する。ＤＡコンバータ４は、３レベルの容量式のＤＡコンバータとして構成されている。

【0099】

上記した減算、加算、比較を繰り返すことにより、デジタル値の１、もしくは０の数列が出力端子Ｏｕｔｐｕｔから出力される。

【0100】

次に、本実施形態の増幅回路１を用いたスイッチトキャパシタ積分器６およびＤＡコンバータ４について図７を用いて説明する。

【0101】

スイッチトキャパシタ積分器６は、上述した増幅回路１、第１入力コンデンサ６６１、第２入力コンデンサ６７１、コンデンサ６６２、６７２、第１帰還コンデンサ６８１および第２帰還コンデンサ６８２を有している。また、スイッチトキャパシタ積分器６は、第１スイッチ６１１、第２スイッチ６４１、第３スイッチ６２１、第４スイッチ６５１、第５スイッチ６３１、第６スイッチ６３２、第７スイッチ６３３、第８スイッチ６３４を有している。

【0102】

スイッチトキャパシタ積分器６は、さらに、第９スイッチ６４２、第１０スイッチ６４４、第１１スイッチ６４３、第１２スイッチ６５２、第１３スイッチ６５４、第１４スイッチ６５３を有している。なお、図示してないが、スイッチトキャパシタ積分器６は、各スイッチ６１１～６１４、６２１～６２４、６３１～６３４、６４１～６４４、６５１～６５４を制御するデジタル回路を有している。

【0103】

第１スイッチ６１１は、第１入力端子ＳＣＩＮ－と第１入力コンデンサ６６１の一端との間に接続されている。第２スイッチ６４１は、第１入力コンデンサ６６１の他端とメインアンプ１０の反転入力端子との間に接続されている。

【0104】

第３スイッチ６２１は、第２入力端子ＳＣＩＮ＋と第２入力コンデンサ６７１の一端との間に接続されている。第４スイッチ６５１は、第２入力コンデンサ６７１の他端とメインアンプ１０の非反転入力端子との間に接続されている。

【0105】

第５スイッチ６３１は、第２入力コンデンサ６７１の一端とコモンモード電圧端子ＶＣＭとの間に接続されている。第６スイッチ６３２は、第１入力コンデンサ６６１の他端とコモンモード電圧端子ＶＣＭとの間に接続されている。

【0106】

第７スイッチ６３３は、第２入力コンデンサ６７１の一端とコモンモード電圧端子ＶＣＭとの間に接続されている。第８スイッチ６３４は、第２入力コンデンサ６７１の他端とコモンモード電圧端子ＶＣＭとの間に接続されている。

【0107】

また、第１帰還コンデンサ６８１の一端は、増幅回路１の信号端子ＶＩＮ－に接続され、第２帰還コンデンサ６８２の一端は、増幅回路１の信号端子ＶＩＮ－に接続されている。

【0108】

第９スイッチ６４２は、第１帰還コンデンサ６８１の一端とコモンモード電圧端子ＶＣＭとの間に接続されている。第１０スイッチ６４４は、第１帰還コンデンサ６８１の他端とコモンモード電圧端子ＶＣＭとの間に接続されている。第１１スイッチ６４３は、第１帰還コンデンサ６８１の他端と信号出力端子ＳＣＯＵＴ＋との間に接続されている。

【0109】

第１２スイッチ６５２は、第２帰還コンデンサ６８２の一端とコモンモード電圧端子ＶＣＭとの間に接続されている。第１３スイッチ６５４は、第２帰還コンデンサ６８２の他端とコモンモード電圧端子ＶＣＭとの間に接続されている。第１４スイッチ６５３は、第２帰還コンデンサ６８２の他端と信号出力端子ＳＣＯＵＴ－との間に接続されている。

【0110】

ＤＡコンバータ４は、コモンモード電圧ＶＣＭ、Ｐ側リファレンス電圧ＶＲＥＦＰ、Ｍ側リファレンス電圧ＶＲＥＦＭの３レベルの容量式のＤＡコンバータとして構成されている。

【0111】

ＤＡコンバータ４は、スイッチ６１２、６１３、６１４、６２２、６２３、６２４を有している。

【0112】

スイッチ６１２、６１３、６１４およびスイッチ６２２、６２３、６２４は、図６中に示したコンパレータ３の出力信号に応じて択一的にオンされる。

【0113】

次に、図７に示す回路の動作について説明する。

【0114】

なお、初期状態では、スイッチ６４２、６４４はオンしており、スイッチ６４２、６４４以外のスイッチはオフしているものとする。スイッチ６４２、６４４がオンすることにより、帰還コンデンサ６８１、６８２の電荷は放電されている。このとき、増幅回路１の信号端子ＶＩＮ－および信号端子ＶＩＮ＋は、それぞれコモンモード電圧端子ＶＣＭと同電位になっている。

【0115】

まず、制御部３０は、初期状態になってから所定期間が経過すると、スイッチ６４２、６４４をオフするとともにスイッチ６１１、６３２、６２１、６３４をオンする。これにより、入力端子ＳＣＩＮ－、入力端子ＳＣＩＮ＋から入力される各入力信号に応じて第１、第２入力コンデンサ６６１、６７１に電荷が蓄積される。

【0116】

また、コンパレータ３の出力信号に応じてスイッチ６１２～６１４のうちの１つがオンするとともに、スイッチ６２２～６２４のうちの１つがオンする。これにより、コンデンサ６６２、６７２に電荷が蓄積される。

【0117】

次に、制御部３０は、さらに所定期間が経過すると、スイッチ６１１、６３２、６２１、６３４をオフするとともにスイッチ６３１、６３３、６４１、６５１、６４３、６５３をオンする。

【0118】

これにより、入力コンデンサ６６１、６６２に蓄積された電荷の一部が帰還コンデンサ６８１に移動するとともに、入力コンデンサ６７１、６９２に蓄積された電荷の一部が帰還コンデンサ６８２に移動する。また、増幅回路１の信号端子ＶＩＮ－には、入力端子ＳＣＩＮ－から入力されるアナログの入力信号の値からＤＡコンバータ４から出力されるデジタル信号の値を減算した結果が入力される。また、増幅回路１の信号端子ＶＩＮ＋には、入力端子ＳＣＩＮ＋から入力されるアナログの入力信号の値からＤＡコンバータ４から出力されるデジタル信号の値を減算した結果が入力される。

【0119】

次に、制御部３０は、さらに所定期間が経過すると、再度、スイッチ６４２、６４４をオンするとともにスイッチ６４２、６４４以外のスイッチをオフする。これにより、帰還コンデンサ６８１、６８２に蓄積された電荷が放電される。

【0120】

このように、制御部３０は、入力コンデンサ６６１、６６２の充電および帰還コンデンサ６８１、６８２の充電を行うよう各スイッチ６１１～６１４、６２１～６２４、６３１～６３４、６４１～６４４、６５１～６５４を切り替える。

【0121】

このように、上記した増幅回路１を備えたスイッチトキャパシタ積分器６を構成することもできる。さらに、上記したスイッチトキャパシタ積分器６を備えた１次ΔΣＡＤコンバータを構成することもできる。

【0122】

以上、説明したように、本増幅回路１は、メインアンプ１０とメインアンプ１０のスルーレートを向上させる補助回路２０と制御部３０を備えている。また、メインアンプ１０と補助回路２０とが信号端子ＶＩＮ＋、ＶＩＮ－と信号端子ＯＵＴ＋、ＯＵＴ－との間に並列に接続されている。

【0123】

そして、メインアンプ１０は、１段ＣＭＯＳ増幅器で構成され、信号端子ＶＩＮ＋、ＶＩＮ－から入力される２つの入力信号の電圧の差分を増幅し、入力信号の電圧の差分に応じた出力信号を信号端子ＯＵＴ＋、ＯＵＴ－から出力する。

【0124】

また、補助回路２０は、入力信号の電圧の差分に応じて信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流Ｉ１～Ｉ４を制御する。そして、補助回路２０は、制御部３０からカット信号ＣＵＴＮ、ＣＵＴＰが入力されると、出力端子に流れる補助バイアス電流を遮断する。

【0125】

このような構成によれば、制御部３０からカット信号が入力されると、出力端子に流れる補助バイアス電流Ｉ１～Ｉ４が遮断され、出力信号が補助バイアス電流Ｉ１～Ｉ４の影響を受けなくなるので、メインアンプの出力信号の精度を向上することができる。

【0126】

以上、説明したように、本実施形態の増幅回路１は、出力端子への補助バイアス電流Ｉ１～Ｉ４の流れを遮断するよう指示するカット信号ＣＵＴＮ、ＣＵＴＰを出力する制御部３０を備えている。

【0127】

したがって、制御部３０から出力されるカット信号ＣＵＴＮ、ＣＵＴＰに応じたタイミングで出力端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流Ｉ１～Ｉ４を遮断することができる。

【0128】

また、本実施形態の増幅回路１は、入力信号の電圧の差分に応じて信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流Ｉ１～Ｉ４を制御する補助回路２０を備えている。また、補助回路２０は、制御部３０からカット信号ＣＵＴＮ、ＣＵＴＰが入力されると、出力端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流Ｉ１～Ｉ４を遮断する。

【0129】

補助バイアス電流Ｉ１～Ｉ４が流れる経路に新たにスイッチを配置し、各スイッチを制御して補助バイアス電流Ｉ１～Ｉ４を遮断するのではなく、補助バイアス電流Ｉ１～Ｉ４を遮断する。

【0130】

したがって、補助バイアス電流Ｉ１～Ｉ４が流れる経路に配置した複数のスイッチを制御する際に生じるノイズによる誤差をなくすことができる。

【0131】

また、本増幅回路は、プラス側出力端子としての出力端子ＯＵＴ＋と、マイナス側出力端子としての出力端子ＯＵＴ－と、を有している。また、補助回路２０は、出力端子ＯＵＴ－に接続され、出力端子ＯＵＴ－に流れる補助バイアス電流Ｉ１を制御するＰ型ＭＯＳＦＥＴ２５１を有している。また、補助回路２０は、出力端子ＯＵＴ－に接続され、出力端子ＯＵＴ－に流れる補助バイアス電流Ｉ２を制御するＮ型ＭＯＳＦＥＴ２５２を有している。

【0132】

また、補助回路２０は、出力端子ＯＵＴ＋に接続され、出力端子ＯＵＴ＋に流れる補助バイアス電流Ｉ３を制御するＰ型ＭＯＳＦＥＴ２５３を有している。また、補助回路２０は、出力端子ＯＵＴ＋に接続され、出力端子ＯＵＴ＋に流れる補助バイアス電流Ｉ４を制御する第２Ｎ型ＭＯＳＦＥＴ２５４を有している。

【0133】

そして、制御部３０から補助回路２０にカット信号ＣＵＴＮ、ＣＵＴＰが入力されると複数のＰ型ＭＯＳＦＥＴ２５１、Ｎ型ＭＯＳＦＥＴ２５２、Ｐ型ＭＯＳＦＥＴ２５３およびＮ型ＭＯＳＦＥＴ２５４がオフする。

【0134】

また、補助回路２０は、電源ラインＶＤＤとＰ型ＭＯＳＦＥＴ２５１のゲートの間に配置され、Ｐ型ＭＯＳＦＥＴ２５１をオフするためのＰ型ＭＯＳＦＥＴ２４１と、を有している。また、補助回路２０は、Ｎ型ＭＯＳＦＥＴ２５４のゲートと接地ラインＧＮＤの間に配置され、Ｎ型ＭＯＳＦＥＴ２５４をオフするためのＮ型ＭＯＳＦＥＴ２４２を有している。

【0135】

また、補助回路２０は、電源ラインＶＤＤとＰ型ＭＯＳＦＥＴ２５３の間に配置され、Ｐ型ＭＯＳＦＥＴ２５３をオフするためのＰ型ＯＳＦＥＴ２４３を有している。また、補助回路２０は、Ｎ型ＭＯＳＦＥＴ２５２のゲートと接地ラインの間に配置され、Ｎ型ＭＯＳＦＥＴ２５２をオフするためのＮ型ＯＳＦＥＴ２４４を有している。

【0136】

そして、制御部３０からカット信号ＣＵＴＮ、ＣＵＴＰが入力されるとＰ型ＭＯＳＦＥＴ２４１、２４３、Ｎ型ＭＯＳＦＥＴ２４２、２４４が複数のバイアス電流用ＭＯＳＦＥＴをオフさせる。

【0137】

このように、複数の制御用ＭＯＳＦＥＴが複数のバイアス電流用ＭＯＳＦＥＴをオフさせることにより、出力端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流Ｉ１～Ｉ４の流れを遮断することができる。

【0138】

また、上記したセトリング完了前の所定タイミングは、外部から入力されるサンプル／ホールド信号に同期したタイミングである。

【0139】

このように、外部から入力されるサンプル／ホールド信号に同期したタイミングで、出力端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流Ｉ１～Ｉ４が遮断されるよう構成することができる。

【0140】

また、本実施形態の増幅回路１は、スイッチトキャパシタ回路に用いることができ、さらに、ΔΣ型オーバーサンプリング型ＡＤコンバータに用いることもできる。

【0141】

（第３実施形態）
第３実施形態に係る増幅回路１について図８を用いて説明する。本実施形態の増幅回路１は、上記第１～第２実施形態の増幅回路１と比較して、制御部３０の構成が異なる。

【0142】

本実施形態の制御部３０は、外部からのサンプル／ホールド信号からカット信号ＣＵＴＮ、ＣＵＴＰを生成する。制御部３０は、抵抗３４、コンデンサ３５およびＡＮＤ回路３６を有している。抵抗３４およびコンデンサ３５によってＲＣローパスフィルタが構成されている。

【0143】

ＡＮＤ回路３６の一方の入力端子には、サンプル／ホールド信号が入力され、ＡＮＤ回路３６の他方の入力端子には、サンプル／ホールド信号が抵抗３４およびコンデンサ３５によって構成されたＲＣローパスフィルタを通過した信号が入力される。

【0144】

この制御部３０の作動について説明する。

【0145】

まず、サンプル／ホールド信号がローレベルからハイレベルに変化すると、ＡＮＤ回路３６の一方の入力端子の電位はハイレベルとなる。また、ＡＮＤ回路３６の他方の入力端子は、まだコンデンサ３５への充電が十分に行われていないためローレベルとなりＡＮＤ回路３６からローレベルの信号が出力される。次に、コンデンサ３５が充電されＡＮＤ回路３６の他方の入力端子がハイレベルになるとＡＮＤ回路３６からハイレベルの信号が出力される。次に、サンプル／ホールド信号がハイレベルからローレベルに変化すると、ＡＮＤ回路３６の一方の入力端子の電位はローレベルとなる。また、コンデンサ３５は放電してＡＮＤ回路３６の他方の入力端子はローレベルとなる。このため、ＡＮＤ回路３６からローレベルの信号が出力される。

【0146】

したがって、制御部３０の出力信号は、サンプル／ホールド信号の立ち上がりより若干遅延して立ち上がる波形となる。

【0147】

ところで、カット信号ＣＵＴＮ、ＣＵＴＰは、サンプル／ホールド信号の４倍速クロックの逆相エッジをＤフリップフロップ回路のＣＬＫ端子に入力するようにして生成することができる。しかし、このような構成では、回路面積が広くなってしまう。

【0148】

これに対し、本実施形態の制御部３０は、このように簡素な構成でカット信号ＣＵＴＮ、ＣＵＴＰを生成することができるので、倍速クロック回路を必要とせず、少ない回路面積でカット信号ＣＵＴＮ、ＣＵＴＰを生成することができる。

【0149】

（第４実施形態）
第４実施形態に係る増幅回路１について図９を用いて説明する。本実施形態の増幅回路１は、上記第１～第３実施形態の増幅回路１と比較して、制御部３０の構成が異なる。

【0150】

本実施形態の制御部３０も、外部からサンプル／ホールド信号からカット信号ＣＵＴＮ、ＣＵＴＰを生成する。制御部３０は、多段接続されたインバータ回路３７ａ、・・３７ｎとＡＮＤ回路３６を有している。

【0151】

ＡＮＤ回路３６の一方の入力端子には、サンプル／ホールド信号が入力され、ＡＮＤ回路３６の他方の入力端子には、サンプル／ホールド信号が、多段接続されたインバータ回路３７ａ、・・３７ｎを通過して遅延した信号が入力される。

【0152】

この制御部３０の作動について説明する。

【0153】

まず、サンプル／ホールド信号がローレベルからハイレベルに変化すると、ＡＮＤ回路３６の一方の入力端子の電位はハイレベルとなる。また、ＡＮＤ回路３６の他方の入力端子は遅延によりローレベルとなる。このため、ＡＮＤ回路３６からローレベルの信号が出力される。

【0154】

次に、サンプル／ホールド信号が、多段接続されたインバータ回路３７ａ、・・３７ｎを通過するのに要する時間が経過して、ＡＮＤ回路３６の他方の入力端子がハイレベルになるとＡＮＤ回路３６からハイレベルの信号が出力される。

【0155】

次に、サンプル／ホールド信号がハイレベルからローレベルに変化すると、ＡＮＤ回路３６の一方の入力端子の電位はローレベル、ＡＮＤ回路３６の他方の入力端子はハイレベルとなりＡＮＤ回路３６からローレベルの信号が出力される。

【0156】

したがって、制御部３０の出力信号は、サンプル／ホールド信号の立ち上がりより若干遅延して立ち上がる波形となる。

【0157】

上記第３実施形態と同様に、本実施形態の制御部３０は、簡素な構成でカット信号ＣＵＴＮ、ＣＵＴＰを生成することができるので、倍速クロック回路を必要とせず、少ない回路面積でカット信号ＣＵＴＮ、ＣＵＴＰを生成することができる。

【0158】

（第５実施形態）
第５実施形態に係る増幅回路１について図１０を用いて説明する。本実施形態の増幅回路１は、上記第１実施形態の増幅回路１と比較して制御部３０の構成が異なる。

【0159】

本実施形態の増幅回路１は、メインアンプ１０への２つの入力信号の差電圧が所定範囲内となったタイミングで、制御部３０から補助回路２０にカット信号ＣＵＴＮ、ＣＵＴＰを出力し、信号端子ＯＵＴ＋、ＯＵＴ－に流れる補助バイアス電流Ｉ１～Ｉ４を遮断する。

【0160】

本実施形態の制御部３０は、コンパレータ３１、３２およびＯＲ回路３３を有している。

【0161】

コンパレータ３１は、２つの入力信号の差電圧が正となっている場合にその差電圧と、閾値電圧ＶＲＥＦ１からＶＲＥＦ２を差し引いた差電圧とを比較する。ここで、閾値電圧ＶＲＥＦ１は閾値電圧ＶＲＥＦ２よりも大きな値となっている。コンパレータ３１は、２つの入力信号の差電圧の大きさが、閾値電圧ＶＲＥＦ１－閾値電圧ＶＲＥＦ２より小さいときにハイレベルの信号を出力する。

【0162】

コンパレータ３２は、２つの入力信号の差電圧が負となっている場合にその差電圧と、閾値電圧ＶＲＥＦ２から閾値電圧ＶＲＥＦ１を差し引いた差電圧とを比較する。コンパレータ３２は、２つの入力信号の差電圧の大きさが、閾値電圧ＶＲＥＦ２－閾値電圧ＶＲＥＦ１より小さいときにハイレベルの信号を出力する。

【0163】

ＯＲ回路３３は、コンパレータ３１とコンパレータ３２の論理和をカット信号ＣＵＴＰとして補助回路２０に出力するとともに、カット信号ＣＵＴＰの論理を反転させたカット信号ＣＯＵＮを補助回路２０に出力する。

【0164】

上記したように、コンパレータ３１、３２およびＯＲ回路３３により制御部３０を構成することができる。

【0165】

（第６実施形態）
第６実施形態に係る増幅回路１について図１１を用いて説明する。本実施形態の増幅回路１は、上記第５実施形態の増幅回路１と同様に、メインアンプ１０への２つの入力信号の差電圧が所定範囲内となったタイミングで、補助バイアス電流Ｉ１～Ｉ４を遮断する。

【0166】

本実施形態の増幅回路１は、上記第１実施形態の増幅回路１と比較して、制御部３０の構成が異なる。本実施形態のコンパレータ３１は、メインアンプ１０の内部ノードから取り出した２つの信号の差電圧と、閾値電圧ＶＲＥＦ１－ＶＲＥＦ２とを比較する。また、コンパレータ３１は、メインアンプ１０の内部ノードから取り出した２つの信号の差電圧と、閾値電圧ＶＲＥＦ２－ＶＲＥＦ１とを比較する。

【0167】

このように、メインアンプ１０の内部ノードから取り出した２つの信号の差電圧と、閾値電圧ＶＲＥＦ１－ＶＲＥＦ２あるいは閾値電圧ＶＲＥＦ２－ＶＲＥＦ１を比較するよう構成することもできる。

【0168】

上記したように、コンパレータ３１、３２およびＯＲ回路３３により制御部３０を構成することができる。

【0169】

（他の実施形態）
（１）上記各実施形態では、増幅回路１をＡＤコンバータに用いた例を示したが、本増幅回路１をＡＤコンバータ以外の用途で用いることもできる。

【0170】

（２）上記各実施形態では、外部から入力されるサンプル／ホールド信号がサンプル状態からホールド状態に変化したときと同期したタイミングで制御部３０からカット信号が出力される例を示した。これに対し、サンプル／ホールド信号がサンプル状態からホールド状態に変化したときからサンプル／ホールド信号のホールド期間の３／４程度の期間が経過した際に制御部３０からカット信号が出力されるようにしてもよい。

【0171】

（３）上記各実施形態では、制御部３０からカット信号が各種タイミングで出力される例を示した。これに対し、例えば、制御部３０の後段に、複数のインバータを縦続接続した遅延回路を設け、この遅延回路により制御部３０から出力されるカット信号を１クロック遅延させるようにしてもよい。

【0172】

（４）上記第２実施形態では、１次ΔΣ型ＡＤコンバータに本増幅回路１を用いた例を示したが、２次以上のΔΣ型ＡＤコンバータに本増幅回路１を用いることもできる。また、ΔΣ型ＡＤコンバータ含むオーバーサンプリング型ＡＤコンバータに本増幅回路１を用いることもできる。また、巡回型ＡＤコンバータを含むナイキスト型ＡＤコンバータに本増幅回路１を用いることもできる。

【0173】

なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。また、上記各実施形態は、互いに無関係なものではなく、組み合わせが明らかに不可な場合を除き、適宜組み合わせが可能である。また、上記各実施形態において、実施形態を構成する要素は、特に必須であると明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、上記各実施形態において、実施形態の構成要素の個数、数値、量、範囲等の数値が言及されている場合、特に必須であると明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではない。

【符号の説明】

【0174】

１ 増幅回路
３ コンパレータ
４ ＤＡコンバータ
５ 減算器
６ スイッチトキャパシタ積分器
１０ メインアンプ
２０ 補助回路
３０ 制御部
１１０ アンプ部
２１０ 補助アンプ
２２０、２３０ カレントミラー回路部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】