(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-08
(45)【発行日】2024-04-16
(54)【発明の名称】全差動アンプ
(51)【国際特許分類】
H03F 3/45 20060101AFI20240409BHJP
【ＦＩ】
H03F3/45 210
H03F3/45 109
【請求項の数】
2
(21)【出願番号】P 2020063733
(22)【出願日】2020-03-31
(65)【公開番号】P2021164055
(43)【公開日】2021-10-11
【審査請求日】2022-12-19
【前置審査】
(73)【特許権者】
【識別番号】399011195
【氏名又は名称】ザインエレクトロニクス株式会社
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100113435
【弁理士】
【氏名又は名称】黒木 義樹
(74)【代理人】
【識別番号】100110582
【弁理士】
【氏名又は名称】柴田 昌聰
(74)【代理人】
【識別番号】100223424
【弁理士】
【氏名又は名称】和田 雄二
(74)【代理人】
【識別番号】100165526
【弁理士】
【氏名又は名称】阿部 寛
(72)【発明者】
【氏名】源代 裕治
(72)【発明者】
【氏名】久保 俊一
【審査官】及川 尚人
(56)【参考文献】
【文献】特開２００６－３１４０４０（ＪＰ，Ａ）
【文献】特開２０１８－１６０８１１（ＪＰ，Ａ）
【文献】特開２０００－２３６２２５（ＪＰ，Ａ）
【文献】特開２０００－１９６３７７（ＪＰ，Ａ）
【文献】米国特許第０５４７５３３９（ＵＳ，Ａ）
【文献】特開平０７－０３０３４０（ＪＰ，Ａ）
【文献】特開２０１９－０８７９７１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｆ １／００－３／７２
(57)【特許請求の範囲】
【請求項1】
第１入力端子を有する第１トランジスタ、及び、第２入力端子を有する第２トランジスタを備えた第１差動入力段と、前記第１トランジスタに接続された第１負荷トランジスタと、
前記第２トランジスタに接続された第２負荷トランジスタと、
前記第１トランジスタと前記第１負荷トランジスタとの間に設けられた第１出力端子と、
前記第２トランジスタと前記第２負荷トランジスタとの間に設けられた第２出力端子と、
前記第１差動入力段を構成する前記第１及び第２トランジスタの共通の端子に接続された第１電流源と、
前記第１負荷トランジスタのゲート及び第２負荷トランジスタのゲートに接続されたバイアス印加用節点と、
バイアス電位を発生し前記バイアス印加用節点に与えるバイアス電位発生器と、
を備え、
前記バイアス電位発生器は、
第１入力信号と第２入力信号は差動入力信号を構成し、
前記バイアス印加用節点に接続され、前記第１差動入力段の前記第１入力端子への前記第１入力信号が入力される第３入力端子を有する第３トランジスタ、
前記バイアス印加用節点に接続され、前記第１差動入力段の前記第２入力端子への前記第２入力信号が入力される第４入力端子を有する第４トランジスタ、
前記バイアス印加用節点に接続され、前記第１入力信号が入力される第５入力端子を有する第５トランジスタ、
前記バイアス印加用節点に接続され、前記第２入力信号が入力される第６入力端子を有する第６トランジスタ、及び、
前記第３トランジスタの前記バイアス印加用節点とは反対側の第１端子と前記第４トランジスタの前記バイアス印加用節点とは反対側の第２端子とを短絡した共通の端子、
を有する第２差動入力段と、
前記バイアス電位発生器の前記共通の端子とグランドとの間に接続されトランジスタから構成された第２電流源と、
前記第５トランジスタの前記バイアス印加用節点とは反対側の第３端子とグランドとの間に接続されトランジスタから構成された第３電流源と、
前記第６トランジスタの前記バイアス印加用節点とは反対側の第４端子とグランドとの間に接続されトランジスタから構成された第４電流源と、
前記第２差動入力段と電源ラインとの間に位置し、前記バイアス印加用節点に接続されたゲートを備えるバイアス用トランジスタと、
を備える全差動アンプ。
【請求項2】
前記バイアス電位発生器は、前記バイアス用トランジスタの前記ゲートとドレインとの間に介在する第２抵抗を更に備える請求項１に記載の全差動アンプ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、全差動アンプに関するものである。
【背景技術】
【0002】
従来の全差動アンプは、第１差動入力段に、負荷抵抗を接続するもしくは負荷トランジスタを接続し、負荷トランジスタのゲートにバイアス電位を与えている（特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００５－７２９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
近年、ＣＭＯＳプロセスの微細化に伴い、アンプ１段あたりで実現可能なゲイン（増幅率）が、小さくなってきている。これはアンプを構成するトランジスタの固有利得ＡＶが低下してきているからである。特許文献１に開示された回路構造においては、差動入力段を構成するトランジスタに、負荷トランジスタを接続して実効負荷抵抗ｒｅを増加させ、ゲインを増加させている。しかしながら、近年の固有利得低下は更に進んでおり、かかる構造だけでは、ゲインは十分ではない。本発明は、上記問題点を解消する為になされたものであり、ゲインを向上させることが可能な全差動アンプを提供することを目的とする。
【課題を解決するための手段】
【0005】
一態様に係る全差動アンプは、第１入力端子を有する第１トランジスタ、及び、第２入力端子を有する第２トランジスタを備えた第１差動入力段と、第１トランジスタに接続された第１負荷トランジスタと、第２トランジスタに接続された第２負荷トランジスタと、第１トランジスタと第１負荷トランジスタとの間に設けられた第１出力端子と、第２トランジスタと第２負荷トランジスタとの間に設けられた第２出力端子と、第１差動入力段を構成する前記第１及び第２トランジスタの共通の端子に接続された第１電流源と、第１負荷トランジスタのゲート及び第２負荷トランジスタのゲートに接続されたバイアス印加用節点と、バイアス電位を発生し前記バイアス印加用節点に与えるバイアス電位発生器と、を備え、バイアス電位発生器は、第１入力信号と第２入力信号は差動入力信号を構成し、バイアス印加用節点に接続され第１差動入力段の第１入力端子への第１入力信号が入力される第３入力端子を有する第３トランジスタ、バイアス印加用節点に接続され第１差動入力段の第２入力端子への第２入力信号が入力される第４入力端子を有する第４トランジスタ、及び、第３トランジスタのバイアス印加用節点とは反対側の第１端子と第４トランジスタのバイアス印加用節点とは反対側の第２端子とを接続する第１抵抗を有する第２差動入力段と、第１端子とグランドとの間に接続されトランジスタから構成された第２電流源と、第２端子とグランドとの間に接続されトランジスタから構成された第３電流源と、第２差動入力段と電源ラインとの間に位置し、バイアス印加用節点に接続されたゲートを備えるバイアス用トランジスタとを備える。
【0006】
第１差動入力段には、第１負荷トランジスタ及び第２負荷トランジスタが接続されているので、第１差動入力段における実効負荷抵抗を増加させることができる。これらの負荷は、負荷トランジスタにより構成されているため、線形な電流電圧特性を有する受動素子としての抵抗器よりも、少ない電圧降下で大きな抵抗値を得ることができる。すなわち、実効負荷抵抗を増加させ、大きなゲインを得ることができる。また、第１差動入力段の出力コモン電位は、入力コモン電位依存がある。したがって、バイアス電位発生器によって、入力コモン電位を反映したバイアス電位を生成し、これをバイアス印加用節点に与えると、出力コモン電位の変動を抑制することができる。
【0007】
全差動アンプにおいては、バイアス電位発生器において発生するバイアス電位は、第１入力端子への第１入力信号の電位と、第２入力端子への第２入力信号の電位とが、同一の場合において、第１出力端子からの第１出力信号の電位が、第２出力端子からの第２出力信号の電位に等しくなり、且つ、バイアス印加用節点の電位に等しくなる値に設定される。この全差動アンプは、出力コモン電位の変動を抑制することができる。
【0008】
全差動アンプにおいては、バイアス電位発生器は、バイアス印加用節点に接続され第３入力端子を有する第３トランジスタと、バイアス印加用節点に接続され第４入力端子を有する第４トランジスタとを備えた第２差動入力段を備えている。この全差動アンプは、バイアス電位発生器が、第１差動入力段と同様の構成を有する第２差動入力段を備えているので、第２差動入力段は、入力コモン電位を反映したバイアス電位を生成し、これをバイアス印加用節点に与え、出力コモン電位の変動を抑制することができる。
【0009】
全差動アンプにおいては、第３入力端子には、第１入力端子への信号が入力され、第４入力端子には、第２入力端子への信号が入力される。第２差動入力段は、第１差動入力段と同様の挙動を行うことができる。
【0010】
全差動アンプにおいては、第３トランジスタのバイアス印加用節点とは反対側の第１端子と、第４トランジスタのバイアス印加用節点とは反対側の第２端子とを接続する第１抵抗を備えている。全差動アンプが第１抵抗を備えると、バイアス印加用節点に与えられるバイアス電位の変化を緩やかにし、出力コモン電位の変動を更に抑制することができる。
【0011】
第１の発明に係る全差動アンプは、第１入力端子を有する第１トランジスタ、及び、第２入力端子を有する第２トランジスタを備えた第１差動入力段と、前記第１トランジスタに接続された第１負荷トランジスタと、前記第２トランジスタに接続された第２負荷トランジスタと、前記第１トランジスタと前記第１負荷トランジスタとの間に設けられた第１出力端子と、前記第２トランジスタと前記第２負荷トランジスタとの間に設けられた第２出力端子と、前記第１差動入力段を構成する前記第１及び第２トランジスタの共通の端子に接続された第１電流源と、前記第１負荷トランジスタのゲート及び第２負荷トランジスタのゲートに接続されたバイアス印加用節点と、バイアス電位を発生し前記バイアス印加用節点に与えるバイアス電位発生器と、を備え、前記バイアス電位発生器は、第１入力信号と第２入力信号は差動入力信号を構成し、前記バイアス印加用節点に接続され前記第１差動入力段の前記第１入力端子への前記第１入力信号が入力される第３入力端子を有する第３トランジスタ、前記バイアス印加用節点に接続され前記第１差動入力段の前記第２入力端子への前記第２入力信号が入力される第４入力端子を有する第４トランジスタ、前記バイアス印加用節点に接続され前記第１入力信号が入力される第５入力端子を有する第５トランジスタ、前記バイアス印加用節点に接続され前記第２入力信号が入力される第６入力端子を有する第６トランジスタ、及び、前記第３トランジスタの前記バイアス印加用節点とは反対側の第１端子と前記第４トランジスタの前記バイアス印加用節点とは反対側の第２端子とを短絡した共通の端子を有する第２差動入力段と、前記バイアス電位発生器の前記共通の端子とグランドとの間に接続されトランジスタから構成された第２電流源と、前記第５トランジスタの前記バイアス印加用節点とは反対側の第３端子とグランドとの間に接続されトランジスタから構成された第３電流源と、前記第６トランジスタの前記バイアス印加用節点とは反対側の第４端子とグランドとの間に接続されトランジスタから構成された第４電流源と、第２差動入力段と電源ラインとの間に位置し、バイアス印加用節点に接続されたゲートを備えるバイアス用トランジスタと、を備える。この回路は、第１抵抗に代えて、第３及び第４トランジスタを短絡し、第５及び第６トランジスタを用いている。全差動アンプは、第１抵抗を備えた場合と同様に機能するが、トランジスタの実装面積は、受動素子としての抵抗器よりも小さいため、全差動アンプを小型化することができる。
【0012】
全差動アンプは、第１負荷トランジスタと電源電位との間に接続された第１負荷と、第２負荷トランジスタと電源電位との間に接続された第２負荷とを更に備える。この場合、第１及び第２負荷トランジスタを用いた場合よりも、実効負荷抵抗を更に増加させることができる。
【0013】
全差動アンプにおいては、第１負荷は、受動素子としての抵抗器から構成され、第２負荷は、受動素子としての抵抗器から構成される。抵抗器は、抵抗値が高い材料を用意すれば形成できるという利点がある。
【0014】
全差動アンプにおいては、第１負荷は、ゲート電位を固定したトランジスタから構成され第２負荷は、ゲート電位を固定したトランジスタから構成される。トランジスタの実装面積は、受動素子としての抵抗器よりも小さいため、全差動アンプを小型化することができる。
【0015】
全差動アンプにおいては、バイアス電位発生器は、バイアス印加用節点に接続されたゲートを備えるバイアス用トランジスタを備え、バイアス用トランジスタのゲートと前記バイアス用トランジスタのドレインとは接続されており、このドレインには、第１差動入力段への入力コモン電位に応じた電位が与えられる。バイアス電位発生器が、バイアス用トランジスタを備えることにより、バイアス電位を調整することができる。
【0016】
第２の発明に係る全差動アンプにおいては、バイアス電位発生器は、バイアス用トランジスタのゲートとドレインとの間に介在する第２抵抗を更に備えている。この場合、第２抵抗の両端間の電圧降下を利用して、バイアス用トランジスタのゲート電位を調整することができる。
【0017】
全差動アンプにおいては、バイアス電位発生器の発生するバイアス電位は、第１及び第２入力端子への入力信号を用い、第１差動入力段の入力コモン電位の変動に対して、第１差動入力段の出力コモン電位の変動を抑制するように設定される。第１及び第２入力信号は、入力コモン電位を含んでおり、出力コモン電位は入力コモン電位依存を有している。したがって、第１及び第２入力信号から、入力コモン電位を反映したバイアス電位を生成し、これをバイアス印加用節点に与えると、出力コモン電位の変動を抑制することができる。
【発明の効果】
【0018】
本発明に係る全差動アンプは、ゲイン及び安定性を高くすることができる。
【図面の簡単な説明】
【0019】
【図10】図１０（ａ）は、第１抵抗Ｒ１を用いず、第２差動入力段のソースを短絡した場合において、差動入力電圧の差分の半分の値Ｖ（ｄｉｆｆ）／２（Ｖ）と入力信号電圧との関係を示すグラフ、図１０（ｂ）はＶ（ｄｉｆｆ）／２（Ｖ）と出力信号電圧との関係を示すグラフ、図１０（ｃ）はＶ（ｄｉｆｆ）／２（Ｖ）とバイアス電位（ｂｉａｓｐ）との関係を示すグラフである。
【発明を実施するための形態】
【0020】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0021】
図１は、実施形態に係る全差動アンプの回路図である。なお、説明において、トランジスタは、電界効果トランジスタ（ＦＥＴ）を示すものとする。
【0022】
全差動アンプは、全差動アンプ本体Ａと、バイアス電位発生器Ｂと、電流源バイアス回路Ｃを備えている。
【0023】
全差動アンプ本体Ａは、第１差動入力段１０と、第１負荷回路４０と、出力端子（第１出力端子１Ｔ、第２出力端子２Ｔ）と、全差動アンプ本体用電流源（電流源３０）とを備えている。
【0024】
第１差動入力段１０は、第１入力端子１Ｇを有する第１トランジスタ１（ＮＭＯＳ－ＦＥＴ）と、第２入力端子２Ｇを有する第２トランジスタ２（ＮＭＯＳ－ＦＥＴ）とを備えている。第１入力端子１Ｇには正相の第１入力信号（ｉｎｐ）が与えられ、第２入力端子２Ｇには逆相の第２入力信号（ｉｎｎ）が与えられる。第１入力信号（ｉｎｐ）と第２入力信号（ｉｎｎ）は、差動入力信号を構成している。第１トランジスタ１のソースと、第２トランジスタ２のソースとは、接続されており、これらの接続点（節点Ｎ１０）は、電流源３０を介して、グランドに接続されている。節点Ｎ１０には、第１差動入力段１０のコモンソース電位が与えられる。
【0025】
第１負荷回路４０は、第１トランジスタ１に接続された第１負荷トランジスタ１Ｌ（ＰＭＯＳ－ＦＥＴ）と、第２トランジスタ２に接続された第２負荷トランジスタ２Ｌ（ＰＭＯＳ－ＦＥＴ）とを備えている。さらに具体的には、第１トランジスタ１のドレインには、第１負荷トランジスタ１Ｌのドレインが接続され、第２トランジスタ２のドレインには、第２負荷トランジスタ２Ｌのドレインが接続されている。第１負荷トランジスタ１Ｌのソース及び第２負荷トランジスタ２Ｌのソースは、電源ラインＶＤＤ（電源電位）に接続されている。
【0026】
第１出力端子１Ｔは、第１トランジスタ１のドレインに接続されている。第２出力端子２Ｔは、第２トランジスタ２のドレインに接続されている。すなわち、第１出力端子１Ｔは、第１トランジスタ１と第１負荷トランジスタ１Ｌとの間に設けられており、第２出力端子２Ｔは、第２トランジスタ２と第２負荷トランジスタ２Ｌとの間に設けられている。第１出力端子１Ｔからは、逆相の第１出力信号（ｏｕｔｎ）が出力され、第２出力端子２Ｔからは、正相の第２出力信号（ｏｕｔｐ）が出力される。
【0027】
電流源３０は、第１差動入力段１０に接続されている。電流源３０は、トランジスタ（ＮＭＯＳ－ＦＥＴ）から構成され、このトランジスタのドレインは節点Ｎ１０に接続され、ソースはグランドに接続されている。電流源３０を構成するトランジスタのゲートには、電流源バイアス回路Ｃにおいて生成されたゲート電位が与えられ、定電流源として機能している。
【0028】
第１負荷回路４０（アクティブロード）は、第１負荷トランジスタ１Ｌ（ＰＭＯＳ－ＦＥＴ）及び第２負荷トランジスタ２Ｌ（ＰＭＯＳ－ＦＥＴ）を備えている。第１差動入力段１０には、第１負荷トランジスタ１Ｌ及び第２負荷トランジスタ２Ｌが接続されているので、第１差動入力段１０における実効負荷抵抗（ｒｅ）を増加させることができる。すなわち、第１負荷回路４０は、負荷トランジスタにより構成されているため、線形な電流電圧特性を有する受動素子としての抵抗器よりも、少ない電位差で大きな抵抗値を得ることができる。実効負荷抵抗（ｒｅ）が増加すると、全差動アンプにおいて、大きなゲインを得ることができる。また、第１差動入力段１０の出力コモン電位は、入力コモン電位依存がある。したがって、バイアス電位発生器Ｂによって、入力コモン電位を反映したバイアス電位（ｂｉａｓｐ）を生成し、これをバイアス印加用節点Ｎ０に与えると、出力コモン電位の変動を抑制することができる。バイアス電位（ｂｉａｓｐ）は、節点Ｎ０を介して、第１負荷トランジスタ１Ｌのゲート及び第２負荷トランジスタ２Ｌのゲートに与えられる。
【0029】
バイアス電位発生器Ｂは、バイアス印加用節点Ｎ０に接続され、第１差動入力段１０への入力コモン電位に応じたバイアス電位（ｂｉａｓｐ）を発生する。具体的には、第１負荷トランジスタ１Ｌのゲート及び第２負荷トランジスタ２Ｌのゲートに接続されたバイアス印加用節点Ｎ０に与えられるバイアス電位（ｂｉａｓｐ）を制御することで、出力コモン電位の変動を抑制している。
【0030】
バイアス電位発生器Ｂは、第２負荷回路５０と、第２差動入力段２０と、第１電流源３１と、第２電流源３２を備えており、全差動アンプ本体Ａのアクティブロードを構成する第１負荷回路４０に与えるバイアス電位（ｂｉａｓｐ）を発生する。
【0031】
第２負荷回路５０は、バイアス用トランジスタ７（ＰＭＯＳ－ＦＥＴ）と第２抵抗Ｒ２を備えており、バイアス電位出力端子としてのバイアス印加用節点Ｎ０を備えている。バイアス用トランジスタ７のソースは、電源ラインＶＤＤに接続され、ドレインは第２抵抗Ｒ２を介して、第２差動入力段２０の上流に位置するバイアス印加用節点Ｎ０に接続されている。バイアス印加用節点Ｎ０には、バイアス電位（ｂｉａｓｐ）が与えられ、バイアス用トランジスタ７のゲートに接続されている。第２抵抗Ｒ２は、バイアス用トランジスタ７のゲートとドレインとの間に介在している。換言すれば、バイアス用トランジスタ７のゲートと第２抵抗Ｒ２の下流端とは接続されている。第２抵抗Ｒ２の両端には、第２負荷回路５０を流れる電流に比例した電圧が発生する。したがって、バイアス用トランジスタ７のドレインの電位よりも、第２抵抗Ｒ２の下流端であるバイアス印加用節点Ｎ０の電位の方が、低くなる。換言すれば、第２抵抗Ｒ２の抵抗値（∝両端間の電圧降下）を調整することにより、バイアス印加用節点Ｎ０に与えられるバイアス電位（ｂｉａｓｐ）を微調整することができる。微調整が不要の場合は、第２抵抗Ｒ２は省略することもできるが、第２抵抗Ｒ２があった方がより緻密なバイアス電位制御ができる。
【0032】
なお、第２抵抗Ｒ２は、トラジスタを用いた負荷によって実現することもできる。なお、第２差動入力段２０に含まれる第１抵抗Ｒ１も、トラジスタを用いた負荷によって実現することもできる。この場合、実装面積を小さくすることができる可能性がある。また、第２抵抗Ｒ２と同様の効果は、バイアス用トランジスタ７、第１負荷トランジスタ１Ｌ、第２負荷トランジスタ２Ｌのサイズの微調整することでも、得ることができる。
【0033】
第２抵抗Ｒ２の有無に拘らず、第２負荷回路５０は、バイアス印加用節点Ｎ０に接続されたゲートを備えるバイアス用トランジスタ７を備えている。また、バイアス用トランジスタ７のゲートと、バイアス用トランジスタ７のドレインとは、直接的又は間接的に接続され、このドレインには、第１差動入力段１０への入力コモン電位に応じた電位（略バイアス電位（ｂｉａｓｐ））が与えられる。バイアス電位発生器Ｂが、バイアス用トランジスタ７を備えることにより、バイアス電位を調整することができる。
【0034】
第２差動入力段２０は、バイアス印加用節点Ｎ０に接続され第３入力端子３Ｇを有する第３トランジスタ３（ＮＭＯＳ－ＦＥＴ）と、バイアス印加用節点Ｎ０に接続され第４入力端子４Ｇを有する第４トランジスタ４（ＮＭＯＳ－ＦＥＴ）とを備えている。第３入力端子３Ｇには、第１入力端子１Ｇへの信号（第１入力信号（ｉｎｐ））が入力され、第４入力端子４Ｇには、第２入力端子２Ｇへの信号（第２入力信号（ｉｎｐ））が入力される。第２差動入力段２０は、第１差動入力段１０と同様の挙動を行うことができる。この全差動アンプは、バイアス電位発生器Ｂが、第１差動入力段１０と同様の構成を有する第２差動入力段２０を備えているので、第２差動入力段２０は、入力コモン電位を反映したバイアス電位（ｂｉａｓｐ）を生成し、これをバイアス印加用節点Ｎ０に与え、出力コモン電位の変動を抑制することができる。詳説すれば、第２差動入力段２０の差動対トランジスタは、第１差動入力段１０の差動対トランジスタと同一であり、第２差動入力段２０は、第１差動入力段１０のレプリカ回路を構成している。レプリカ回路を構成する第２差動入力段２０においては、第１差動入力段１０と類似の信号が出力されるため、出力コモン電位変動を補償するバイアス電位（ｂｉａｓｐ）を生成することができる。
【0035】
バイアス電位発生器Ｂの発生するバイアス電位（ｂｉａｓｐ）は、第１入力端子１Ｇ及び第２入力端子２Ｇへの入力信号（第１入力信号（ｉｎｐ）、第２入力信号（ｉｎｎ））を用い、第１差動入力段１０の入力コモン電位の変動に対して、第１差動入力段１０の出力コモン電位の変動を抑制するように設定されている。第１及び第２入力信号は、入力コモン電位を含んでおり、出力コモン電位は入力コモン電位依存を有している。したがって、第１及び第２入力信号から、入力コモン電位を反映したバイアス電位（ｂｉａｓｐ）を生成し、これをバイアス印加用節点Ｎ０に与えると、出力コモン電位の変動を抑制することができる。
【0036】
なお、第２差動入力段２０の挙動は、第１差動入力段１０の挙動に類似するが、バイアス電位に対する入力差分の影響を減じるためには、第１抵抗Ｒ１を備えた方がよい。なお、第２差動入力段２０のトランジスタのソースとグランドとの間に位置する第１抵抗Ｒ１を備えた回路は、Ｓｏｕｒｃｅ Ｄｅｇｅｎｅｒａｔｉｏｎ回路を構成している。
【0037】
第１抵抗Ｒ１は、第３トランジスタ３のバイアス印加用節点Ｎ０とは反対側の第１端子Ｎ１と、第４トランジスタ４のバイアス印加用節点Ｎ０とは反対側の第２端子Ｎ２とを接続している。第２差動入力段２０が、第１抵抗Ｒ１を備える場合、第２差動入力段２０を構成するトランジスタを流れるドレイン電流は、第２差動入力段２０への差動入力信号の差分が変化しても、あまり変化しなくなる。この場合、バイアス印加用節点Ｎ０に与えられるバイアス電位（ｂｉａｓｐ）の変化を緩やかにし、第１抵抗Ｒ１を備えない場合よりも、安定し変化しにくいので、出力コモン電位の変動を更に抑制することができる。出力コモン電位の変動を抑制するために、バイアス印加用節点Ｎ０には、レプリカ回路を構成する第２差動入力段２０により、フィードフォワード制御されるバイアス電位（ｂｉａｓｐ）が生成される。一方、バイアス印加用節点Ｎ０に与えられるバイアス電位（ｂｉａｓｐ）は、出力コモン電位変動を補償するように変化するが、入力差分に依って変動しない方が、実際の出力コモン電位の変動抑制には寄与する。第２差動入力段２０が、第１抵抗Ｒ１を備える場合、バイアス電位（ｂｉａｓｐ）が大きく変化せず、出力コモン電位の変動を更に抑制することができる。
【0038】
バイアス電位発生器Ｂにおいて発生するバイアス電位（ｂｉａｓｐ）は、第１入力端子１Ｇへの第１入力信号（ｉｎｐ）の電位と、第２入力端子２Ｇへの第２入力信号（ｉｎｎ）の電位とが、同一の場合（電位のクロスポイント）において、第１出力端子１Ｔからの第１出力信号（ｏｕｔｎ）の電位と、第２出力端子２Ｔからの第２出力信号（ｏｕｔｐ）の電位がともに、バイアス印加用節点Ｎ０のバイアス電位（ｂｉａｓｐ）に等しくなる値に設定される。ここで、等しくなるとは、実質的に等しいという意味であり、プロセスやトランジスタ間の特性が変動することによるばらつき、電源電圧が変動することによるばらつき、温度が変動することによるばらつき、など、による誤差は許容する。
【0039】
第１入力信号の電位Ｖ（ｉｎｐ）と、第２入力信号の電位Ｖ（ｉｎｎ）が、入力コモン電位Ｖｉｎ（ｃｏｍｍｏｎ）に等しく、これらが同一の時（Ｖ（ｉｎｐ）＝Ｖ（ｉｎｎ）＝（Ｖｉｎ（ｃｏｍｍｏｎ））、第２負荷回路５０のバイアス用トランジスタ７と第１負荷回路４０の負荷トランジスタ（第１負荷トランジスタ１Ｌ，第２負荷トランジスタ２Ｌ）で構成されるカレントミラーにおいて、バイアス用トランジスタ７と、負荷トランジスタを流れる電流密度が同じになるように設計する。これにより、第１出力信号の電位Ｖ（ｏｕｔｎ）と、第２出力信号の電位Ｖ（ｏｕｔｐ）と、バイアス電位ｂｉａｓを、上記の如く等しくすることができる。
【0040】
第１電流源３１は、第２差動入力段２０に接続されている。第１電流源３１は、トランジスタ（ＮＭＯＳ－ＦＥＴ）から構成され、このトランジスタのドレインは第１端子Ｎ１（節点）に接続され、ソースはグランドに接続されている。第１電流源３１を構成するトランジスタのゲートには、電流源バイアス回路Ｃにおいて生成されたゲート電位が与えられ、定電流源として機能している。
【0041】
第２電流源３２は、第２差動入力段２０に接続されている。第２電流源３２は、トランジスタ（ＮＭＯＳ－ＦＥＴ）から構成され、このトランジスタのドレインは第２端子Ｎ２（節点）に接続され、ソースはグランドに接続されている。第２電流源３２を構成するトランジスタのゲートには、電流源バイアス回路Ｃにおいて生成されたゲート電位が与えられ、定電流源として機能している。
【0042】
電流源バイアス回路Ｃは、ダイオード接続されたトランジスタ（ＮＭＯＳ－ＦＥＴ）から構成される第２のバイアス電位発生器３３と、第４電流源３４（定電流源）とを備えている。第２のバイアス電位発生器３３を構成するトランジスタのソースは、グランドに接続され、ドレインは第４電流源３４に接続されている。第４電流源３４の上流の一端は電源ラインＶＤＤに接続されている。電源ラインＶＤＤにはプラスの電位が与えられている。電源ラインＶＤＤから、第４電流源３４及び第２のバイアス電位発生器を順次介して、グランドに電流が流れる。なお、第２のバイアス電位発生器３３を構成するトランジスタのドレインとゲートは短絡されダイオード接続となっており、隣接する電流源３０、第１電流源３１、第２電流源３２のゲートが接続され、これらの素子はカレントミラーを構成している。
【0043】
次に、上述の全差動アンプの優位性について、更に説明する。
【0044】
図２は、全差動アンプの差動入力段を示す回路図である。
【0045】
近年、ＣＭＯＳプロセスの微細化に伴い、アンプ１段あたりで実現可能なゲイン（増幅率）が小さくなっている。差動対のゲインＡは、トランジスタの相互コンダクタンスｇｍと、実効負荷抵抗ｒｅとの積（ゲインＡ＝ｇｍ×ｒｅ）で与えられる。したがって、実効負荷抵抗ｒｅが低下すると、ゲインが低下する。
【0046】
ここで、実効負荷抵抗ｒｅには後段負荷も効いてくるが、第１差動入力段１０の出力端子（第１出力端子１Ｔ、第２出力端子２Ｔ）にそれぞれ接続された外部負荷の抵抗ｒｉが非常に大きいとする。この場合、片側のトランジスタ（第１トランジスタ１又は第２トランジスタ２）の実効負荷抵抗ｒｅは、トランジスタのソース／ドレイン間の抵抗ｒｏと、トランジスタと電源電位との間の負荷抵抗ｒＬとの並列合成抵抗（ｒｅ＝（ｒＯ×ｒＬ）／（ｒＯ＋ｒＬ））で与えられる。トランジスタのソース／ドレイン間の抵抗ｒｏは、微細化に伴って小さくなる。したがって、素子の微細化に伴い、ドレイン抵抗ｒｏが低下し、実効負荷抵抗ｒｅが低下すると、差動対のゲインＡが低下することになる。
【0047】
単に、ゲインを増加させるだけなら、アンプを多段にする方法があるが、段数が増えると、デメリットもある。段数が増加すると、実装面積や消費電力が増えるだけでなく、ノイズや入力換算オフセットなども増大し、アンプの帯域は減少する。したがって、差動アンプ１段当たりのゲインを、できるだけ大きくすることが好ましい。
【0048】
上述の実施形態においては、第１負荷回路４０を構成する負荷トランジスタの負荷抵抗ｒＬがドレイン抵抗ｒｏと同程度にできることを利用して、実効負荷抵抗ｒｅとしての並列合成抵抗を増加させることで、ゲインを増加させている。
【0049】
負荷抵抗ｒＬが受動素子としての抵抗器から構成される場合、負荷抵抗ｒＬを増加させると、出力信号（第１出力信号（ｏｕｔｎ）、第２出力信号（ｏｕｔｐ））の動作点（差動アンプの出力コモン電位）が低下し、第１差動入力段１０のトランジスタの飽和領域（有効ゲート電圧Ｖｅｆｆよりも大きなドレイン／ソース間電圧での動作領域）において、動作させることが難しくなる。換言すれば、負荷抵抗ｒＬを増加させると、その両端間電圧が大きくなり、負荷抵抗ｒＬの下流に位置する第１差動入力段１０のトランジスタに印加される電位が下がり、出力信号の動作点が低下する。
【0050】
そこで、上述の実施形態では、負荷抵抗ｒＬを、第１負荷トランジスタ１Ｌ及び第２負荷トランジスタ２Ｌを用いて構成している。トランジスタは、曲線的な電流電圧特性を有している。したがって、負荷トランジスタは、線形の電流電圧特性を有する受動素子と異なり、両端間電圧が小さくても、各負荷トランジスタのアーリー電圧に相当する分だけ、受動素子としての抵抗器よりも、抵抗値を大きくすることができる。これにより、第１トランジスタ１及び第２トランジスタ２の動作点の低下を抑止し、第１差動入力段１０のトランジスタの飽和領域においても、差動アンプが動作するようになる。
【0051】
なお、受動素子としての抵抗器よりも、負荷トランジスタの方が、小さな電圧で大きな抵抗値を得ることができる点について、補足説明する。
【0052】
図３は、負荷の電流電圧特性を示すグラフである。
【0053】
負荷への印加電圧Ｖを増加させると、負荷を流れる電流Ｉが負方向へ増加するものとする。負荷がトランジスタ（ＰＭＯＳ－ＦＥＴ）から構成される場合、曲線Ａで示される挙動を示す。印加電圧Ｖを増加させると、ドレイン電流（－ＩＤ）が負方向へ増加する。なお、電源ラインからグランドに流れる電流の方向を負方向とする。曲線Ａはトランジスタのドレイン／ソース間電圧（ＶＤＳ）示しており、電流電圧特性の線形領域と飽和領域との境界点Ｐ（動作点）における接線Ｃの延長線とドレイン電流がゼロの場合の電圧軸との交点は、アーリー電圧（絶対値）｜―ＶＡ｜を示している。境界点Ｐを通る受動素子としての抵抗器の特性は、直線Ｂで表されるように、線形である。抵抗値＝電圧値／電流値で与えられる。一方、接線Ｃで表され、境界点Ｐの近傍における負荷トランジスタの抵抗値（ｒＬ＝（ＶＤＳ＋ＶＡ）／ＩＤ））は、直線Ｂで表される抵抗器の抵抗値Ｒよりも、大きくなる（ｒＬ＞Ｒ）。
【0054】
したがって、上述の実施形態においては、負荷トランジスタを用いることで、小さな電圧で大きな抵抗値を得ることができ、実効負荷抵抗（ｒｅ＝（ｒＯ×ｒＬ）／（ｒＯ＋ｒＬ））を増加させて、ゲインを高くすることができる。
【0055】
なお、第１負荷トランジスタ１Ｌ及び第２負荷トランジスタ２Ｌの抵抗値を固定した場合、入力コモン電位変動による第１差動入力段１０の出力コモン電位の変動を補償することができず、出力コモン電位の安定性に改良の余地がある。出力コモン電位を安定化させるための構成として、出力コモン電位を検出し、検出された値を負荷トランジスタのゲートに、フィードバックして与え、出力コモン電位を一定値に保持する構成（コモンモードフィードバック）が考えられるが、本実施形態においては、レプリカ回路を用いたフィードフォワード制御を行っている。
【0056】
また、負荷トランジスタを線形領域において動作させることで、出力コモン電位を安定させる方法も考えられるが、この場合は、負荷トランジスタを飽和領域で動作させることができない。上述のように、負荷トランジスタの動作点を飽和領域に設定すると、ゲインを高くすることができるという利点がある。もちろん、負荷トランジスタは入力差動の変化に応じて、飽和領域に加えて、線形領域でも動作することになる。
【0057】
上述の実施形態では、負荷トランジスタの動作点(動作の中心)を飽和領域にしつつも、第１差動入力段１０のレプリカ回路として、第２差動入力段２０を設けており、レプリカ回路において発生した電位を、バイアス電位として負荷トランジスタに与えることで、第１差動入力段１０の出力コモン電位の変動を補償することした。レプリカ回路を構成する第２差動入力段２０へは、第１差動入力段１０への入力信号と同様の入力信号が与えられ、第１差動入力段１０と同様に電位が変動する。第２差動入力段２０の上流側の節点Ｎ０の電位をバイアス電位（ｂｉａｓｐ）として、負荷トランジスタ（第１負荷トランジスタ１Ｌ、第２負荷トランジスタ２Ｌ）のゲートに与えると、出力コモン電位の変動を抑制することができる。
【0058】
詳説すれば、第１差動入力段１０への第１入力信号（ｉｎｐ）の電位（Ｖ（ｉｎｐ））と第２入力信号（ｉｎｎ）の電位（Ｖ（ｉｎｎ））の平均（和の１／２）が、入力コモン電位（Ｖｉｎ（ｃｏｍｍｏｎ）＝（Ｖ（ｉｎｐ）＋Ｖ（ｉｎｎ））／２）となる。また、第１出力信号（ｏｕｔｎ）の電位（Ｖ（ｏｕｔｎ））と第２出力信号（ｏｕｔｐ）の電位（Ｖ（ｏｕｔｐ））の平均（和の１／２）が、出力コモン電位（Ｖｏｕｔ（ｃｏｍｍｏｎ）＝（Ｖ（ｏｕｔｎ）＋Ｖ（ｏｕｔｐ））／２）となる。なお、入力差動電圧は、Ｖ（ｉｎｐ）―Ｖ（ｉｎｎ）であり、出力差動電圧は、Ｖ（ｏｕｔｐ）―Ｖ（ｏｕｔｎ）であるとする。
【0059】
ここで、出力コモン電位Ｖｏｕｔ（ｃｏｍｍｏｎ）は、入力コモン電位Ｖｉｎ（ｃｏｍｍｏｎ）依存があり、入力コモン電位の逆相で変動している。したがって、レプリカ回路において、出力コモン電位Ｖｏｕｔ（ｃｏｍｍｏｎ）と等価なバイアス電位（ｂｉａｓｐ）を生成し、このバイアス電位（ｂｉａｓｐ）を用いて、これを負荷トランジスタのゲートに与えれば、出力コモン電位Ｖｏｕｔ（ｃｏｍｍｏｎ）の変動を抑制することができる。
【0060】
バイアス電位（ｂｉａｓｐ）は、入力コモン電位の変化に応じて、変化する。バイアス電位（ｂｉａｓｐ）の生成方法として、第１抵抗Ｒ１を用いない構成も考えられる。
【0061】
図４は、別の例の第２差動入力段を含むバイアス電位発生器Ｂの回路図である。
【0062】
本例のバイアス電位発生器Ｂは、図１に示したバイアス電位発生器Ｂから、第１抵抗Ｒ１を取り除き、また、第２抵抗Ｒ２を取り除いたものである。また、第２差動入力段２０を構成するトランジスタのソースを共通接続し、２つあった第１電流源３１及び第２電流源３２を、１つの第２電流源３２で機能させることにした。その他の構成は、図１に示した全差動アンプと同一である。
【0063】
上述のように、第２抵抗Ｒ２が無い場合には、バイアス電位（ｂｉａｓｐ）の微調整ができにくいが、出力コモン電位の変動抑制という観点からは、機能する。また、第１抵抗Ｒ１が無い場合においても、レプリカ回路において生成されるバイアス電位（ｂｉａｓｐ）は、入力コモン電位に応じて変化するので、出力コモン電位の変動抑制という観点からは、機能する。
【0064】
図５は、更に別の第２差動入力段を含むバイアス電位発生器Ｂの回路図である。
【0065】
第２差動入力段２０は、バイアス印加用節点Ｎ０に接続され第３入力端子３Ｇを有する第３トランジスタ３（ＮＭＯＳ－ＦＥＴ）と、バイアス印加用節点Ｎ０に接続され第４入力端子４Ｇを有する第４トランジスタ４（ＮＭＯＳ－ＦＥＴ）を備えている。第２差動入力段２０は、バイアス印加用節点Ｎ０に接続され第５入力端子５Ｇを有する第５トランジスタ５（ＮＭＯＳ－ＦＥＴ）と、バイアス印加用節点Ｎ０に接続され第６入力端子６Ｇを有する第６トランジスタ６（ＮＭＯＳ－ＦＥＴ）とを更に備えている。
【0066】
第２差動入力段２０の差動対トランジスタは、第１差動入力段１０の差動対トランジスタと同一であり、第２差動入力段２０は、第１差動入力段１０のレプリカ回路を構成している。レプリカ回路を構成する第２差動入力段２０においては、第１差動入力段１０と類似の信号が出力されるため、出力コモン電位変動を補償するバイアス電位（ｂｉａｓｐ）を生成することができる。
【0067】
第３トランジスタ３のバイアス印加用節点Ｎ０とは反対側の第１端子Ｎ１と、第４トランジスタ４のバイアス印加用節点Ｎ０とは反対側の第２端子Ｎ２とは短絡されている。第５トランジスタ５のバイアス印加用節点Ｎ０とは反対側の第３端子Ｎ３と、第６トランジスタ６のバイアス印加用節点Ｎ０とは反対側の第４端子Ｎ４とは短絡されていない。
【0068】
第１端子Ｎ１と第２端子Ｎ２とは、共通の端子であり、トランジスタから構成される電流源３Ｂ（ＮＭＯＳ－ＦＥＴ）を介して、グランドに接続されている。第３端子Ｎ３は、トランジスタから構成される電流源３Ａ（ＮＭＯＳ－ＦＥＴ）を介して、グランドに接続されている。第４端子Ｎ４は、トランジスタから構成される電流源３Ｃ（ＮＭＯＳ－ＦＥＴ）を介して、グランドに接続されている。
【0069】
第３入力端子３Ｇには、第１入力端子１Ｇへの信号（第１入力信号（ｉｎｐ））が入力される。第５入力端子５Ｇには、第１入力端子１Ｇへの信号（第１入力信号（ｉｎｐ））が入力される。第４入力端子４Ｇには、第２入力端子２Ｇへの信号（第２入力信号（ｉｎｎ））が入力される。第６入力端子６Ｇには、第２入力端子２Ｇへの信号（第２入力信号（ｉｎｎ））が入力される。
【0070】
この構造は、図１に示した第１抵抗Ｒ１を備えていないが、第１抵抗Ｒ１と等価な機能を奏するように第３～第６トランジスタを接続している。換言すれば、第１抵抗Ｒ１の機能をトランジスタを用いて実現している。微細プロセスでは、抵抗器よりも、トランジスタの方が、回路面積を小さくできる可能性が高い。したがって、本構成によれば、図１に示した回路よりも、小さな回路面積で全差動アンプを実現することができ、全差動アンプを小型化することができる。
【0071】
上述の第１負荷回路４０には、負荷トランジスタに加えて、更に、負荷を追加してもよい。
【0072】
図６は、追加した負荷（抵抗器）の回路図である。
【0073】
この全差動アンプは、第１負荷トランジスタ１Ｌと電源ラインＶＤＤ（電源電位）との間に接続された第１負荷Ｆ１と、第２負荷トランジスタ２Ｌと電源ラインＶＤＤとの間に接続された第２負荷Ｆ２とを更に備えている。なお、この全差動アンプは、第２負荷回路５０のバイアス用トランジスタ７のソースと、電源ラインＶＤＤとの間に、第３負荷Ｆ３を備えている。図６においては、第１負荷Ｆ１は、受動素子としての抵抗器から構成され、第２負荷Ｆ２は、受動素子としての抵抗器から構成され、第３負荷Ｆ３は、受動素子としての抵抗器から構成されている。抵抗器は、抵抗値が高い材料を用意すれば形成できるという利点がある。抵抗材料としては、低不純物濃度のＳｉの他、Ｃｕ、Ｍｎ、Ｎｉ、Ｃｒなどの金属又はこれらの合金等、各種材料が知られている。
【0074】
上述のように、実効負荷抵抗ｒｅを増加させれば、ゲインは増加する。本例の全差動アンプにおいては、通常の負荷回路に加えて、追加的に第１負荷Ｆ１及び第２負荷Ｆ２を備えているので、実効負荷抵抗ｒｅを増加させ、ゲインを増加させることができる。なお、バイアス電位（ｂｉａｓｐ）を第１負荷回路４０側の構成と揃えるため、第２負荷回路５０と電源ラインＶＤＤとの間には、第３負荷Ｆ３を配置している。第１負荷Ｆ１、第２負荷Ｆ２、第３負荷Ｆ３の動作点における電圧降下（入力差分が０の時の電圧降下）は、等しく設定することが好ましい。実効負荷抵抗ｒｅは、各第１負荷Ｆ１～第３負荷Ｆ３の抵抗値に、負荷トランジスタの抵抗値と相互コンダクタンスが相乗してくるので、その値を大きくすることができる。各第１負荷Ｆ１～第３負荷Ｆ３の抵抗値として０～４ｋΩを用いた場合、負荷トランジスタを含めた実効負荷抵抗ｒｅは、例示的には２２．８ｋΩ～５４ｋΩとすることができる。
【0075】
図７は、追加した負荷（トランジスタ）の回路図である。
【0076】
本例の全差動アンプにおいては、第１負荷Ｆ１は、ゲート電位を固定したトランジスタ（ＰＭＯＳ－ＦＥＴ）から構成され、第２負荷Ｆ２は、ゲート電位を固定したトランジスタ（ＰＭＯＳ－ＦＥＴ）から構成されている。同様に、第３負荷Ｆ３は、ゲート電位を固定したトランジスタ（ＰＭＯＳ－ＦＥＴ）から構成されている。これらのトランジスタのゲートはグランドに接続されている。トランジスタは、受動素子としての抵抗器よりも小さな回路面積で実装できるので、本例の全差動アンプは、図６の構造よりも、寸法を小さくすることができ、全差動アンプを小型化することができる。また、小さなサイズで、十分な抵抗値を得ることができる。
【0077】
次に、上述の全差動アンプバイアス回路の優位性について、更に検討する。
【0078】
図８は、入力コモンの基準電位（５００ｍＶ）からの変動電圧ΔＶ（ｍＶ）と出力コモン電圧Ｖ（ｍＶ）との関係を示すグラフである。
【0079】
同図は、第１差動入力段１０における入力コモン電位Ｖｉｎ（ｃｏｍｍｏｎ）、バイアス電位固定時の出力コモン電位Ｖｏｕｔ（ｃｏｍｍｏｎ（Ｆｉｘ Ｒｅｆ））、バイアス電位制御時の出力コモン電位Ｖｏｕｔ（ｃｏｍｍｏｎ（Ｒｅｆ））を示している。入力コモン電位Ｖｉｎ（ｃｏｍｍｏｎ）の基準電位を５００ｍＶとする。横軸は、これらの各種の電位の基準電位からの変動量ΔＶ（ｍＶ）と示しており、縦軸は各種の電位Ｖを示している。
【0080】
バイアス電位固定時の出力コモン電位Ｖｏｕｔ（ｃｏｍｍｏｎ（Ｆｉｘ Ｒｅｆ））は、図４の第２差動入力段２０に代えて、単一のトランジスタを定電流源として用いた場合のデータを示している。第２差動入力段２０が無いので、バイアス電位は固定されている。また、バイアス電位制御時の出力コモン電位Ｖｏｕｔ（ｃｏｍｍｏｎ（Ｒｅｆ））は、図１の第２差動入力段２０を用いた場合のデータを示している。なお、正確には、これらのデータにおいて、第２負荷回路５０は、バイアス用トランジスタ７のみを備えており、更に、バイアス用トランジスタ７と電源ラインＶＤＤとの間には、図７に示した第３負荷Ｆ３を備えている。また、第１負荷回路４０側においても、図７に示した第１負荷Ｆ１及び第２負荷Ｆ２を配置している。
【0081】
同図に示すように、入力コモン電位Ｖｉｎ（ｃｏｍｍｏｎ）が増加すると、バイアス電位固定時の出力コモン電位Ｖｏｕｔ（ｃｏｍｍｏｎ（Ｆｉｘ Ｒｅｆ））は逆相で大きく減少する。一方、バイアス電位制御時の出力コモン電位Ｖｏｕｔ（ｃｏｍｍｏｎ（Ｒｅｆ））は、入力コモン電位が変動しても、変動量が抑制されている。すなわち、第２差動入力段２０を備えることで、入力コモン電位の変動に対して、出力コモン電位の変動を抑制することができる。
【0082】
図９は、差動入力電圧の差分の半分の値Ｖ（ｄｉｆｆ）／２（Ｖ）と、バイアス電位発生回路におけるバイアス用トランジスタを流れるドレイン電流ＩＤ（ｂｉａｓ）（μＡ）との関係を示すグラフである。
【0083】
図１に示したバイアス電位発生器は、第１抵抗Ｒ１を備えている。図１に示した第１抵抗Ｒ１が無い場合（Ｒ１＝∞（Ω））には、第１入力信号と第２入力信号の差分（入力差動）が変化した場合において、バイアス用トランジスタ７（ＰＭＯＳ－ＦＥＴ）を流れるドレイン電流ＩＤ（ｂｉａｓ）が変化してしまう。なお、Ｖ（ｄｉｆｆ）／２（Ｖ）＝入力差動電圧（Ｖ（ｉｎｐ）―Ｖ（ｉｎｎ）／２）（Ｖ）である。すなわち、入力差動が大きくなれば、バイアス用トランジスタ７を流れるドレイン電流ＩＤ（ｂｉａｓ）が変化し、バイアス電位（ｂｉａｓｐ）が大きく変動してしまう。入力差動が小さい場合には、十分に出力コモン電位の変動抑制が可能であるが、入力差動が大きくなると、出力コモン電位の変動抑制量が低下してしまう。
【0084】
図１に示した第１抵抗Ｒ１を取り除いて、トランジスタのソースを短絡した場合（Ｒ１＝０（Ω））には、同様に、入力差動が大きくなれば、バイアス用トランジスタ７を流れるドレイン電流ＩＤ（ｂｉａｓ）が変化し、バイアス電位（ｂｉａｓｐ）が大きく変動してしまう。
【0085】
一方、バイアス電位発生器が、適当な第１抵抗Ｒ１を備える場合、バイアス用トランジスタ７を流れるドレイン電流ＩＤ（ｂｉａｓ）の変化が少なくなり、バイアス電位（ｂｉａｓｐ）の変動量が小さくなるという効果を奏する。なお、本例の第１抵抗Ｒ１の抵抗値は１０（ｋΩ）である。
【0086】
第１抵抗Ｒ１を用いた場合の優位性について、更に検討する。
【0087】
図１０（ａ）は、第１抵抗Ｒ１を用いず、第２差動入力段のソースを短絡した場合において、差動入力電圧の差分の半分の値Ｖ（ｄｉｆｆ）／２（Ｖ）と入力信号電圧Ｖｉｎ（ｍｖ）との関係を示すグラフ、図１０（ｂ）はＶ（ｄｉｆｆ）／２（Ｖ）と出力信号電圧Ｖｏｕｔ（ｍｖ）との関係を示すグラフ、図１０（ｃ）はＶ（ｄｉｆｆ）／２（Ｖ）とバイアス電位（ｂｉａｓｐ）（ｍｖ）との関係を示すグラフである。
【0088】
図１０（ａ）、図１０（ｂ）に示すように、第１入力信号の電圧Ｖ（ｉｎｐ）を増加させると、第１出力信号の電圧Ｖ（ｏｕｔｎ）は減少する。第２入力信号の電圧Ｖ（ｉｎｎ）を増加させると、第２出力信号の電圧Ｖ（ｏｕｔｐ）は減少する。なお、Ｖ（ｄｉｆｆ）／２（Ｖ）＝入力差動電圧（Ｖ（ｉｎｐ）―Ｖ（ｉｎｎ）／２）（Ｖ）である。
【0089】
第１抵抗Ｒ１を用いずに、図１に示した第２差動入力段２０を構成するトランジスタのソースを短絡した場合（Ｒ１＝０（Ω））、入力差動の大きさに応じて、バイアス電位（ｂｉａｓｐ）は、４４０ｍＶから４７０ｍｖまで変動している。すなわち、入力差動が大きくなると、出力コモン電位の変動抑制量が低下してしまう。
【0090】
図１１は、第１抵抗Ｒ１を用いず、第２差動入力段のソースを短絡した場合の各種電圧の動作波形である。
【0091】
第１入力信号の電圧Ｖ（ｉｎｐ）と第１出力信号の電圧Ｖ（ｏｕｔｎ）は、逆相で変化する。また、第２入力信号の電圧Ｖ（ｉｎｎ）と、第２出力信号の電圧Ｖ（ｏｕｔｐ）も逆相で変化する。これらの信号は、方形波信号である。各方形波電圧のクロスポイントの近傍の時刻において、バイアス電位（ｂｉａｓｐ）が揺らぐように変動している。
【0092】
図１２（ａ）は、第１抵抗Ｒ１（Ｒ１＝１０ｋΩ）を用いた場合において、差動入力電圧の差分の半分の値Ｖ（ｄｉｆｆ）／２（Ｖ）と入力信号電圧との関係を示すグラフ、図１２（ｂ）はＶ（ｄｉｆｆ）／２（Ｖ）と出力信号電圧との関係を示すグラフ、図１２（ｃ）はＶ（ｄｉｆｆ）／２（Ｖ）とバイアス電位（ｂｉａｓｐ）との関係を示すグラフである。
【0093】
第１抵抗Ｒ１を用いた場合、入力差動の大きさに応じて、バイアス電位（ｂｉａｓｐ）は、４６６ｍＶから４７１ｍＶまで変動している。すなわち、入力差動が大きくなっても、バイアス電位（ｂｉａｓｐ）の変動は小さく、出力コモン電位が十分に抑制されている。Ｖ（ｄｉｆｆ）／２（Ｖ）が±１００ｍＶ以内の場合、バイアス電位（ｂｉａｓｐ）の変動量は１ｍＶ以下に抑制することができる。
【0094】
図１３は、第１抵抗Ｒ１（Ｒ１＝１０ｋΩ）を用いた場合の各種電圧の動作波形である。
【0095】
第１入力信号の電圧Ｖ（ｉｎｐ）と第１出力信号の電圧Ｖ（ｏｕｔｎ）は、逆相で変化する。また、第２入力信号の電圧Ｖ（ｉｎｎ）と、第２出力信号の電圧Ｖ（ｏｕｔｐ）も逆相で変化する。これらの信号は、方形波信号である。各方形波電圧のクロスポイントの近傍の時刻において、バイアス電位（ｂｉａｓｐ）は、僅かに揺らぐが、図１１の場合よりも、変動は抑制されている。すなわち、出力コモン電位変動が十分に抑制されている。
【0096】
上述のように、第２差動入力段２０には、入力用のトランジスタのソース間を接続する第１抵抗Ｒ１を備えている。第１抵抗Ｒ１がある場合、第２差動入力段２０の入力信号の差分に拘らず、第２差動入力段２０を流れる電流の総和を略一定とすることができる。第１抵抗Ｒ１の抵抗値（Ｒ１とする）は、第２差動入力段２０を構成するトランジスタの相互コンダクタンスｇｍ、ドレイン抵抗ｒＯ（出力抵抗）を用いた場合、Ｒ１＝１／（（ｇｍ／２）－（１／ｒＯ））で与えられる。第１抵抗Ｒ１の抵抗値が、この条件を満たす場合、第２差動入力段２０を流れる電流の総和を略一定とすることができるが、実際には、抵抗値は、かかる計算値を目安の値とし、第２差動入力段２０を流れる電流の総和が略一定となるように、シミュレーションを行って決定することができる。
【0097】
第２差動入力段２０の第１抵抗Ｒ１は、受動素子としての抵抗器を用いて構成することも可能であるが、図５に示したような負荷トランジスタを用いて、構成することもできる。第１抵抗Ｒ１の抵抗値又はこれと等価な抵抗値は、第２差動入力段２０を流れる電流の総和の変化を最小とする設定が好ましい。図５に示した回路は、第５トランジスタ５と第６トランジスタ６を備えている。第３トランジスタ３及び第４トランジスタ４からなる差動対に対して、第５トランジスタ５及び第６トランジスタ６の対は、並列に接続されており、一対のソースフォロアを構成している。第２差動入力段２０の第３トランジスタ３及び第４トランジスタ４を流れる電流と、ソースフォロアとしての第５トランジスタ５及び第６トランジスタ６を流れる電流は、相補的であって、変化を打ち消しあうため、これらのトランジスタを流れる電流の合計は略一定となる。
【0098】
次に、トランジスタのゲインについて考察する。一般的に、トランジスタの有効ゲート電圧Ｖｅｆｆよりドレイン／ソース間電圧ＶＤＳが高い範囲を飽和領域、有効ゲート電圧Ｖｅｆｆ以下の範囲を線形領域といい、飽和領域における特性は、以下の関係を有する。
【0099】
（式１） ＩＤ＝１／２・β（ＶＧＳ－ＶＴ）２（１＋（ＶＤＳ／ＶＡ））
（式２） β＝μＣＯＸ（Ｗ／Ｌ）
（式３） Ｖｅｆｆ＝ＶＧＳ－ＶＴ
（式４） ｇｍｒｏ＝（２ＶＡ）／Ｖｅｆｆ＝ＡＶ
（式５） ｇｍ＝（∂ＩＤ）／（∂ＶＧＳ）＝βＶｅｆｆ
（式６） ｒｏ＝（∂ＶＤＳ）／（∂ＩＤ）＝（２ＶＡ）／（ｇｍＶｅｆｆ）
（式７） ΔＩＤ＝ｇｍΔＶＧＳ
ここで、ＩＤはドレイン電流、ＶＧＳはゲート／ソース間電圧、ＶＴは閾値電圧、ＶＤＳはドレイン／ソース間電圧、ＶＡはアーリー電圧、βは利得係数、μはキャリアの移動度、ＣＯＸは単位面積当たりのゲート酸化膜容量、Ｗはゲート幅、Ｌはゲート長である。ゲート幅Ｗ及びゲート長Ｌは、実効的なチャネル幅及びチャネル長を示す。ＡＶはトランジスタの固有利得、ｇｍはトランジスタの相互コンダクタンス、ｒｏはトランジスタの出力抵抗（ドレイン抵抗）である。ΔＩＤはトランジスタの動作点近傍のドレイン電流ＩＤの変化量、ΔＶＧＳはトランジスタの動作点近傍のゲート／ソース間電圧ＶＧＳの変化量を示している。また、アナログ回路において、トランジスタ特性を発揮しやすい有効ゲート電圧Ｖｅｆｆは、約０．２Ｖである。
（式２） β＝μＣＯＸ（Ｗ／Ｌ）
（式３） Ｖｅｆｆ＝ＶＧＳ－ＶＴ
（式４） ｇｍｒｏ＝（２ＶＡ）／Ｖｅｆｆ＝ＡＶ
（式５） ｇｍ＝（∂ＩＤ）／（∂ＶＧＳ）＝βＶｅｆｆ
（式６） ｒｏ＝（∂ＶＤＳ）／（∂ＩＤ）＝（２ＶＡ）／（ｇｍＶｅｆｆ）
（式７） ΔＩＤ＝ｇｍΔＶＧＳ
ここで、ＩＤはドレイン電流、ＶＧＳはゲート／ソース間電圧、ＶＴは閾値電圧、ＶＤＳはドレイン／ソース間電圧、ＶＡはアーリー電圧、βは利得係数、μはキャリアの移動度、ＣＯＸは単位面積当たりのゲート酸化膜容量、Ｗはゲート幅、Ｌはゲート長である。ゲート幅Ｗ及びゲート長Ｌは、実効的なチャネル幅及びチャネル長を示す。ＡＶはトランジスタの固有利得、ｇｍはトランジスタの相互コンダクタンス、ｒｏはトランジスタの出力抵抗（ドレイン抵抗）である。ΔＩＤはトランジスタの動作点近傍のドレイン電流ＩＤの変化量、ΔＶＧＳはトランジスタの動作点近傍のゲート／ソース間電圧ＶＧＳの変化量を示している。また、アナログ回路において、トランジスタ特性を発揮しやすい有効ゲート電圧Ｖｅｆｆは、約０．２Ｖである。
【0100】
素子の微細化に伴って、差動入力段を構成するトランジスタの出力抵抗ｒｏが低下すると、固有利得Ａｖ及びゲインが低下する。上述の全差動アンプにおいては、アクティブロードを用いた第１負荷回路４０を用いることにより、実効負荷抵抗を増加させ、ゲインを増加させ、安定性を向上させている。
【0101】
なお、トランジスタのゲート長Ｌと、ゲート幅Ｗについて、補足説明を行う。
【0102】
上述の各種電流源を構成するトランジスタのゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）は、同一である。また、第１差動入力段１０及び第２差動入力段２０を構成するトランジスタのゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）は、同一である。さらに、第１負荷回路４０及び第２負荷回路５０を構成するトランジスタのゲート幅Ｗとゲート長Ｌの比率（Ｗ／Ｌ）は、同一である。トランジスタの特性を揃えておくことで、対称性のある回路構造となり、比率を異ならせた場合よりも、簡易な構成とすることができる。
【0103】
トランジスタの利得係数βは、トランジスタの物理的な構造（Ｗ／Ｌ）を変更すれば、変えることができる。なお、トランジスタのアーリー電圧ＶＡは、トランジスタのゲート長Ｌに概ね比例するが、ゲート幅Ｗにほとんど依存しない。ゲート長Ｌを小さくすると、利得係数βを大きくし、レイアウト面積や寄生容量を小さくすることができるという利点がある一方で、アーリー電圧ＶＡ（絶対値）は、小さくなる。上述の全差動アンプは、このような微細化されたトランジスタを用いた場合に更に有用である。なお、アーリー電圧ＶＡは、ゲート／ソース間電圧ＶＧＳには、殆ど依存しない。２８ｎｍノード以降の微細化プロセスにおいてはＶＡの低下が顕著である。
【0104】
第１抵抗Ｒ１が相対的に満たす好適な条件について考察する。
【0105】
出力コモン電位変動を抑制するには、バイアス用トランジスタ７を流れるドレイン電流ＩＤ（ｂｉａｓ）が、第２差動入力段２０への差動入力信号の差分の大きさによって、変動しないことが好ましい。ここで、図１に示したバイアス電位発生器Ｂにおいて、第３トランジスタ３、第４トランジスタ４、第１電流源３１のトランジスタ、第２電流源３２のトランジスタの構造が全て同一であるとする。各トランジスタの相互コンダクタンスをｇｍ、出力抵抗をｒｏとする。
【0106】
バイアス用トランジスタ７を流れるドレイン電流ＩＤ（ｂｉａｓ）は、第３トランジスタ３を流れる第３ドレイン電流ＩＤ（３）と、第４トランジスタ４を流れる第４ドレイン電流ＩＤ（４）の和で与えられる。入力信号が変化した場合、第３ドレイン電流ＩＤ（３）の増加分と、第４ドレイン電流ＩＤ（４）の減少分が同じであれば、ドレイン電流ＩＤ（ｂｉａｓ）は、変化しないことになる。厳密には、この条件を満たすように、非線形な回路方程式を解けば、第１抵抗Ｒ１の最適値を求めることができる。実際には、第１抵抗Ｒ１の抵抗値Ｒ１は、抵抗値Ｒ１の値を変化させながらシミュレーションを行い、上記条件を満たすように、第１抵抗Ｒ１の最適値を求めればよい。
【0107】
補足的に説明を行うと、第２差動入力段２０において、第１入力信号の電位Ｖ（ｉｎｐ）と、第２入力信号の電位Ｖ（ｉｎｎ）とが一致した状態から、第１入力信号の電位Ｖ（ｉｎｐ）が上昇し、第２入力信号の電位Ｖ（ｉｎｎ）が低下した状態を想定する。この場合、第３トランジスタ３のドレイン電位（第１端子Ｎ１の電位）がΔＶｄだけ上昇し、これと対称的に、第４トランジスタ４のドレイン電位（第２端子Ｎ２の電位）が―ΔＶｄだけ低下したとする。第１抵抗Ｒ１の両端では、２ΔＶｄの電位差が発生した場合、第１端子Ｎ１から第２端子Ｎ２に向けて第１抵抗Ｒ１を流れるバイパス電流Ｉ（Ｒ）＝２ΔＶｄ／Ｒ１となる。電位変化ΔＶｄに伴って、第３トランジスタ３及び第１電流源３１のトランジスタの内部抵抗ｒｏを流れる電流がΔＶｄ／ｒｏだけ変化したとする。第１抵抗Ｒ１に流れたバイパス電流Ｉ（Ｒ）＝２ΔＶｄ／Ｒ１が、第３トランジスタ３の相互コンダクタンスｇｍに起因する場合、合計電流としてのドレイン電流ＩＤ（ｂｉａｓ）が変わらないと考えられる。すなわち、第３トランジスタ３から供給される電流ｇｍΔＶｄによって、第３トランジスタ３及び第１電流源３１のトランジスタの内部抵抗ｒｏを流れる２つの電流がΔＶｄ／ｒｏと、第１抵抗Ｒ１に流れるバイパス電流Ｉ（Ｒ）＝２ΔＶｄ／Ｒ１が作られる場合、第３ドレイン電流ＩＤ（３）の増加分と、第４ドレイン電流ＩＤ（４）の減少分が同じになると考えられる。この電流保存則より満たされる条件は、（２ΔＶｄ／ｒｏ）＋（ΔＶｄ／Ｒ１）＝ｇｍΔＶｄである。すなわち、（１／Ｒ１）＝（ｇｍ／２）―（１／ｒｏ）となる。第２差動入力段２０を構成する各トランジスタのｇｍ×ｒｏ＝固有利得ＡＶなので、この関係式は、（ｒｏ／Ｒ１）＝（ＡＶ／２）－１の関係を満たしている。抵抗値Ｒ１＞０を満たす場合、固有利得ＡＶは２よりも大きい値となる。なお、ｇｍの値の一例は３８３μＳ、出力抵抗ｒｏの一例は１１．７ｋΩであり、この場合の第１抵抗Ｒ１の値は９．４ｋΩとなる。
【0108】
以上、説明したように、上述の全差動アンプは、フィードバック制御ではなく、フィードフォワード制御を用いているため、出力の安定性が改善されている。また、全差動アンプ本体Ａと、バイアス電位発生器Ｂとは、別の回路であり、信号増幅の本体部である全差動アンプ本体Ａには、寄生素子が少ない構成となっている。したがって、高速動作を行うことができる。また、バイアス電位発生器Ｂの素子数も少なく、これはシンプルな付加回路である。
【0109】
また、複数の全差動アンプを用意し、これらの全差動アンプを多段に接続することもできる。初段の全差動アンプにおいて、第２差動入力段２０により、差動入力による出力コモン電位制御用のバイアス電位（ｂｉａｓｐ）を生成することができるので、このバイアス電位（ｂｉａｓｐ）を後段の全差動アンプ群にも用いることができる。アナログデジタル変換器（ＡＤＣ）は、多段の全差動アンプと、ラッチドコンパレータを備えており、上述の全差動アンプは、このような用途にも適用可能である。
【0110】
上述のＦＥＴの構成材料としては、Ｓｉ基板を用いたもののほか、化合物基板を用いたものも知られている。また、ＰチャネルのＦＥＴ（ＰＭＯＳ－ＦＥＴ）とＮチャネルＦＥＴ（ＮＭＯＳ－ＦＥＴ）を互いに入れ替えても、同様に全差動アンプを構成することができる。差動信号は、グランド電位を基準に決定されるコモン電位を有することができる。
【0111】
電界効果トランジスタには、ノーマリーオフ（ゲート電圧０Ｖでオフ）のエンハンスメント型と、ノーマリーオン（ゲート電圧０Ｖでオン）のデプレッション型があるが、上記では、ノーマリーオフの電界効果トランジスタを用いている。なお、上述の説明において、回路素子の「接続」とは、特に言及しない場合は、電気的に直接接続していることを意味しているが、本質的な動作に変化がない程度の回路要素を介在させてもよい。
【符号の説明】
【0112】
Ａ…全差動アンプ本体、Ｂ…バイアス電位発生器、Ｃ…電流源バイアス回路、Ｎ０…バイアス印加用節点、Ｒ１…第１抵抗、Ｒ２…第２抵抗、ＶＤＤ…電源ライン、Ｖｅｆｆ…有効ゲート電圧、１…第１トランジスタ、１Ｇ…第１入力端子、１Ｌ…第１負荷トランジスタ、１Ｔ…第１出力端子、２…第２トランジスタ、２Ｇ…第２入力端子、２Ｌ…第２負荷トランジスタ、２Ｔ…第２出力端子、３…第３トランジスタ、３Ａ…電流源、３Ｂ…電流源、３Ｃ…電流源、３Ｇ…第３入力端子、４…第４トランジスタ、４Ｇ…第４入力端子、５…第５トランジスタ、５Ｇ…第５入力端子、６…第６トランジスタ、６Ｇ…第６入力端子、７…バイアス用トランジスタ、１０…第１差動入力段、２０…第２差動入力段、３０…電流源、３１…第１電流源、３２…第２電流源、３３…第２のバイアス電位発生器、３４…第４電流源、４０…第１負荷回路、５０…第２負荷回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】