特許 7469209 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-08

(45)【発行日】2024-04-16

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   H01L 21/76 20060101AFI20240409BHJP

   H01L 29/861 20060101ALI20240409BHJP

   H01L 29/868 20060101ALI20240409BHJP

   H01L 29/06 20060101ALI20240409BHJP

   H01L 27/088 20060101ALI20240409BHJP

   H01L 21/336 20060101ALI20240409BHJP

   H01L 29/78 20060101ALI20240409BHJP

【ＦＩ】

H01L21/76 L

H01L29/91 C

H01L29/06 301M

H01L27/088 331A

H01L29/78 301R

【請求項の数】 5

(21)【出願番号】P 2020167337

(22)【出願日】2020-10-01

(65)【公開番号】P2022059520

(43)【公開日】2022-04-13

【審査請求日】2023-05-26

(73)【特許権者】

【識別番号】000003551

【氏名又は名称】株式会社東海理化電機製作所

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】片岡 良一

【審査官】宇多川 勉

(56)【参考文献】

【文献】特開平０５－１７５３２５（ＪＰ，Ａ）

【文献】特開平０２－２４８０６３（ＪＰ，Ａ）

【文献】特開２００４－０４７６２４（ＪＰ，Ａ）

【文献】特開昭５９－１５５９１７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１の面に素子領域が形成された半導体基板と、
前記素子領域を絶縁分離する溝部であって、前記溝部の内壁に沿って形成された絶縁膜、および前記絶縁膜上に形成された複数の層を含む積層膜を備えた溝部と、
前記半導体基板の第２の面に形成された前記積層膜と、を含み、
前記複数の層が、少なくとも、不純物の添加されていない所定の材料、予め定められた極性の不純物が添加された前記所定の材料、および不純物の添加されていない前記所定の材料をこの順で含む
半導体集積回路。

【請求項2】

前記素子領域がｐ型不純物領域およびｎ型不純物領域を含み、
前記溝部は前記ｐ型不純物領域および前記ｎ型不純物領域を囲んで形成され、
ダイオードとして機能する
請求項１に記載の半導体集積回路。

【請求項3】

前記素子領域が、ソースとして機能するソース不純物領域、ドレインとして機能するドレイン不純物領域、およびゲート領域を含み、
前記溝部は前記ソース不純物領域、ドレイン不純物領域、およびゲート領域を囲んで形成され、
ＭＯＳトランジスタとして機能する
請求項１に記載の半導体集積回路。

【請求項4】

前記素子領域が少なくとも２つトランジスタが形成された領域であり、
前記溝部は前記２つのトランジスタの間に配置され前記２つトランジスタを分離する機能を有する
請求項１に記載の半導体集積回路。

【請求項5】

前記所定の材料がポリシリコンである
請求項１から請求項４のいずれか１項に記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路に関する。

【背景技術】

【0002】

半導体集積回路における素子分離構造の一例として、トレンチ（溝）分離構造が知られている。素子分離構造とは、隣接する素子間でのリーク電流を防ぎ、耐圧を確保するための半導体集積回路の素子分離技術である。トレンチ分離とは、半導体集積回路内の素子の周囲に、例えば絶縁物を充填した溝（トレンチ）を配置して素子同士を分離する技術であり、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）、ＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等が知られている。また、トレンチ分離技術は、トレンチゲート型トランジスタ等の縦型半導体集積回路にも用いられている。

【0003】

トレンチゲート型の半導体集積回路に関連する文献として、例えば特許文献１が知られている。特許文献１に開示されたトレンチゲート型半導体装置では、交差トレンチの形成方法として、二重トレンチ構造としたゲートトレンチを形成した後に、ゲートトレンチをマスク材料で埋め戻し、その後、当該マスク材料をパターニングして、交差トレンチを形成するためのマスクとして用い、ゲートトレンチに交差する交差トレンチをゲートトレンチよりも深く設け、交差トレンチ底部にショットキー電極を設けている。特許文献１では、このような構成により、従来のものよりセルピッチを縮小することが可能な半導体装置を提供することができるとしている。

【0004】

また、トレンチ分離技術に関連した文献として、例えば特許文献２に開示された半導体装置の素子分離方法が知られている。特許文献２に開示されたスタックド－トレンチ型ＤＲＡＭセルでは、トレンチの側壁を誘電ライニングでライニングし、その側壁と同様に低速拡散Ｎ－型不純物でドープされたトレンチの底を通してアクセストランジスタソース／ドレイン領域と電気的接触を行なう。特許文献２では、このような構成により、スタックド－トレンチ型ＤＲＡＭセルの記憶ノードキャパシタプレートからそのセルのアクセストランジスタチャネル領域へのリン拡散の問題が解決されるとしている。

【0005】

さらに、特許文献３に開示された半導体集積回路装置の製造方法も知られている。特許文献３に開示された半導体集積回路装置の製造方法では、トレンチ型ＤＲＡＭの記憶回路部の製造方法において、半導体基板に表面から内部に向かう浅溝および深溝を形成する工程と、半導体基板表面および浅溝並びに深溝の溝内壁に絶縁膜を形成する工程と、深溝にボロンおよび砒素をイオン注入し、浅溝にボロンをイオン注入する工程と、半導体基板表面にリンドープ多結晶シリコンを堆積し、かつ浅溝並びに深溝の内部にリンドープ多結晶シリコン膜を充填する工程と、リンドープ多結晶シリコン膜をエッチングし、浅溝並びに深溝の内部にのみリンドープ多結晶シリコン膜を残し、浅溝をトランスファゲートとし、深溝を容量とする工程と、全面に層間絶縁膜としてのＢＰＳＧ膜を堆積する工程と、ＢＰＳＧ膜の所定の部分に、コンタクト溝を形成する工程と、ディジット線を形成する工程と、を含んでいる。特許文献３では、このような構成により、コンタクト溝側壁および周辺部でのＷＳｉ膜の形状を改善し、ディジット線の断線等の問題が解決されるとしている。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２０１５－０１９０９２号公報

【文献】特開平０６－０５３４３６号公報

【文献】特開平０４－１２７４６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ところで、所定の極性の不純物、例えばリンを含む材料、例えばリンドープポリシリコンが充填されたトレンチ分離構造の半導体集積回路では、製造プロセスにおいて、トレンチ内に酸化膜とリンドープポリシリコンの積層膜が形成されると同時に、半導体基板裏面にも当該積層膜が形成される。すなわち、複数の半導体ウェハを横にして半導体ウェハボートに縦に並べた状態で酸化膜を成膜するための熱酸化処理、あるいはリンドープポリシリコンを成膜するための気相成長を行うと、酸化膜－リンドープポリシリコンの積層膜がトレンチ内に形成されるとともに、半導体ウェハの裏面にも形成される。半導体ウェハの裏面に成膜される積層膜は、半導体ウェハ裏面側から酸化膜、リンドープポリシリコンの順で成膜されており、リンドープポリシリコンが外側の膜（外部に晒された膜）となっている。

【0008】

この場合、トレンチ内のリンドープポリシリコンに含まれるリンが、酸化膜を介してトレンチ外部の半導体基板中に拡散し、トレンチ分離の対象である回路素子の不純物領域に影響して回路素子の特性を変動させる場合があった。また、半導体基板裏面に形成されたリンドープポリシリコン中のリンが回り込んで当該半導体ウェハ自身の表面に付着することにより、当該半導体ウェハの特性変動を引き起こす場合があった。あるいはリンドープポリシリコン中のリンが、ウェハボートに配置された隣（下側）の半導体ウェハの表面に付着することにより、隣接した半導体ウェハの特性変動を発生させる場合もあった。

【0009】

図４を参照して、上記問題のうち、トレンチ内の酸化膜を介してリンが拡散される場合の問題点について説明する。図４は、トレンチを素子間分離に用いた比較例に係る半導体集積回路７０を示している。図４に示すように半導体集積回路７０は、ｐ型半導体基板１１、２つのＭＯＳトランジスタ６４Ａ、６４Ｂ、およびトレンチ部６５Ｂを含んでいる。
ＭＯＳトランジスタ６４Ａおよび６４Ｂの各々は、ｎ＋不純物領域６１、ゲート酸化膜６２、およびゲート電極６３を備えている。トレンチ部６５Ｂは、酸化膜１２、および酸化膜１２を介してトレンチ内に充填されたリンドープポリシリコン５４を備えている。以上の構成を有する半導体集積回路７０では、製造工程における熱処理工程を経ることでリンドープポリシリコン５４中のリンが酸化膜１２を介してｐ型半導体基板１１中に拡散し、トレンチ部６５Ｂの周辺部（側壁部、底部）にリンの層（拡散層ＣＲ）を形成する。当該拡散層ＣＲによってＭＯＳトランジスタ６４ＡとＭＯＳトランジスタ６４Ｂとが導通するという問題である。この問題は素子間分離構造に限らず、周囲にトレンチ分離を備えたダイオード、ゲートがトレンチ構造となっている縦型トレンチゲートＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの場合も同様である。

【0010】

この点、上記特許文献１から特許文献３の各特許文献においては、トレンチ内に不純物が添加された材料を充填する技術事項が開示されているが、いずれも不純物がトレンチ外部に拡散することは想定しておらず、上記のような現象の解決を図ろうとするものではない。また、上記特許文献１から特許文献３の各特許文献においては、半導体集積回路の製造工程において、半導体ウェハの裏面に不純物層が形成されることについては問題としていない。

【0011】

本発明は、上記事実を考慮し、トレンチ分離構造を有する半導体集積回路において、当該半導体集積回路の特性変動を抑制することを目的とする。

【課題を解決するための手段】

【0012】

本発明の第１実施態様に係る半導体集積回路では、第１の面に素子領域が形成された半導体基板と、素子領域を絶縁分離する溝部であって、溝部の内壁に沿って形成された絶縁膜、および絶縁膜上に形成された複数の層を含む積層膜を備えた溝部と、半導体基板の第２の面に形成された積層膜と、を含み、複数の層が、少なくとも、不純物の添加されていない所定の材料、予め定められた極性の不純物が添加された所定の材料、および不純物の添加されていない所定の材料をこの順で含む。

【0013】

第１実施態様に係る半導体集積回路によれば、積層膜が、予め定められた極性の不純物が添加された所定の材料を、両側から不純物の添加されていない所定の材料で挟む構造となっている。このため、予め定められた極性の不純物が外部に向かって拡散、あるいは飛散することがなく、その結果、半導体集積回路の特性の変動が抑制される。

【0014】

本発明の第２実施態様に係る半導体集積回路では、素子領域がｐ型不純物領域およびｎ型不純物領域を含み、溝部はｐ型不純物領域およびｎ型不純物領域を囲んで形成され、ダイオードとして機能する。

【0015】

第２の実施態様に係る半導体集積回路によれば、ｐ型不純物領域およびｎ型不純物領域がダイオードを構成し、溝部がダイオードを囲んで形成されている。そして、積層膜が予め定められた極性の不純物が外部に向かって拡散、あるいは飛散することがないように構成されている。このため、ダイオードにおける耐圧の低下等の特性の変動が抑制される。

【0016】

本発明の第３実施態様に係る半導体集積回路では、素子領域が、ソースとして機能するソース不純物領域、ドレインとして機能するドレイン不純物領域、およびゲート領域を含み、溝部はソース不純物領域、ドレイン不純物領域、およびゲート領域を囲んで形成され、ＭＯＳトランジスタとして機能する。

【0017】

第３実施態様に係る半導体集積回路によれば、ソース不純物領域、ドレイン不純物領域、およびゲート領域がＭＯＳトランジスタを構成し、溝部がＭＯＳトランジスタを囲んで形成されている。そして、積層膜が予め定められた極性の不純物が外部に向かって拡散、あるいは飛散することがないように構成されている。このため、ＭＯＳトランジスタにおける閾値電圧の変動等の特性の変動が抑制される。

【0018】

本発明の第４実施態様に係る半導体集積回路では、素子領域が少なくとも２つトランジスタが形成された領域であり、溝部は２つのトランジスタの間に配置され２つトランジスタを分離する機能を有する。

【0019】

第４の実施態様に係る半導体集積回路によれば、２つの独立したトランジスタを含み、２つのトランジスタの間に配置された溝部が２つのトランジスタを分離する機能を有する。そして、積層膜が予め定められた極性の不純物が外部に向かって拡散、あるいは飛散することがないように構成されている。このため、半導体集積回路におけるトランジスタ同士の導通に起因する特性の変動が抑制される。

【0020】

本発明の第５実施態様に係る半導体集積回路では、予め定められた材料がポリシリコンである。

【0021】

第５実施態様に係る半導体集積回路によれば、予め定められた材料がポリシリコンとなっているので、溝部に電圧を印加する場合に好適である。

【発明の効果】

【0022】

本発明によれば、トレンチ分離構造を有する半導体集積回路において、当該半導体集積回路の特性変動を抑制することができる、という優れた効果を奏する。

【図面の簡単な説明】

【0023】

【図1】本発明の実施の形態に係る半導体集積回路の構成の一例を示す、（ａ）は断面図、（ｂ）は平面図である。

【図2】（ａ）から（ｄ）は、比較例に係る半導体集積回路（ダイオード）の製造方法を示す断面図である。

【図3】比較例に係る半導体集積回路（ＭＯＳトランジスタ）の構成を示す断面図である。

【図4】比較例に係る半導体集積回路（素子分離構造）の構成を示す断面図である。

【発明を実施するための形態】

【0024】

以下、図面を参照して、本発明の実施の形態に係る半導体集積回路について説明する。
なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

【0025】

図１から図３を参照して、本実施の形態に係る半導体集積回路１０について説明する。
半導体集積回路１０は、本発明をダイオードに適用した形態であり、図１（ａ）は半導体集積回路１０の断面図を、図１（ｂ）は平面図を各々示している。図１に示すように、半導体集積回路１０は、ｐ型半導体基板１１、「素子領域」としてのｎ＋不純物領域１６、「素子領域」としてのｐ＋不純物領域１７、および「溝部」としてのトレンチ部２０を含んでいる。ｎ＋不純物領域がカソード領域を構成し、ｐ＋不純物領域がアノード領域を構成している。このカソード領域、アノード領域が形成されたｐ型半導体基板１１の面が、本発明に係る「第１の面」、「第１の面」と反対側の面が本発明に係る「第２の面」（「裏面」とよぶ場合がある）である。

【0026】

本実施の形態に係るトレンチ部２０は、トレンチの内部に形成された「絶縁膜」としての酸化膜１２、および積層膜１８を備えている。積層膜１８は、外側から内側に向かってノンドープポリシリコン１３、リンドープポリシリコン１４、およびノンドープポリシリコン１５が成膜された３層構造となっている。半導体集積回路１０では、さらにｐ型半導体基板１１の裏面にも積層膜１９を備えている。積層膜１９は、ｐ型半導体基板１１に近い側から外側に向かって、ノンドープポリシリコン１３、リンドープポリシリコン１４、およびノンドープポリシリコン１５が成膜された３層構造となっている。

【0027】

ここで、トレンチによる素子分離構造を備えた半導体集積回路では、該トレンチに電源を接続し、電位を与えることが必要になる場合がある。その場合は、トレンチ内の充填物、例えばポリシリコンの電気抵抗を下げるために不純物を添加するのが一般的である。一方、トレンチ内に酸化膜を介してリンドープポリシリコンが形成された構成のトレンチ部では、上述したように、トレンチ内のリンドープポリシリコンに含まれるリンが、酸化膜を介してトレンチ外部の半導体基板に拡散し、トレンチ分離の対象である回路素子の不純物領域に影響して回路素子の特性を変動させる場合があった。また、半導体集積回路の製造プロセスにおいて、半導体基板裏面に形成されたリンドープポリシリコン中のリンが回り込んで当該半導体ウェハ自身の表面に付着することにより、当該半導体ウェハの特性変動を引き起こす場合があった。あるいはリンドープポリシリコン中のリンが、ウェハボートに配置された隣（下側）の半導体ウェハの表面に付着することにより、隣接した半導体ウェハの特性変動を発生させる場合もあった。

【0028】

図２を参照して、リンの回り込みによる半導体基板表面へのリンの付着の問題についてより詳細に説明する。図２は、図４に示す比較例に係る半導体集積回路７０のトレンチ部６５Ｂと同様の構成のトレンチ部６５を備えた比較例に係る半導体集積回路５０の製造プロセスの一部を示している。半導体集積回路５０はダイオードの機能を有している。なお、半導体集積回路５０の製造は、複数の半導体集積回路５０が集積化された半導体ウェハの状態で行われるが、以下の説明では１個の半導体集積回路５０に注目して説明する。

【0029】

図２（ａ）に示すように、ｐ型半導体基板１１の所定の位置にトレンチを形成した後熱酸化処理を行って酸化膜５１を形成し、次いで気相成長等によりノンドープシリコンを成膜して、トレンチの内部を埋める。この際、同時にｐ型半導体基板１１の裏面に、ｐ型半導体基板に近い側から順に、酸化膜５１、リンドープポリシリコン５２が形成される。その後リンドープポリシリコンをエッチングして平坦化すると図２（ａ）に示す状態となる。

【0030】

次に、図２（ｂ）に示すように、ｐ型半導体基板１１に熱Ｈを加えて熱処理を行う。この熱処理工程は、例えば、リンドープポリシリコン５２の活性化工程、後のウェル形成工程における熱処理工程、ＭＯＳトランジスタの場合のゲート酸化膜形成工程における熱処理工程等である。

【0031】

上記のような熱処理工程を経ると、図２（ｃ）に示すように、ｐ型半導体基板１１の表面にリンが付着した層（以下、「リン付着層」）５３が形成される。これは、自身のｐ型半導体基板１１の裏面に形成されたリンドープポリシリコン５２中のリンが回り込んで付着する場合もあるし、同じ半導体ウェハボートに搭載された、例えば隣（上側）の半導体ウェハから飛来して付着する場合もある。また、図示を省略するが、本熱処理工程によって、酸化膜５１を介してリンドープポリシリコン５２中のリンがｐ型半導体基板１１中に拡散し、上述した拡散層ＣＲを形成する場合もある。

【0032】

その後、ｎ＋不純物領域１６、ｐ＋不純物領域１７等を形成して、図２（ｄ）に示すダイオードとしての半導体集積回路５０が製造される。しかしながら、半導体集積回路５０では、ｐ型半導体基板１１の表面にリン付着層５３が形成されており、リン付着層５３がｎ型不純物領域として作用するため、半導体集積回路５０の特性変動を招く場合がある。
特にｎ＋不純物領域１６とｐ＋不純物領域１７との間のリン付着層５３Ａによって、半導体集積回路５０における耐圧の低下等の特性変動を招く場合がある。

【0033】

図３は、トレンチ部６５Ａを備えたＭＯＳトランジスタの機能を有する半導体集積回路６０の例であり、図４に示す半導体集積回路７０のＭＯＳトランジスタ６４Ａ、あるいは６４Ｂと同様の構成となっている。また、トレンチ部６５Ａの構成は上記のトレンチ部６５と同様である。半導体集積回路６０の製造方法は、図２（ｃ）まで半導体集積回路５０と同様で、半導体集積回路６０では、図２（ｃ）の工程の後、ゲート電極、ソース、ドレイン等の形成を行う。半導体集積回路６０でもリン付着層５３が形成されるので特性変動を引き起こす場合があり、特にゲート酸化膜６２直下のリン付着層５３Ｂによって、閾値電圧（Ｖｔｈ）の変動等の特性変動が起こる恐れがある。

【0034】

そこで本実施の形態に係る半導体集積回路１０では、トレンチ部２０内の充填物を積層膜１８とし、裏面に形成する膜を積層膜１９とした。上記のように、積層膜１８および積層膜１９は、ノンドープポリシリコン１３、リンドープポリシリコン１４、およびノンドープポリシリコン１５の３層構造となっている。このことによって、トレンチ部２０においては、リンドープポリシリコン１４の外側をノンドープポリシリコン１３が覆っているので、製造工程においてリンドープポリシリコン１４中のリンがｐ型半導体基板１１に向かって拡散することが抑制される。また、ｐ型半導体基板１１の裏面においては、リンドープポリシリコン１４をノンドープポリシリコン１５が覆っているので、製造工程においてリンドープポリシリコン１４中のリンが自身の半導体基板の表面、あるいは隣の半導体基板の表面に付着することが抑制される。本実施の形態では、積層膜１８および積層膜１９の以上の作用によって、半導体集積回路１０の特性変動が抑制される。

【0035】

本実施の形態に係る積層膜１８、１９は、図２（ａ）における工程を代替する工程によって製造される。代替する工程は以下のような工程である。
（工程１）ｐ型半導体基板１１の所定の位置に、エッチング等によってトレンチを形成する。
（工程２）ｐ型半導体基板１１に熱酸化処理を施すことにより、トレンチの底部を含む内壁にＳｉＯ_２の酸化膜１２を形成する。
（工程３）ＳｉＨ_４を用いた気相成長等により、ノンドープポリシリコン１３を酸化膜１２上に成膜する。
（工程４）気相成長等によりリンドープポリシリコン１４をノンドープポリシリコン１３上に成膜する。リンドープポリシリコン１４は、ＳｉＨ_４ガスと同時にＰＨ_３ガスを流して成膜する。
（工程５）ＳｉＨ_４を用いた気相成長等により、ノンドープポリシリコン１５をリンドープポリシリコン１４上に成膜する。
（工程６）ポリシリコン（ノンドープポリシリコン１３、リンドープポリシリコン１４、ノンドープポリシリコン１５）をエッチング等により平坦化する。

【0036】

以上詳述したように、本実施の形態に係る半導体集積回路１０によれば、トレンチ分離構造を有する半導体集積回路１０において、半導体集積回路１０の耐圧の低下等の特性変動を抑制することができる。また、図３に示すＭＯＳトランジスタとしての半導体集積回路６０に、上述した半導体集積回路１０と同様の工程で積層膜１８、１９を成膜することによって、閾値電圧（Ｖｔｈ）等の特性変動を抑制することができる。さらに図４に示す素子間分離構造を用いた半導体集積回路７０に、上述した半導体集積回路１０と同様の工程で積層膜１８、１９を成膜することによって、ＭＯＳトランジスタ同士の導通に起因する特性変動を抑制することができる。なお、半導体集積回路７０に適用する回路素子はＭＯＳトランジスタに限られず、例えばバイポーラトランジスタ等の他の回路素子であってもよい。

【0037】

なお、上記実施の形態では、本発明をダイオード、ＭＯＳトランジスタ、素子間分離に適用した形態を例示して説明したが、これに限られず、トレンチゲート型ＭＯＳトランジスタ等の様々な他の半導体集積回路に適用することができる。また、様々な半導体集積回路に適用可能なことに対応して、本発明は、様々な深さのトレンチに適用することができる。本発明は、特にトレンチＭＯＳ等の比較的深いトレンチを用いる半導体集積回路に好適に用いることができる。

【0038】

また、上記実施の形態では、トレンチ内のポリシリコンにリンをドープする形態を例示して説明したが、これに限られず他のｎ型不純物をドープする形態としてもよい。また、トレンチ内のポリシリコンにドープする不純物はｎ型不純物に限られず、ｐ型不純物を用いてもよい。

【0039】

また、上記実施の形態では、ノンドープポリシリコン、リンドープポリシリコン、ノンドープポリシリコンの３層から成る積層膜１８、１９を例示して説明したが、これ限られず、例えば、リン以外の不純物を含むポリシリコン、あるいはノンドープポリシリコンをさらに含む積層膜としてもよい。

【0040】

また、上記各実施の形態で例示した不純物の極性（ｐ型、ｎ型）は例示であり、入れ替えることが可能である。その場合は、上記記載において「ｐ型」を「ｎ型」、「ｎ型」を「ｐ型」と読み替えればよい。

【符号の説明】

【0041】

１０、５０、６０、７０・・・半導体集積回路、１１・・・ｐ型半導体基板、１２・・・酸化膜、１３・・・ノンドープポリシリコン、１４・・・リンドープポリシリコン、１５・・・ノンドープポリシリコン、１６・・・ｎ＋不純物領域、１７・・・ｐ＋不純物領域、１８、１９・・・積層膜、２０・・・トレンチ部、５１・・・酸化膜、５２・・・リンドープポリシリコン、５３、５３Ａ、５３Ｂ・・・リン付着層、５４・・・リンドープポリシリコン、６１・・・ｎ＋不純物領域、６２・・・ゲート酸化膜、６３・・・ゲート電極、６４Ａ、６４Ｂ・・・ＭＯＳトランジスタ、６５、６５Ａ、６５Ｂ・・・トレンチ部、ＣＲ・・・拡散層、Ｈ・・・熱

【図1】

【図2】

【図3】

【図4】