特許 7469573 電源電圧変動除去強化器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-08

(45)【発行日】2024-04-16

(54)【発明の名称】電源電圧変動除去強化器

(51)【国際特許分類】

   G05F 1/56 20060101AFI20240409BHJP

【ＦＩ】

G05F1/56 310H

G05F1/56 310L

【請求項の数】 6

(21)【出願番号】P 2023550286

(86)(22)【出願日】2022-03-08

(65)【公表番号】

(43)【公表日】2024-02-01

(86)【国際出願番号】 US2022019256

(87)【国際公開番号】W WO2022203855

(87)【国際公開日】2022-09-29

【審査請求日】2023-08-21

(31)【優先権主張番号】17/213,044

(32)【優先日】2021-03-25

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】507364838

【氏名又は名称】クアルコム，インコーポレイテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100163522

【弁理士】

【氏名又は名称】黒田 晋平

(72)【発明者】

【氏名】クアン・チュアン・コアイ

(72)【発明者】

【氏名】フア・グアン

(72)【発明者】

【氏名】ジゼ・ジアン

【審査官】栗栖 正和

(56)【参考文献】

【文献】米国特許出願公開第２０１７／００９７６４９（ＵＳ，Ａ１）

【文献】特表２０１９－５１８２８２（ＪＰ，Ａ）

【文献】特開２００５－２０２７８１（ＪＰ，Ａ）

【文献】米国特許出願公開第２００９／０００１９５３（ＵＳ，Ａ１）

【文献】米国特許第７９１９９５４（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

システムであって、
入力および出力を有する増幅回路であって、前記増幅回路の前記入力が低ドロップアウト(LDO)レギュレータのパストランジスタのゲートに結合され、前記増幅回路が、
第1の入力、第2の入力、および出力を有する増幅器であって、前記増幅器の前記出力が前記増幅回路の前記出力に結合され、前記増幅器の前記第1の入力が前記増幅回路の前記入力に結合される、増幅器と、
前記増幅器の前記第2の入力に結合された第1の抵抗器と、
前記増幅器の前記出力と前記増幅器の前記第2の入力との間に結合された第2の抵抗器と
を含む、増幅回路と、
前記増幅回路の前記出力と前記増幅回路の前記入力との間に結合された金属酸化膜半導体(MOS)キャパシタであって、前記第1の抵抗器が前記増幅器の前記第2の入力と前記LDOレギュレータの出力との間に結合される、MOSキャパシタとを備える、システム。

【請求項2】

前記増幅器が、
前記増幅器の前記第1の入力に結合されたゲートを有する第1の入力トランジスタと、
前記増幅器の前記第2の入力に結合されたゲートを有する第2の入力トランジスタと、
前記第1の入力トランジスタのドレイン、前記第2の入力トランジスタのドレイン、および前記増幅器の前記出力に結合された負荷回路と、
前記第1の入力トランジスタのソースおよび前記第2の入力トランジスタのソースに結合されたカレントミラーとを備える、請求項1に記載のシステム。

【請求項3】

前記パストランジスタの前記ゲートに結合されたゲートと、前記カレントミラーに結合されたドレインとを有する、電流検知トランジスタをさらに備える、請求項2に記載のシステム。

【請求項4】

前記カレントミラーの第1の端子が前記電流検知トランジスタの前記ドレインに結合され、前記カレントミラーの第2の端子が前記第1の入力トランジスタの前記ソースおよび前記第2の入力トランジスタの前記ソースに結合される、請求項3に記載のシステム。

【請求項5】

前記カレントミラーが、前記カレントミラーの前記第1の端子に流れる電流を前記カレントミラーの前記第2の端子においてミラーリングするように構成される、請求項4に記載のシステム。

【請求項6】

前記増幅器が、前記負荷回路と前記増幅器の前記出力との間に結合された電圧バッファ回路をさらに備える、請求項2に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、2021年3月25日に米国特許商標庁に出願された非仮特許出願第17/213,044号の優先権と利益を主張し、その内容全体が、以下にその全体において、およびすべての適用可能な目的のために完全に記載されるかのように本明細書に組み込まれる。

【0002】

本開示の態様は、全般に電圧調整に関し、より具体的には、電圧レギュレータの電源電圧変動除去を強化することに関する。

【背景技術】

【0003】

ノイズの多い電源から回路にきれいな調整された電圧を提供するために、電圧レギュレータが使用されることがある。電源電圧変動除去(PSR)は、レギュレータの出力において電源のノイズを除去するための電圧レギュレータの能力を測定する。PSRが高いほど、回路に提供される調整された電圧はきれいになる。

【発明の概要】

【課題を解決するための手段】

【0004】

以下は、そのような実装形態の基本的理解をもたらすために、1つまたは複数の実装形態の簡略化された概要を提示する。この概要は、すべての企図された実装形態の網羅的な概観ではなく、すべての実装形態の主要なまたは重要な要素を特定することも、いずれかのまたはすべての実装形態の範囲を描写することも意図されていない。その唯一の目的は、後で提示される、より詳細な説明の前置きとして、1つまたは複数の実装形態のいくつかの概念を簡略化された形で提示することである。

【0005】

第1の態様はシステムに関する。システムは、入力および出力を有する増幅回路を含み、増幅回路の入力は、低ドロップアウト(LDO)レギュレータのパストランジスタのゲートに結合される。システムはまた、増幅回路の出力と増幅回路の入力との間に結合された金属酸化膜半導体(MOS)キャパシタを含む。

【0006】

第2の態様は、低ドロップアウト(LDO)レギュレータの電源電圧変動除去を強化するための方法に関する。方法は、金属酸化膜半導体(MOS)キャパシタを使用して負性容量を生成するステップと、負性容量をLDOレギュレータのパストランジスタのゲートに結合するステップとを含む。

【0007】

第3の態様はシステムに関する。システムは低ドロップアウト(LDO)レギュレータを含み、LDOレギュレータは、電源レールとLDOレギュレータの出力との間に結合されたパストランジスタと、基準電圧を受け取るように構成される第1の入力、フィードバックパスを介してLDOレギュレータの出力に結合される第2の入力、およびパストランジスタのゲートに結合される出力を有する増幅器とを含む。システムはまた、入力および出力を有する増幅回路を含み、増幅回路の入力はパストランジスタのゲートに結合される。システムはまた、増幅回路の出力と増幅回路の入力との間に結合された金属酸化膜半導体(MOS)キャパシタを含む。

【図面の簡単な説明】

【0008】

【図1】本開示のいくつかの態様による、低ドロップアウト(LDO)レギュレータの例を示す図である。

【図2】本開示のいくつかの態様による、LDOレギュレータに結合された電源電圧変動除去(PSR)強化器の例を示す図である。

【図3】本開示のいくつかの態様による、PSR強化器の中の増幅回路の例示的な実装形態を示す図である。

【図4】本開示のいくつかの態様による、金属酸化膜半導体(MOS)キャパシタを含むPSR強化器の例を示す図である。

【図5】本開示のいくつかの態様による、増幅回路の例示的な実装形態を示す図である。

【図6】本開示のいくつかの態様による、ハイパスフィルタを含むPSR強化器の例を示す図である。

【図7】本開示のいくつかの態様による、ハイパスフィルタの例示的な実装形態を示す図である。

【図8】本開示のいくつかの態様による、スイッチを含むPSR強化器の例を示す図である。

【図9】本開示のいくつかの態様による、適応的な電流バイアス付与を伴うPSR強化器の例を示す図である。

【図10】本開示のいくつかの態様による、増幅回路の中の増幅器の例示的な実装形態を示す図である。

【図11】本開示のいくつかの態様による、増幅器がスイッチを含む例を示す図である。

【図12】本開示のいくつかの態様による、LDOレギュレータおよびPSR強化器の別の例を示す図である。

【図13】本開示の態様が使用され得るシステムの例を示す図である。

【図14】本開示のいくつかの態様による、電源電圧変動除去を強化するための方法の例を示すフローチャートである。

【発明を実施するための形態】

【0009】

以下に記載される詳細な説明は、添付の図面とともに、様々な構成の説明であるものとして意図され、本明細書で説明される概念が実践され得る構成のみを表すことは意図されない。詳細な説明は、様々な概念の完全な理解をもたらす目的で、具体的な詳細を含む。しかしながら、これらの概念はこれらの具体的な詳細なしで実践され得ることが、当業者には明らかであろう。いくつかの事例では、よく知られている構造および構成要素は、そのような概念を曖昧にするのを避けるために、ブロック図の形式で示されている。

【0010】

ノイズの多い電源から回路にきれいな調整された電圧を提供するために、電圧レギュレータが使用されることがある。電源電圧変動除去(PSR)は、レギュレータの出力において電源のノイズを除去するための電圧レギュレータの能力を測定する。PSRが高いほど、回路に提供される調整された電圧はきれいになる。多くの用途に対して、電源からのノイズが回路に注入されるのを防ぐために、高いPSRが望ましい。回路が画像センシング回路を含む例では、電源のノイズが画像センシング回路に達するのを防ぐために高いPSRが望ましく、電源のノイズが画像センシング回路に達すると、画像センシング回路で捉えられた画像に目立つ白い線が生じ得る。

【0011】

一般に使用される電圧レギュレータは、低ドロップアウト(LDO)レギュレータである。これに関して、図1は、いくつかの態様によるLDOレギュレータ105の例を示す。LDOレギュレータ105は、電源レール120上の電源電圧V_DDから回路140に、調整された電圧V_OUTを提供するように構成される。LDOレギュレータ105は、電源レール120と回路140との間に結合されたパストランジスタ115を含む。図1の例では、パストランジスタ115は、電源レール120に結合されたソースおよびLDOレギュレータ105の出力125に結合されたドレインを有する、p型金属酸化膜半導体(PMOS)トランジスタ118を用いて実装される。パストランジスタ115はこの例に限定されず、パストランジスタ115は別のタイプのトランジスタで実装されてもよいことを理解されたい。パストランジスタ115は、並列に結合された複数のトランジスタで実装されてもよいことも理解されたい。

【0012】

LDOレギュレータ105はまた、パストランジスタ115のゲートに結合された出力116、基準電圧V_REFに結合された第1の入力112、およびフィードバックパス130を介してLDOレギュレータ105の出力125に結合された第2の入力114を伴う、増幅器110を含む。基準電圧V_REFは、バンドギャップ電圧基準回路、分圧器、抵抗器と直列の電流源、および/または別のタイプの回路によって提供され得る。図1の例では、第1の入力112は反転入力であり、第2の入力114は非反転入力である。

【0013】

動作において、増幅器110は、基準電圧V_REFと調整された電圧V_OUTとの差(すなわち、誤差)を減らす方向にパストランジスタ115のゲート電圧を調整し、これは、調整された電圧V_OUTを基準電圧V_REFと概ね等しくする。したがって、この例では、調整された電圧V_OUTは、基準電圧V_REFを適宜設定することによって、回路140に対して望ましい電圧に設定され得る。いくつかの実装形態では、フィードバックパス130は、増幅器110の第2の入力114にフィードバックされる電圧が調整された電圧V_OUTと比例するような分圧器(図示せず)を含み得ることを理解されたい。

【0014】

LDOレギュレータ105の課題は、電源レール120上の電源ノイズが、寄生容量C_gs、C_p、およびC_gdを通じてLDOレギュレータ105の出力125に結合されることがあるということであり、C_gsはパストランジスタ115のゲートソース間容量であり、C_pは増幅器110からの寄生容量であり、C_gdはパストランジスタ115のゲートドレイン間容量である。C_pはまた、パストランジスタ115のゲートに結合された1つまたは複数の他の素子(図示せず)からの寄生容量を含み得る。パストランジスタ115のゲートにおける容量性分圧器からの寄生容量C_gs、C_p、およびC_gdは、以下により近似され得る小信号ゲート電圧をもたらす。

【0015】

【数1】

【0016】

ここで、v_ddは電源ノイズによる小信号電源電圧であり、v_gはパストランジスタ115の小信号ゲート電圧である。電源ノイズは、たとえば、電源レール120に結合されたスイッチングレギュレータ(図示せず)によって生成され得る。

【0017】

小信号電源電圧v_ddは、パストランジスタ115のソースに現れ、これは電源レール120に結合される。したがって、パストランジスタ115の小信号ゲートソース間電圧は、式(1)において与えられるv_gから0ではないv_ddを引いたものに概ね等しい。パストランジスタ115の小信号ゲートソース間電圧は0ではないので、パストランジスタ115は、電源ノイズに対応する小信号電流を生成し、これはPSRを悪化させる。

【0018】

1つの手法では、PSRは、寄生容量C_pおよびC_gdを打ち消す負性容量C_Nをパストランジスタ115のゲートに追加することによって、容量性結合の効果を打ち消すことにより強化される。この手法では、負性容量C_Nの静電容量は以下により与えられる。
C_N=-(C_p+C_gd) (2)
負性容量C_Nは、パストランジスタ115の小信号ゲート電圧を以下に変える。

【0019】

【数2】

【0020】

したがって、負性容量C_Nは、パストランジスタ115の小信号ゲート電圧を、パストランジスタ115のソースにおける小信号電源電圧v_ddに概ね等しくする。結果として、パストランジスタ115の小信号ゲートソース間電圧は概ね0である。これは、電源ノイズに対応するパストランジスタ115によって生成される小信号電流を大きく減らし、したがって、LDOレギュレータ105の出力125への電源ノイズの結合を大きく減らす。

【0021】

図2は、負性容量C_Nを生成するように構成されるPSR強化器210の例を示す。PSR強化器210は、増幅回路220およびキャパシタ230を含む。増幅回路220は入力222および出力224を有し、増幅回路220の入力222はパストランジスタ115のゲートに結合され、キャパシタ230は、増幅回路220の出力224と増幅回路220の入力222との間に結合される。この例では、キャパシタ230および増幅回路220は、以下により与えられる負性容量C_Nを生成する負性容量回路を実装する。
C_N=C_M(1-G) (4)
ここで、C_Mはキャパシタ230の静電容量であり、Gは増幅回路220の利得である。式(4)に示されるように、増幅回路220の利得が1より大きいと仮定すると、静電容量C_Nは負である。負性容量C_Nは、パストランジスタ115のゲートに結合され、負性容量C_Nが-(C_p+C_gd)に等しいとき、上で論じられた容量性結合の効果を打ち消す。式(4)に示されるように、負性容量C_Nは、適宜キャパシタ230の静電容量C_Mおよび増幅回路220の利得を選ぶことによって、-(C_p+C_gd)に概ね等しく設定され得る。

【0022】

図3は、増幅回路220の例示的な実装形態を示す。この例では、増幅回路220は、増幅器310(たとえば、演算増幅器)、第1のフィードバック抵抗器R₁、および第2のフィードバック抵抗器R₂を含む。増幅器310は、第1の入力312、第2の入力314、および出力316を有する。増幅器310の第1の入力312は増幅回路220の入力222に結合され、増幅器310の出力316は増幅回路220の出力224に結合される。第1のフィードバック抵抗器R₁は増幅器310の第2の入力314とグラウンドとの間に結合され、第2のフィードバック抵抗器R₂は増幅器310の出力316と増幅器310の第2の入力314との間に結合される。図3の例では、増幅器310の第1の入力312は非反転入力であり、増幅器310の第2の入力314は反転入力である。動作において、第1のフィードバック抵抗器R₁および第2のフィードバック抵抗器R₂は、増幅回路220の閉ループ利得を以下に概ね等しくする。

【0023】

【数3】

【0024】

ここで、式(5)のR₁は第1のフィードバック抵抗器R₁の抵抗値であり、式(5)のR₂は第2のフィードバック抵抗器R₂の抵抗値である。式(5)は、増幅器310の開ループ利得が第2のフィードバック抵抗器R₂の抵抗値の、第1のフィードバック抵抗器R₁の抵抗値に対する比よりはるかに大きく(たとえば、少なくとも数桁大きく)、その結果、増幅回路220の利得がフィードバック抵抗器R₁およびR₂によって設定されると仮定する。これに関して、増幅器310は、高い開ループ利得を有する演算増幅器を用いて実装され得る。

【0025】

図3の例では、PSR強化器210によって生成される負性容量C_Nは、以下により与えられる。

【0026】

【数4】

【0027】

したがって、この例では、PSR強化器210によって与えられる負性容量C_Nは、キャパシタ230の静電容量C_Mを比-R₂/R₁と乗じることによって与えられる。

【0028】

キャパシタ230は通常、金属-絶縁体-金属(MIM)キャパシタを用いて実装される。MIMキャパシタを使用することの欠点は、MIMキャパシタがパストランジスタ115とは構造的に異なるということである。結果として、キャパシタ230の静電容量C_Mは、複数のプロセスコーナーにわたるパストランジスタ115の寄生容量の変動に追随しない。これは、複数のプロセスコーナーにわたって負性容量C_Nを-(C_p+C_gd)に等しく設定するのを難しくし、これはプロセスコーナーにわたりPSR強化器210のPSR性能を悪化させる。

【0029】

PSR強化器210の別の欠点は、回路140が高いPSRを必要とするタスクを実行していないときであっても、PSR強化器210が有効であることがあるということであり、これは電力効率を低下させる。回路140が画像センシング回路を含む例では、回路140は、電源ノイズにより引き起こされる得られた画像中の白い線を減らすために、画像捕捉の間は高いPSRを必要とすることがある。しかしながら、回路140は、回路140が画像を捉えていないとき、高いPSRを必要としないことがある。この例では、回路140が画像を捉えていないときにPSR強化器210を有効なままにすることは電力の浪費であるので、電力効率を低下させる。

【0030】

加えて、PSR強化器210の中の増幅回路220は、LDOレギュレータ105の電流負荷が低いときであっても、高いPSRを提供するために一定の高バイアス電流を使用する。たとえば、LDOレギュレータ105の電流負荷は、回路140が活動していないとき、または高いPSRを必要としない低電力状態にあるとき、低いことがある。この例では、負荷が低い(すなわち、軽い)とき増幅回路220のために高バイアス電流を維持することは必要ではなく、低負荷での電力効率が悪くなる。

【0031】

以下でさらに論じられるように、本開示の様々な態様は、PSR強化器210の上記の欠点の1つまたは複数を克服する。

【0032】

図4は、本開示の態様による、例示的なPSR強化器410を示す。以下でさらに論じられるように、PSR強化器410は、プロセスコーナーにわたるパストランジスタ115の寄生容量の変動に追随する負性容量C_Nを提供し、それにより、複数のプロセスコーナーにわたって改善されたPSR性能をもたらす。

【0033】

PSR強化器410は、増幅回路420およびキャパシタ430を含む。増幅回路420は入力422および出力424を有し、増幅回路420の入力422はパストランジスタ115のゲートに結合される。キャパシタ430は、増幅回路420の出力424と増幅回路420の入力422との間に結合される。より具体的には、キャパシタ430の第1の端子440は増幅回路420の入力422に結合され、キャパシタ430の第2の端子442は増幅回路420の出力424に結合される。増幅回路420の入力422は、非反転入力であり得る。この例では、キャパシタ430および増幅回路420は、上で論じられた式(4)によって与えられる負性容量C_Nを生成する負性容量回路を実装する。

【0034】

この例では、キャパシタ430は金属酸化膜半導体(MOS)キャパシタ435を用いて実装され、MOSキャパシタ435の静電容量C_Mは、複数のプロセスコーナーにわたるパストランジスタ115の寄生容量の変動に追随する。MOSキャパシタ435のこの性質により、PSR強化器410により生成される負性容量C_Nが、複数のプロセスコーナーにわたりパストランジスタ115の寄生容量の変動に追随することが可能になり、それにより、複数のプロセスコーナーにわたり改善されたPSR性能をもたらす。

【0035】

この例では、MOSキャパシタ435は、金属酸化膜半導体(MOS)トランジスタ437を用いて実装される。図4に示される例では、パストランジスタ115はPMOSトランジスタ118を用いて実装され、トランジスタ437は第2のPMOSトランジスタ438を用いて実装され、トランジスタ118と438の両方が同じチップに集積され得る。しかしながら、パストランジスタ115およびトランジスタ437は、別のタイプのトランジスタを用いて実装されてもよいことを理解されたい。一例では、トランジスタ437は、パストランジスタ115と同じプロセスまたは実質的に同じプロセスを使用して製作され得るので、トランジスタ437はパストランジスタ115と構造的に類似している。

【0036】

図4の例では、トランジスタ437のソースおよびドレインは、MOSキャパシタ435を形成するために一緒に結合される。この例では、トランジスタ437のゲートはキャパシタ430の第1の端子440に結合され、トランジスタ437のソースおよびドレインはキャパシタ430の第2の端子442に結合される。いくつかの態様では、トランジスタ437はパストランジスタ115に比例し、このとき、トランジスタ437のレイアウトはパストランジスタ115のレイアウトと同じであってもよく、またはそれに似ていてもよく、トランジスタ437のレイアウトは、パストランジスタ115のレイアウトに関してスケーリングされてもよい。MOSキャパシタ435を形成するトランジスタ437はパストランジスタ115と構造的に似ているので、MOSキャパシタ435の静電容量C_Mは、複数のプロセスコーナーにわたってパストランジスタ115の寄生容量と同様に変動する。結果として、MOSキャパシタ435の静電容量C_Mは、複数のプロセスコーナーにわたるパストランジスタ115の寄生容量の変動に追随する。PSR強化器410によって生成される負性容量C_Nは、MOSキャパシタ435の静電容量C_Mに比例するので、負性容量C_Nは、複数のプロセスコーナーにわたってパストランジスタ115の寄生容量の変動に追随する。これは、負性容量C_Nが複数のプロセスコーナーにわたって容量性結合の効果をより正確に打ち消すことを可能にするので、複数のプロセスコーナーにわたって改善されたPSR性能をもたらす。

【0037】

対照的に、図2に示されるPSR強化器210の中のキャパシタ230はMIMキャパシタを用いて実装され、これはパストランジスタ115と構造的に似ていない。したがって、MOSキャパシタ435と異なり、キャパシタ230は、複数のプロセスコーナーにわたるパストランジスタ115の寄生容量の変動に追随しない。

【0038】

この例では、トランジスタ437は、パストランジスタ115の下方にスケーリングされたバージョンであり得る。言い換えると、トランジスタ115のサイズはトランジスタ437のサイズの倍数であり得る。これは、MOSキャパシタ435の静電容量C_Mが、負性容量C_Nを生成するために増幅回路420により乗じられるからである。増幅回路420の利得が大きいほど、所望の負性容量C_Nを達成するためにトランジスタ437をパストランジスタ115と比較してより小さくすることができる。

【0039】

一例では、パストランジスタ115のサイズはパストランジスタ115のゲート幅を指すことがあり、トランジスタ437のサイズはトランジスタ437のゲート幅を指すことがある。この例では、パストランジスタ115のゲート幅は、トランジスタ437のゲート幅の倍数であり得る。別の例では、パストランジスタ115のサイズは、パストランジスタ115のゲート面積(たとえば、ゲート幅×ゲート長)を指すことがあり、トランジスタ437のサイズは、トランジスタ437のゲート面積(たとえば、ゲート幅×ゲート長)を指すことがある。この例では、パストランジスタ115のゲート面積は、トランジスタ437のゲート面積の倍数であり得る。いくつかの態様では、パストランジスタ115のゲートは、互いに結合される複数のゲート(ゲートフィンガーとも呼ばれる)とともにチップ上で物理的に実装されてもよい。この例では、パストランジスタ115のゲート面積は、パストランジスタ115のゲートを構成する複数のゲートの合計の面積を指すことがある。同様に、トランジスタ437のゲートは、互いに結合される複数のゲート(ゲートフィンガーとも呼ばれる)とともにチップ上で物理的に実装されてもよい。この例では、トランジスタ437のゲート面積は、トランジスタ437のゲートを構成する複数のゲートの合計の面積を指すことがある。

【0040】

図5は、いくつかの態様による、増幅回路420の例示的な実装形態を示す。この例では、増幅回路420は、増幅器510(たとえば、演算増幅器)、第1のフィードバック抵抗器R₁、および第2のフィードバック抵抗器R₂を含む。増幅器510は、第1の入力512、第2の入力514、および出力516を有する。増幅器510の第1の入力512は増幅回路420の入力422に結合され、増幅器510の出力516は増幅回路420の出力424に結合される。第1のフィードバック抵抗器R₁は増幅器510の第2の入力514とLDOレギュレータ105の出力125との間に結合され、第2のフィードバック抵抗器R₂は増幅器510の出力516と増幅器510の第2の入力514との間に結合される。図5の例では、増幅器510の第1の入力512は非反転入力であり、増幅器510の第2の入力514は反転入力である。

【0041】

動作において、第1のフィードバック抵抗器R₁および第2のフィードバック抵抗器R₂は、増幅回路420の閉ループ利得を上で与えられた式(5)の利得に概ね等しくする。これは、増幅器310の開ループ利得が第2のフィードバック抵抗器R₂の抵抗値の第1のフィードバック抵抗器R₁の抵抗値に対する比よりはるかに大きい(たとえば、少なくとも数桁大きい)と仮定する。この例では、PSR強化器410によって生成される負性容量C_Nは、キャパシタ430の静電容量C_Mを比-R₂/R₁と乗じることによって与えられる。

【0042】

上で論じられたように、MOSトランジスタ435を実装するトランジスタ437は、パストランジスタ115の下方にスケーリングされたバージョンであってもよく、それは、MOSキャパシタ435の静電容量C_Mが負性容量C_Nを生成するために増幅回路420によって乗じられるからである。図5の例では、パストランジスタ115に対するトランジスタ437のサイズの比は1:Kであってもよく、Kは比R₂/R₁により与えられる。比R₂/R₁が大きいほど、所望の負性容量C_Nを達成するためにトランジスタ437をパストランジスタ115と比較してより小さくすることができる。この例では、トランジスタのサイズは、トランジスタのゲート幅、トランジスタのゲート面積、またはトランジスタの別の特徴のサイズを指し得る。

【0043】

いくつかの態様では、容量性結合の効果は、低い周波数(たとえば、10キロヘルツ未満の周波数)ではPSRへの影響がより少ないことがある。たとえば、PSR強化器410により除去されるべき電源ノイズは、数十キロヘルツから数十メガヘルツ以上の周波数範囲の電源ノイズを生み出す、電源レール120に結合されたスイッチングレギュレータ(図示せず)によって生成されることがある。この例では、容量性結合の効果は、10キロヘルツ未満の周波数では影響がないことがある。したがって、PSR強化器410は、低い周波数(たとえば、10キロヘルツ未満の周波数)ではPSRを強化する(すなわち、増大させる)必要はないことがある。

【0044】

これに関して、PSR強化器410は、PSRの強化が望まれる場合、パストランジスタ115のゲート電圧をより高い周波数において増幅回路420の入力422に結合するように構成されるハイパスフィルタ610を含んでもよく、その例が図6に示される。図6の例では、ハイパスフィルタ610は、パストランジスタ115のゲートと増幅回路420の入力422との間に結合される。言い換えると、増幅回路420の入力422は、ハイパスフィルタ610を通じてパストランジスタ115のゲートに結合される。この例では、ハイパスフィルタ610のコーナー周波数は、PSRの強化が望ましい周波数ではハイパスフィルタ610がゲート電圧を通過させ、一方、より低い周波数(たとえば、10キロヘルツ未満の周波数)ではゲート電圧を除去するように、設定されてもよい。一例では、ハイパスフィルタ610は、10キロヘルツ以上のコーナー周波数を有し得る。

【0045】

したがって、この例では、PSR強化器410は、ハイパスフィルタ610のコーナー周波数を超える周波数においてPSRを強化する(すなわち、増大させる)。LDOレギュレータ105の出力125は、PSR強化器410がPSRを強化する周波数では、ACグラウンドであるように見えることがある。

【0046】

図7は、いくつかの態様による、ハイパスフィルタ610の例示的な実装形態を示す。この例では、ハイパスフィルタ610は、パストランジスタ115のゲートと増幅回路420の入力422との間に結合されたキャパシタC_fと、増幅回路420の入力422とLDOレギュレータ105の出力125との間に結合された抵抗器R_fとを含む。この例では、ハイパスフィルタ610のコーナー周波数は、抵抗器R_fの抵抗値とキャパシタC_fの静電容量の積に反比例する。抵抗器R_fの抵抗値およびキャパシタC_fの静電容量は、ハイパスフィルタ610のための所望のコーナー周波数を達成するように選ばれ得る。ハイパスフィルタ610は図7に示される例示的な実装形態に限定されず、ハイパスフィルタ610の他の実装形態も適用可能であることを理解されたい。

【0047】

いくつかの態様では、ハイパスフィルタ610のキャパシタC_fの静電容量は、LDOレギュレータ105の出力容量よりはるかに小さくなるように選ばれ得る。これは、キャパシタC_f、抵抗器R_f、および出力容量が、PSRを悪化させるインピーダンス分割器を形成し得るからである。このPSRの悪化は、キャパシタC_fを出力容量よりはるかに小さくすることによって大幅に低減され得る。たとえば、出力容量が約1マイクロファラドである場合、キャパシタC_fの静電容量は、インピーダンス分割器によるPSRの悪化を避けるために、数ピコファラドのオーダーであり得る。

【0048】

いくつかの態様では、回路140が高PSRを必要とするタスクを実行していないとき、電力効率を改善するために、PSR強化器410は無効にされてもよい。これに関して、図8は、PSR強化器410を選択的に有効または無効にするためのスイッチをPSR強化器410が含む例を示す。この例では、スイッチは、第1のスイッチ810、第2のスイッチ815、および第3のスイッチ820を含む。第1のスイッチ810は、パストランジスタ115のゲートとキャパシタ430の第1の端子440との間に結合され、第2のスイッチ815は、キャパシタ430の第1の端子440とグラウンドとの間に結合され、第3のスイッチ820は、増幅器510(たとえば、演算増幅器)の出力516と増幅回路420の出力424との間に結合される。スイッチ810、815、および820の各々が、PMOSトランジスタ、n型金属酸化膜半導体(NMOS)トランジスタ、トランスミッションゲート、または別のタイプのスイッチを用いて実装され得る。

【0049】

この例では、コントローラ830は、スイッチ810、815、および820のオン/オフ状態を制御することによって、PSR強化器410を選択的に有効または無効にするように構成される。図示を簡単にするために、コントローラ830とスイッチ810、815、および820との間の個々の接続は図8には明確に示されていないことに留意されたい。PSR強化器410を有効にするために、コントローラ830は、第1のスイッチ810および第3のスイッチ820をオンにし(すなわち、閉じ)、第2のスイッチ815をオフにする(すなわち、開く)。PSR強化器410を無効にするために、コントローラ830は、第1のスイッチ810および第3のスイッチ820をオフにし、第2のスイッチ815をオンにする。第1のスイッチ810をオフにすることで、パストランジスタ115のゲートからPSR強化器410が切り離され、第3のスイッチ820をオフにすることで、キャパシタ430および第2のフィードバック抵抗器R₂から増幅器510の出力516が切り離される。

【0050】

この例では、コントローラ830は、高PSRが望ましいタスクを回路140が実行しているときはPSR強化器410を有効にし、高PSRを必要とするタスクを回路140が実行していないときは電力を節約するために回路140を無効にするように構成され得る。回路140が画像センシング回路を含む例では、コントローラ830は、電源ノイズにより引き起こされる画像のアーティファクトを減らすために、画像センシング回路が画像を捉えているときはPSR強化器410を有効にしてもよい。コントローラ830は、画像センシング回路が画像を捉えていない(たとえば、画像センシング回路がスタンバイモードにある)とき、PSR強化器410を無効にしてもよい。

【0051】

いくつかの実装形態では、第2のスイッチ815はPSR強化器410から省略されてもよいことを理解されたい。これらの実装形態では、コントローラ830が第1のスイッチ810をオフにすることによってパストランジスタ115からPSR強化器410を切り離すとき、キャパシタ430の第1の端子440が浮いていることがある。スイッチ810、815、および820は、キャパシタ430がMOSキャパシタ435を用いて実装される例に限定されず、キャパシタ430が異なるタイプのキャパシタを用いて実装される他の例において、電力を節約するようにPSR強化器410を選択的に有効/無効にするためにスイッチ810、815、および820が使用されてもよいことも理解されたい。

【0052】

上で論じられたように、PSR強化器210の中の増幅回路220は、LDOレギュレータ105の電流負荷が低いときであっても、高いPSRを提供するために一定の高バイアス電流を使用する。これは、一定の電流源が、増幅回路220のためのバイアス電流を提供するために使用されるからである。高い一定のバイアス電流は、LDOレギュレータ105の電流負荷が低いときは悪い電力効率につながり、これは、回路140が活動していないとき、または高PSRを必要としない低電力状態にあるときに起こり得る。

【0053】

図9は、低負荷での電力効率を高めるために、PSR強化器410が増幅回路420のための適応的な電流バイアス付与を含む例を示す。この例では、PSR強化器410は、電流負荷に基づいて適応的なバイアス電流を増幅回路420に提供するように構成される電流検知トランジスタ910を含む。電流検知トランジスタ910のゲートは、パストランジスタ115のゲートに結合される。これにより、電流検知トランジスタ910は、パストランジスタ115を流れる電流に比例する、したがってLDOレギュレータ105の電流負荷に比例するバイアス電流を提供するようになる。結果として、電流検知トランジスタ910は、電流負荷(すなわち、パストランジスタ115を流れる電流)を検知し、電流負荷が低いときには増幅回路420へのバイアス電流を減らすことが可能であり、それにより低負荷での電力効率を高める。対照的に、図2の増幅回路220のバイアス電流は、電流負荷が低いときでも常に高い。

【0054】

図9の例では、電流検知トランジスタ910は、電源レール120に結合されたソースおよび増幅器510のバイアス電流入力915に結合されたドレインを有するPMOSトランジスタ920を用いて実装される。しかしながら、電流検知トランジスタ910は、別のタイプのトランジスタを用いて実装されてもよいことを理解されたい。この例では、電流検知トランジスタ910のサイズ(たとえば、ゲート幅)は、電流検知トランジスタ910がノミナルの電流負荷における高い利得に対して十分なバイアス電流を増幅器510に提供するように選ばれ得る。ノミナルの電流負荷は、高PSRが望ましいタスク(たとえば、画像センシング回路の例では画像捕捉)を回路140が実行しているときに回路140により引き込まれる電流に相当する。

【0055】

したがって、電流検知トランジスタ910は、電流負荷が低いとき増幅器510へのバイアス電流を減らし、改善された低負荷での電力効率をもたらす。低減されたバイアス電流は増幅器510の開ループ利得を下げ、これはPSR強化器410の性能を下げる。しかしながら、回路140が活動していないとき、または高PSR性能が必要とされない低電力状態にあるとき、電流負荷は低いことがある。したがって、この例では、電流検知トランジスタ910は、高PSRを必要としない低電流負荷条件の間、バイアス電流を減らす。

【0056】

電流検知トランジスタ910は、キャパシタ430がMOSキャパシタ435を用いて実装される例に限定されず、キャパシタ430が異なるタイプのキャパシタを用いて実装される他の例において、低負荷での電力効率を高めるために電流検知トランジスタ910が使用されてもよいことを理解されたい。

【0057】

図10は、いくつかの態様による、増幅器510の例示的な実装形態を示す。この例では、増幅器510は、カレントミラー1010、第1の入力トランジスタ1030、第2の入力トランジスタ1040、負荷回路1050、および電圧バッファ回路1070を含む。

【0058】

カレントミラー1010は、第1の端子1015および第2の端子1020を有する。カレントミラー1010は、第1の端子1015に流れる電流を第2の端子1020においてミラーリングするように構成される。この例では、カレントミラー1010の第1の端子1015は、増幅器510のバイアス電流入力915に結合され、したがって、電流検知トランジスタ910(図9に示される)からバイアス電流を受け取るように構成される。カレントミラー1010は、第1の端子1015に流れるバイアス電流に基づいて、第2の端子1020におけるバイアス電流(「I_B」と標識される)を提供する。たとえば、第2の端子1020におけるバイアス電流は、第1の端子1015に流れるバイアス電流と等しくてもよく、またはそれに比例してもよい。カレントミラー1010は、当技術分野において知られているいくつかのカレントミラーのいずれか1つを用いて実装され得る。

【0059】

第1の入力トランジスタ1030は、負荷回路1050の第1の端子1052とカレントミラー1010の第2の端子1020との間に結合される。第1の入力トランジスタ1030のゲートは、増幅器510の第1の入力512に結合される。図10の例では、第1の入力トランジスタ1030は、負荷回路1050の第1の端子1052に結合されたドレインおよびカレントミラー1010の第2の端子1020に結合されたソースを有するNMOSトランジスタを用いて実装される。しかしながら、第1の入力トランジスタ1030は、PMOSトランジスタを用いても実装され得ることを理解されたい。

【0060】

第2の入力トランジスタ1040は、負荷回路1050の第2の端子1054とカレントミラー1010の第2の端子1020との間に結合される。第2の入力トランジスタ1040のゲートは、増幅器510の第2の入力514に結合される。図10の例では、第2の入力トランジスタ1040は、負荷回路1050の第2の端子1054に結合されたドレインおよびカレントミラー1010の第2の端子1020に結合されたソースを有するNMOSトランジスタを用いて実装される。しかしながら、第2の入力トランジスタ1040は、PMOSトランジスタを用いても実装され得ることを理解されたい。

【0061】

この例では、カレントミラー1010の第2の端子1020によって提供されるバイアス電流は、第1の入力トランジスタ1030および第2の入力トランジスタ1040にバイアスを与えるために使用される。上で論じられたように、第2の端子1020におけるバイアス電流は、電流検知トランジスタ910から第1の端子1015に流れるバイアス電流と等しくてもよく、またはそれに比例してもよい。したがって、この例では、電流検知トランジスタ910がLDOレギュレータ105で低い負荷を検知するとき、第1の入力トランジスタ1030および第2の入力トランジスタ1040にバイアスを与えるために使用されるバイアス電流は小さく、これは低負荷での電力効率を高める。対照的に、図3の増幅器310の中の入力トランジスタは、LDOレギュレータ105の電力負荷とは無関係に、一定のバイアス電流をもたらす定電流源によってバイアスを与えられる。

【0062】

負荷回路1050は、電圧バッファ回路1070の入力1072に結合される出力1056を有する。負荷回路1050は、カレントミラー、カスコードカレントミラー、折り畳みカスコードカレントミラー、または高い開ループ利得を提供することが可能な別のタイプの能動負荷を含む、能動負荷を用いて実装され得る。電圧バッファ回路1070は、増幅器510の出力516に結合される出力1074を有する。電圧バッファ回路1070は、負荷回路1050の出力1056における高い出力インピーダンスを増幅器510の出力516における低い出力インピーダンスに(たとえば、電流でキャパシタ430および第2の抵抗器R₂を駆動するために)変換するように構成され得る。電圧バッファ回路1070は、ソースフォロワ増幅器または別のタイプの電圧バッファ回路を用いて実装され得る。いくつかの実装形態では、電圧バッファ回路1070は省略されてもよいことを理解されたい。

【0063】

動作において、第1の入力トランジスタ1030は、第1の入力512における電圧に基づく第1の駆動電流を用いて負荷回路1050の第1の端子1052を駆動し、第2の入力トランジスタ1040は、第2の入力514における電圧に基づく第2の駆動電流を用いて負荷回路1050の第2の端子1054を駆動する。これは、第1の入力トランジスタ1030と第2の入力トランジスタ1040の相互コンダクタンスおよび負荷回路1050の出力インピーダンスの関数である開ループ利得をもつ、負荷回路1050の出力1056における出力電圧を生成する。たとえば、負荷回路1050は、高い開ループ利得を提供するためにカスコードカレントミラー(これは高い出力インピーダンスを有する)を用いて実装され得る。

【0064】

図11は、いくつかの態様による、増幅器510を選択的に有効または無効にするためのスイッチを増幅器510が含む例を示す。この例では、スイッチは、第1のスイッチ1110、第2のスイッチ1120、および第3のスイッチ1130を含む。第1のスイッチ1110は、バイアス電流入力915とカレントミラー1010の第1の端子1015との間に結合される。言い換えると、第1のスイッチ1110は、電流検知トランジスタ910(図9に示される)とカレントミラー1010の第1の端子1015との間に結合される。第2のスイッチ1120は、電源レール1115と負荷回路1050の出力1056との間に結合され、第3のスイッチ1130は、電源レール1115と電圧バッファ回路1070の出力1074との間に結合される。電源レール1115は、電源レール120と同じであってもよく、または異なる電源レールであってもよい。スイッチ1110、1120、および1130の各々が、PMOSトランジスタ、n型金属酸化膜半導体(NMOS)トランジスタ、トランスミッションゲート、または別のタイプのスイッチを用いて実装され得る。

【0065】

この例では、コントローラ830(図8に示される)は、スイッチ1110、1120、および1130のオン/オフ状態を制御することによって、増幅器510を選択的に有効または無効にするように構成される。コントローラ830とスイッチ1110、1120、および1130との間の個々の接続は、図11には明確に示されていないことに留意されたい。増幅器510を有効にするために、コントローラ830は、第1のスイッチ1110をオンにし(すなわち、閉じ)、第2のスイッチ1120および第3のスイッチ1130をオフにする。増幅器510を無効にするために、コントローラ830は、第1のスイッチ1110をオフにし、第2のスイッチ1120および第3のスイッチ1130をオンにする。第1のスイッチ1110をオフにすることで、電流検知トランジスタ910から第1の端子1015が切り離されるので、電流検知トランジスタ910からのバイアス電流が遮断される。第2のスイッチ1120をオンにすることで、負荷回路1050の出力1056が電源レール1115に引き込まれ、第3のスイッチ1130をオンにすることで、電圧バッファ回路1070の出力1074が電源レール1115に引き込まれる。この例では、コントローラ830は、高PSRが望ましいタスク(たとえば、画像捕捉)を回路140が実行しているときは増幅器510を有効にし、高PSRを必要とするタスクを回路140が実行していないときは電力を節約するために回路140を無効にするように構成され得る。

【0066】

増幅器510は、負荷回路1050およびカレントミラー1010の中の個々のトランジスタ(図示せず)を選択的に有効または無効にするためのスイッチ(図示せず)も含み得ることを理解されたい。たとえば、PMOSトランジスタでは、増幅器510は、PMOSトランジスタのゲートと電源レール1115との間に結合されたスイッチを含んでもよく、このとき、コントローラ830は、PMOSトランジスタを有効にするためにスイッチをオフにし、PMOSトランジスタを無効にするためにスイッチをオンにする。NMOSトランジスタでは、増幅器510は、NMOSトランジスタのゲートとグラウンドとの間に結合されたスイッチを含んでもよく、このとき、コントローラ830は、NMOSトランジスタを有効にするためにスイッチをオフにし、NMOSトランジスタを無効にするためにスイッチをオンにする。

【0067】

本開示の態様は、パストランジスタ115がPMOSトランジスタ118を用いて実装される例を使用して上で説明されるが、本開示はこの例に限定されず、パストランジスタ115は別のタイプのトランジスタを用いて実装されてもよいことを理解されたい。これに関して、図12は、パストランジスタ115がn型金属酸化膜半導体(NMOS)トランジスタ1218を用いて実装される例を示す。この例では、NMOSトランジスタ1218は、電源レール120に結合されたドレイン、増幅器110の出力116に結合されたゲート、およびLDOレギュレータ105の出力125に結合されたソースを有する。この例ではパストランジスタ115はNMOSトランジスタ1218を用いて実装されるので、この例では増幅器110の第1の入力112は非反転入力であり、増幅器110の第2の入力114は反転入力であることに留意されたい。動作において、増幅器110は、基準電圧V_REFと調整された電圧V_OUTとの差(すなわち、誤差)を減らす方向にパストランジスタ115のゲート電圧を調整する。

【0068】

この例では、MOSトランジスタ437はNMOSトランジスタ1238を用いて実装され、NMOSトランジスタ1238のゲートはパストランジスタ115のゲートに結合され、NMOSトランジスタ1238のソースおよびドレインは一緒に結合される。この例では、NMOSトランジスタ1238のゲートはキャパシタ430の第1の端子440に結合され、NMOSトランジスタ1238のソースおよびドレインはキャパシタ430の第2の端子442に結合される。上で論じられたように、キャパシタ430は、容量性結合の効果を打ち消してPSR性能を改善するように負性容量(たとえば、式(4)に基づく)を生成するために、増幅回路420の入力422と増幅回路420の出力424との間に結合される。図4から図11に示されるPSR強化器410の例示的な実装形態のいずれにおいても、NMOSトランジスタ1238がPMOSトランジスタ438の代わりに使用されてもよいことを理解されたい。

【0069】

したがって、図4の例では、パストランジスタ115はPMOSトランジスタ118を用いて実装され、MOSトランジスタ437はPMOSトランジスタ438を用いて実装され、図12の例では、パストランジスタ115はNMOSトランジスタ1218を用いて実装され、MOSトランジスタ437はNMOSトランジスタ1238を用いて実装される。しかしながら、本開示はこれらの例に限定されないことを理解されたい。一般に、パストランジスタ115およびMOSトランジスタ437は、同じタイプのトランジスタであってもよい。他の実装形態では、MOSトランジスタ437は、パストランジスタ115とは異なるタイプのトランジスタで実装されてもよい。

【0070】

図13は、本開示の態様が使用され得るシステム1305の例を示す。しかしながら、本開示は図13に示される例示的なシステム1305に限定されず、本開示は、高いPSRが望ましい他のタイプのシステムにおいて使用されてもよいことを理解されたい。

【0071】

この例では、システム1305は、上で論じられたLDOレギュレータ105、PSR強化器410、およびコントローラ830を含む。図示を簡単にするために、LDOレギュレータ105およびPSR強化器410の詳細は、図13に示されない。この例では、回路140は、画像を捉えるように構成される画像センシング回路1310を含む。これに関して、画像センシング回路1310は、画像センサ(たとえば、相補型金属酸化膜半導体(CMOS)センサ、電荷結合デバイス(CCD)センサ、または別のタイプの画像センサ)のアレイを含み得る。

【0072】

システム1305はまた、コントローラ830に結合されたユーザインターフェース1320および画像センシング回路1310に結合された画像プロセッサ1330を含む。ユーザインターフェース1320は、画像を捉えるための入力をユーザから受け取るように構成される。ユーザインターフェース1320は、グラフィカルユーザインターフェース、ボタン(たとえば、シャッターボタン)、および/または別のタイプのユーザインターフェースを含み得る。画像プロセッサ1330は、画像センシング回路1310によって捉えられた画像の画像データを受信し、画像データを処理する(たとえば、色補正、ノイズ低減などを実行する)ように構成される。画像プロセッサ1330は、処理された画像を別のプロセッサまたは記憶のためにメモリに出力し得る。

【0073】

動作において、コントローラ830は、ユーザインターフェース1320が画像を捉えるための入力をユーザから受け取る前は、PSR強化器410を無効にし得る。PSR強化器410を無効にするために、コントローラ830は、第1のスイッチ810および第3のスイッチ820をオフにし、図8に示される第2のスイッチ815をオンにし得る。コントローラ830はまた、第1のスイッチ1110をオフにし、図11に示される第2のスイッチ1120および第3のスイッチ1130をオンにし得る。

【0074】

ユーザインターフェース1320が画像を捉えるための入力をユーザから受け取るとき、コントローラ830は、ユーザ入力に応答して画像を捉えるために画像センシング回路1310を活動させる。コントローラ830はまた、ユーザ入力に応答してPSR強化器410を有効にする。より具体的には、コントローラ830は、ユーザ入力が受け取られる時間と画像センシング回路1310が画像を捉える時間との間の短い遅延の間はPSR強化器410を有効にするので、PSR強化器410は画像捕捉の間は有効にされる。PSR強化器410を有効にするために、コントローラ830は、第1のスイッチ810および第3のスイッチ820をオンにし、図8に示される第2のスイッチ815をオフにし得る。コントローラ830はまた、第1のスイッチ1110をオンにし、図11に示される第2のスイッチ1120および第3のスイッチ1130をオフにし得る。画像が捉えられた後、コントローラ830は、電力を節約するためにPSR強化器410を無効にし得る。したがって、この例では、コントローラ830は、画像捕捉の間に強化されたPSRを提供するために、画像捕捉の直前にPSR強化器410を有効にする。上で論じられたように、画像センシング回路1310は、画像処理のために捉えられた画像の画像データを画像プロセッサ1330に出力する。

【0075】

図14は、いくつかの態様による、低ドロップアウト(LDO)レギュレータの電源電圧変動除去を強化するための例示的な方法1400のフローチャートを示す。方法1400は、PSR強化器410によって実行され得る。

【0076】

ブロック1410において、金属酸化膜半導体(MOS)キャパシタを使用して、負性容量が生成される。たとえば、MOSキャパシタはMOSキャパシタ435に相当し得る。一例では、MOSキャパシタは、金属酸化膜半導体(MOS)トランジスタ(たとえば、MOSトランジスタ437)を含む。負性容量は増幅回路420によって生成されてもよく、MOSキャパシタは、増幅回路420の出力424と増幅回路420の入力422との間に結合される。増幅回路420の入力422は、非反転入力であり得る。

【0077】

ブロック1420において、負性容量がLDOレギュレータのパストランジスタのゲートに結合される。たとえば、パストランジスタは、LDOレギュレータ105のパストランジスタ115に相当し得る。MOSキャパシタがMOSトランジスタを含む例では、負のキャパシタをパストランジスタのゲートに結合することは、MOSトランジスタのゲートをパストランジスタのゲートに結合することを含み得る。

【0078】

コントローラ830は、プロセッサ、ステートマシン、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別のハードウェアコンポーネント(たとえば、論理ゲート)、または本明細書で説明される機能を実行するように設計されたそれらの任意の組合せで実装され得る。プロセッサは、機能を実行するためのコードを備えるソフトウェアを実行することによって、本明細書で説明される機能を実行し得る。ソフトウェアは、RAM、ROM、EEPROM、光ディスク、および/または磁気ディスクなどのコンピュータ可読記憶媒体に記憶され得る。

【0079】

以下の番号付きの条項において、実装形態の例が説明される。

【0080】

1. 入力および出力を有する増幅回路であって、増幅回路の入力が低ドロップアウト(LDO)レギュレータのパストランジスタのゲートに結合される、増幅回路と、
増幅回路の出力と増幅回路の入力との間に結合された金属酸化膜半導体(MOS)キャパシタとを備える、システム。

【0081】

2. MOSキャパシタが、増幅回路の入力に結合されたゲートと、増幅回路の出力に結合されたドレインおよびソースとを有する、金属酸化膜半導体(MOS)トランジスタを備える、条項1のシステム。

【0082】

3. パストランジスタおよびMOSトランジスタが同じタイプのトランジスタである、条項2のシステム。

【0083】

4. パストランジスタが第1のp型金属酸化膜半導体(PMOS)トランジスタを備え、MOSトランジスタが第2のPMOSトランジスタを備える、条項2または3のシステム。

【0084】

5. パストランジスタが第1のn型金属酸化膜半導体(NMOS)トランジスタを備え、MOSトランジスタが第2のNMOSトランジスタを備える、条項2または3のシステム。

【0085】

6. MOSトランジスタがパストランジスタに比例する、条項2から5のいずれか1つのシステム。

【0086】

7. パストランジスタのサイズがMOSトランジスタのサイズの倍数である、条項2から6のいずれか1つのシステム。

【0087】

8. パストランジスタのゲート幅またはゲート面積がMOSトランジスタのゲート幅またはゲート面積の倍数である、条項2から7のいずれか1つのシステム。

【0088】

9. パストランジスタのゲートに結合されたゲートと、増幅回路に結合されたドレインとを有する、電流検知トランジスタをさらに備える、条項1から8のいずれか1つのシステム。

【0089】

10. パストランジスタおよび電流検知トランジスタが同じタイプのトランジスタである、条項9のシステム。

【0090】

11. パストランジスタが第1のp型金属酸化膜半導体(PMOS)トランジスタを備え、電流検知トランジスタが第2のPMOSトランジスタを備える、条項9または10のシステム。

【0091】

12. 増幅回路の入力とパストランジスタのゲートとの間に結合された第1のスイッチをさらに備える、条項1から11のいずれか1つのシステム。

【0092】

13. 増幅回路の入力とグラウンドとの間に結合された第2のスイッチをさらに備える、条項12のシステム。

【0093】

14. パストランジスタのゲートと増幅回路の入力との間に結合されたハイパスフィルタをさらに備える、条項1から13のいずれか1つのシステム。

【0094】

15. ハイパスフィルタが、
パストランジスタのゲートと増幅回路の入力との間に結合されたキャパシタと、
増幅回路の入力に結合された抵抗器とを備える、条項14のシステム。

【0095】

16. 抵抗器が増幅回路の入力とLDOレギュレータの出力との間に結合される、条項15のシステム。

【0096】

17. 増幅回路が、
第1の入力、第2の入力、および出力を有する増幅器であって、増幅器の出力が増幅回路の出力に結合され、増幅器の第1の入力が増幅回路の入力に結合される、増幅器と、
増幅器の第2の入力に結合された第1の抵抗器と、
増幅器の出力と増幅器の第2の入力との間に結合された第2の抵抗器とを備える、条項1から16のいずれか1つのシステム。

【0097】

18. 第1の抵抗器が増幅器の第2の入力とLDOレギュレータの出力との間に結合される、条項17のシステム。

【0098】

19. 増幅器が、
増幅器の第1の入力に結合されたゲートを有する第1の入力トランジスタと、
増幅器の第2の入力に結合されたゲートを有する第2の入力トランジスタと、
第1の入力トランジスタのドレイン、第2の入力トランジスタのドレイン、および増幅器の出力に結合された負荷回路と、
第1の入力トランジスタのソースおよび第2の入力トランジスタのソースに結合されたカレントミラーとを備える、条項17または18のシステム。

【0099】

20. パストランジスタのゲートに結合されたゲートと、カレントミラーに結合されたドレインとを有する、電流検知トランジスタをさらに備える、条項19のシステム。

【0100】

21. カレントミラーの第1の端子が電流検知トランジスタのドレインに結合され、カレントミラーの第2の端子が第1の入力トランジスタのソースおよび第2の入力トランジスタのソースに結合される、条項20のシステム。

【0101】

22. カレントミラーが、カレントミラーの第1の端子に流れる電流をカレントミラーの第2の端子においてミラーリングするように構成される、条項21のシステム。

【0102】

23. 増幅器がさらに、負荷回路と増幅器の出力との間に結合された電圧バッファ回路を備える、条項19から22のいずれか1つのシステム。

【0103】

24. 低ドロップアウト(LDO)レギュレータのための電源電圧変動除去を強化するための方法であって、
金属酸化膜半導体(MOS)キャパシタを使用して負性容量を生成するステップと、
負性容量をLDOレギュレータのパストランジスタのゲートに結合するステップとを含む、方法。

【0104】

25. 負性容量を生成するステップが、増幅回路の出力と増幅回路の入力との間にMOSキャパシタを結合するステップを含む、条項24の方法。

【0105】

26. MOSキャパシタが金属酸化膜半導体(MOS)トランジスタを備える、条項24または25の方法。

【0106】

27. MOSトランジスタのドレインおよびソースが一緒に結合される、条項26の方法。

【0107】

28. 負性容量をLDOレギュレータのパストランジスタのゲートに結合するステップが、MOSトランジスタのゲートをパストランジスタのゲートに結合するステップを含む、条項26または27の方法。

【0108】

29. パストランジスタおよびMOSトランジスタが同じタイプのトランジスタである、条項26から28のいずれか1つの方法。

【0109】

30. パストランジスタが第1のp型金属酸化膜半導体(PMOS)トランジスタを備え、MOSトランジスタが第2のPMOSトランジスタを備える、条項26から29のいずれか1つの方法。

【0110】

31. パストランジスタが第1のn型金属酸化膜半導体(NMOS)トランジスタを備え、MOSトランジスタが第2のNMOSトランジスタを備える、条項26から29のいずれか1つの方法。

【0111】

32. システムであって、
低ドロップアウト(LDO)レギュレータを備え、LDOレギュレータが、
電源レールとLDOレギュレータの出力との間に結合されたパストランジスタと、
基準電圧を受け取るように構成される第1の入力、フィードバックパスを介してLDOレギュレータの出力に結合された第2の入力、およびパストランジスタのゲートに結合された出力を有する、増幅器と、
入力および出力を有する増幅回路であって、増幅回路の入力がパストランジスタのゲートに結合される、増幅回路と、
増幅回路の出力と増幅回路の入力との間に結合された金属酸化膜半導体(MOS)キャパシタとを備える、システム。

【0112】

33. MOSキャパシタが、増幅回路の入力に結合されたゲートと、増幅回路の出力に結合されたドレインおよびソースとを有する、金属酸化膜半導体(MOS)トランジスタを備える、条項32のシステム。

【0113】

34. パストランジスタが第1のp型金属酸化膜半導体(PMOS)トランジスタを備え、MOSトランジスタが第2のPMOSトランジスタを備える、条項33のシステム。

【0114】

35. パストランジスタのソースが電源レールに結合され、パストランジスタのドレインがLDOレギュレータの出力に結合される、条項34のシステム。

【0115】

36. パストランジスタが第1のn型金属酸化膜半導体(NMOS)トランジスタを備え、MOSトランジスタが第2のNMOSトランジスタを備える、条項33のシステム。

【0116】

37. パストランジスタのドレインが電源レールに結合され、パストランジスタのソースがLDOレギュレータの出力に結合される、条項36のシステム。

【0117】

38. MOSトランジスタがパストランジスタに比例する、条項33から37のいずれか1つのシステム。

【0118】

39. パストランジスタのサイズがMOSトランジスタのサイズの倍数である、条項33から38のいずれか1つのシステム。

【0119】

40. パストランジスタのゲート幅またはゲート面積がMOSトランジスタのゲート幅またはゲート面積の倍数である、条項33から39のいずれか1つのシステム。

【0120】

41. パストランジスタのゲートに結合されたゲートと、増幅回路に結合されたドレインとを有する、電流検知トランジスタをさらに備える、条項32から40のいずれか1つのシステム。

【0121】

42. パストランジスタおよび電流検知トランジスタが同じタイプのトランジスタである、条項41のシステム。

【0122】

43. パストランジスタが第1のp型金属酸化膜半導体(PMOS)トランジスタを備え、電流検知トランジスタが第2のPMOSトランジスタを備える、条項41または42のシステム。

【0123】

44. 増幅回路の入力とパストランジスタのゲートとの間に結合された第1のスイッチをさらに備える、条項32から43のいずれか1つのシステム。

【0124】

45. 増幅回路の入力とグラウンドとの間に結合された第2のスイッチをさらに備える、条項44のシステム。

【0125】

46. パストランジスタのゲートと増幅回路の入力との間に結合されたハイパスフィルタをさらに備える、条項32から45のいずれか1つのシステム。

【0126】

47. ハイパスフィルタが、
パストランジスタのゲートと増幅回路の入力との間に結合されたキャパシタと、
増幅回路の入力に結合された抵抗器とを備える、条項46のシステム。

【0127】

48. 抵抗器が増幅回路の入力とLDOレギュレータの出力との間に結合される、条項47のシステム。

【0128】

49. 増幅回路が、
第1の入力、第2の入力、および出力を有する増幅器であって、増幅器の出力が増幅回路の出力に結合され、増幅器の第1の入力が増幅回路の入力に結合される、増幅器と、
増幅器の第2の入力に結合された第1の抵抗器と、
増幅器の出力と増幅器の第2の入力との間に結合された第2の抵抗器とを備える、条項32から48のいずれか1つのシステム。

【0129】

50. 第1の抵抗器が増幅器の第2の入力とLDOレギュレータの出力との間に結合される、条項49のシステム。

【0130】

51. 増幅器が、
増幅器の第1の入力に結合されたゲートを有する第1の入力トランジスタと、
増幅器の第2の入力に結合されたゲートを有する第2の入力トランジスタと、
第1の入力トランジスタのドレイン、第2の入力トランジスタのドレイン、および増幅器の出力に結合された負荷回路と、
第1の入力トランジスタのソースおよび第2の入力トランジスタのソースに結合されたカレントミラーとを備える、条項49または50のシステム。

【0131】

52. パストランジスタのゲートに結合されたゲートと、カレントミラーに結合されたドレインとを有する、電流検知トランジスタをさらに備える、条項51のシステム。

【0132】

53. カレントミラーの第1の端子が電流検知トランジスタのドレインに結合され、カレントミラーの第2の端子が第1の入力トランジスタのソースおよび第2の入力トランジスタのソースに結合される、条項52のシステム。

【0133】

54. カレントミラーが、カレントミラーの第1の端子に流れる電流をカレントミラーの第2の端子においてミラーリングするように構成される、条項53のシステム。

【0134】

55. 増幅器が、負荷回路と増幅器の出力との間に結合された電圧バッファ回路をさらに備える、条項51から54のいずれか1つのシステム。

【0135】

本開示は、本開示の態様を説明するために上で使用された例示的な用語に限定されないことを理解されたい。

【0136】

本明細書において「第1の」、「第2の」などの呼称を使用した要素へのいかなる言及も、一般にそれらの要素の数量または順序を限定しない。むしろ、これらの呼称は、2つ以上の要素、または要素の例を区別する便利な方法として本明細書で使用されている。したがって、第1および第2の要素への言及は、2つの要素のみが用いられ得ること、または第1の要素が第2の要素に先行しなければならないことを意味しない。

【0137】

本開示で、「例示的」という言葉は、「例、事例、または例示としての役割を果たすこと」を意味するために使用される。「例示的」として本明細書で説明された任意の実装形態または態様は、必ずしも本開示の他の態様よりも好ましいまたは有利であると解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、論じられる特徴、利点、または動作モードを含むことを必要としない。述べられた値または性質に関して本明細書で使用される「ほぼ」という用語は、述べられた値または性質の10%以内であることを示すことが意図されている。

【0138】

本開示の上記の説明は、あらゆる当業者が本開示を作成または使用することが可能となるように提供される。本開示の様々な変更が当業者に容易に明らかになり、本明細書で定義される一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形に適用され得る。したがって、本開示は本明細書で説明される例に限定されることを意図するものではなく、本明細書で開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。

【符号の説明】

【0139】

105 LDOレギュレータ
110 増幅器
112 第1の入力
114 第2の入力
115 パストランジスタ
116 出力
118 PMOSトランジスタ
120 電源レール
125 出力
130 フィードバックパス
140 回路
210 PSR強化器
220 増幅回路
222 入力
224 出力
230 キャパシタ
310 増幅器
312 第1の入力
314 第2の入力
316 出力
410 PSR強化器
420 増幅回路
422 入力
424 出力
430 キャパシタ
435 MOSキャパシタ
437 MOSトランジスタ
438 第2のPMOSトランジスタ
440 第1の端子
442 第2の端子
510 増幅器
512 第1の入力
514 第2の入力
516 出力
610 ハイパスフィルタ
810 第1のスイッチ
815 第2のスイッチ
820 第3のスイッチ
830 コントローラ
910 電流検知トランジスタ
915 バイアス電流入力
920 PMOSトランジスタ
1010 カレントミラー
1015 第1の端子
1020 第2の端子
1030 第1の入力トランジスタ
1040 第2の入力トランジスタ
1050 負荷回路
1052 第1の端子
1054 第2の端子
1056 出力
1070 電圧バッファ回路
1072 入力
1074 出力
1110 第1のスイッチ
1115 電源レール
1120 第2のスイッチ
1130 第3のスイッチ
1218 NMOSトランジスタ
1238 NMOSトランジスタ
1305 システム
1310 画像センシング回路
1320 ユーザインターフェース
1330 画像プロセッサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】