特許 7470084 電子回路、電子システム及び駆動方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-09

(45)【発行日】2024-04-17

(54)【発明の名称】電子回路、電子システム及び駆動方法

(51)【国際特許分類】

   H03K 17/16 20060101AFI20240410BHJP

   H02M 1/08 20060101ALN20240410BHJP

【ＦＩ】

H03K17/16 D

H02M1/08 A

【請求項の数】 14

(21)【出願番号】P 2021147958

(22)【出願日】2021-09-10

(65)【公開番号】P2023040795

(43)【公開日】2023-03-23

【審査請求日】2023-03-14

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118876

【弁理士】

【氏名又は名称】鈴木 順生

(72)【発明者】

【氏名】林 祐輔

【審査官】及川 尚人

(56)【参考文献】

【文献】特開２０２０－０３６４２４（ＪＰ，Ａ）

【文献】特開２００８－０９２６６３（ＪＰ，Ａ）

【文献】再公表特許第２０１５／０２５５１２（ＪＰ，Ａ１）

【文献】特開２０１１－１２０４１８（ＪＰ，Ａ）

【文献】特開２０１９－１８７０２４（ＪＰ，Ａ）

【文献】特開２００６－０５４９５４（ＪＰ，Ａ）

【文献】特開２０１６－１０５６８４（ＪＰ，Ａ）

【文献】再公表特許第２０１９／１３０５７７（ＪＰ，Ａ１）

【文献】特開２０１２－１６９９０６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １７／００－１７／７０

Ｈ０２Ｍ １／０８

(57)【特許請求の範囲】

【請求項1】

半導体スイッチング素子と、
前記半導体スイッチング素子の制御端子に電流を供給し、前記制御端子に供給する前記電流の大きさを前記制御端子の電圧に応じて調整する駆動回路と、
第１電圧を保持する第１容量と、第２電圧を保持する第２容量とのうちの少なくとも第１容量と、を備え、
前記駆動回路は、前記半導体スイッチング素子の前記制御端子に接続された第１回路を備え、
前記第１回路は、
前記第１電圧と前記半導体スイッチング素子の前記制御端子との間に直列に接続された第１抵抗素子と第１スイッチと、
前記第２電圧と前記半導体スイッチング素子の前記制御端子との間に接続された第２スイッチと、
を含み、前記第１スイッチ及び前記第２スイッチを切り替えることにより、前記制御端子に供給する前記電流の大きさを調整し、
前記第１抵抗素子と前記第１スイッチとが、前記第１容量の第１端子と前記制御端子との間に直列に接続され、
または、
前記第１抵抗素子と前記第１スイッチとが、前記第１容量の第１端子と前記制御端子との間に直列に接続され、かつ前記第２スイッチが、前記第２容量の第１端子と前記制御端子との間に接続され、
前記第１回路は、前記第１容量の第２端子と前記半導体スイッチング素子の第１端子との間に直列に接続された第２抵抗素子と第３スイッチを含む、
電子回路。

【請求項2】

前記駆動回路は、前記制御端子の前記電圧が、前記半導体スイッチング素子の閾値電圧より低い第１基準値に達するまでの第１期間、第１電流を供給し、
前記第１期間の後、前記制御端子に供給する前記電流を前記第１電流より大きい第２電流とする
請求項１に記載の電子回路。

【請求項3】

前記駆動回路は、前記第１期間の後、前記半導体スイッチング素子の前記閾値電圧より高い第２基準値に達するまでの第２期間の間、前記第２電流を維持し、
前記第２期間の経過後、前記制御端子に供給する前記電流を前記第２電流より小さい第３電流とする
請求項２に記載の電子回路。

【請求項4】

前記第１容量の第２端子は、前記半導体スイッチング素子の第１端子に接続され、
前記第２容量の第２端子は、前記半導体スイッチング素子の前記第１端子に接続された
請求項１～３のいずれか一項に記載の電子回路。

【請求項5】

前記第１回路は、前記第２容量の第２端子と前記半導体スイッチング素子の前記第１端子との間に接続された第４スイッチを含む
請求項１～４のいずれか一項に記載の電子回路。

【請求項6】

半導体スイッチング素子と、
前記半導体スイッチング素子の制御端子に電流を供給し、前記制御端子に供給する前記電流の大きさを前記制御端子の電圧に応じて調整する駆動回路と、
第１電圧を保持する第１容量と、第２電圧を保持する第２容量とのうちの少なくとも第１容量と、を備え、
前記駆動回路は、前記半導体スイッチング素子の前記制御端子に接続された第１回路を備え、
前記第１回路は、
前記第１電圧と前記半導体スイッチング素子の前記制御端子との間に直列に接続された第１抵抗素子と第１スイッチと、
前記第２電圧と前記半導体スイッチング素子の前記制御端子との間に接続された第２スイッチと、
を含み、前記第１スイッチ及び前記第２スイッチを切り替えることにより、前記制御端子に供給する前記電流の大きさを調整し、
前記第１抵抗素子と前記第１スイッチとが、前記第１容量の第１端子と前記制御端子との間に直列に接続され、
または、
前記第１抵抗素子と前記第１スイッチとが、前記第１容量の第１端子と前記制御端子との間に直列に接続され、かつ前記第２スイッチが、前記第２容量の第１端子と前記制御端子との間に接続され、
前記第１回路は、前記第２容量の第２端子と前記半導体スイッチング素子の前記第１端子との間に接続された第４スイッチを含み、
前記第２容量の第２端子と前記半導体スイッチング素子の前記第１端子との間に、前記第４スイッチと第４抵抗素子とが直列に接続された
電子回路。

【請求項7】

前記第２容量の第１端子と前記半導体スイッチング素子の前記制御端子との間に、前記第２スイッチと第３抵抗素子とが直列に接続された
請求項１～６のいずれか一項に記載の電子回路。

【請求項8】

前記第１抵抗素子と前記第１スイッチとの直列接続が複数並列に接続された
請求項１～７のいずれか一項に記載の電子回路。

【請求項9】

前記第２抵抗素子と前記第３スイッチとの直列接続が複数並列に接続された
請求項１～５のいずれか一項に記載の電子回路。

【請求項10】

前記第４スイッチと前記第４抵抗素子との直列接続が複数並列に接続された
請求項６に記載の電子回路。

【請求項11】

前記第２スイッチと前記第３抵抗素子との直列接続が複数並列に接続された
請求項７に記載の電子回路。

【請求項12】

半導体スイッチング素子と、
前記半導体スイッチング素子の制御端子に電流を供給し、前記制御端子に供給する前記電流の大きさを前記制御端子の電圧に応じて調整する駆動回路と、
第１電圧を保持する第１容量と、第２電圧を保持する第２容量とのうちの少なくとも第１容量と、を備え、
前記駆動回路は、前記半導体スイッチング素子の前記制御端子に接続された第１回路を備え、
前記第１回路は、
前記第１電圧と前記半導体スイッチング素子の前記制御端子との間に直列に接続された第１抵抗素子と第１スイッチと、
前記第２電圧と前記半導体スイッチング素子の前記制御端子との間に接続された第２スイッチと、
を含み、前記第１スイッチ及び前記第２スイッチを切り替えることにより、前記制御端子に供給する前記電流の大きさを調整し、
前記第１抵抗素子と前記第１スイッチとが、前記第１容量の第１端子と前記制御端子との間に直列に接続され、
または、
前記第１抵抗素子と前記第１スイッチとが、前記第１容量の第１端子と前記制御端子との間に直列に接続され、かつ前記第２スイッチが、前記第２容量の第１端子と前記制御端子との間に接続され、
前記第１容量の第１端子と前記半導体スイッチング素子の前記制御端子との間に、前記第１抵抗素子と前記第１スイッチの直列接続が複数並列に接続され、
前記第２容量の第１端子と前記半導体スイッチング素子の前記制御端子との間に、前記第２スイッチと第３抵抗素子との直列接続が複数並列に接続され、
前記第１容量の第２端子と前記半導体スイッチング素子の第１端子との間に第２抵抗素子と第３スイッチとの直列接続が複数並列に接続され、
前記第２容量の前記第２端子と前記半導体スイッチング素子の前記第１端子との間に、第４スイッチと第４抵抗素子との直列接続が複数並列に接続された
電子回路。

【請求項13】

前記制御端子の電圧を検出し、検出した前記電圧に基づき、前記駆動回路を制御する制御回路
を備えた請求項１～１２のいずれか一項に記載の電子回路。

【請求項14】

請求項１～１３のいずれか一項に記載の電子回路と、
前記半導体スイッチング素子の第１端子に接続された負荷装置と、
前記半導体スイッチング素子の第２端子に接続された電源と、
前記駆動回路を制御する制御電源と、
を備えた電子システム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電子回路、電子システム及び駆動方法に関する。

【背景技術】

【0002】

半導体スイッチング素子を半導体リレーとして用いる場合など、低いレート（傾き）で上昇する制御電圧を半導体スイッチング素子の制御端子に供給して、低速でターンオンすることが行われる。これにより、ターンオン時に、半導体スイッチング素子に大電流が流れたり過電圧が発生したりすることを抑制できる。しかしながら、制御電圧が上昇する途中で、閾値電圧の近傍でノイズ信号が混入し、制御電圧のチャタリング（揺らぎ）が発生することがある。チャタリングが発生すると、閾値電圧付近で、半導体スイッチング素子のオン・オフが短時間で繰り返され、半導体スイッチング素子の誤動作となる。

【先行技術文献】

【特許文献】

【0003】

【文献】特開平９－３６７２４号公報

【文献】特開２００６－１２９５９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、半導体スイッチング素子のターンオン時に制御電圧のチャタリングが発生することを抑制する電子回路、電子システム及び駆動方法を提供する。

【課題を解決するための手段】

【0005】

本開示の電子回路は、半導体スイッチング素子と、前記半導体スイッチング素子の制御端子に電流を供給し、前記制御端子に供給する前記電流の大きさを前記制御端子の電圧に応じて調整する駆動回路と、を備える。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態に係る電子回路のブロック図。

【図2】電流の経路の一例を示す図。

【図3】電流の経路の他の例を示す図。

【図4】制御回路を備えた電子回路の例を示すブロック図。

【図5】図１の電子回路のタイミングチャートを示す図。

【図6】図１の電子回路を用いた電子システムの一例を示すブロック図。

【図7】第２の実施形態に係る電子回路のブロック図。

【図8】第３の実施形態に係る電子回路のブロック図。

【図9】第３の実施形態に係る電子回路のブロック図。

【発明を実施するための形態】

【0007】

以下、図面を参照しながら本発明の実施形態について説明する。図面において同一の構成要素は、同じ番号を付し、説明は、適宜省略する。以下、図面を参照して、電力変換装置の実施形態について説明する。以下では、電子回路、電子システムおよび駆動装置の主要な構成部分を中心に説明するが、電子回路、電子システムおよび駆動装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

【0008】

（第１の実施形態）
図１は、第１の実施形態に係る電子回路１のブロック図である。電子回路１は、半導体スイッチング素子Ｑと、半導体スイッチング素子Ｑを駆動する駆動回路１１０と、駆動回路１１０に動作電圧を供給する電圧供給回路１２０とを備えている。駆動回路１１０は、インピーダンスを調整可能な第１回路１５０を含み、第１回路１５０は半導体スイッチング素子Qの制御端子に接続されている。以下では、まず電子回路１の概要を説明する。

【0009】

半導体スイッチング素子Ｑは、例えば電源と負荷装置（例えばＤＣ－ＤＣコンバータ）との間を接続する配線の途中に接続される半導体リレーとして用いることができる。

【0010】

駆動回路１１０は、電圧供給回路１２０から供給される電圧に基づき、半導体スイッチング素子Ｑの制御端子（ゲート端子Ｇ）に供給する電流を生成し、生成した電流を半導体スイッチング素子Ｑの制御端子に供給する。供給される電流は半導体スイッチング素子Ｑのゲート・ソース間の寄生容量Ｃｇｓを充電する。これにより、半導体スイッチング素子Ｑの制御端子の電圧は上昇する。上昇のレート（傾き）は、制御端子に供給される電流の大きさに依存する。駆動回路１１０は、動作の開始時は低い大きさの電流（第１電流）を供給する。これにより制御端子の電圧は、低いレートで上昇する。

【0011】

駆動回路１１０は、電流の供給開始後、制御端子の電圧が閾値電圧より低い値（第１基準値）になると、すなわち閾値電圧に近づくと、供給する電流を大きくして、第２電流とする。これにより、制御端子の電圧を高いレートで上昇させ、制御端子の電圧は短時間で急上昇する。この間、制御電圧は閾値電圧に達し、半導体スイッチング素子Ｑはターンオンする。

【0012】

駆動回路１１０は、制御端子の電圧が閾値電圧より高い値（第２基準値）に達すると、電流を小さくして第３電流とする。第３電流は、元の大きさの電流（第１電流）と同じ大きさでもよい。

【0013】

このように供給する電流の大きさを制御電圧が閾値電圧付近に存在する期間において大きくすることで、制御端子の電圧が閾値電圧付近に滞在する時間を短くできる。これにより、ターンオン動作時に、ノイズ信号等が混入することにより、制御電圧のチャタリングが発生することを抑制できる。よって、半導体スイッチング素子Ｑが閾値電圧付近で繰り返しオン・オフされる誤作動の発生を防止できる。また、閾値電圧付近以外の期間では、低いレートで制御電圧を上昇させるため、半導体スイッチング素子Ｑのターンオン時に当該素子に大電流が流れ込むこと等を防止し、半導体スイッチング素子を安全に起動できる。

【0014】

このように、本実施形態に係る電子回路は、低スルーレートで制御電圧を上昇させつつ、閾値電圧の近くでチャタリングの発生を防止することを実現する。以下、図１の電子回路１についてさらに詳細に説明する。

【0015】

図１の電圧供給回路１２０は、駆動回路１１０の動作電圧を供給する。供給する動作電圧は、直流電圧である。電圧供給回路１２０は、図示しない交流電源を整流して、整流した電圧を、降圧又は昇圧することで、駆動回路１１０に供給する電圧を生成してもよい。あるいは電圧供給回路１２０は、受信する光信号から電圧（電流）を生成するフォトカプラであってもよい。

【0016】

半導体スイッチング素子Ｑは、パワーＭＯＳＦＥＴ等のＭＯＳトランジスタである。ただし、半導体スイッチング素子ＱはＩＧＢＴなど、他の種類の半導体トランジスタでもよい。図１ではＮ型のパワーＭＯＳＦＥＴである例が示されるが、Ｐ型のパワーＭＯＳＦＥＴでもよい。

【0017】

半導体スイッチング素子Ｑには、ドレイン端子Ｄ（第２端子）及びソース端子Ｓ（第１端子）間の寄生ダイオードＥ、ドレイン端子Ｄ・ソース端子Ｓ間の寄生容量Ｃｄｓ、ゲート端子Ｇ・ソース端子Ｓ間の寄生容量Ｃｇｓ、ゲート端子Ｇ・ドレイン端子Ｄ間の寄生容量Ｃｇｄが存在する。ドレイン端子Ｄは一例として電源の負出力端子に接続され、ソース端子Ｓは負荷装置（例えばＤＣ－ＤＣコンバータ）の負入力端子に接続されることができる。

【0018】

駆動回路１１０は、電圧供給回路１２０から供給される電圧に基づき、半導体スイッチング素子Ｑにおけるゲート端子Ｇの電圧（制御電圧又はゲート電圧）とゲート抵抗Ｒｇ1
，Ｒｇ２に応じた大きさで、電流を生成する。駆動回路１１０は、生成した電流をゲート端子Ｇに供給する。駆動回路１１０は、半導体スイッチング素子Ｑのゲート電圧の値に応じて、供給する電流の大きさを調整又は切り替える。供給された電流は、寄生容量Ｃｇｓに充電され、ゲート電圧が上昇する。

【0019】

駆動回路１１０は、ゲート電圧が、半導体スイッチング素子Ｑの閾値より低い第１基準値に達するまでの期間（第１期間）は、供給する電流を、第１電流とする。

【0020】

駆動回路１１０は、ゲート電圧が、第１基準値を超えると、電流の大きさを第１電流より大きい第２電流に変更する。駆動回路１１０は、ゲート電圧が半導体スイッチング素子Ｑの閾値より高い第２基準値に達するまでの期間（第２期間）の間、第２電流を、維持する。

【0021】

駆動回路１１０は、ゲート電圧が半導体スイッチング素子Ｑの閾値より高い第２基準値に達すると、供給する電流を、第２電流より低い第３電流に変更する。第３電流は第１電流と同じ大きさでもよいし、異なる大きさでもよい。第２の期間の後の期間のうち第３電流を用いる期間は第３期間に対応する。第３期間は一例として、第２の期間の後、半導体スイッチング素子Ｑのオフ動作が開始されるまでの期間でもよいし、第２期間の後、一定時間後の期間でもよい。

【0022】

これにより、閾値電圧付近での期間（領域）ではゲート電圧が高いレートで上昇し、他の領域ではゲート電圧が低いレートで上昇する。これにより、閾値電圧の付近でゲート電圧のチャタリングが発生することを抑制する。以下、駆動回路１１０の具体的な構成を説明する。

【0023】

駆動回路１１０は、電圧供給回路１２０の正端子に接続されるノードＰＧＤと、負端子に接続されるノードＮＧＤとを有する。ノードＰＧＤ、ＮＧＤ間に抵抗（分割抵抗）Ｒｄ１、Ｒｄ２が直列に接続されている。分割抵抗Ｒｄ２、Ｒｄ１間の接続ノードはノードＮ１に対応する。

【0024】

ノードＰＧＤ、ＮＧＤ間に容量Ｃｇ１、及び容量Ｃｇ２が直列に接続されている。容量Ｃｇ１、Ｃｇ２間の接続ノードはノードＮ２に対応する。容量Ｃｇ１とＣｇ２とは、それぞれ分割抵抗Ｒｄ１とＲｄ２とに並列に接続されている。容量Ｃｇ１は第１電圧を保持し、容量Ｃｇ２は第２電圧を保持する。

【0025】

ノードＰＧＤ、ＮＧＤ間に、第１回路１５０が接続されている。第１回路１５０は、スイッチＱｇ１（第１スイッチ）、抵抗素子Ｒｇ１（第１抵抗素子）、スイッチＱｇ３（第２スイッチ）、スイッチＱｇ２（第３スイッチ）、抵抗素子Ｒｇ２（第２抵抗素子）、スイッチＱｇ４（第４スイッチ）が直列に接続されている。各スイッチＱｇ１～Ｑｇ４のオン・オフを制御することで、第１回路１５０のインピーダンス（抵抗）を調整可能である。

【0026】

直列接続されたスイッチＱｇ１、抵抗素子Ｒｇ１、スイッチＱｇ３は、容量Ｃｇ１と並列に接続されている。直列接続されたスイッチＱｇ２、抵抗素子Ｒｇ２、スイッチＱｇ４は、容量Ｃｇ２と並列に接続されている。スイッチＱｇ３とスイッチＱｇ２の接続ノードはノードＮ３に対応する。

【0027】

スイッチＱｇ１及び抵抗素子Ｒｇ１は、容量Ｃｇ１の第１端子（又は容量Ｃｇ１の第１端子の電位）とゲート端子Ｇとの間に直列に接続されている。スイッチＱｇ３は、容量Ｃｇ２の第１端子（又は容量Ｃｇ２の第１端子の第２電位）とゲート端子Ｇとの間に接続されている。スイッチＱｇ２及び抵抗素子Ｒｇ２は、容量Ｃｇ１の第２端子と半導体スイッチング素子Ｑのソース端子Ｓ（第１端子）との間に直列に接続されている。スイッチＱｇ４は、容量Ｃｇ２の第２端子と半導体スイッチング素子Ｑのソース端子Ｓとの間に接続されている。

【0028】

駆動回路１１０は、半導体スイッチング素子Ｑのゲート端子Ｇに接続されるノードＸＧＤと、半導体スイッチング素子Ｑのソース端子Ｓに接続されるノードＹＧＤとを有する。

【0029】

駆動回路１１０は、スイッチＱｇ１～Ｑｇ４のオン・オフを制御することで、第１回路１５０のインピーダンス（抵抗）を調整し、これにより半導体スイッチング素子Ｑのゲート端子に供給する電流の大きさを制御する。

【0030】

図２は、スイッチＱｇ１、Ｑｇ２をオンにし、スイッチＱｇ３、Ｑｇ４をオフにしたときに流れる電流の経路ＰＴ１を示す。この経路ＰＴ１は、第１回路１５０のインピーダンスを大きくして、小さい電流を供給する場合に用いられる。この経路ＰＴ１は、前述した第１期間（スイッチＱ１、Ｑ２にオンの制御信号が入力されてから、ゲート電圧Ｖｇｓが第１基準値に達するまでの期間）と、第３期間（ゲート電圧Ｖｇｓが第２基準値に達した後の期間）に用いられる。容量Ｃｇ１に保持される電圧（第１電圧）に基づき、経路ＰＴ１のインピーダンス（抵抗）に応じた大きさの電流が、ゲート端子Ｇに供給される。経路PT１は、容量Ｃｇ１から出力され容量Cgsを充電する電流の往路と復路とにおいて、それぞれ抵抗素子Ｒｇ１、Ｒｇ２を通る。経路ＰＴ１は、抵抗素子Ｒｇ１、Ｒｇ２を通るため、高い抵抗値又は高いインピーダンス値を有し、ゲート端子Ｇに供給される電流は小さくなる。これにより半導体スイッチング素子Ｑの寄生容量Ｃｇｓは低速で充電され、この結果、ゲート電圧は低いレートで上昇する。

【0031】

図３は、スイッチＱｇ３、Ｑｇ４をオンにし、スイッチＱｇ１、Ｑｇ２をオフにしたときに流れる電流の経路ＰＴ２を示す。この経路ＰＴ２は、第１回路１５０のインピーダンスを小さくして、大きい電流を供給する場合に用いられる。具体的には、この経路ＰＴ２は、前述した第２期間（ゲート電圧Ｖｇｓが第１基準値に達してから第２基準値に達するまでの期間）に用いられる。容量Ｃｇ２に保持される電圧（第２電圧）に基づき、経路ＰＴ２のインピーダンス（抵抗）に応じた電流が、ゲート端子Ｇに供給される。経路ＰＴ２は、抵抗素子Ｒｇ１、Ｒｇ２を通らない。経路ＰＴ２は、経路ＰＴ１よりも、低い抵抗値又は低いインピーダンス値を有し、ゲート端子Ｇに供給される電流は大きくなる。これにより半導体スイッチング素子Ｑの容量Ｃｇｓは高速で充電され、ゲート電圧は高いレートで上昇する。

【0032】

なお、容量Ｃｇ２に保持される電圧（電位差）と、容量Ｃｇ１に保持される電圧（電位差）は、ゲート端子Ｇに供給する電流の大きさを所望のものに調整できる限り、同じであっても、異なっていてもよい。

【0033】

駆動回路１１０は、第１期間及び第３期間では、スイッチＱｇ１～Ｑｇ４を図２に示した状態とし、第２期間では図３に示した状態とする。制御電圧に応じてスイッチＱｇ１～Ｑｇ４を制御する具体的な構成例として、ゲート電圧を検出し、検出したゲート電圧に基づき駆動回路１１０を制御する制御回路を設けてもよい。制御回路がゲート電圧を第１基準値及び第２基準値と比較し、比較結果に応じて、スイッチＱｇ１～Ｑｇ４を制御する。この場合の構成例を図４に示す。

【0034】

図４は、制御回路１３０を設けた電子回路１Ａの例を示す。制御回路１３０は、外部の回路から起動信号を受信すると、スイッチＱｇ１、Ｑｇ２をオンにし、スイッチＱｇ３、Ｑｇ４をオフにする（図２参照）。ゲート電圧が第１基準値（閾値電圧未満の値）に達すると、スイッチＱｇ１、Ｑｇ２をオフにし、スイッチＱｇ３、Ｑｇ４をオンにする（図３参照）。ゲート電圧が第２基準値（閾値電圧より大きい値）に達すると再度、スイッチＱｇ１、Ｑｇ２をオンにし、スイッチＱｇ３、Ｑｇ４をオフにする（図２参照）。制御回路１３０の具体例として、制御回路１３０が、ゲート電圧を検出する電圧検出回路を備え、さらに、第１基準値とゲート電圧を比較し、比較結果に応じてスイッチＱｇ１～Ｑｇ４に対する制御信号を生成する第１比較回路を備えていてもよい。また、制御回路１３０は、第２基準値とゲート電圧を比較し、比較結果に応じてスイッチＱｇ１～Ｑｇ４に対する制御信号を生成する第２比較回路を備えていてもよい。

【0035】

スイッチＱｇ１～Ｑｇ４を制御する他の構成例として、第１期間及び第２期間の長さを予め設定しておき、駆動回路１１０が、動作の開始時からの経過時間に応じて、スイッチＱｇ１～Ｑｇ４を制御してもよい。例えば、電子回路１に対して第１期間の経過を検出する第１タイマと、第２期間の経過を検出する第２タイマを設ける。起動信号の入力に応じて、電子回路１は、スイッチＱｇ１、Ｑｇ２をオンにし、スイッチＱｇ３、Ｑｇ４をオフにするとともに、第１タイマ及び第２タイマを起動する。第１タイマには第１期間の長さを設定し、第２タイマには第１期間と第２期間を合計した長さを設定する。第１タイマがタイムアウトするとタイムアウト信号が出力され、駆動回路１１０は、タイムアウト信号を受けて、スイッチＱｇ１、Ｑｇ２をオフにし、スイッチＱｇ３、Ｑｇ４をオンにする。第２タイマがタイムアウトするとタイムアウト信号が出力され、駆動回路１１０は、タイムアウト信号を受けて、スイッチＱｇ１、Ｑｇ２をオンにし、スイッチＱｇ３、Ｑｇ４をオフにする。第３期間に対しても同様にして、第３期間の経過を検出するタイマを設けてもよい。

【0036】

上述した方法以外の方法により、スイッチＱｇ１～Ｑｇ４を制御する具体的構成を実現してもよい。

【0037】

図５は、図１の電子回路１のタイミングチャートを示す。より詳細には以下の通りである。
図５（Ａ）は、スイッチＱｇ１、Ｑｇ２の制御信号（オン／オフ信号）のタイミングチャートを示す。
図５（Ｂ）は、スイッチＱｇ３、Ｑｇ４の制御信号のタイミングチャートを示す。
図５（Ｃ）は、半導体スイッチング素子Ｑのゲート電圧（Ｖｇｓ電圧）のタイミングチャートを示す。
図５（Ｄ）は、半導体スイッチング素子Ｑのゲート端子Ｇに供給される電流のタイミングチャートを示す。
図５（Ｅ）は、半導体スイッチング素子Ｑのドレイン・ソース間電圧Ｖｄｓのタイミングチャートを示す。

【0038】

動作開始からゲート電圧が閾値Ｖｔｈより低い第１基準値Ｖｒ１に達するまでの第１期間、スイッチＱｇ１、Ｑｇ２をオンにし、Ｑｇ３、Ｑｇ４をオフにすることで、抵抗素子Ｒｇ１、Ｒｇ２を介して、半導体スイッチング素子Ｑの寄生容量Ｃｇｓを低速で充電する。すなわちゲート電圧を緩やかに（低レートで）上昇させる。第１期間では、半導体スイッチング素子Ｑにドレイン電流Ｉｄは流れず、ドレイン・ソース間電圧Ｖｄｓは高い値に維持される。

【0039】

ゲート電圧が第１基準値Ｖｒ１に達したら、短時間の間（第２期間）、スイッチＱｇ１、Ｑｇ２をオフにし、スイッチＱｇ３、Ｑｇ４をオンにして、半導体スイッチング素子Ｑの寄生容量Ｃｇｓを高速に充電する。ゲート電圧は高レートで上昇し、閾値Ｖｔｈを短時間で超える。このときドレイン電流Ｉｄが大きな傾きで上昇し、これに応じて、ドレイン・ソース間電圧Ｖｄｓは大きな傾きで減少する。

【0040】

第２期間の経過後、すなわち、ゲート電圧が閾値Ｖｔｈより大きい第２基準値Ｖｒ２に達した後、第１期間と同様に、スイッチＱｇ１、Ｑｇ２をオンにし、Ｑｇ３、Ｑｇ４をオフにする。これにより、半導体スイッチング素子Ｑの寄生容量Ｃｇｓを低速で充電する。すなわちゲート電圧を緩やかに（低レートで）上昇させる。このときドレイン電流Ｉｄの傾きは小さくなり、これに応じて、ドレイン・ソース間電圧Ｖｄｓが減少する傾きも小さくなる。なお、この後、半導体スイッチング素子Ｑの寄生容量Ｃｇｓの充電量に応じて、ゲート端子Ｇに供給される電流の大きさは収束し、ゲート電圧Ｖｇｓも所定の値に収束する。

【0041】

図６は、図１の電子回路１を用いた電子システム２の一例を示すブロック図である。図６の例では、商用電源３１０（分電盤等）から供給される交流電圧を整流する整流器３２０と、負荷装置であるマルチセルコンバータ３３０（ＤＣ－ＤＣコンバータ）との間に半導体リレー（半導体スイッチング素子Ｑ）をスイッチとして設けている。この際、半導体スイッチング素子Ｑの制御に図１の駆動回路１１０を用いている。マルチセルコンバータ３３０は、整流器３２０で整流した直流電圧を降圧又は昇圧し、降圧又は昇圧後の電圧を、後段の装置に出力する。マルチセルコンバータ３３０は、入力された電圧と等しい電圧を出力してもよい。なお商用電源３１０及び整流器３２０に代えて、蓄電池等の直流電源を用いてもよい。図６に示すマルチセルコンバータ３３０の構成は一例であり、その構成は特に限定されない。図６に示すマルチセルコンバータ３３０の一例は、入力端が直列接続され出力端が並列接続された複数のセルを有する複数のセルブロックを備え、整流器３２０の端子間に複数のセルブロックの入力端が並列接続され、マルチセルコンバータ３３０の出力端子の間に複数のセルブロックの出力端が直列接続された構成を有する。

【0042】

制御電源３４０は、商用電源３１０から供給される交流電圧を用いて、電子回路１における駆動回路１１０の動作電圧を生成する。制御電源３４０は、図１の電圧供給回路１２０及び図５の制御回路１３０の少なくとも一方を含んでもよい。制御電源３４０は生成した動作電圧を駆動回路１１０に提供する。また制御電源３４０はマルチセルコンバータ３３０における各セルを制御する。制御電源３４０は、駆動回路１１０の起動を制御する起動信号を駆動回路１１０又は電子回路１に供給してもよい。

【0043】

半導体スイッチング素子Ｑのドレイン端子Ｄ（第２端子）は、商用電源３１０の負出力端子ＮＯあるいは整流器３２０の負出力端子に電気的に接続されている。半導体スイッチング素子Ｑのソース端子Ｓはマルチセルコンバータ３３０の負入力端子ＮＩに接続されている。

【0044】

図６の電子システムの起動時、半導体スイッチング素子Ｑをターンオンする必要がある。駆動回路１１０が制御電源３４０の制御の元、半導体スイッチング素子Ｑのターンオン動作を開始する（図５参照）。この際、マルチセルコンバータ３３０又は周辺の図示しない装置からはノイズ信号が発生し、発生したノイズ信号が、半導体スイッチング素子Ｑのゲート端子Ｇ等に入力され得る。ノイズ信号がゲート端子Ｇ等に入力された場合であっても、ゲート電圧が閾値電圧の近くに存在する期間では、短時間で高速にゲート電圧が上昇させられるため、ノイズ信号に起因するチャタリングの発生は抑制される。ゲート電圧を高速に上昇させる当該短期間以外の期間では、ゲート電圧を低速に上昇させるため、半導体スイッチング素子Ｑを安全にターンオンでき、よって、電子システム２を安全に起動させることができる。

【0045】

以上、本実施形態によれば、半導体スイッチング素子のゲート電圧が閾値電圧に近づいたタイミングで、高速にゲート電圧を短時間で上昇させ、この間に閾値電圧を超えさせる。これにより、ゲート電圧が閾値に近い値にあるときにノイズ信号が混入することに起因してチャタリングが発生することを回避できる。

【0046】

（変形例１）
図２の経路ＰＴ１には２つの抵抗素子Ｒｇ１、Ｒｇ２が存在したが、抵抗素子Ｒｇ２を除去してもよい。抵抗素子Ｒｇ２の代わりに、あるいは、抵抗素子Ｒｇ２とともに、抵抗素子Ｒｇ１を除去することも可能である。抵抗素子Ｒｇ１、Ｒｇ２の少なくともいずれか一方を除去する場合、スイッチＱｇ１、Ｑｇ２の少なくとも一方の内部抵抗を調整することで、インピーダンスを所望の値に設定し、所望の大きさの電流をゲート端子Ｇに供給できるようにしてもよい。これにより素子数を削減し、回路面積を低減できる。
（変形例２）
図１において２つの容量Ｃｇ１、Ｃｇ２を除去してもよい。この場合、分割抵抗Ｒｄ１で生成した電圧（第１電圧）、分割抵抗Ｒｄ２で生成した電圧（第２電圧）を直接、第１回路１５０に提供してもよい。これにより素子数を削減し、回路面積を低減できる。

【0047】

（変形例３）
図１において２つの分割抵抗Ｒｄ１、Ｒｄ２を除去し、容量Ｃｇ１及び容量Ｃｇ２にそれぞれ直接、第１電圧及び第２電圧を充電してもよい。これにより素子数を削減し、回路面積を低減できる。

【0048】

（第２の実施形態）
図７は、第２の実施形態に係る電子回路１Ｂのブロック図である。駆動回路１１０Ｂに抵抗素子Ｒｇ３、Ｒｇ４が設けられている。抵抗素子Ｒｇ３、Ｒｇ４は、上述の図３に示した経路ＰＴ２に沿って配置されている。すなわち、抵抗素子Ｒｇ３、Ｒｇ４は、第２期間においてスイッチＱｇ３、Ｑｇ４をオンにするときの電流の経路に存在する。抵抗素子Ｒｇ３及びスイッチＱｇ３は、容量Ｃｇ２の第１端子とゲート端子Ｇとの間に直列に接続されている。抵抗素子Ｒｇ４及びスイッチＱｇ４は、容量Ｃｇ２の第２端子とソース端子Ｓ（第１端子）との間に直列に接続されている。

【0049】

抵抗素子Ｒｇ３はスイッチＱｇ３とスイッチＱｇ２との間に接続されている。抵抗素子Ｒｇ３はノードＮ３とスイッチＱｇ３との間に接続されている。直列接続されたスイッチＱｇ１、抵抗素子Ｒｇ１、スイッチＱｇ３及び抵抗素子Ｒｇ３は、容量Ｃｇ１と並列に接続されている。抵抗素子Ｒｇ４は、スイッチＱｇ４の一端に接続されており、スイッチＱｇ４の他端は抵抗素子Ｒｇ２に接続されている。また、直列接続されたスイッチＱｇ２、抵抗素子Ｒｇ２、スイッチＱｇ４及び抵抗素子Ｒｇ４は容量Ｃｇ２と並列に接続されている。

【0050】

経路ＰＴ２に沿って抵抗素子Ｒｇ３、Ｒｇ４を追加することにより、経路ＰＴ２の抵抗（インピーダンス）が大きくなる。これにより、第２期間におけるゲート電圧の上昇レート（ゲート端子に供給する電流の大きさ）を所望の値に調整（抑制）することができる。抵抗素子Ｒｇ３、Ｒｇ４として可変抵抗素子を用い、抵抗素子Ｒｇ３、Ｒｇ４の抵抗値を調整してもよい。これにより、ゲート電圧の上昇レートを、より柔軟に調整しやすくなる。

【0051】

図７では２つの抵抗素子Ｒｇ３、Ｒｇ４を追加したが、いずれか一方の抵抗素子のみを追加してもよい。

【0052】

また、２つの抵抗素子を追加する代わりに、スイッチＱｇ３、Ｑｇ４の内部抵抗値を調整することで、第１回路１５０のインピーダンスを調整してもよい。これによっても、第２期間におけるゲート電圧の上昇レート（ゲート端子に供給する電流の大きさ）を調整できる。

【0053】

以上、第２の実施形態によれば、経路ＰＴ２に抵抗素子を追加することで、第２期間におけるゲート電圧の上昇レートを所望の値に調整（抑制）することができる。

【0054】

（第３の実施形態）
図８は、第３の実施形態に係る電子回路１Ｃのブロック図である。駆動回路１１０Ｃは複数のスイッチＱｇ１、複数の抵抗素子Ｒｇ１、複数のスイッチＱｇ３、複数の抵抗素子Ｒｇ３、複数のスイッチＱｇ２、複数の抵抗素子Ｒｇ２、複数のスイッチＱｇ４及び複数の抵抗素子Ｒｇ４を有する。スイッチＱｇ１～Ｑｇ４は、別の同種のスイッチＱｇ１～Ｑｇ４のオンまたはオフ状態と独立してオンまたはオフされる。駆動回路１１０Ｃにおいて、スイッチＱｇ１、抵抗素子Ｒｇ１、スイッチＱｇ３及び抵抗素子Ｒｇ３の直列接続が、容量Ｃｇ１に対して複数並列に接続されている。同様に、スイッチＱｇ２、抵抗素子Ｒｇ２、スイッチＱｇ４及び抵抗素子Ｒｇ４の直列接続が、容量Ｃｇ２に対して複数並列に接続されている。

【0055】

換言すれば、スイッチＱｇ１、抵抗素子Ｒｇ１の直列接続が、容量Ｃｇ１の第１端子とゲート端子Ｇとの間に複数並列に接続されている。スイッチＱｇ３、抵抗素子Ｒｇ３の直列接続が、容量Ｃｇ２の第１端子とゲート端子Ｇとの間に複数並列に接続されている。スイッチＱｇ２、抵抗素子Ｒｇ２の直列接続が、容量Ｃｇ１の第２端子とソース端子Ｓとの間に複数並列に接続されている。スイッチＱｇ４、抵抗素子Ｒｇ４の直列接続が、容量Ｃｇ２の第２端子とソース端子Ｓとの間に複数並列に接続されている。

【0056】

その他の構成は第２の実施形態における図７の電子回路１Ａと同様である。

【0057】

図８の構成により、第１期間及び第３期間における電流の経路ＰＴ１の抵抗（インピーダンス）、及び、第２期間における電流の経路ＰＴ２の抵抗（インピーダンス）をより細かく調整できる。例えば、第２期間におけるゲート電圧の上昇のレート（傾き）を小さくしたい場合は、複数のスイッチＱｇ３及び複数のスイッチＱｇ４の少なくとも一方のスイッチ群においてオンするスイッチの個数を減らせばよい。逆に第２期間におけるゲート電圧の上昇のレート（傾き）を大きくしたい場合は、複数のスイッチＱｇ３及び複数のスイッチＱｇ４の少なくとも一方のスイッチ群においてオンするスイッチの個数を増やせばよい。

【0058】

同様に、第１期間又は第３期間におけるゲート電圧の上昇のレート（傾き）を小さくしたい場合は、複数のスイッチＱｇ１及び複数のスイッチＱｇ２の少なくとも一方のスイッチ群においてオンするスイッチの個数を減らせばよい。逆に第１期間又は第３期間におけるゲート電圧の上昇のレート（傾き）を大きくしたい場合は、複数のスイッチＱｇ１及び複数のスイッチＱｇ２の少なくとも一方のスイッチ群においてオンするスイッチの個数を増やせばよい。

【0059】

以上、第３の実施形態によれば、第１期間及び第３期間におけるゲート電圧の上昇レート、及び第２期間におけるゲート電圧の上昇レートをより柔軟に所望の値に調整することができる。

【0060】

（第４の実施形態）
図９は、第３の実施形態に係る電子回路１Ｄのブロック図である。第３の実施形態に係る図８の電子回路１Ｃとの差分を記載する。駆動回路１１０Ｄにおいて、分割抵抗Ｒｄ２及び容量Ｃｇ２が設けられていない。またスイッチＱｇ４及び抵抗素子Ｒｇ４が設けられていない。スイッチＱｇ２及び抵抗素子Ｒｇ２は、第１期間及び第３期間のみならず、第２期間においても用いられる。

【0061】

一例として、第１期間及び第３期間においてゲート電圧の上昇レートを小さくしたい場合は、複数のスイッチＱｇ２においてオンする数を少なくする。この際、複数のスイッチＱｇ１についても、オンするスイッチの個数を調整することで、第１期間及び第３期間におけるゲート電圧の上昇レートを調整してもよい。複数のスイッチＱｇ１と複数のスイッチＱｇ２の両方についてオンするスイッチ数を調整することで、より柔軟に、第１期間及び第３期間におけるゲート電圧の上昇レートを調整してもよい。抵抗素子Ｒｇ１の抵抗値と抵抗素子Ｒｇ３の抵抗値は同じであっても、異なってもよい。

【0062】

第２期間においてゲート電圧の上昇レートを、第１期間及び第３期間よりも大きくしたい場合は、複数のスイッチＱｇ２をオンする数を、第１期間及び第３期間よりも多くすればよい。この際、スイッチＱｇ３についても、オンするスイッチの個数を調整することで、第２期間におけるゲート電圧の上昇レートを調整してもよい。スイッチＱｇ２とスイッチＱｇ３の両方についてオンするスイッチ数を調整することで、より柔軟に、第２期間におけるゲート電圧の上昇レートを調整してもよい。抵抗素子Ｒｇ２の抵抗値と抵抗素子Ｒｇ３の抵抗値は同じであっても、異なってもよい。

【0063】

以上、第４の実施形態によれば、分割抵抗Ｒｄ２、容量Ｃｇ２、スイッチＱｇ４及び抵抗素子Ｒｇ４を除去し、スイッチＱｇ２と抵抗素子Ｒｇ２を、第１期間～第３期間で共用する。これにより、素子数を削減して、電子回路のサイズ又は駆動回路のサイズを低減できる。

【0064】

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

【符号の説明】

【0065】

１ 電子回路
１Ａ 電子回路
１Ｂ 電子回路
１Ｃ 電子回路
１Ｄ 電子回路
２ 電子システム
１１０ 駆動回路
１１０Ｂ 駆動回路
１１０Ｃ 駆動回路
１１０Ｄ 駆動回路
１２０ 電圧供給回路
１３０ 制御回路
１５０ 第１回路
３１０ 商用電源
３２０ 整流器
３３０ マルチセルコンバータ
３４０ 制御電源
Ｃｇ１ 容量
Ｃｇ２ 容量
Ｃｄｓ 寄生容量
Ｃｇｄ 寄生容量
Ｃｇｓ 寄生容量
Ｓ ソース端子（第１端子）
Ｄ ドレイン端子（第２端子）
Ｅ 寄生ダイオード
Ｇ ゲート端子（制御端子）
Ｉｄ ドレイン電流
Ｎ１ ノード
Ｎ２ ノード
Ｎ３ ノード
ＮＧＤ ノード
ＮＩ 負入力端子
ＮＯ 負出力端子
ＰＧＤ ノード
ＰＴ１ 経路
ＰＴ２ 経路
Ｑ 半導体スイッチング素子
Ｑ１ スイッチ
Ｑ２ スイッチ
Ｑｇ１ スイッチ
Ｑｇ２ スイッチ
Ｑｇ３ スイッチ
Ｑｇ４ スイッチ
Ｒｄ１ 抵抗素子（分割抵抗）
Ｒｄ２ 抵抗素子（分割抵抗）
Ｒｇ１ 抵抗素子
Ｒｇ２ 抵抗素子
Ｒｇ３ 抵抗素子
Ｒｇ４ 抵抗素子
Ｖｄｓ ドレイン・ソース間電圧
Ｖｇｓ ゲート電圧
Ｖｒ１ 第１基準値
Ｖｒ２ 第２基準値
Ｖｔｈ 閾値
ＸＧＤ ノード
ＹＧＤ ノード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】