▶ 株式会社東芝の特許一覧 ▶ 東芝デバイス＆ストレージ株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-11
(45)【発行日】2024-04-19
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240412BHJP
H01L 29/06 20060101ALI20240412BHJP
H01L 29/12 20060101ALI20240412BHJP
H01L 21/336 20060101ALI20240412BHJP
【ＦＩ】
H01L29/78 652K
H01L29/06 301F
H01L29/06 301V
H01L29/78 653A
H01L29/78 652M
H01L29/78 652T
H01L29/78 658F
【請求項の数】
5
(21)【出願番号】P 2021045559
(22)【出願日】2021-03-19
(65)【公開番号】P2022144513
(43)【公開日】2022-10-03
【審査請求日】2023-02-02
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】西口 俊史
【審査官】杉山 芳弘
(56)【参考文献】
【文献】米国特許出願公開第２０１７／０３３０９４３（ＵＳ，Ａ１）
【文献】国際公開第２０１５／０１９８６２（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
第１電極と、前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第２電極と、
前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域及び前記第２半導体領域と並ぶ第３電極と、
前記第２方向において前記第３電極と前記第２半導体領域との間に設けられたゲート電極と、
前記第２方向において前記第３電極と前記第１半導体領域との間に設けられ、前記第２方向において前記第３電極と対向する第１絶縁領域と、前記第２方向において前記第１半導体領域と対向する第２絶縁領域と、前記第２方向において前記第１絶縁領域と前記第２絶縁領域との間に位置する少なくとも１つの空隙領域と、を含む第１絶縁部と、
前記第２方向において前記ゲート電極と前記第２半導体領域との間に設けられた第２絶縁部と、
を備え、
前記第１絶縁部は、前記第２方向において前記第１絶縁領域と前記第２絶縁領域との間に位置する第５絶縁領域を含み、
前記空隙領域は、前記第２方向において前記第１絶縁領域と前記第５絶縁領域との間に位置する第１空隙領域と、前記第２方向において前記第５絶縁領域と前記第２絶縁領域との間に位置する第２空隙領域と、を含む、半導体装置。
【請求項2】
前記空隙領域は、前記第１方向において前記第３電極と重ならない、請求項１記載の半導体装置。
【請求項3】
前記第１絶縁部は、前記第１方向において前記空隙領域と前記第１半導体領域との間及び前記第３電極と前記第１半導体領域との間に位置する第３絶縁領域を含む、請求項１または２に記載の半導体装置。
【請求項4】
前記第３絶縁領域の前記第１方向の厚さは、前記第２絶縁領域の前記第２方向の厚さよりも大きい、請求項３記載の半導体装置。
【請求項5】
前記第１絶縁部は、前記第１方向において前記空隙領域と前記第２電極との間に位置する第４絶縁領域を含む、請求項１～３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置について、寄生容量の低減が求められている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００７-３５８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、寄生容量を低減できる半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２電極と、第３電極と、ゲート電極と、第１絶縁部と、第２絶縁部と、を備える。前記第１半導体領域は、前記第１電極の上に設けられる。前記第２半導体領域は、前記第１半導体領域の上に設けられる。前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられる。前記第２電極は、前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続される。前記第３電極は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第１半導体領域及び前記第２半導体領域と並ぶ。前記ゲート電極は、前記第２方向において前記第３電極と前記第２半導体領域との間に設けられる。前記第１絶縁部は、前記第２方向において前記第３電極と前記第１半導体領域との間に設けられる。前記第１絶縁部は、第１絶縁領域と、第２絶縁領域と、少なくとも１つの空隙領域と、を含む。前記第１絶縁領域は、前記第２方向において前記第３電極と対向する。前記第２絶縁領域は、前記第２方向において前記第１半導体領域と対向する。前記空隙領域は、前記第２方向において前記第１絶縁領域と前記第２絶縁領域との間に位置する。前記第２絶縁部は、前記第２方向において前記ゲート電極と前記第２半導体領域との間に設けられる。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にアクセプタとなる不純物とドナーとなる不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にアクセプタとなる不純物とドナーとなる不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【0008】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す断面図である。
第１実施形態に係る半導体装置１００は、例えばＭＯＳＦＥＴである。図１に表したように、第１実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、ゲート電極１０、ＦＰ電極２０（第３電極）、ドレイン電極３１（第１電極）、ソース電極３２（第２電極）、ビア３５、ＦＰ絶縁部４０（第１絶縁部）、ゲート絶縁部５０（第２絶縁部）、及び層間絶縁部６０（第３絶縁部）を有する。なお、「ＦＰ」は、「フィールドプレート」を意味する。
図１は、第１実施形態に係る半導体装置を表す断面図である。
第１実施形態に係る半導体装置１００は、例えばＭＯＳＦＥＴである。図１に表したように、第１実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、ゲート電極１０、ＦＰ電極２０（第３電極）、ドレイン電極３１（第１電極）、ソース電極３２（第２電極）、ビア３５、ＦＰ絶縁部４０（第１絶縁部）、ゲート絶縁部５０（第２絶縁部）、及び層間絶縁部６０（第３絶縁部）を有する。なお、「ＦＰ」は、「フィールドプレート」を意味する。
【0009】
以下の各実施形態の説明では、第１方向Ｄ１、第２方向Ｄ２、及び第３方向Ｄ３を用いる。ドレイン電極３１からｎ－形ドリフト領域１に向かう方向を第１方向Ｄ１とする。第１方向Ｄ１に垂直な一方向を、第２方向Ｄ２とする。第１方向Ｄ１に垂直であり、第２方向Ｄ２と交差する方向を、第３方向Ｄ３とする。また、説明のために、ドレイン電極３１からｎ－形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極３１とｎ－形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
【0010】
図１に表したように、半導体装置１００の下面には、ドレイン電極３１が設けられている。ドレイン電極３１の上には、ｎ＋形ドレイン領域５を介してｎ－形ドリフト領域１が設けられている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５を介してドレイン電極３１と電気的に接続されている。ｐ形ベース領域２は、ｎ－形ドリフト領域１の上に設けられている。ｐ形ベース領域２の上には、ｎ＋形ソース領域３及びｐ＋形コンタクト領域４が選択的に設けられている。
【0011】
ＦＰ電極２０は、第２方向Ｄ２において、ｎ－形ドリフト領域１及びｐ形ベース領域２と並んでいる。つまり、ＦＰ電極２０は、第２方向Ｄ２において、ｎ－形ドリフト領域１及びｐ形ベース領域２と重なる位置に設けられている。ＦＰ電極２０は、第２方向Ｄ２において、ｎ＋形ソース領域３と並んでいてもよい。つまり、ＦＰ電極２０は、第２方向Ｄ２において、ｎ＋形ソース領域３と重なる位置に設けられていてもよい。
【0012】
ＦＰ絶縁部４０は、第２方向Ｄ２において、ＦＰ電極２０とｎ－形ドリフト領域１との間に設けられている。この例では、ＦＰ絶縁部４０の一部は、第２方向Ｄ２において、ＦＰ電極２０とｎ－形ドリフト領域１との間に設けられており、ＦＰ絶縁部４０の他の一部は、第２方向Ｄ２において、ＦＰ電極２０とゲート電極１０との間に設けられている。これにより、ゲート電極１０とＦＰ電極２０は、互いに電気的に分離されている。
【0013】
ＦＰ絶縁部４０は、第１絶縁領域４１と、第２絶縁領域４２と、少なくとも１つの空隙領域４８と、を含む。第１絶縁領域４１は、第２方向Ｄ２において、ＦＰ電極２０と対向している。この例は、第１絶縁領域４１は、第２方向Ｄ２において、ＦＰ電極２０と接している。第２絶縁領域４２は、第２方向Ｄ２において、ｎ－形ドリフト領域１と対向している。この例は、第２絶縁領域４２は、第２方向Ｄ２において、ｎ－形ドリフト領域１と接している。空隙領域４８は、第２方向Ｄ２において、第１絶縁領域４１と第２絶縁領域４２との間に位置している。空隙領域４８は、ＦＰ絶縁部４０の内部に設けられた空隙（エアギャップ）である。空隙領域４８は、例えば、空気などを含んでいてもよいし、真空であってもよい。
【0014】
空隙領域４８は、例えば、第１方向Ｄ１において、ＦＰ電極２０と重ならない。空隙領域４８は、例えば、第２方向Ｄ２において、ＦＰ電極２０と並んでいる。空隙領域４８の下端は、例えば、ＦＰ電極２０の下端と同じ高さに位置する。空隙領域４８の上端は、例えば、ＦＰ電極２０の上端よりも下方に位置する。
【0015】
この例では、ＦＰ絶縁部４０は、第３絶縁領域４３と、第４絶縁領域４４と、第５絶縁領域４５と、をさらに含む。
【0016】
第３絶縁領域４３は、空隙領域４８の下及びＦＰ電極２０の下に設けられている。第３絶縁領域４３の一部は、第１方向Ｄ１において、空隙領域４８とｎ－形ドリフト領域１との間に位置している。第３絶縁領域４３の他の一部は、第１方向Ｄ１において、ＦＰ電極２０とｎ－形ドリフト領域１との間に位置している。第３絶縁領域４３は、例えば、第１部分４３ａと、第２部分４３ｂと、を有する。第１部分４３ａは、第１方向Ｄ１において、第２部分４３ｂとｎ－形ドリフト領域１との間に設けられている。つまり、第２部分４３ｂは、第１部分４３ａの上に設けられている。
【0017】
第３絶縁領域４３の第１方向Ｄ１の厚さＬ３は、例えば、第１絶縁領域４１の第２方向Ｄ２の厚さＬ１よりも大きい。また、第３絶縁領域４３の第１方向Ｄ１の厚さＬ３は、例えば、第２絶縁領域４２の第２方向Ｄ２の厚さＬ２よりも大きい。この例では、厚さＬ１は、厚さＬ２と同じである。厚さＬ１は、厚さＬ２よりも大きくてもよいし、厚さＬ２よりも小さくてもよい。厚さＬ３は、第１部分４３ａの第１方向Ｄ１の厚さＬ３ａと、第２部分４３ｂの第１方向Ｄ１の厚さＬ３ｂと、の合計で表される。厚さＬ３ａは、例えば、厚さＬ２と同じである。
【0018】
第４絶縁領域４４は、空隙領域４８の上、第１絶縁領域４１の上、及び第５絶縁領域４５の上に設けられている。第４絶縁領域４４の一部は、第１方向Ｄ１において、空隙領域４８とソース電極３２との間に設けられている。第４絶縁領域４４の他の一部は、第１方向Ｄ１において、第１絶縁領域４１とソース電極３２との間に設けられている。第４絶縁領域４４の他の一部は、第１方向Ｄ１において、第５絶縁領域４５とソース電極３２との間に設けられている。
【0019】
第５絶縁領域４５は、第２方向Ｄ２において、第１絶縁領域４１と第２絶縁領域４２との間に設けられている。これにより、第５絶縁領域４５は、空隙領域４８を第２方向Ｄ２に分割している。第５絶縁領域４５の第２方向Ｄ２の厚さＬ５は、例えば、厚さＬ２と同じである。厚さＬ５は、厚さＬ２よりも大きくてもよいし、厚さＬ２よりも小さくてもよい。
【0020】
この例では、第１絶縁領域４１と第２絶縁領域４２との間に１つの第５絶縁領域４５が設けられており、ＦＰ絶縁部４０は、第２方向に沿って配列された第１空隙領域４８ａ及び第２空隙領域４８ｂを含む。つまり、空隙領域４８は、第１空隙領域４８ａと、第２空隙領域４８ｂと、を含む。第１空隙領域４８ａは、第２方向Ｄ２において、第１絶縁領域４１と第５絶縁領域４５との間に位置する。第２空隙領域４８ｂは、第２方向Ｄ２において、第５絶縁領域４５と第２絶縁領域４２との間に位置する。
【0021】
この例では、第１空隙領域４８ａの第２方向Ｄ２の幅Ｗ１は、第２空隙領域４８ｂの第２方向Ｄ２の幅Ｗ２と同じである。幅Ｗ１は、幅Ｗ２よりも大きくてもよいし、幅Ｗ２よりも小さくてもよい。このように、各空隙領域４８の幅は、それぞれ同じであってもよいし、異なっていてもよい。各空隙領域４８の幅は、例えば、ＦＰ電極２０の第２方向Ｄ２の幅Ｗ３よりも小さい。
【0022】
第５絶縁領域４５は、第２方向Ｄ２に沿って複数配列されてもよい。つまり、空隙領域４８は、第２方向Ｄ２において、３つ以上に分割されてもよい。また、第５絶縁領域４５は、設けられなくてもよい。つまり、空隙領域４８は、第２方向Ｄ２において、分割されなくてもよい。
【0023】
ゲート電極１０は、第２方向Ｄ２において、ＦＰ電極２０とｐ形ベース領域２との間、及び、ＦＰ電極２０とｎ＋形ソース領域３との間に設けられている。
【0024】
ゲート絶縁部５０は、第２方向Ｄ２において、ゲート電極１０とｐ形ベース領域２との間、及び、ゲート電極１０とｎ＋形ソース領域３との間に設けられている。ゲート絶縁部５０は、第２方向Ｄ２において、ゲート電極１０とｎ－形ドリフト領域１との間に設けられていてもよい。
【0025】
ＦＰ電極２０は、第２方向Ｄ２において、ＦＰ絶縁部４０に挟まれている。つまり、ＦＰ絶縁部４０は、第２方向Ｄ２において、ＦＰ電極２０を隔てた両側に設けられている。また、ＦＰ電極２０及びＦＰ絶縁部４０は、第２方向Ｄ２において、ｎ－形ドリフト領域１に挟まれている。つまり、ｎ－形ドリフト領域１は、第２方向Ｄ２において、ＦＰ電極２０及びＦＰ絶縁部４０を隔てた両側に設けられている。ＦＰ電極２０及びＦＰ絶縁部４０のそれぞれは、第２方向Ｄ２に沿って複数設けられている。ＦＰ電極２０及びＦＰ絶縁部４０のそれぞれは、第３方向Ｄ３に沿って連続的に設けられている。
【0026】
ゲート電極１０は、第２方向Ｄ２に沿って複数設けられている。ゲート電極１０は、第３方向Ｄ３に沿って連続的に設けられている。ＦＰ電極２０は、第２方向Ｄ２において、２つのゲート電極１０の間に設けられている。ｐ形ベース領域２、ｎ＋形ソース領域３、及びｐ＋形コンタクト領域４は、複数のゲート電極１０のそれぞれと対向する位置に設けられている。１つのＦＰ電極２０の両側に配置されたＦＰ絶縁部４０の構成は、ＦＰ電極２０を中心として第２方向Ｄ２において概ね対称である。
【0027】
層間絶縁部６０は、ｐ形ベース領域２、ｎ＋形ソース領域３、ゲート電極１０、ＦＰ電極２０、及びＦＰ絶縁部４０の上に設けられている。層間絶縁部６０は、第１方向Ｄ１において、ｎ＋形ソース領域３とソース電極３２との間、ゲート電極１０とソース電極３２との間、ＦＰ電極２０とソース電極３２との間、及びＦＰ絶縁部４０とソース電極３２との間に位置する。
【0028】
ソース電極３２は、層間絶縁部６０の上に設けられている。ソース電極３２は、ｐ形ベース領域２、ｎ＋形ソース領域３、ゲート電極１０、ＦＰ電極２０、及びＦＰ絶縁部４０の上に位置する。第１方向Ｄ１において、ソース電極３２とｐ形ベース領域２との間には、第１方向Ｄ１に延びる柱状のビア３５が設けられている。ビア３５は、ソース電極３２の下面から、層間絶縁部６０及びｎ＋形ソース領域３を第１方向Ｄ１に延伸し（又は通り）、ｐ形ベース領域２に達している。ｐ形ベース領域２及びｎ＋形ソース領域３は、ビア３５を介してソース電極３２と電気的に接続されている。例えば、ソース電極３２は、ビア３５を介して、第２方向Ｄ２に沿って並ぶ複数のｎ＋形ソース領域３と電気的に接続されている。
【0029】
ｐ＋形コンタクト領域４は、ｐ形ベース領域２とビア３５との間に設けられている。ｐ形ベース領域２は、ｐ＋形コンタクト領域４及びビア３５を介してソース電極３２と電気的に接続されている。この例では、ｐ＋形コンタクト領域４は、ｎ＋形ソース領域３よりも下方に位置している。
【0030】
ＦＰ電極２０は、ソース電極３２と電気的に接続されている。各ＦＰ電極２０は、例えば、第３方向Ｄ３の端部において、接続部を介してソース電極３２と電気的に接続されている。
【0031】
ゲート電極１０は、ソース電極３２とは電気的に分離されている。ゲート電極１０は、例えば、第３方向Ｄ３の端部において、ゲート配線を介してゲートパッドと電気的に接続される。
【0032】
半導体装置１００の動作について説明する。
ソース電極３２に対してドレイン電極３１に正電圧が印加された状態で、ゲート電極１０に閾値以上の電圧を印加する。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極３２からドレイン電極３１へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
ソース電極３２に対してドレイン電極３１に正電圧が印加された状態で、ゲート電極１０に閾値以上の電圧を印加する。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極３２からドレイン電極３１へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
【0033】
半導体装置１００がオフ状態に切り替わると、ソース電極３２に対してドレイン電極３１に印加される正電圧が増大する。すなわち、ｎ－形ドリフト領域１とＦＰ電極２０との間の電位差が増大する。電位差の増大により、ＦＰ絶縁部４０とｎ－形ドリフト領域１との界面からｎ－形ドリフト領域１に向けて、空乏層が広がる。空乏層は主として第１方向Ｄ１及び第２方向Ｄ２に延び、隣り合うＦＰ絶縁部４０から延びた空乏層同士が繋がる。これにより、ｎ－形ドリフト領域１のうち、隣り合うＦＰ絶縁部４０間に配置された部分の略全体に空乏層が形成される。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。または、半導体装置１００の耐圧を維持したまま、ｎ－形ドリフト領域１におけるドナーとなる不純物の濃度を高め、半導体装置１００のオン抵抗を低減できる。
【0034】
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ドナーとなる不純物として、ヒ素、リン、またはアンチモンを用いることができる。アクセプタとなる不純物として、ボロンを用いることができる。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ドナーとなる不純物として、ヒ素、リン、またはアンチモンを用いることができる。アクセプタとなる不純物として、ボロンを用いることができる。
【0035】
ゲート電極１０及びＦＰ電極２０は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。ＦＰ絶縁部４０、ゲート絶縁部５０、及び層間絶縁部６０は、絶縁材料を含む。例えば、ＦＰ絶縁部４０、ゲート絶縁部５０、及び層間絶縁部６０は、酸化シリコンまたは窒化シリコンを含む。ドレイン電極３１及びソース電極３２は、アルミニウムまたは銅などの金属を含む。ビア３５は、タングステン、アルミニウム、または銅などの金属を含む。
【0036】
次に、半導体装置１００の製造方法の一例について、図２（ａ）～図４（ｃ）を用いて説明する。
図２（ａ）～図２（ｃ）、図３（ａ）～図３（ｃ）、及び図４（ａ）～図４（ｃ）は、第１実施形態に係る半導体装置の製造工程の一例を表す工程断面図である。
図２（ａ）～図２（ｃ）、図３（ａ）～図３（ｃ）、及び図４（ａ）～図４（ｃ）は、第１実施形態に係る半導体装置の製造工程の一例を表す工程断面図である。
【0037】
まず、ｎ＋形半導体層５ａとｎ－形半導体層１ａとを有する半導体基板を用意する。次に、レジストＲ１を用いたフォトリソグラフィ及びエッチングにより、ｎ－形半導体層１ａの表面に、第１方向Ｄ１に窪み第３方向Ｄ３に延びるメイントレンチＴ１及びサイドトレンチＴ２を形成する（図２（ａ））。メイントレンチＴ１の深さは、例えば、サイドトレンチＴ２の深さと同じである。メイントレンチＴ１の幅、すなわち、第２方向Ｄ２における長さは、例えば、サイドトレンチＴ２の幅よりも広くする。
【0038】
次に、レジストＲ１を除去し、ｎ－形半導体層１ａを熱酸化することで、メイントレンチＴ１の内壁、サイドトレンチＴ２の内壁、及びｎ－形半導体層１ａの上面に沿う絶縁層ＩＬ１を形成する。これにより、メイントレンチＴ１とサイドトレンチＴ２との間に位置するｎ－形半導体層１ａ、及びサイドトレンチＴ２同士の間に位置するｎ－形半導体層１ａは、それぞれ、第２方向Ｄ２における全域にわたって絶縁層ＩＬ１になる。続いて、異方性ＣＶＤにより、メイントレンチＴ１及びサイドトレンチＴ２の底に絶縁層ＩＬ１と同じ材質の絶縁層ＩＬ２を形成する（図２（ｂ））。異方性ＣＶＤは、例えば、プラズマＣＶＤにより行われる。絶縁層ＩＬ２は、絶縁層ＩＬ１とは誘電率が異なる材質であってもよい。絶縁層ＩＬ２の形成は、必要に応じて行われ、省略可能である。
【0039】
次に、キャップＣＶＤにより、メイントレンチＴ１及びサイドトレンチＴ２の上部を塞ぐように絶縁層ＩＬ３を形成する（図２（ｃ））。絶縁層ＩＬ３は、例えば、サイドトレンチＴ２の上端よりも下方に絶縁層ＩＬ３の一部が位置するように形成される。これにより、第１空隙領域４８ａ及び第２空隙領域４８ｂが形成される。キャップＣＶＤは、例えば、ステップカバレッジの悪いモノシランなどを用いた常圧ＣＶＤにより行われる。
【0040】
次に、エッチングにより、メイントレンチＴ１の上部を塞ぐ絶縁層ＩＬ３を除去し、メイントレンチＴ１の内部に導電層を形成する。この導電層の上面をエッチバックすることで、ＦＰ電極２０が形成される。続いて、ＦＰ電極２０の上部を熱酸化することで、ＦＰ電極２０の上面に沿う絶縁層ＩＬ４を形成する（図３（ａ））。絶縁層ＩＬ４の形成は、必要に応じて行われ、省略可能である。
【0041】
次に、レジストＲ２を用いたフォトリソグラフィ及びウェットエッチングにより、絶縁層ＩＬ１及び絶縁層ＩＬ３の一部を除去し、ｎ－形半導体層１ａの上面及び内側面を露出させるとともに、ｎ－形半導体層１ａと絶縁層ＩＬ３との間にトレンチＴ３を形成する（図３（ｂ））。このとき、トレンチＴ３の下端は、絶縁層ＩＬ３の下端よりも上方に位置するようにする。
【0042】
次に、露出したｎ－形半導体層１ａの内側面を熱酸化することで、ｎ－形半導体層１ａの内側面に沿う絶縁層ＩＬ５を形成する。続いて、トレンチＴ３の内部に導電層を形成する。この導電層の上面をエッチバックすることで、ゲート電極１０が形成される（図３（ｃ））。続いて、絶縁層ＩＬ１及び絶縁層ＩＬ３の一部をエッチングにより除去する。
【0043】
次に、絶縁層ＩＬ５の側方に位置するｎ－形半導体層１ａにアクセプタとなる不純物及びドナーとなる不純物を順次イオン注入する。これにより、ｐ形ベース領域２及びｎ＋形ソース領域３が形成される。続いて、ゲート電極１０、絶縁層ＩＬ３、絶縁層ＩＬ４、及び絶縁層ＩＬ５の上に、絶縁層ＩＬ６を形成する（図４（ａ））。
【0044】
次に、絶縁層ＩＬ６及びｎ＋形ソース領域３を第１方向Ｄ１に延伸し（又は通り）、ｐ形ベース領域２に達する開口を形成し、この開口を通してｐ形ベース領域２の一部にアクセプタとなる不純物をイオン注入する。これにより、ｐ＋形コンタクト領域４が形成される。続いて、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及び絶縁層ＩＬ６を覆う金属層を形成する。これにより、ソース電極３２と、ビア３５と、が形成される（図４（ｂ））。
【0045】
次に、ｎ＋形半導体層５ａが所定の厚みになるまで、ｎ＋形半導体層５ａの裏面を研削し、ｎ＋形半導体層５ａ上に金属層を形成する。これにより、ドレイン電極３１が形成される（図４（ｃ））。
【0046】
以上の工程により、図１に表す半導体装置１００が得られる。ｎ－形半導体層１ａは、例えば、ｎ－形ドリフト領域１に相当する。ｎ＋形半導体層５ａは、例えば、ｎ＋形ドレイン領域５に相当する。絶縁層ＩＬ１は、例えば、第１絶縁領域４１、第２絶縁領域４２、第３絶縁領域４３の第１部分４３ａ、及び第５絶縁領域４５に相当する。絶縁層ＩＬ２は、例えば、第３絶縁領域４３の第２部分４３ｂに相当する。絶縁層ＩＬ３は、例えば、第４絶縁領域４４に相当する。絶縁層ＩＬ５の一部は、例えば、ゲート絶縁部５０に相当する。絶縁層ＩＬ６は、例えば、層間絶縁部６０に相当する。
【0047】
なお、上述した製造方法について、各絶縁層及び各導電層の形成には、特に説明の無い限り、ＣＶＤ(Chemical Vapor Deposition)法を用いることができる。各金属層の形成には、ＰＶＤ(Physical Vapor Deposition)法やめっき法を用いることができる。
また、各絶縁層及び各導電層のエッチングには、特に説明の無い限り、ウェットエッチングや、ＲＩＥ(Reactive Ion Etching)法、ＣＤＥ(Chemical Dry Etching)法などを適宜選択して用いることができる。
また、各絶縁層及び各導電層のエッチングには、特に説明の無い限り、ウェットエッチングや、ＲＩＥ(Reactive Ion Etching)法、ＣＤＥ(Chemical Dry Etching)法などを適宜選択して用いることができる。
【0048】
次に、半導体装置１００の製造方法の変形例について、図５（ａ）～図６（ｂ）を用いて説明する。
図５（ａ）～図５（ｃ）、図６（ａ）、及び図６（ｂ）は、第１実施形態に係る半導体装置の製造工程の変形例を表す工程断面図である。
図５（ａ）～図５（ｃ）、図６（ａ）、及び図６（ｂ）は、第１実施形態に係る半導体装置の製造工程の変形例を表す工程断面図である。
【0049】
この変形例では、まず、ｎ＋形半導体層５ａとｎ－形半導体層１ａとを有する半導体基板を用意し、レジストＲ１を用いたフォトリソグラフィ及びエッチングにより、ｎ－形半導体層１ａの表面に、メイントレンチＴ１を形成する（図５（ａ））。
【0050】
次に、レジストＲ１を除去し、ｎ－形半導体層１ａを熱酸化することで、メイントレンチＴ１の内壁及びｎ－形半導体層１ａの上面に沿う絶縁層ＩＬ１１を形成する。次に、メイントレンチＴ１の底に絶縁層ＩＬ１２を形成する。続いて、メイントレンチＴ１の内部に導電層を形成し、この導電層の上面をエッチバックすることで、ＦＰ電極２０を形成する。続いて、ＦＰ電極２０の上部を熱酸化することで、ＦＰ電極２０の上面に沿う絶縁層ＩＬ１３を形成する（図５（ｂ））。
【0051】
次に、ＦＰ電極２０の側方において、絶縁層ＩＬ１１の一部を除去し、ｎ－形半導体層１ａの表面からｎ－形半導体層１ａ中に、サイドトレンチＴ２を形成する（図５（ｃ））。次に、ｎ－形半導体層１ａを熱酸化することで、サイドトレンチＴ２に沿う絶縁層ＩＬ１４を形成する（図６（ａ））。次に、サイドトレンチＴ２の上部を塞ぐように絶縁層ＩＬ１５を形成する（図６（ｂ））。
【0052】
以降の工程は、上述の図３（ｂ）以降の工程と同様にして行うことができる。なお、絶縁層ＩＬ１１及び絶縁層ＩＬ１４は、絶縁層ＩＬ１に相当する。絶縁層ＩＬ１２は、絶縁層ＩＬ２に相当する。絶縁層ＩＬ１３は、絶縁層ＩＬ４に相当する。絶縁層ＩＬ１５は、絶縁層ＩＬ３に相当する。
【0053】
このように、ＦＰ電極２０を形成した後にサイドトレンチＴ２を形成し、その後にサイドトレンチＴ２の絶縁層を形成する方法でも、半導体装置１００を製造することができる。
【0054】
次に、半導体装置１００の製造方法の別の変形例について、図７（ａ）～図８（ｂ）を用いて説明する。
図７（ａ）～図７（ｃ）、図８（ａ）、及び図８（ｂ）は、第１実施形態に係る半導体装置の製造工程の別の変形例を表す工程断面図である。
図７（ａ）～図７（ｃ）、図８（ａ）、及び図８（ｂ）は、第１実施形態に係る半導体装置の製造工程の別の変形例を表す工程断面図である。
【0055】
この変形例では、まず、ｎ＋形半導体層５ａとｎ－形半導体層１ａとを有する半導体基板を用意し、レジストＲ１を用いたフォトリソグラフィにより、ｎ－形半導体層１ａの表面に、メイントレンチＴ１を形成する（図７（ａ））。
【0056】
次に、レジストＲ１を除去し、ｎ－形半導体層１ａを熱酸化することで、メイントレンチＴ１の内壁及びｎ－形半導体層１ａの上面に沿う絶縁層ＩＬ２１を形成する。続いて、メイントレンチＴ１の内部に導電層を形成することで、ＦＰ電極２０を形成する（図７（ｂ））。
【0057】
次に、絶縁層ＩＬ２１の上面をエッチバックすることで、ｎ－形半導体層１ａの上面を露出させる（図７（ｃ））。次に、レジストＲ２を用いたフォトリソグラフィ及び異方性エッチングにより、ＦＰ電極２０の側方において、絶縁層ＩＬ２１の表面から絶縁層ＩＬ２１中に、サイドトレンチＴ２を形成する（図８（ａ））。
【0058】
次に、レジストＲ２を除去し、サイドトレンチＴ２の上部を塞ぐように絶縁層ＩＬ２２を形成する。続いて、ＦＰ電極２０の上の絶縁層ＩＬ２２を除去し、ＦＰ電極２０の上部を熱酸化することで、ＦＰ電極２０の上面に沿う絶縁層ＩＬ２３を形成する（図８（ｂ））。
【0059】
以降の工程は、上述の図３（ｂ）以降の工程と同様にして行うことができる。なお、絶縁層ＩＬ２１は、絶縁層ＩＬ１及び絶縁層ＩＬ２に相当する。絶縁層ＩＬ２２は、絶縁層ＩＬ３に相当する。絶縁層ＩＬ２３は、絶縁層ＩＬ４に相当する。
【0060】
このように、ＦＰ電極２０及び絶縁層を形成した後に絶縁層の内部にサイドトレンチＴ２を形成する方法でも、半導体装置１００を製造することができる。
【0061】
ここで、本実施形態による作用及び効果について説明する。
半導体装置において寄生容量を低減させる手段として、ＦＰ電極２０の周りに設けられるＦＰ絶縁部４０の厚さを大きくすることが考えられる。しかし、ＦＰ絶縁部４０の厚さを大きくすると、ウェーハの反りが大きくなってウェーハの搬送に不具合が生じるおそれがある。
半導体装置において寄生容量を低減させる手段として、ＦＰ電極２０の周りに設けられるＦＰ絶縁部４０の厚さを大きくすることが考えられる。しかし、ＦＰ絶縁部４０の厚さを大きくすると、ウェーハの反りが大きくなってウェーハの搬送に不具合が生じるおそれがある。
【0062】
本実施形態に係る半導体装置では、ＦＰ絶縁部４０の内部に空隙領域４８を設けることで、ＦＰ絶縁部４０の厚さの増大を抑制しつつ、ＦＰ絶縁部４０全体の誘電率を低減させ、寄生容量を低減させることができる。また、空隙領域４８によってウェーハの反りを吸収できるため、ウェーハの反りによる搬送の不具合が生じることを抑制できる。また、空気中や真空中の比誘電率は、酸化シリコンなどの比誘電率よりも低いため、空隙領域４８を設けることで、空隙領域４８を設けない場合（すなわち、ＦＰ絶縁部４０の全体を酸化シリコンなどで形成する場合）と比べて、ＦＰ絶縁部４０の絶縁性を向上させることができる。したがって、空隙領域４８を設けることで、空隙領域４８を設けない場合と比べて、ＦＰ絶縁部４０の厚さを薄くすることができる。これにより、半導体装置の製造にかかる時間やコストを低減できる。
【0063】
（第２実施形態）
図９は、第２実施形態に係る半導体装置を表す断面図である。
図９に表したように、第２実施形態に係る半導体装置２００では、第２方向Ｄ２において、ゲート電極１０と第４絶縁領域４４との間に第４絶縁部７０が設けられている。それ以外は、第１実施形態に係る半導体装置１００と同じである。第４絶縁部７０は、絶縁材料を含む。第４絶縁部７０は、例えば、酸化シリコンまたは窒化シリコンを含む。
図９は、第２実施形態に係る半導体装置を表す断面図である。
図９に表したように、第２実施形態に係る半導体装置２００では、第２方向Ｄ２において、ゲート電極１０と第４絶縁領域４４との間に第４絶縁部７０が設けられている。それ以外は、第１実施形態に係る半導体装置１００と同じである。第４絶縁部７０は、絶縁材料を含む。第４絶縁部７０は、例えば、酸化シリコンまたは窒化シリコンを含む。
【0064】
第４絶縁部７０は、例えば、以下のような方法で形成することができる。例えば、上述の図３（ｂ）の工程において、トレンチＴ３と絶縁層ＩＬ３との間に絶縁層ＩＬ１の一部が残るようにトレンチＴ３を形成することで、第４絶縁部７０を形成することができる。あるいは、例えば、上述の図３（ｃ）の工程において、絶縁層ＩＬ３を透過した酸素によりゲート電極１０のうち絶縁層ＩＬ３と接する一部が熱酸化されることで、第４絶縁部７０が形成されてもよい。
【0065】
半導体装置２００においても、ＦＰ絶縁部４０の内部に空隙領域４８を設けることで、ＦＰ絶縁部４０の厚さの増大を抑制しつつ、寄生容量を低減させることができる。また、空隙領域４８を設けることで、ウェーハの反りによる搬送の不具合が生じることを抑制できる。また、空隙領域４８を設けることで、空隙領域４８を設けない場合と比べて、ＦＰ絶縁部４０の厚さを薄くすることができる。
【0066】
以上のように、本発明の実施形態によれば、寄生容量を低減できる半導体装置が提供される。
【0067】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0068】
１ ｎ－形ドリフト領域（第１半導体領域）、 １ａ ｎ－形半導体層、 ２ ｐ形ベース領域（第２半導体領域）、 ３ ｎ＋形ソース領域（第３半導体領域）、 ４ ｐ＋形コンタクト領域、 ５ ｎ＋形ドレイン領域、 ５ａ ｎ＋形半導体層、 １０ ゲート電極、 ２０ ＦＰ電極（第３電極）、 ３１ ドレイン電極（第１電極）、 ３２ ソース電極（第２電極）、 ３５ ビア、 ４０ＦＰ絶縁部（第１絶縁部）、 ４１～４５ 第１～第５絶縁領域、 ４３ａ、４３ｂ 第１、第２部分、 ４８ 空隙領域、 ４８ａ、４８ｂ 第１、第２空隙領域、 ５０ ゲート絶縁部（第２絶縁部）、 ６０ 層間絶縁部（第３絶縁部）、 ７０ 第４絶縁部、 １００、２００ 半導体装置、 Ｄ１～Ｄ３ 第１～第３方向、 ＩＬ１～ＩＬ６、ＩＬ１１～ＩＬ１５、ＩＬ２１～ＩＬ２３ 絶縁層、 Ｌ１～Ｌ３、Ｌ３ａ、Ｌ３ｂ、Ｌ５ 厚さ、 Ｒ１、Ｒ２ レジスト、 Ｔ１ メイントレンチ、 Ｔ２ サイドトレンチ、 Ｔ３ トレンチ、 Ｗ１～Ｗ３ 幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】