特許 7471913 信号処理装置及びその駆動制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-12

(45)【発行日】2024-04-22

(54)【発明の名称】信号処理装置及びその駆動制御方法

(51)【国際特許分類】

   H03K 19/173 20060101AFI20240415BHJP

   H03K 5/135 20060101ALI20240415BHJP

【ＦＩ】

H03K19/173 130

H03K5/135

【請求項の数】 4

(21)【出願番号】P 2020088309

(22)【出願日】2020-05-20

(65)【公開番号】P2021182724

(43)【公開日】2021-11-25

【審査請求日】2023-04-24

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】100125254

【弁理士】

【氏名又は名称】別役 重尚

(72)【発明者】

【氏名】坂東 和馬

(72)【発明者】

【氏名】堀川 洋平

【審査官】工藤 一光

(56)【参考文献】

【文献】特表２００４－５３１１４９（ＪＰ，Ａ）

【文献】特開２０１５－２３０４２３（ＪＰ，Ａ）

【文献】特開２０２１－１１８４５９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ１９／１７３－１９／１７７９６

Ｈ０３Ｋ５／１３５

Ｇ０６Ｆ１５／８０

Ｇ０６Ｆ９／３８

Ｇ０６Ｆ１／２６－１／３２９６

(57)【特許請求の範囲】

【請求項1】

汎用演算器を有する信号処理装置であって、
前記汎用演算器は、
第１の入力信号の遅延量を調整するための第１の経路に設けられる複数の第１の遅延素子と、第２の入力信号の遅延量を調整するための第２の経路に設けられる第２の遅延素子と、前記第１及び第２の経路の一方で排他的に使用することが可能な共有遅延素子と、を有する遅延調整部と、
前記遅延調整部から出力された前記第１及び第２の入力信号を用いて演算する演算部と、を備え、
前記遅延調整部は、前記第１及び第２の入力信号の夫々の遅延調整可能範囲が異なり、
前記遅延調整部は、前記第１の入力信号の遅延調整量が所定値より大きい場合、前記第２の入力信号の遅延調整量を、その遅延調整可能範囲の最小値とし、前記第１の遅延素子と前記共有遅延素子とを使用して前記第１の入力信号の遅延調整量を前記所定値より大きい遅延調整量とすることを特徴とする信号処理装置。

【請求項2】

前記遅延調整部は、前記第１の入力信号の遅延調整量が所定値以下の場合、前記第１の遅延素子を使用して前記共有遅延素子を使用せずに前記第１の入力信号の遅延量を調整し、前記第２の遅延素子と前記共有遅延素子とを使用して前記第２の入力信号の遅延量を調整することを特徴とする請求項１に記載の信号処理装置。

【請求項3】

複数の前記汎用演算器を用いて所定の処理を行う信号処理回路を更に持つことを特徴とする請求項１または２に記載の信号処理装置。

【請求項4】

汎用演算器を有する信号処理装置の駆動制御方法であって、
前記汎用演算器は、遅延調整部と演算部を備え、
前記遅延調整部において、
第１の経路に設けられる複数の第１の遅延素子により第１の入力信号の遅延量を調整する第１の調整ステップと、
第２の経路に設けられる第２の遅延素子により第２の入力信号の遅延量を調整する第２の調整ステップと、
共有遅延素子を、前記第１及び第２の経路の一方で排他的に使用する使用ステップとを実行し、
前記演算部において、
前記遅延調整部から出力された前記第１及び第２の入力信号を用いて演算する演算ステップを実行し、
前記遅延調整部において、
前記第１及び第２の入力信号の夫々の遅延調整可能範囲が異なり、
前記第１の入力信号の遅延調整量が所定値より大きい場合、前記第２の入力信号の遅延調整量を、その遅延調整可能範囲の最小値とし、前記第１の遅延素子と前記共有遅延素子とを使用して前記第１の入力信号の遅延調整量を前記所定値より大きい遅延調整量とする第３の調整ステップを実行することを特徴とする駆動制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、信号処理装置及びその駆動制御方法に関し、特に、再構成可能な回路を用いて信号処理を行う信号処理装置及びその駆動制御方法に関する。

【背景技術】

【0002】

従来より、回路の内部機能を自由に構成することができるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）またはＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のプログラマブル回路が知られている。

【0003】

プログラマブル回路は、例えば内部に複数持つ要素回路であるＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）を使用して所望の処理回路を実現することができる。また、プログラマブル回路では、ＡＬＵの機能を規定するコンフィギュレーション情報を書き換えることで処理回路を切り替えることが可能となる。

【0004】

例えば特許文献１では、コンフィギュレーション情報をシフトレジスタの構成で各ＡＬＵに伝搬し、処理回路を切り替えている。また、各ＡＬＵはコンフィギュレーション情報の書き換えが許可された時のみ書き換えを行うため、プログラマブル回路は、所望のＡＬＵのみコンフィギュレーション情報の書き換えを行うことができる。

【0005】

また、プログラマブル回路は、所望の処理回路を実現するように演算の自由度を確保する必要がある。このため、プログラマブル回路は、１つの処理回路に特化した専用回路であるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に比べて回路規模が大きくなる。これに対し、例えば特許文献２では、ＡＬＵの出力を入力にフィードバックする経路にある遅延素子を削除することで、プログラマブル回路全体の回路規模を削減している。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２００６－２５３７９号公報

【文献】特開２００５－２７６８５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、特許文献２のように遅延素子を削除する場合、フィードバックする経路において遅延調整を行うことができない。

【0008】

そこで本発明は上記課題に鑑みて、プログラマブル回路の回路規模を抑えることができる信号処理装置及びその駆動制御方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明の請求項１に係る信号処理装置は、汎用演算器を有する信号処理装置であって、前記汎用演算器は、第１の入力信号の遅延量を調整するための第１の経路に設けられる複数の第１の遅延素子と、第２の入力信号の遅延量を調整するための第２の経路に設けられる第２の遅延素子と、前記第１及び第２の経路の一方で排他的に使用することが可能な共有遅延素子と、を有する遅延調整部と、前記遅延調整部から出力された前記第１及び第２の入力信号を用いて演算する演算部と、を備え、前記遅延調整部は、前記第１及び第２の入力信号の夫々の遅延調整可能範囲が異なり、前記遅延調整部は、前記第１の入力信号の遅延調整量が所定値より大きい場合、前記第２の入力信号の遅延調整量を、その遅延調整可能範囲の最小値とし、前記第１の遅延素子と前記共有遅延素子とを使用して前記第１の入力信号の遅延調整量を前記所定値より大きい遅延調整量とすることを特徴とする。

【発明の効果】

【0011】

本発明によれば、プログラマブル回路全体の回路規模を抑えることができる信号処理装置及びその駆動制御方法を提供することができる。

【図面の簡単な説明】

【0012】

【図1】実施例１に係る信号処理装置の構成を示すブロック図である。

【図2】図１におけるプログラマブル回路部において実現される、距離マップ形成処理のフローチャートである。

【図3】ＡＬＵの内部構成を示すブロック図である。

【図4】図３における遅延調整部の回路構成を説明するための図である。

【図5】実施例２に係る遅延調整部の、Ａ側入力信号側の回路構成を説明するための図である。

【図6】プログラマブル回路部において実現される、２個のＡＬＵを使用して作られたパルス生成回路の構成を示すブロック図である。

【図7】プログラマブル回路部の少なくとも１つのＡＬＵを用いて実現された一般的な補正回路を説明するための図である。

【図8】従来の遅延調整部の回路構成を説明するための図である。

【図9】従来の遅延調整部の、Ａ側入力信号側の回路構成を説明するための図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。各図において、同一の部材については同一の参照番号を付し、重複する説明は省略する。なお、以下に説明する実施形態は例示であり、本発明は実施形態に記載された構成に限定するものではない。

【0014】

＜実施例１＞
以下、図を参照して、本実施例に係る信号処理装置１００及びその駆動制御方法について説明する。

【0015】

図１は、信号処理装置１００の構成を示すブロック図である。

【0016】

図１において、信号処理装置１００は、プログラマブル回路部１０１、コンフィギュレーション制御部１０３、タイミング制御部１０４、回路情報記憶部１１３、データフロー制御部１０８から構成される。

【0017】

プログラマブル回路部１０１（信号処理回路）は、複数のデータ記憶部１１２ａ～１１２ｉと、補正値の保持やラインバッファとして使用できるデータ記憶部１１４と、要素回路である複数のＡＬＵ１０２ａ～１０２ｉで構成される。以下、データ記憶部１１２ａ～１１２ｉを総称する場合は単にデータ記憶部１１２と呼び、ＡＬＵ１０２ａ～１０２ｉを総称する場合は単にＡＬＵ１０２と呼ぶ。プログラマブル回路部１０１は、信号処理装置１００の外部に設けられるデータ記憶部１０６ｂに保持されている処理データを被処理データとして入力し、信号処理する。

【0018】

プログラマブル回路部１０１の内部にあるデータ記憶部１１２は、コンフィギュレーション制御部１０３より渡されるコンフィギュレーション情報を保持するレジスタである。

【0019】

プログラマブル回路部１０１の内部にあるＡＬＵ１０２は、２入力１出力の論理演算器（汎用演算器）であり、データ記憶部１１２に保持されたコンフィギュレーション情報に基づいて複数の信号のうちの２つを選択し、加算や減算等の演算を行う。このＡＬＵ１０２を組み合わせることで、プログラマブル回路部１０１は処理回路を実現することが出来る。本実施例では説明を簡略化するため、ＡＬＵ１０２は全て２入力としたが、これに限定されるものではない。例えば３項演算を１つのＡＬＵで行うために３入力１出力のＡＬＵがＡＬＵ１０２に含まれていてもよい。

【0020】

なお、本実施例では、データ記憶部１１２ａ～１１２ｉの各々は、ＡＬＵ１０２ａ～１０２ｉの各々に対応しているとする。ただし、データ記憶部１１２とＡＬＵ１０２との対応関係はその限りではない。例えば、あるＡＬＵ１０２（ＡＬＵ１０２ａ）が複数のデータ記憶部１１２（データ記憶部１１２ａ，１１２ｂ）に保持されたコンフィギュレーション情報に基づいて演算処理をおこなってもよい。また、あるデータ記憶部１１２（データ記憶部１１２ａ）に保持されたコンフィギュレーション情報に基づいて複数のＡＬＵ１０２（ＡＬＵ１０２ａ，１０２ｂ）が演算処理を実行してもよい。

【0021】

回路情報記憶部１１３は、信号処理装置１００の外部に設けられるデータ記憶部１０６ａに保持されている回路情報を保持するＳＲＡＭ等により構成されるメモリである。後述するように、コンフィギュレーション制御部１０３は回路情報記憶部１１３に保持される回路情報を複数回参照する。このため、回路情報を予め信号処理装置１００内の回路情報記憶部１１３に保存しておくことで、コンフィギュレーション制御部１０３が回路情報を高速に読み出すことを可能としている。

【0022】

コンフィギュレーション制御部１０３は、回路情報記憶部１１３に保持されている回路情報を読み出す。その後、読み出した回路情報をデコードして、データ記憶部１１２にコンフィギュレーション情報を転送する。また、コンフィギュレーション制御部１０３は、後述のデータフロー制御部１０８において、入力処理データのフロー制御に必要な制御情報を設定する。

【0023】

タイミング制御部１０４は、コンフィギュレーション制御部１０３からの制御情報に基づいて、各ＡＬＵ１０２のコンフィギュレーション情報を更新するタイミングを知らせるロード信号を任意のタイミングでパルス生成する。また、タイミング制御部１０４は、各ＡＬＵ１０２の演算を行う期間やタイミングを計算する。

【0024】

データフロー制御部１０８は、プログラマブル回路部１０１に入力される被処理データの入力タイミングを、コンフィギュレーション制御部１０３からの制御情報に基づいて制御する。

【0025】

プログラマブル回路部１０１の内部にあるデータ記憶部１１４は、演算の結果を保持するＳＲＡＭ等で構成される記憶部である。例えばデータ記憶部１１４は、シェーディング補正を行うための１ライン分の補正値を記憶するバッファや、フィルタ処理を行うためのラインバッファの役割を果たす。

【0026】

データ記憶部１０６ａは、信号処理装置１００で使用する回路情報を記憶する一時記憶手段であり、ＤＲＡＭ等で構成されるメモリである。

【0027】

データ記憶部１０６ｂは、信号処理装置１００で使用する処理データを記憶する一時記憶手段であり、ＤＲＡＭ等で構成されるメモリである。またデータ記憶部１０６ｂは、後述のＣＰＵ１０７のｗｏｒｋ領域を提供する。

【0028】

ＣＰＵ１０７は、プログラムに従って演算処理及び制御処理を実行するプロセッサ等の制御部である。ＣＰＵ１０７は、不図示の記憶部に記憶された各種プログラムにより各種信号処理を実行する。

【0029】

外部記憶部１１０は、ＣＦ（コンパクトフラッシュ）やＳＤカード等のデータを記録することが出来るデータ保持部である。

【0030】

図３は、ＡＬＵ１０２の内部構成を示すブロック図である。

【0031】

図３において、ＡＬＵ１０２は、入力選択部３０１、遅延調整部３０２、演算部３０３により構成される２入力１出力の算術演算回路（汎用演算回路）である。ＡＬＵ１０２は、遅延調整部３０２によりその２つの入力信号の遅延量調整を独立して行うことで、演算部３０３の直前で２つの入力信号の遅延がそろうように構成される。

【0032】

入力選択部３０１は、複数の信号３０４から、ＡＬＵ１０２で使用する２つの信号を選択する。ここで複数の信号３０４は、データ記憶部１０６ｂから入力される被処理データの信号、及びプログラマブル回路部１０１の内部に存在する他のＡＬＵ１０２の出力信号である。以下、入力選択部３０１で選択された２つの信号を夫々、Ａ側入力信号Ａ＿ＩＮ、Ｂ側入力信号Ｂ＿ＩＮと呼ぶ。

【0033】

入力選択部３０１は、Ａ側入力信号Ａ＿ＩＮを選択するセレクタ３０５ａ、Ｂ側入力信号Ｂ＿ＩＮを選択するセレクタ３０５ｂ、データ記憶部３０６ａ，３０６ｂを備える。

【0034】

セレクタ３０５ａは、複数の信号３０４から、Ａ側入力選択レジスタであるデータ記憶部３０６ａの設定値に基づいて信号を選択して、Ａ側入力信号Ａ＿ＩＮとして遅延調整部３０２に出力する。

【0035】

セレクタ３０５ｂは、複数の信号３０４から、Ｂ側入力選択レジスタであるデータ記憶部３０６ｂの設定値に基づいて信号を選択して、Ｂ側入力信号Ｂ＿ＩＮとして遅延調整部３０２に出力する。

【0036】

データ記憶部３０６ａ，３０６ｂは夫々、タイミング制御部１０４から出力されるロード信号がＨｉｇｈの場合、対応するデータ記憶部１１２に保持された設定値をロードし、保持する。また、コンフィギュレーション制御部１０３（図１）は、第一の処理を実行している最中に第二の処理のための設定値を対応するデータ記憶部１１２に設定する。タイミング制御部１０４よりロード信号が発行されるタイミングは、全てのＡＬＵ１０２ａ～１０２ｉで演算結果を出力し終わった後のタイミングである。このようにすることで、全てのＡＬＵ１０２ａ～１０２ｉのレジスタを１クロックで変更することが可能となる。

【0037】

遅延調整部３０２は、入力選択部３０１によって選択された入力信号Ａ＿ＩＮ，Ｂ＿ＩＮの遅延調整を行う。遅延調整部３０２は多段の遅延素子３０８ａ，３０８ｂとセレクタ３０７ａ，３０７ｂを持ち、シフトレジスタを構成する事で遅延調整を実現することが出来る。図３では例として５段分の遅延量調整が可能な構成を示しているが、遅延調整可能な段数はこれに限らない。Ａ側遅延選択レジスタであるデータ記憶部３０９ａに所望の段数を設定することで、所望の段数分の遅延量調整がなされたデータ出力が後段の演算部３０３になされる。同様にＢ側遅延選択レジスタであるデータ記憶部３０９ｂを設定することで、所望の段数分の遅延量調整がなされたデータ出力が後段の演算部３０３になされる。遅延調整部３０２の詳細な構成は後述する。

【0038】

演算部３０３は、遅延調整された２つの入力信号を用いて所定の演算を行う。尚、演算部３０３は、図２に示す四則演算器でなくてもよい。例えば、演算部３０３は、論理演算子ＡＮＤ，ＯＲや比較演算子などであってもよい。また、演算部３０３の後にビットシフトする機構を設けてもよい。演算結果選択セレクタ３１１は、演算結果選択レジスタであるデータ記憶部３１２の設定値に基づいて演算結果を選択し、ＡＬＵ１０２の出力として後段に出力する。

【0039】

ＡＬＵ１０２内に存在する複数のデータ記憶部３０６ａ，３０６ｂ，３０９ａ，３０９ｂ，３１２は、夫々信号を選択するセレクタの設定値を保持するレジスタである。これら複数のレジスタの設定値は、対応するデータ記憶部１１２に保持されたコンフィギュレーション情報である。

【0040】

図１に戻り、プログラマブル回路部１０１は、図３を用いて説明したＡＬＵ１０２を複数組み合わせて所望の処理回路（例えば、図６のパルス生成回路６）を実現する。

【0041】

図６は、プログラマブル回路部１０１において実現される、２個のＡＬＵ１０２ａ，１０２ｂを使用して作られたパルス生成回路６の構成を示すブロック図である。

【0042】

図６において、演算回路６００，６０１は、ＡＬＵ１０２ａ，１０２ｂの夫々に異なるコンフィギュレーション情報を設定して得た演算回路である。

【0043】

演算回路６００は、カウンタ（積算回路）を実現しており、２入力のうちの１入力のみを使用している。すなわち、演算回路６００は、固定値１の入力信号６０２が入力される毎に、その値がインクリメントされる出力信号６０４を出力する。

【0044】

演算回路６０１は、比較器を実現しており、演算回路６００の出力信号６０４の値が比較値の入力６０３と等価な時にＨｉｇｈの出力信号６０５をパルス出力する。

【0045】

このようにＡＬＵ１０２を複数組み合わせることで、パルス生成回路６等の所望の回路をプログラマブル回路部１０１は実現することが可能である。

【0046】

＜プログラマブル回路処理例＞
次に、イメージセンサー上の分割画素から視差画像を取得し、その視差画像から瞳分割方式を用いてデフォーカス量を取得して距離マップを形成する処理の一部をプログラマブル回路部１０１で実施する例を説明する。尚、分割画素を持つイメージセンサーの構成、イメージセンサー上の分割画素からの視差画素の取得手法。及び距離マップの形成手法については、既知の技術であるためこれらの詳細の説明は割愛する。

【0047】

図２は、プログラマブル回路部１０１において実現される、距離マップ形成処理のフローチャートである。本処理の各ステップは、プログラマブル回路部１０１内の少なくとも１つのＡＬＵ１０２を用いて実現される複数の演算回路によって実行される。

【0048】

また、本処理において、視差画像は２分割画素の夫々から出力されるＡ像信号、Ｂ像信号の形でプログラマブル回路部１０１に入力される。

【0049】

まず、ステップＳ２００では、Ａ像信号から輝度値（以下、Ｙ値とする）を取得する。

【0050】

ステップＳ２０１では、Ｂ像信号からＹ値を取得する。

【0051】

ステップＳ２０２では、ステップＳ２００，Ｓ２０１の夫々で得られたＹ値から、視差間の相関演算を行う。

【0052】

ステップＳ２０３では、ステップＳ２０２の相関演算で得た視差間の相対的な像ズレ量からデフォーカス量を推定する。

【0053】

ステップＳ２０４では、レンズ収差による面内のデフォーカス量ムラを補正し、本処理を終了する。

【0054】

本実施例では、ステップＳ２００～Ｓ２０４の夫々の処理を実現する演算回路には、異なる回路情報２００～２０４が設定される。回路情報２００～２０４は、図１のデータ記憶部１０６ａ上に予め格納されている。プログラマブル回路部１０１の初期化時に、回路情報２００～２０４を回路情報記憶部１１３に転送する。

【0055】

図１に戻り、コンフィギュレーション制御部１０３は、回路情報２００をデコードして、図３のデータ記憶部３０６ａ，３０６ｂ等のレジスタに保持される複数の設定値を各ＡＬＵ１０２に転送し、回路情報２００の演算を実行する。転送完了後に次の回路情報に更新すべく、回路情報記憶部１１３に対して回路情報２０１の転送を要求する。回路情報２００の演算が完了後、各ＡＬＵ１０２のレジスタはタイミング制御部１０４からロード信号を受け取り、回路情報２０１の演算を実行する。

【0056】

＜遅延調整部回路構成例＞
次に、遅延調整部３０２の回路構成について、図４を用いて説明する。

【0057】

図４は、本実施例に係る遅延調整部３０２の回路構成のブロック図である。

【0058】

図４に示すように、遅延調整部３０２は、２つの入力信号の夫々を独立に遅延させる２つの経路において、フリップフロップ等の少なくとも１つの（図４においては８個の）共有遅延素子４０１を、排他的に使用することができる。

【0059】

図８では、図４の遅延調整部３０２と比較するため、共有遅延素子４０１を持たない従来の遅延調整部８０２の回路構成を示している。

【0060】

図８の例では、Ａ側入力信号を１６段、Ｂ側入力信号を９段の遅延調整を独立に遅延させている。遅延調整可能範囲はこれに限定されない。また一般に、２つの入力信号間の演算タイミングを調整するためには、１つの信号に対してのみ遅延調整が行えればよいが、本実施例においては、２つの入力信号夫々に遅延調整を行っている。このような遅延調整を行う必要性について、以下図７を用いて説明する。

【0061】

図７は、プログラマブル回路部１０１の少なくとも１つのＡＬＵ１０２を用いて実現された一般的な補正回路を説明するための図である。

【0062】

図７（ａ）は、入力信号Ａに対して補正値を求めて減算する補正回路７０１の等価回路図である。

【0063】

図７（ｂ）は、図７（ａ）の補正回路７０１をプログラマブル回路部１０１で実現する場合の複数のＡＬＵ１０２の配置関係を示した図である。図７（ｂ）では、８個のＡＬＵ１０２ａ～１０２ｈを用いて図７（ａ）の回路が実現されている。この時、ＡＬＵ１０２ｈでは、補正値が演算されるまで入力信号を遅延させる必要があり、入力信号Ａに対する遅延調整可能範囲を広く保つために、多くの遅延素子を必要とする。近年のＬＳＩではクロック周波数が非常に高く、タイミング分割のための遅延素子の必要数が増加している。本実施例ではＡＬＵ１０２の最低遅延段数を２として説明しているが、クロック周波数が高くなるにつれて最低遅延段数が増加することが考えられる。その場合、図７（ａ）と同様の回路を構成するために必要となる遅延調整可能範囲は更に多くなる。

【0064】

１つのＡＬＵ１０２の遅延調整可能範囲を抑えるためには、ＡＬＵ１０２ｇとＡＬＵ１０２ｈの間に遅延させるためだけのＡＬＵ１０２を使用することが考えられる。しかし、ＡＬＵ１０２を数多く使用する大規模な回路を構成する時には、空いているＡＬＵ１０２が無い場合がある。そこで、図７（ｃ）に示すように、ＡＬＵ１０２ｈの前段であるＡＬＵ１０２ｇで予め遅延数を稼ぐために、２つの入力信号Ａ，Ｂを夫々遅延させる構成をとる。すなわち、本実施例において２つの入力信号夫々に遅延調整を行うのは、プログラマブル回路部１０１としての機能は損なわずに１つのＡＬＵ１０２の遅延調整可能範囲を抑え、且つＡＬＵ１０２の使用率も抑える必要性のためである。

【0065】

本実施例による効果について説明する。プログラマブル回路部１０１は多くのＡＬＵ１０２で構成されている。したがって、１つのＡＬＵ１０２の回路規模を抑えることがプログラマブル回路部１０１全体の回路規模を削減することにつながる。例えばプログラマブル回路部１０１にＡＬＵ１０２が２００個存在するとする。図８に示した遅延調整部８０２を用いる場合、Ａ側１６段、Ｂ側９段の遅延調整範囲を実現するため、１６段の遅延素子８０８ａと９段の遅延素子８０８ｂが使用される。この場合、プログラマブル回路部１０１内の遅延素子数の合計は２５＊２００＝５０００個となる。

【0066】

一方、図４に示した本実施例にかかる遅延調整部３０２を用いる場合、１つのＡＬＵ１０２は、Ａ側経路に８段の遅延素子３０８ａ、Ｂ側経路に１段の遅延素子３０８ｂ、Ａ，Ｂの両側の経路で排他的に使用する８段の共有遅延素子４０１を有する。

【0067】

図４の遅延調整部３０２を用いる場合、プログラマブル回路部１０１にＡＬＵ１０２が２００個存在すると仮定すると、プログラマブル回路部１０１内の遅延素子数の合計は（８＋１＋８）＊２００＝３４００個となる。したがって、図８に示したような各経路に独立に遅延素子を設けた場合よりも、１６００個の遅延素子数が削減され、プログラマブル回路部１０１全体の回路規模を抑えることが可能となる。

【0068】

図４に示した遅延調整部３０２を用いる場合、本実施例では、データ記憶部３０９ａが保持するＡ側信号の遅延設定値が所定値（本実施例では７）を超えると、Ｂ側の遅延設定値はその最小値である１とする。これは、図７で示したように、一般的な回路においてＡＬＵ１０２で演算タイミングを合わせるために片方の入力信号を大きく遅延させる場合は、もう一方の入力信号は遅延させない場合が多いためである。

【0069】

セレクタ４０２は、データ記憶部３０９ａで保持する遅延設定値が７以下の場合はＡ側入力信号を選択し、８以上の場合は、８個の共有遅延素子４０１で遅延された出力信号を選択する。

【0070】

セレクタ４０３は、データ記憶部３０９ｂで保持する遅延設定値が７以下の場合はＢ側入力信号を選択し、８以上の場合はＡ側入力信号を選択する。このような構成とすることで、図８と同様にＡ側入力信号を１６段、Ｂ側入力信号を９段遅延させつつ、１つのＡＬＵ１０２当たり遅延素子を８個削減することができる。

【0071】

尚、Ａ側とＢ側で遅延調整可能範囲が異なるのは、図７（ｃ）で示したように、１つのＡＬＵ１０２で、別のＡＬＵ１０２の遅延を賄える範囲と回路規模のトレードオフを考えるためである。

【0072】

以上説明したように、本実施例では、ＡＬＵ１０２の遅延調整部３０２において複数の経路に共有する遅延素子を排他的に使用する。これにより、回路規模を削減することが可能な信号処理装置を提供することができる。

【0073】

＜実施例２＞
次に、本発明の実施例２について説明する。

【0074】

実施例１では遅延素子を排他的に使用し、遅延素子数を減らすことで回路規模を削減したが、本実施例では遅延調整部３０２のシフトレジスタを構成するセレクタの構成を変更することで回路規模を削減する。図５を用いて本実施例の遅延調整部３０２の構成を説明する。なお、実施例１と同一の部材については同一の番号を使用して説明を行う。

【0075】

図５は、本実施例に係る遅延調整部３０２の、Ａ側入力信号側の回路構成を説明するための図である。尚、説明を簡略化するため、本実施例に係る遅延調整部３０２の、Ｂ側入力信号側の回路構成については省略する。

【0076】

図５は、本実施例に係る遅延調整部３０２の回路構成のブロック図である。

【0077】

図５に示すように、遅延調整部３０２は、シフトレジスタのセレクタ５０１，５０２を２つ持つ多段セレクタ構成とした回路構成を有する。

【0078】

図９では、図５の遅延調整部３０２と比較するため、多段セレクタ構成とせず、１つのセレクタ９０７のみとする従来の回路構成を有する遅延調整部９０２を示している。

【0079】

セレクタ５０１は、直列に接続された７個の遅延素子３０８ａ２を有し、最低遅延段数（最小遅延調整量）である０遅延から７遅延までの８つの遅延量の選択肢から１つを選択する（８ｔｏ１）のセレクタである。また、セレクタ５０２の出力を選択可能である。尚、セレクタ５０１は、少なくとも３以上の遅延量を選択肢として持てばよく、図５に示す例に限定されない。

【0080】

セレクタ５０２は、データ記憶部３０９ａで保持される設定値が７以下の場合は最低遅延段数（最小遅延調整量）である１遅延（１個の遅延素子３０８ａ１で遅延された出力信号）を選択する。一方、データ記憶部３０９ａで保持される設定値が８以上の場合、セレクタ５０２は９個の遅延素子３０８ａ１で遅延された出力信号を選択する。すなわち、セレクタ５０２は、最小遅延量と９個の遅延素子３０８ａ１による遅延量とのうち１つを選択するためのセレクタである。すなわち、セレクタ５０２は、２つの遅延量の選択肢から１つを選択する（２ｔｏ１）のセレクタである。

【0081】

セレクタ５０１、およびセレクタ５０２を用いることで図９と同様に入力信号を１６段遅延させることができる。

【0082】

本実施例では遅延調整部３０２の最低遅延段数を１としているが、０でもよい。近年のＬＳＩのようにクロック周波数が高くなると配線遅延の影響が大きくなるため、本実施例では遅延調整部３０２の最低遅延段数を１としている。

【0083】

セレクタの回路規模は一般的に選択肢の数に比例する。図９に示した従来の遅延調整部９０２のセレクタ９０７は、直列に接続された１６個の遅延素子９０８ａを有し、最低遅延段数（最小遅延調整量）である１遅延から１６遅延のうちの１つを選択する１６ｔｏ１のセレクタである。これに対して、図５の本実施例の遅延調整部３０２では、セレクタ５０１が８ｔｏ１、セレクタ５０２が２ｔｏ１となり、総選択肢数が１０である。すなわち、本実施例では、従来よりセレクタの総選択肢数が小さくなり、その分回路規模を削減することが可能となる。

【0084】

以上説明したように、本実施例では、シフトレジスタ構成の遅延調整部３０２においてセレクタを複数持つ多段構成とすることで、プログラマブル回路部１０１の機能を損なわずに、回路規模を削減することが可能な信号処理装置１００を提供することができる。

【0085】

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

【符号の説明】

【0086】

１００ 信号処理装置
１０１ プログラマブル回路部
１０２ ＡＬＵ
１０３ コンフィギュレーション制御部
１０４ タイミング制御部
１１２ データ記憶部
１１３ 回路情報記憶部
３０１ 入力選択部
３０２ 遅延調整部
３０３ 演算部
３０８ａ，３０８ｂ 遅延素子
４０１ 共有遅延素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】