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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-12
(45)【発行日】2024-04-22
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240415BHJP
H01L 21/3205 20060101ALI20240415BHJP
H01L 21/768 20060101ALI20240415BHJP
H01L 23/522 20060101ALI20240415BHJP
H01L 29/12 20060101ALI20240415BHJP
H01L 29/739 20060101ALI20240415BHJP
H01L 29/861 20060101ALI20240415BHJP
H01L 29/868 20060101ALI20240415BHJP
【ＦＩ】
H01L29/78 652Q
H01L21/88 T
H01L29/78 652S
H01L29/78 652T
H01L29/78 655F
H01L29/78 657C
H01L29/78 657G
H01L29/91 C
【請求項の数】
7
(21)【出願番号】P 2020157962
(22)【出願日】2020-09-18
(65)【公開番号】P2022051466
(43)【公開日】2022-03-31
【審査請求日】2022-07-05
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】河野 洋志
【審査官】上田 智志
(56)【参考文献】
【文献】国際公開第２０１５／０８０１６２（ＷＯ，Ａ１）
【文献】特開平０９－０２２９８３（ＪＰ，Ａ）
【文献】特開２０１１－１３４９８４（ＪＰ，Ａ）
【文献】特開２００２－２４６５９９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／００６１９３８（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３２０５、２９／１２、
２９／７３９、２９／７８、
２９／８６１
(57)【特許請求の範囲】
【請求項1】
第１の面と、前記第１の面に対向する第２の面と、を有する半導体層と、前記半導体層の前記第１の面の側に設けられた第１の電極と、
前記半導体層の前記第２の面の側に設けられた第２の電極と、
前記半導体層の前記第１の面の側に設けられたゲート電極と、
前記半導体層の前記第１の面の側に設けられた電極パッドと、
前記半導体層の前記第１の面の側に設けられ、前記ゲート電極に電気的に接続された配線層と、
前記半導体層の前記第１の面の側に設けられ、前記電極パッド及び前記配線層に電気的に接続され、前記第１の面に平行な第１の方向に延びた第１の多結晶シリコン層と、
前記第１の多結晶シリコン層と前記電極パッドとの間、及び、前記第１の多結晶シリコン層と前記配線層との間に設けられ、少なくとも一つの第１の開口部と、少なくとも一つの第２の開口部と、を有する絶縁層と、
を、備え、
前記少なくとも一つの第１の開口部の中を経由して前記電極パッドと前記第１の多結晶シリコン層が電気的に接続され、
前記少なくとも一つの第２の開口部の中を経由して前記配線層と前記第１の多結晶シリコン層が電気的に接続され、
前記少なくとも一つの第１の開口部の第１の開口面積は、前記少なくとも一つの第２の開口部の第２の開口面積よりも大きく、
前記電極パッドの面積は、前記配線層の面積よりも大きい、半導体装置。
【請求項2】
前記第１の方向の前記第１の多結晶シリコン層の長さは２００μｍ以上であり、前記第１の面に平行で前記第１の方向に垂直な第２の方向の前記第１の多結晶シリコン層の幅は５０μｍ以下である請求項１記載の半導体装置。
【請求項3】
前記第１の開口面積は、前記第２の開口面積の２倍以上である請求項１又は請求項２記載の半導体装置。
【請求項4】
第１の面と、前記第１の面に対向する第２の面と、を有する半導体層と、前記半導体層の前記第１の面の側に設けられた第１の電極と、
前記半導体層の前記第２の面の側に設けられた第２の電極と、
前記半導体層の前記第１の面の側に設けられたゲート電極と、
前記半導体層の前記第１の面の側に設けられた電極パッドと、
前記半導体層の前記第１の面の側に設けられ、前記ゲート電極に電気的に接続された配線層と、
前記半導体層の前記第１の面の側に設けられ、前記電極パッド及び前記配線層に電気的に接続され、前記第１の面に平行な第１の方向に延びた第１の多結晶シリコン層と、
前記第１の多結晶シリコン層と前記電極パッドとの間、及び、前記第１の多結晶シリコン層と前記配線層との間に設けられ、少なくとも一つの第１の開口部と、少なくとも一つの第２の開口部と、を有する絶縁層と、
を、備え、
前記少なくとも一つの第１の開口部の中を経由して前記電極パッドと前記第１の多結晶シリコン層が電気的に接続され、
前記少なくとも一つの第２の開口部の中を経由して前記配線層と前記第１の多結晶シリコン層が電気的に接続され、
前記少なくとも一つの第１の開口部の第１の開口面積は、前記少なくとも一つの第２の開口部の第２の開口面積よりも大きく、
前記第１の方向の前記第１の多結晶シリコン層の長さは２００μｍ以上であり、前記第１の面に平行で前記第１の方向に垂直な第２の方向の前記第１の多結晶シリコン層の幅は５０μｍ以下であり、
前記少なくとも一つの第１の開口部の個数は、前記少なくとも一つの第２の開口部の個数よりも多い、半導体装置。
【請求項5】
前記電極パッドは前記第１の多結晶シリコン層に接し、前記配線層は前記第１の多結晶シリコン層に接する請求項１ないし請求項４いずれか一項記載の半導体装置。
【請求項6】
第１の面と、前記第１の面に対向する第２の面と、を有する半導体層と、前記半導体層の前記第１の面の側に設けられた第１の電極と、
前記半導体層の前記第２の面の側に設けられた第２の電極と、
前記半導体層の前記第１の面の側に設けられたゲート電極と、
前記半導体層の前記第１の面の側に設けられた電極パッドと、
前記半導体層の前記第１の面の側に設けられ、前記ゲート電極に電気的に接続された配線層と、
前記半導体層の前記第１の面の側に設けられ、前記電極パッド及び前記配線層に電気的に接続され、前記第１の面に平行な第１の方向に延びた第１の多結晶シリコン層と、
前記第１の多結晶シリコン層と前記電極パッドとの間、及び、前記第１の多結晶シリコン層と前記配線層との間に設けられ、少なくとも一つの第１の開口部と、少なくとも一つの第２の開口部と、を有する絶縁層と、
を、備え、
前記少なくとも一つの第１の開口部の中を経由して前記電極パッドと前記第１の多結晶シリコン層が電気的に接続され、
前記少なくとも一つの第２の開口部の中を経由して前記配線層と前記第１の多結晶シリコン層が電気的に接続され、
前記少なくとも一つの第１の開口部の第１の開口面積は、前記少なくとも一つの第２の開口部の第２の開口面積よりも大きく、
前記第１の方向の前記第１の多結晶シリコン層の長さは２００μｍ以上であり、前記第１の面に平行で前記第１の方向に垂直な第２の方向の前記第１の多結晶シリコン層の幅は５０μｍ以下であり、
前記半導体層の前記第１の面の側に設けられ、前記電極パッドに電気的に接続され、前記配線層と電気的に分離され、前記第１の方向に延びた第２の多結晶シリコン層を、更に備える半導体装置。
【請求項7】
前記第１の多結晶シリコン層はｐ型不純物又はｎ型不純物を含む請求項１ないし請求項６いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
複数のトランジスタチップが基板上に実装されたパワーモジュールでは、各トランジスタチップのゲート電極パッドにゲート抵抗部品を接続する。ゲート抵抗部品を接続することで、例えば、トランジスタチップの間の共振の抑制や、パワーモジュール内の電流の均一化が実現する。
【0003】
ゲート抵抗部品をトランジスタチップの外で接続する場合、パワーモジュールのサイズが増大したり、パワーモジュール内のトランジスタチップの配置の自由度が失われたりするなどの問題が生じる。このため、ゲート抵抗がトランジスタチップに内蔵される場合がある。
【先行技術文献】
【特許文献】
【0004】
【文献】特許第６６１０７８５号公報
【文献】特許第６２５７５５４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする課題は、ゲート抵抗が内蔵された半導体装置を提供することにある。
【課題を解決するための手段】
【0006】
実施形態の半導体装置は、第１の面と、前記第１の面に対向する第２の面と、を有する半導体層と、前記半導体層の前記第１の面の側に設けられた第１の電極と、前記半導体層の前記第２の面の側に設けられた第２の電極と、前記半導体層の前記第１の面の側に設けられたゲート電極と、前記半導体層の前記第１の面の側に設けられた電極パッドと、前記半導体層の前記第１の面の側に設けられ、前記ゲート電極に電気的に接続された配線層と、前記半導体層の前記第１の面の側に設けられ、前記電極パッド及び前記配線層に電気的に接続され、前記第１の面に平行な第１の方向に延びた第１の多結晶シリコン層と、前記第１の多結晶シリコン層と前記電極パッドとの間、及び、前記第１の多結晶シリコン層と前記配線層との間に設けられ、少なくとも一つの第１の開口部と、少なくとも一つの第２の開口部と、を有する絶縁層と、を、備え、前記少なくとも一つの第１の開口部の中を経由して前記電極パッドと前記第１の多結晶シリコン層が電気的に接続され、前記少なくとも一つの第２の開口部の中を経由して前記配線層と前記第１の多結晶シリコン層が電気的に接続され、前記少なくとも一つの第１の開口部の第１の開口面積は、前記少なくとも一つの第２の開口部の第２の開口面積よりも大きく、前記電極パッドの面積は、前記配線層の面積よりも大きい。
【図面の簡単な説明】
【0007】
【図1】第１の実施形態の半導体装置の一部の模式断面図。
【図2】第１の実施形態の半導体装置の模式上面図。
【図3】第１の実施形態の半導体装置の一部の模式上面図。
【図4】第１の実施形態の半導体装置の一部の模式断面図。
【図5】第２の実施形態の半導体装置の一部の模式上面図。
【図6】第３の実施形態の半導体装置の一部の模式上面図。
【図7】第３の実施形態の半導体装置の一部の模式断面図。
【図8】第４の実施形態の半導体装置の一部の模式上面図。
【図9】第４の実施形態の半導体装置の一部の模式断面図。
【図10】第４の実施形態の半導体装置の一部の模式断面図。
【図11】第４の実施形態の半導体装置の作用及び効果の説明図。
【図12】第５の実施形態の半導体装置の一部の模式上面図。
【発明を実施するための形態】
【0008】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【0009】
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面に対向する第２の面と、を有する半導体層と、半導体層の第１の面の側に設けられた第１の電極と、半導体層の第２の面の側に設けられた第２の電極と、半導体層の第１の面の側に設けられたゲート電極と、半導体層の第１の面の側に設けられた電極パッドと、半導体層の第１の面の側に設けられ、ゲート電極に電気的に接続された配線層と、半導体層の第１の面の側に設けられ、電極パッド及び配線層に電気的に接続され、第１の面に平行な第１の方向に延びた第１の多結晶シリコン層と、第１の多結晶シリコン層と電極パッドとの間、及び、第１の多結晶シリコン層と配線層との間に設けられ、少なくとも一つの第１の開口部と、少なくとも一つの第２の開口部と、を有する絶縁層と、を、備え、少なくとも一つの第１の開口部の中を経由して電極パッドと第１の多結晶シリコン層が電気的に接続され、少なくとも一つの第２の開口部の中を経由して配線層と第１の多結晶シリコン層が電気的に接続され、少なくとも一つの第１の開口部の第１の開口面積は、少なくとも一つの第２の開口部の第２の開口面積よりも大きい。
第１の実施形態の半導体装置は、第１の面と、第１の面に対向する第２の面と、を有する半導体層と、半導体層の第１の面の側に設けられた第１の電極と、半導体層の第２の面の側に設けられた第２の電極と、半導体層の第１の面の側に設けられたゲート電極と、半導体層の第１の面の側に設けられた電極パッドと、半導体層の第１の面の側に設けられ、ゲート電極に電気的に接続された配線層と、半導体層の第１の面の側に設けられ、電極パッド及び配線層に電気的に接続され、第１の面に平行な第１の方向に延びた第１の多結晶シリコン層と、第１の多結晶シリコン層と電極パッドとの間、及び、第１の多結晶シリコン層と配線層との間に設けられ、少なくとも一つの第１の開口部と、少なくとも一つの第２の開口部と、を有する絶縁層と、を、備え、少なくとも一つの第１の開口部の中を経由して電極パッドと第１の多結晶シリコン層が電気的に接続され、少なくとも一つの第２の開口部の中を経由して配線層と第１の多結晶シリコン層が電気的に接続され、少なくとも一つの第１の開口部の第１の開口面積は、少なくとも一つの第２の開口部の第２の開口面積よりも大きい。
【0010】
第１の実施形態の半導体装置は、ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ベース領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
【0011】
【0012】
【0013】
図１に示すように、ＭＯＳＦＥＴ１００は、炭化珪素層１０（半導体層）、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０（絶縁層）を備える。
【0014】
炭化珪素層１０は、ｎ＋形のドレイン領域２２、ｎ－形のドリフト領域２４、ｐ形のボディ領域２６、ｎ＋形のソース領域２８、及びｐ＋形のコンタクト領域３０を含む。
【0015】
【0016】
第２の面Ｐ２は、第１の面Ｐ１に対向する。第２の面Ｐ２は、第１の面Ｐ１に対して平行である。
【0017】
第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に垂直な方向である。
【0018】
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の上に設けられる。ソース電極１２は、第１の面Ｐ１に接する。
【0019】
ソース電極１２は、例えば、金属である。ソース電極１２は、ソース領域２８及びコンタクト領域３０に電気的に接続される。ソース電極１２は、例えば、ソース領域２８及びコンタクト領域３０に接する。
【0020】
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２の側に位置する。ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２上に設けられる。ドレイン電極１４は、第２の面Ｐ２に接する。
【0021】
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、ドレイン領域２２に電気的に接続される。ドレイン電極１４は、例えば、ドレイン領域２２に接する。
【0022】
ゲート電極１６は、炭化珪素層１０の第１の面Ｐ１側に位置する。ゲート電極１６は、例えば、第２の方向に延びる。
【0023】
ゲート電極１６は、導電層である。ゲート電極１６は、例えば、ｐ形不純物又はｎ形不純物を含む多結晶質シリコンである。
【0024】
ゲート絶縁層１８は、ゲート電極１６と炭化珪素層１０との間に位置する。ゲート絶縁層１８は、例えば、シリコン酸化膜である。
【0025】
層間絶縁層２０は、ゲート電極１６上に設けられる。層間絶縁層２０は、ゲート電極１６とソース電極１２との間に設けられる。層間絶縁層２０は、ゲート電極１６とソース電極１２を電気的に分離する。層間絶縁層２０は、例えば、シリコン酸化膜である。
【0026】
図２に示すように、ＭＯＳＦＥＴ１００は、ソース電極１２（第１の電極）、ゲート電極パッド３２（電極パッド）、及びゲート配線層３４（配線層）を備える。
【0027】
ゲート電極パッド３２は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ゲート電極パッド３２の上には、ボンディングワイヤを接続することが可能である。ゲート電極パッド３２は、例えば、ゲートドライバ回路とボンディングワイヤを用いて接続される。ゲートドライバ回路からボンディングワイヤを経由してゲート電圧が、ゲート電極パッド３２に印加される。
【0028】
ゲート電極パッド３２は、例えば、ソース電極１２と同一の材料で形成される。ゲート電極パッド３２は、例えば、ソース電極１２と同一のレイヤで形成される。ゲート電極パッド３２は、例えば、金属である。
【0029】
ゲート配線層３４は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ゲート配線層３４は、例えば、ソース電極１２及びゲート電極パッド３２と同一の材料で形成される。ゲート電極パッド３２は、例えば、ソース電極１２及びゲート電極パッド３２と同一のレイヤで形成される。ゲート電極パッド３２は、例えば、金属である。
【0030】
ゲート配線層３４の一部は、例えば、ゲート電極パッド３２に隣り合って設けられる。ゲート配線層３４の一部は、例えば、ゲート電極パッド３２に沿って設けられる。
【0031】
ゲート配線層３４は、ゲート電極１６に電気的に接続される。
【0032】
【0033】
【0034】
図１～４に示すように、ＭＯＳＦＥＴ１００は、炭化珪素層１０（半導体層）、ソース電極１２（第１の電極）、層間絶縁層２０（絶縁層）、ゲート電極パッド３２（電極パッド）、ゲート配線層３４（配線層）、複数の第１の多結晶シリコン層４１、及び、フィールド絶縁層４４を有する。層間絶縁層２０は、第１のコンタクトホール２０ａ（第１の開口部）及び第２のコンタクトホール２０ｂ（第２の開口部）を有する。
【0035】
フィールド絶縁層４４は、炭化珪素層１０の上に設けられる。フィールド絶縁層４４は、例えば、シリコン酸化膜である。
【0036】
第１の多結晶シリコン層４１は、炭化珪素層１０の上に設けられる。第１の多結晶シリコン層４１は、フィールド絶縁層４４の上に設けられる。
【0037】
第１の多結晶シリコン層４１は、ゲート電極パッド３２及びゲート配線層３４と電気的に接続される。ゲート電極パッド３２、第１の多結晶シリコン層４１、ゲート配線層３４、及びゲート電極１６は直列に接続される。第１の多結晶シリコン層４１は、ＭＯＳＦＥＴ１００に内蔵されたゲート抵抗として機能する。
【0038】
第１の多結晶シリコン層４１は、第１の方向に延びる。第１の多結晶シリコン層４１の第１の方向の長さ（図３中のＬ）は、例えば、２００μｍ以上５００μｍ以下である。第１の多結晶シリコン層４１の第２の方向の幅（図３中のＷ）は、例えば、２０μｍ以上５０μｍ以下である。
【0039】
第１の多結晶シリコン層４１は、ｐ形不純物又はｎ形不純物を含む。ｐ形不純物は、例えば、ボロン（Ｂ）である。ｎ形不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。
【0040】
第１の多結晶シリコン層４１は、例えば、ゲート電極１６と同一の材料で形成される。第１の多結晶シリコン層４１は、例えば、ゲート電極１６と同一のレイヤで形成される。
【0041】
層間絶縁層２０は、第１の多結晶シリコン層４１とゲート電極パッド３２との間に設けられる。層間絶縁層２０は、第１の多結晶シリコン層４１とゲート配線層３４との間に設けられる。
【0042】
層間絶縁層２０は、第１のコンタクトホール２０ａ及び第２のコンタクトホール２０ｂを有する。第１のコンタクトホール２０ａ及び第２のコンタクトホール２０ｂは、層間絶縁層２０に設けられたホールパターンである。
【0043】
第１のコンタクトホール２０ａの第１の開口面積は、第２のコンタクトホール２０ｂの第２の開口面積よりも大きい。第１の開口面積は、例えば、第２の開口面積の２倍以上１０倍以下である。
【0044】
第１のコンタクトホール２０ａの第１の開口面積とは、第１の面Ｐ１に平行な面の中で、第１のコンタクトホール２０ａの壁面に囲まれた領域の面積を意味する。第１のコンタクトホール２０ａの第１の開口面積とは、例えば、図３で第１のコンタクトホール２０ａを示す正方形の面積である。
【0045】
同様に、第２のコンタクトホール２０ｂの第２の開口面積とは、第１の面Ｐ１に平行な面の中で、第２のコンタクトホール２０ｂの壁面に囲まれた領域の面積を意味する。第２のコンタクトホール２０ｂの第２の開口面積とは、例えば、図３で第２のコンタクトホール２０ｂを示す正方形の面積である。
【0046】
第１のコンタクトホール２０ａを経由して、ゲート電極パッド３２と第１の多結晶シリコン層４１が電気的に接続される。例えば、第１のコンタクトホール２０ａの中に入ったゲート電極パッド３２が、第１のコンタクトホール２０ａの底部で第１の多結晶シリコン層４１に接することで、ゲート電極パッド３２と第１の多結晶シリコン層４１が電気的に接続される。
【0047】
第２のコンタクトホール２０ｂを経由して、ゲート配線層３４と第１の多結晶シリコン層４１が電気的に接続される。例えば、第２のコンタクトホール２０ｂの中に入ったゲート配線層３４が、第２のコンタクトホール２０ｂの底部で第１の多結晶シリコン層４１に接することで、ゲート配線層３４と第１の多結晶シリコン層４１が電気的に接続される。
【0048】
第１のコンタクトホール２０ａと第２のコンタクトホール２０ｂとの間の距離（図３中のｄ）は、例えば、１００μｍ以上３００μｍ以下である。
【0049】
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
【0050】
複数のトランジスタチップが基板上に実装されたパワーモジュールでは、各トランジスタチップのゲート電極パッドにゲート抵抗部品を接続する。ゲート抵抗部品を接続することで、例えば、トランジスタチップの間の共振の抑制や、パワーモジュール内の電流の均一化が実現する。
【0051】
ゲート抵抗部品をトランジスタチップの外で接続する場合、パワーモジュールのサイズが増大したり、パワーモジュール内のトランジスタチップの配置の自由度が失われたりするなどの問題が生じる。このため、ゲート抵抗がトランジスタチップに内蔵される場合がある。
【0052】
しかし、内蔵されたゲート抵抗が発熱して温度が上昇することで、トランジスタの特性変動が生じたり、トランジスタが破壊したりするおそれがある。
【0053】
例えば、ゲート抵抗の発熱による温度上昇でゲート抵抗の抵抗値が変化し、トランジスタの特性変動が変動する。また、例えば、ゲート抵抗の発熱による温度上昇でゲート抵抗が溶断しトランジスタが破壊する。
【0054】
第１の実施形態のＭＯＳＦＥＴ１００は、ゲート電極パッド３２と第１の多結晶シリコン層４１を接続するための第１のコンタクトホール２０ａの第１の開口面積が、ゲート配線層３４と第１の多結晶シリコン層４１を接続する第２のコンタクトホール２０ｂの第２の開口面積よりも大きい。
【0055】
第１のコンタクトホール２０ａの第１の開口面積が大きいことで、第１の多結晶シリコン層４１で発生した熱が、ゲート電極パッド３２に流れやすくなる。
【0056】
ゲート電極パッド３２は、ゲート配線層３４よりも面積が大きい。このため、ゲート電極パッド３２は、ゲート配線層３４よりも放熱効率が高い。また、ＭＯＳＦＥＴ１００がパワーモジュールに実装された状態では、ゲート電極パッド３２には、例えば、ボンディングワイヤが接続されている。このため、ゲート電極パッド３２には、ボンディングワイヤを通じた放熱も期待できる。また、ゲート電極パッド３２の上には、ボンディングを行う必要があるため、保護膜が形成されていない。したがって、上に保護膜が形成されたゲート配線層３４よりも放熱効率が高い。
【0057】
第１の多結晶シリコン層４１で発生した熱が、ゲート配線層３４よりもゲート電極パッド３２に流れやすくなることで、第１の多結晶シリコン層４１の温度上昇が抑制される。したがって、ＭＯＳＦＥＴ１００の特性変動や破壊が抑制される。
【0058】
第１の多結晶シリコン層４１の温度上昇を抑制する観点から、第１の開口面積は、第２の開口面積の２倍以上であることが好ましく、４倍以上であることがより好ましい。
【0059】
以上、第１の実施形態によれば、内蔵されるゲート抵抗の温度上昇が抑制された半導体装置を提供できる。
【0060】
（第２の実施形態）
第２の実施形態の半導体装置は、少なくとも一つの第１の開口部の個数は、少なくとも一つの第２の開口部の個数よりも多い点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体装置は、少なくとも一つの第１の開口部の個数は、少なくとも一つの第２の開口部の個数よりも多い点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【0061】
第２の実施形態の半導体装置は、ＭＯＳＦＥＴ２００である。
【0062】
【0063】
図５に示すように、第２の実施形態のＭＯＳＦＥＴ２００は、第１のコンタクトホール２０ａの個数が、第２のコンタクトホール２０ｂの個数よりも多い。１つの第１の多結晶シリコン層４１に対応する第１のコンタクトホール２０ａは４個であり、第２のコンタクトホール２０ｂは１個である。
【0064】
なお、第１のコンタクトホール２０ａが複数個設けられる場合、第１のコンタクトホール２０ａの第１の開口面積とは、個々の第１のコンタクトホール２０ａの開口面積の総和である。同様に、第２のコンタクトホール２０ｂが複数個設けられる場合、第２のコンタクトホール２０ｂの第２の開口面積とは、個々の第２のコンタクトホール２０ｂの開口面積の総和である。
【0065】
図５の場合、第１のコンタクトホール２０ａの第１の開口面積は、第２のコンタクトホール２０ｂの第２の開口面積の４倍である。
【0066】
以上、第２の実施形態によれば、第１の実施形態と同様、内蔵されるゲート抵抗の温度上昇が抑制された半導体装置を提供できる。
【0067】
（第３の実施形態）
第３の実施形態の半導体装置は、半導体層の第１の面の側に設けられ、電極パッドに電気的に接続され、配線層と電気的に分離され、第１の方向に延びた第２の多結晶シリコン層を、更に備える点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第３の実施形態の半導体装置は、半導体層の第１の面の側に設けられ、電極パッドに電気的に接続され、配線層と電気的に分離され、第１の方向に延びた第２の多結晶シリコン層を、更に備える点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【0068】
第３の実施形態の半導体装置は、ＭＯＳＦＥＴ３００である。
【0069】
【0070】
【0071】
図６、図７に示すように、第３の実施形態のＭＯＳＦＥＴ３００は、第１の多結晶シリコン層４１に加え、第２の多結晶シリコン層４２を備える。第２の多結晶シリコン層４２は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。第２の多結晶シリコン層４２は、第１の方向に延びる。
【0072】
第２の多結晶シリコン層４２は、ゲート電極パッド３２に電気的に接続される。第２の多結晶シリコン層４２は、ゲート配線層３４と電気的に分離される。
【0073】
層間絶縁層２０には、ゲート配線層３４と第２の多結晶シリコン層４２を電気的に接続するための、コンタクトホールは設けられない。
【0074】
第３の実施形態のＭＯＳＦＥＴ３００は、第２の多結晶シリコン層４２を備えることで、ゲート抵抗を、第１の実施形態のＭＯＳＦＥＴ１００よりも高い抵抗値に設定することが可能となる。
【0075】
以上、第３の実施形態によれば、第１の実施形態と同様、内蔵されるゲート抵抗の温度上昇が抑制された半導体装置を提供できる。
【0076】
（第４の実施形態）
第１の面と、第１の面に対向する第２の面と、を有する半導体層と、半導体層の第１の面の側に設けられた第１の電極と、半導体層の第２の面の側に設けられた第２の電極と、半導体層の第１の面の側に設けられたゲート電極と、半導体層の第１の面の側に設けられた電極パッドと、半導体層の第１の面の側に設けられ、ゲート電極に電気的に接続された配線層と、半導体層の第１の面の側に設けられ、電極パッド及び配線層に電気的に接続され、第１の面に平行な第１の方向に延び、第１のｐ型領域及び第１のｎ型領域を含む第１の多結晶シリコン層と、半導体層の第１の面の側に設けられ、電極パッド及び配線層に電気的に接続され、第１の方向に延び、第２のｎ型領域及び第２のｐ型領域を含み、第１の多結晶シリコン層と離間した第２の多結晶シリコン層と、第１の多結晶シリコン層及び第２の多結晶シリコン層と電極パッドとの間、及び、第１の多結晶シリコン層及び第２の多結晶シリコン層と配線層との間に設けられ、少なくとも一つの第１の開口部と、少なくとも一つの第２の開口部と、少なくとも一つの第３の開口部と、少なくとも一つの第４の開口部と、を有する絶縁層と、を、備え、少なくとも一つの第１の開口部を経由して電極パッドと第１のｐ型領域が電気的に接続され、少なくとも一つの第２の開口部を経由して配線層と第１のｎ型領域が電気的に接続され、少なくとも一つの第３の開口部を経由して電極パッドと第２のｎ型領域が電気的に接続され、少なくとも一つの第４の開口部を経由して配線層と第２のｐ型領域が電気的に接続され、第１のｐ型領域と第１のｎ型領域との第１の接合面と少なくとも一つの第１の開口部との間の第１の距離は、第１の接合面と少なくとも一つの第２の開口部との間の第２の距離よりも小さく、第２のｎ型領域と第２のｐ型領域との第２の接合面と少なくとも一つの第３の開口部との間の第３の距離は、第２の接合面と少なくとも一つの第４の開口部との間の第４の距離よりも小さい。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第１の面と、第１の面に対向する第２の面と、を有する半導体層と、半導体層の第１の面の側に設けられた第１の電極と、半導体層の第２の面の側に設けられた第２の電極と、半導体層の第１の面の側に設けられたゲート電極と、半導体層の第１の面の側に設けられた電極パッドと、半導体層の第１の面の側に設けられ、ゲート電極に電気的に接続された配線層と、半導体層の第１の面の側に設けられ、電極パッド及び配線層に電気的に接続され、第１の面に平行な第１の方向に延び、第１のｐ型領域及び第１のｎ型領域を含む第１の多結晶シリコン層と、半導体層の第１の面の側に設けられ、電極パッド及び配線層に電気的に接続され、第１の方向に延び、第２のｎ型領域及び第２のｐ型領域を含み、第１の多結晶シリコン層と離間した第２の多結晶シリコン層と、第１の多結晶シリコン層及び第２の多結晶シリコン層と電極パッドとの間、及び、第１の多結晶シリコン層及び第２の多結晶シリコン層と配線層との間に設けられ、少なくとも一つの第１の開口部と、少なくとも一つの第２の開口部と、少なくとも一つの第３の開口部と、少なくとも一つの第４の開口部と、を有する絶縁層と、を、備え、少なくとも一つの第１の開口部を経由して電極パッドと第１のｐ型領域が電気的に接続され、少なくとも一つの第２の開口部を経由して配線層と第１のｎ型領域が電気的に接続され、少なくとも一つの第３の開口部を経由して電極パッドと第２のｎ型領域が電気的に接続され、少なくとも一つの第４の開口部を経由して配線層と第２のｐ型領域が電気的に接続され、第１のｐ型領域と第１のｎ型領域との第１の接合面と少なくとも一つの第１の開口部との間の第１の距離は、第１の接合面と少なくとも一つの第２の開口部との間の第２の距離よりも小さく、第２のｎ型領域と第２のｐ型領域との第２の接合面と少なくとも一つの第３の開口部との間の第３の距離は、第２の接合面と少なくとも一つの第４の開口部との間の第４の距離よりも小さい。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
【0077】
第４の実施形態の半導体装置は、ＭＯＳＦＥＴ４００である。ＭＯＳＦＥＴ４００は、第１の実施形態の図１で示される構造と同様のトランジスタ構造を備える。
【0078】
【0079】
【0080】
【0081】
図８、図９、及び図１０に示すように、ＭＯＳＦＥＴ４００は、炭化珪素層１０（半導体層）、ソース電極１２（第１の電極）、層間絶縁層２０（絶縁層）、ゲート電極パッド３２（電極パッド）、ゲート配線層３４（配線層）、複数の第１の多結晶シリコン層５１、複数の第２の多結晶シリコン層５２、及び、フィールド絶縁層４４を有する。層間絶縁層２０は、第１のコンタクトホール２０ａ（第１の開口部）、第２のコンタクトホール２０ｂ（第２の開口部）、第３のコンタクトホール２０ｃ（第３の開口部）、及び第４のコンタクトホール２０ｄ（第４の開口部）を有する。
【0082】
フィールド絶縁層４４は、炭化珪素層１０の上に設けられる。フィールド絶縁層４４は、例えば、シリコン酸化膜である。
【0083】
第１の多結晶シリコン層５１及び第２の多結晶シリコン層５２は、炭化珪素層１０の上に設けられる。第１の多結晶シリコン層５１及び第２の多結晶シリコン層５２は、フィールド絶縁層４４の上に設けられる。
【0084】
第１の多結晶シリコン層５１及び第２の多結晶シリコン層５２は、ゲート電極パッド３２及びゲート配線層３４と電気的に接続される。ゲート電極パッド３２、第１の多結晶シリコン層５１、ゲート配線層３４、及びゲート電極１６は直列に接続される。ゲート電極パッド３２、第２の多結晶シリコン層５２、ゲート配線層３４、及びゲート電極１６は直列に接続される。第１の多結晶シリコン層５１及び第２の多結晶シリコン層５２は、ＭＯＳＦＥＴ４００に内蔵されたゲート抵抗として機能する。
【0085】
第１の多結晶シリコン層５１は、第１の方向に延びる。第１の多結晶シリコン層５１の第１の方向の長さは、例えば、２００μｍ以上５００μｍ以下である。第１の多結晶シリコン層５１の第２の方向の幅は、例えば、２０μｍ以上５０μｍ以下である。
【0086】
第１の多結晶シリコン層５１は、第１のｐ型領域５１ａ及び第１のｎ型領域５１ｂを含む。第１の多結晶シリコン層５１は、ｐｎダイオードを備えたゲート抵抗として機能する。
【0087】
第１のｐ型領域５１ａは、ｐ形不純物を含む。ｐ形不純物は、例えば、ボロン（Ｂ）である。
【0088】
第１のｎ型領域５１ｂは、ｎ型不純物を含む。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。
【0089】
第２の多結晶シリコン層５２は、第１の方向に延びる。第２の多結晶シリコン層５２は、第１の多結晶シリコン層５１と離間する。第２の多結晶シリコン層５２の第１の方向の長さは、例えば、２００μｍ以上５００μｍ以下である。第２の多結晶シリコン層５２の第２の方向の幅は、例えば、２０μｍ以上５０μｍ以下である。
【0090】
第２の多結晶シリコン層５２は、第２のｎ型領域５２ａ及び第２のｐ型領域５２ｂを含む。第２の多結晶シリコン層５２は、ｐｎダイオードを備えたゲート抵抗として機能する。
【0091】
第２のｎ型領域５２ａは、ｎ型不純物を含む。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。
【0092】
第２のｐ型領域５２ｂは、ｐ形不純物を含む。ｐ形不純物は、例えば、ボロン（Ｂ）である。
【0093】
層間絶縁層２０は、第１の多結晶シリコン層５１及び第２の多結晶シリコン層５２とゲート電極パッド３２との間に設けられる。層間絶縁層２０は、第１の多結晶シリコン層５１及び第２の多結晶シリコン層５２とゲート配線層３４との間に設けられる。
【0094】
層間絶縁層２０は、第１のコンタクトホール２０ａ、第２のコンタクトホール２０ｂ、第３のコンタクトホール２０ｃ、及び第４のコンタクトホール２０ｄを有する。第１のコンタクトホール２０ａ、第２のコンタクトホール２０ｂ、第３のコンタクトホール２０ｃ、及び第４のコンタクトホール２０ｄは、層間絶縁層２０に設けられたホールパターンである。
【0095】
第１のコンタクトホール２０ａを経由して、ゲート電極パッド３２と第１のｐ型領域５１ａが電気的に接続される。例えば、第１のコンタクトホール２０ａの中に入ったゲート電極パッド３２が、第１のコンタクトホール２０ａの底部で第１のｐ型領域５１ａに接することで、ゲート電極パッド３２と第１のｐ型領域５１ａが電気的に接続される。
【0096】
第２のコンタクトホール２０ｂを経由して、ゲート配線層３４と第１のｎ型領域５１ｂが電気的に接続される。例えば、第２のコンタクトホール２０ｂの中に入ったゲート配線層３４が、第２のコンタクトホール２０ｂの底部で第１のｎ型領域５１ｂに接することで、ゲート配線層３４と第１のｎ型領域５１ｂが電気的に接続される。
【0097】
第１のコンタクトホール２０ａと第２のコンタクトホール２０ｂとの間の距離は、例えば、１００μｍ以上３００μｍ以下である。
【0098】
第１のｐ型領域５１ａと第１のｎ型領域５１ｂの境界は、第１の接合面５１ｘである。第１の接合面５１ｘは、ｐｎ接合である。
【0099】
第１の接合面５１ｘと第１のコンタクトホール２０ａとの間の第１の距離（図８中のｄ１）は、第１の接合面５１ｘと第２のコンタクトホール２０ｂとの間の第２の距離（図８中のｄ２）よりも小さい。第１の距離ｄ１は、例えば、第２の距離ｄ２の２分の１以下である。
【0100】
第３のコンタクトホール２０ｃを経由して、ゲート電極パッド３２と第２のｎ型領域５２ａが電気的に接続される。例えば、第３のコンタクトホール２０ｃの中に入ったゲート電極パッド３２が、第３のコンタクトホール２０ｃの底部で第２のｎ型領域５２ａに接することで、ゲート電極パッド３２と第２のｎ型領域５２ａが電気的に接続される。
【0101】
第４のコンタクトホール２０ｄを経由して、ゲート配線層３４と第２のｐ型領域５２ｂが電気的に接続される。例えば、第４のコンタクトホール２０ｄの中に入ったゲート配線層３４が、第４のコンタクトホール２０ｄの底部で第２のｐ型領域５２ｂに接することで、ゲート配線層３４と第２のｐ型領域５２ｂが電気的に接続される。
【0102】
第３のコンタクトホール２０ｃと第４のコンタクトホール２０ｄとの間の距離は、例えば、１００μｍ以上３００μｍ以下である。
【0103】
第２のｎ型領域５２ａと第２のｐ型領域５２ｂの境界は、第２の接合面５２ｘである。第２の接合面５２ｘは、ｐｎ接合である。
【0104】
第２の接合面５２ｘと第３のコンタクトホール２０ｃとの間の第３の距離（図８中のｄ３）は、第２の接合面５２ｘと第４のコンタクトホール２０ｄとの間の第４の距離（図８中のｄ４）よりも小さい。第３の距離ｄ３は、例えば、第４の距離ｄ４の２分の１以下である。
【0105】
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
【0106】
【0107】
ＭＯＳＦＥＴ４００は、トランジスタのターンオン動作時と、トランジスタのターン動作時で異なるゲート抵抗の抵抗値が適用できる。言い換えれば、トランジスタのターンオン動作時と、トランジスタのターンオフ動作時で最適なゲート抵抗の抵抗値を適用できる。
【0108】
例えば、ゲート電極パッド３２に印加されるゲート電圧Ｖｇがゲート電極１６に対して正の電圧となるターンオン動作時は、第１の多結晶シリコン層５１のみがゲート抵抗として機能する。
【0109】
一方、例えば、ゲート電極パッド３２に印加されるゲート電圧Ｖｇがゲート電極１６に対して負の電圧となるターンオフ動作時は、第２の多結晶シリコン層５２のみがゲート抵抗として機能する。
【0110】
図８に示すように第４の実施形態では、並列に接続する第１の多結晶シリコン層５１が２つ、第２の多結晶シリコン層５２が４つである。そのため、第１の多結晶シリコン層５１と第２の多結晶シリコン層５２の１個あたりの抵抗値が同じ場合、トランジスタのターンオン動作時の抵抗値は、ターンオフ動作時の抵抗値よりも大きくなる。例えば、トランジスタのターンオン動作時の抵抗値を大きくすることで、トランジスタチップの間の共振を抑制できる。例えば、トランジスタのターンオフ動作時の抵抗値を小さくすることで、ターンオフ損失が低減できる。
【0111】
ＭＯＳＦＥＴ４００では、ダイオードの発熱により、第１の多結晶シリコン層５１又は第２の多結晶シリコン層５２の温度が上昇し、トランジスタの特性変動が生じたり、トランジスタが破壊したりするおそれがある。
【0112】
第４の実施形態のＭＯＳＦＥＴ４００は、第１の接合面５１ｘと第１のコンタクトホール２０ａとの間の第１の距離（図８中のｄ１）は、第１の接合面５１ｘと第２のコンタクトホール２０ｂとの間の第２の距離（図８中のｄ２）よりも小さい。このため、ダイオードのｐｎ接合に近い位置に、ゲート電極パッド３２につながる第１のコンタクトホール２０ａが設けられる。
【0113】
ダイオードのｐｎ接合が、第１のコンタクトホール２０ａに近いことで、第１の多結晶シリコン層５１のダイオードで発生した熱が、ゲート電極パッド３２に流れやすくなる。
【0114】
また、第４の実施形態のＭＯＳＦＥＴ４００は、第２の接合面５２ｘと第３のコンタクトホール２０ｃとの間の第３の距離（図８中のｄ３）は、第２の接合面５２ｘと第４のコンタクトホール２０ｄとの間の第４の距離（図８中のｄ４）よりも小さい。このため、ダイオードのｐｎ接合に近い位置に、ゲート電極パッド３２につながる第３のコンタクトホール２０ｃが設けられる。
【0115】
ダイオードのｐｎ接合が、第３のコンタクトホール２０ｃに近いことで、第２の多結晶シリコン層５２のダイオードで発生した熱が、ゲート電極パッド３２に流れやすくなる。
【0116】
ゲート電極パッド３２は、ゲート配線層３４よりも面積が大きい。このため、ゲート電極パッド３２は、ゲート配線層３４よりも放熱効率が高い。また、ＭＯＳＦＥＴ４００がパワーモジュールに実装された状態では、ゲート電極パッド３２には、例えば、ボンディングワイヤが接続されている。ゲート電極パッド３２には、ボンディングワイヤを通じた放熱が期待できる。また、ゲート電極パッド３２の上には、ボンディングを行うために、保護膜が形成されていない。したがって、上に保護膜が形成されたゲート配線層３４よりも放熱効率が高い。
【0117】
第１の多結晶シリコン層５１及び第２の多結晶シリコン層５２のダイオードで発生した熱が、ゲート電極パッド３２に流れやすくなることで、第１の多結晶シリコン層５１及び第２の多結晶シリコン層５２の温度上昇が抑制される。したがって、ＭＯＳＦＥＴ４００の特性変動や破壊が抑制される。
【0118】
第１の多結晶シリコン層５１の温度上昇を抑制する観点から、第１の距離ｄ１は、第２の距離ｄ２の２分の１以下であることが好ましく、４分の１以下であることが更に好ましい。また、第２の多結晶シリコン層５２の温度上昇を抑制する観点から、第３の距離ｄ３は、第４の距離ｄ４の２分の１以下であることが好ましく、４分の１以下であることが更に好ましい。
【0119】
なお、図８では、並列に接続する第１の多結晶シリコン層５１と第２の多結晶シリコン層５２の個数を変えることにより、トランジスタのターンオン動作時とトランジスタのターンオフ動作時で抵抗値を変える場合を例に説明した。しかし、例えば、第１の多結晶シリコン層５１と第２の多結晶シリコン層５２の１個あたりの抵抗値を変えることで、トランジスタのターンオン動作時とトランジスタのターンオフ動作時で抵抗値を変えることも可能である。
【0120】
また、トランジスタのターンオン動作時の抵抗値を、ターンオフ動作時の抵抗値よりも大きくする場合を例に説明したが、トランジスタのターンオン動作時の抵抗値を、ターンオフ動作時の抵抗値より小さくしても構わない。
【0121】
以上、第４の実施形態によれば、内蔵されるゲート抵抗の温度上昇が抑制された半導体装置を提供できる。
【0122】
（第５の実施形態）
第５の実施形態の半導体装置は、少なくとも一つの第１の開口部の第１の開口面積は、少なくとも一つの第２の開口部の第２の開口面積よりも大きく、少なくとも一つの第３の開口部の第３の開口面積は、少なくとも一つの第４の開口部の第４の開口面積よりも大きい点で、第４の実施形態の半導体装置と異なる。以下、第４の実施形態と重複する内容については、一部記述を省略する場合がある。
第５の実施形態の半導体装置は、少なくとも一つの第１の開口部の第１の開口面積は、少なくとも一つの第２の開口部の第２の開口面積よりも大きく、少なくとも一つの第３の開口部の第３の開口面積は、少なくとも一つの第４の開口部の第４の開口面積よりも大きい点で、第４の実施形態の半導体装置と異なる。以下、第４の実施形態と重複する内容については、一部記述を省略する場合がある。
【0123】
第５の実施形態の半導体装置は、ＭＯＳＦＥＴ５００である。
【0124】
【0125】
図１２に示すように、第５の実施形態のＭＯＳＦＥＴ５００は、第１のコンタクトホール２０ａの第１の開口面積が、第２のコンタクトホール２０ｂの第２の開口面積よりも大きい。第１のコンタクトホール２０ａの第１の開口面積が大きいことで、第１の多結晶シリコン層５１で発生した熱が、ゲート電極パッド３２に流れやすくなる。
【0126】
また、第３のコンタクトホール２０ｃの第３の開口面積が、第４のコンタクトホール２０ｄの第４の開口面積よりも大きい。第３のコンタクトホール２０ｃの第３の開口面積が大きいことで、第２の多結晶シリコン層５２で発生した熱が、ゲート電極パッド３２に流れやすくなる。
【0127】
したがって、第５の実施形態のＭＯＳＦＥＴ５００は、第４の実施形態のＭＯＳＦＥＴ４００と比較して、更に、第１の多結晶シリコン層５１及び第２の多結晶シリコン層５２の温度上昇を抑制することが可能となる。
【0128】
以上、第５の実施形態によれば、内蔵されるゲート抵抗の温度上昇が抑制された半導体装置を提供できる。
【0129】
以上、第１ないし第５の実施形態では、ｎチャネル型のＭＯＳＦＥＴを例に説明したが、ｐチャネル型のＭＯＳＦＥＴにも本発明を適用することも可能である。
【0130】
また、第１ないし第５の実施形態では、ゲート電極が半導体層の第１の面の上に設けられたプレーナゲート構造のＭＯＳＦＥＴを例に説明したが、ゲート電極が半導体層に形成されたトレンチの中に設けられるトレンチゲート構造のＭＯＳＦＥＴに本発明を適用することも可能である。
【0131】
また、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）に本発明を適用することも可能である。
【0132】
また、第１ないし第５の実施形態では、半導体層に炭化珪素を用いる場合を例に説明したが、半導体層はシリコン等、その他の半導体であっても構わない。
【0133】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0134】
１０ 炭化珪素層（半導体層）
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ゲート電極
２０ 層間絶縁層（絶縁層）
２０ａ 第１のコンタクトホール（第１の開口部）
２０ｂ 第２のコンタクトホール（第２の開口部）
２０ｃ 第３のコンタクトホール（第３の開口部）
２０ｄ 第４のコンタクトホール（第４の開口部）
３２ ゲート電極パッド（電極パッド）
３４ ゲート配線層（配線層）
４１ 第１の多結晶シリコン層
４２ 第２の多結晶シリコン層
５１ 第１の多結晶シリコン層
５１ａ 第１のｐ型領域
５１ｂ 第１のｎ型領域
５１ｘ 第１の接合面
５２ 第２の多結晶シリコン層
５２ａ 第２のｎ型領域
５２ｂ 第２のｐ型領域
５２ｘ 第２の接合面
１００ ＭＯＳＦＥＴ（半導体装置）
Ｌ 長さ
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｗ 幅
ｄ１ 第１の距離
ｄ２ 第２の距離
ｄ３ 第３の距離
ｄ４ 第４の距離
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ゲート電極
２０ 層間絶縁層（絶縁層）
２０ａ 第１のコンタクトホール（第１の開口部）
２０ｂ 第２のコンタクトホール（第２の開口部）
２０ｃ 第３のコンタクトホール（第３の開口部）
２０ｄ 第４のコンタクトホール（第４の開口部）
３２ ゲート電極パッド（電極パッド）
３４ ゲート配線層（配線層）
４１ 第１の多結晶シリコン層
４２ 第２の多結晶シリコン層
５１ 第１の多結晶シリコン層
５１ａ 第１のｐ型領域
５１ｂ 第１のｎ型領域
５１ｘ 第１の接合面
５２ 第２の多結晶シリコン層
５２ａ 第２のｎ型領域
５２ｂ 第２のｐ型領域
５２ｘ 第２の接合面
１００ ＭＯＳＦＥＴ（半導体装置）
Ｌ 長さ
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｗ 幅
ｄ１ 第１の距離
ｄ２ 第２の距離
ｄ３ 第３の距離
ｄ４ 第４の距離
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】