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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-12
(45)【発行日】2024-04-22
(54)【発明の名称】薄膜キャパシタ
(51)【国際特許分類】
   H01G 4/32 20060101AFI20240415BHJP
   H01G 4/33 20060101ALI20240415BHJP
   H01G 2/14 20060101ALI20240415BHJP
   H01G 4/38 20060101ALI20240415BHJP
   H01G 4/30 20060101ALI20240415BHJP
【FI】
H01G4/32 511A
H01G4/33 102
H01G2/14 101Z
H01G4/38 A
H01G4/30 540
【請求項の数】 3
(21)【出願番号】P 2020198193
(22)【出願日】2020-11-30
(65)【公開番号】P2022086273
(43)【公開日】2022-06-09
【審査請求日】2023-07-18
(73)【特許権者】
【識別番号】000003067
【氏名又は名称】TDK株式会社
(74)【代理人】
【識別番号】100115738
【弁理士】
【氏名又は名称】鷲頭 光宏
(74)【代理人】
【識別番号】100121681
【弁理士】
【氏名又は名称】緒方 和文
(72)【発明者】
【氏名】安藤 杉
(72)【発明者】
【氏名】▲高▼▲崎▼ 寛史
(72)【発明者】
【氏名】齊田 仁
【審査官】小林 大介
(56)【参考文献】
【文献】特開2004-039910(JP,A)
【文献】特開2019-169622(JP,A)
【文献】特開2011-258818(JP,A)
【文献】特開昭54-039846(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01G 4/32
H01G 4/33
H01G 2/14
H01G 4/38
H01G 4/30
H01H 37/76
H01H 85/046
(57)【特許請求の範囲】
【請求項1】
容量絶縁膜と、
前記容量絶縁膜の一方の表面を覆う第1の容量電極と、
前記容量絶縁膜の他方の表面を覆い、スリットによって区画された複数のキャパシタ領域と、互いに隣接する2つの前記キャパシタ領域を相互に接続する複数のヒューズ領域とを含む第2の容量電極と、を備え、
前記第2の容量電極は、前記容量絶縁膜と接する第1の導体膜と、最表面を構成し、前記第1の導体膜よりも電気抵抗率の低い第2の導体膜を含む複数の導体膜が積層された構造を有し、
前記第2の導体膜がCuからなり、
前記ヒューズ領域における前記第2の導体膜の導体厚は、前記キャパシタ領域における前記第2の導体膜の導体厚よりも薄いことを特徴とする薄膜キャパシタ。
【請求項2】
前記ヒューズ領域における前記第2の導体膜の導体幅は、前記ヒューズ領域における前記第1の導体膜の導体幅よりも狭いことを特徴とする請求項1に記載の薄膜キャパシタ。
【請求項3】
前記ヒューズ領域においては、前記第2の容量電極の断面がテーパー形状を有していることを特徴とする請求項2に記載の薄膜キャパシタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は薄膜キャパシタに関し、特に、容量絶縁膜の絶縁破壊によるショート不良を自己修復可能な薄膜キャパシタに関する。
【背景技術】
【0002】
スイッチング素子が搭載される電源回路基板には、電源電圧の変動を抑制し、安定化させるために、平滑コンデンサやスナバコンデンサなどが搭載され、これによって電源回路内で生じる電圧変動や、その変動に伴って電源回路周辺に生じるEMCノイズを抑制している。平滑コンデンサやスナバコンデンサとしては、一般的に積層セラミックチップコンデンサが用いられている。
【0003】
近年においては、電源回路の小型化および高周波駆動化が進み、これによって回路基板が小型化していることから、積層セラミックチップコンデンサを搭載するためのスペースが不足することがある。このため、積層セラミックチップコンデンサの代わりに、回路基板に埋め込み可能な薄膜キャパシタが用いられることがある。しかしながら、薄膜キャパシタに高い電圧が印加されると容量絶縁膜が絶縁破壊し、これによってショート不良が生じるおそれがあった。
【0004】
薄膜キャパシタに関するものではないが、特許文献1及び2には、スリットによって容量電極を複数のエリアに区画し、隣接するエリアをヒューズ領域によって接続することにより、容量絶縁膜の絶縁破壊によるショート不良を自己修復可能なフィルムコンデンサが開示されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開2009-94543号公報
【文献】特開2013-219305号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、フィルムコンデンサとは異なり、回路基板に埋め込んで使用される薄膜キャパシタはESR(等価直列抵抗)の低減が求められることや、基板との密着性の観点から、容量電極の材料としてはCuなど電気抵抗率の低い金属材料を用いる必要がある。このため、特許文献1及び2に記載された手法をそのまま薄膜キャパシタに適用しても、低抵抗なCuからなるヒューズ領域が溶断せず、自己修復されないおそれがあった。
【0007】
したがって、本発明は、容量絶縁膜の絶縁破壊によるショート不良を自己修復可能な薄膜キャパシタを提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明による薄膜キャパシタは、容量絶縁膜と、容量絶縁膜の一方の表面を覆う第1の容量電極と、容量絶縁膜の他方の表面を覆い、スリットによって区画された複数のキャパシタ領域および互いに隣接する2つのキャパシタ領域を相互に接続する複数のヒューズ領域とを含む第2の容量電極とを備え、第2の容量電極は、第1の導体膜と、第1の導体膜よりも電気抵抗率の低い第2の導体膜を含む複数の導体膜が積層された構造を有することを特徴とする。
【0009】
本発明によれば、第2の容量電極が電気抵抗率の高い第1の導体膜を含んでいることから、その分、電気抵抗率の低い第2の導体膜の膜厚を薄くすることにより、ヒューズ領域の抵抗値を高めることができる。これにより、絶縁破壊によるショート不良が発生した場合、ヒューズ領域を正しく溶断させることが可能となる。
【0010】
本発明において、ヒューズ領域における第2の導体膜の導体幅は、ヒューズ領域における第1の導体膜の導体幅よりも狭くても構わない。これによれば、ヒューズ領域の抵抗値がより高められることから、ヒューズ領域をより確実に溶断することが可能となる。この場合、ヒューズ領域における第2の容量電極の断面がテーパー形状を有していても構わない。これによれば、複数のマスクを用いることなく、1回のパターニングでヒューズ領域における第2の導体膜の導体幅を第1の導体膜の導体幅よりも狭くすることが可能となる。
【0011】
本発明において、ヒューズ領域における第2の導体膜の導体厚は、キャパシタ領域における第2の導体膜の導体厚よりも薄くても構わないし、第2の導体膜がヒューズ領域において選択的に除去されていても構わない。これによれば、ヒューズ領域の抵抗値がより高められることから、ヒューズ領域をより確実に溶断することが可能となる。
【0012】
本発明において、第1の導体膜は、容量絶縁膜と第2の導体膜の間に位置し、ヒューズ領域における第2の導体膜の導体厚は、ヒューズ領域における第1の導体膜の導体厚よりも厚くても構わない。これによれば、薄膜キャパシタを回路基板に埋め込んだ場合、回路基板内のビア導体が電気抵抗率の低い第2の導体膜と接することから、第2の容量電極を複数のキャパシタ領域に区画したことによる薄膜キャパシタのESRの増加を抑えることが可能となる。
【0013】
本発明において、第2の導体膜がCuからなるものであっても構わない。これによれば、良好なESR特性を得ることが可能となる。
【発明の効果】
【0014】
このように、本発明によれば、容量絶縁膜の絶縁破壊によるショート不良を自己修復可能な薄膜キャパシタを提供することが可能となる。
【図面の簡単な説明】
【0015】
図1図1は、本発明の一実施形態による薄膜キャパシタ1の構造を説明するための略平面図である。
図2図2は、図1に示すA-A線に沿ったxz断面図である。
図3図3は、図1に示す領域Bのxz断面図である。
図4図4は、自己修復された状態における薄膜キャパシタ1の構造を示す略平面図である。
図5図5は、第1の変形例によるヒューズ領域30Fの形状を説明するためのxz断面図である。
図6図6は、第2の変形例によるヒューズ領域30Fの形状を説明するためのxz断面図である。
図7図7は、第3の変形例によるヒューズ領域30Fの形状を説明するためのyz断面図である。
図8図8(a),(b)は、それぞれ第4の変形例によるヒューズ領域30Fの形状を説明するためのyz断面図及びxz断面図である。
【発明を実施するための形態】
【0016】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【0017】
図1は、本発明の一実施形態による薄膜キャパシタ1の構造を説明するための略平面図である。また、図2図1に示すA-A線に沿ったxz断面図、図3図1に示す領域Bのxz断面図である。後述する図5図8図1に示す領域Bの断面を示している。
【0018】
本実施形態による薄膜キャパシタ1は、スイッチング素子が搭載される回路基板に埋め込むことによって平滑コンデンサやスナバコンデンサとして使用される薄型デバイスであり、図1図3に示すように、容量絶縁膜10と、容量絶縁膜10の下面11を覆う下部容量電極20と、容量絶縁膜10の上面12を覆う上部容量電極30とを備えている。上下の表記は作製時における上下方向を意味し、実装時における実装方向は任意である。したがって、下部容量電極20を上側、上部容量電極30を下側にして回路基板に埋め込んでも構わない。後述するように、本実施形態による薄膜キャパシタ1は絶縁破壊によるショート不良を自己修復する機能を有している。このため、一般的な薄膜キャパシタに比べて高電圧が印加される用途に用いることが好適である。
【0019】
容量絶縁膜10の材料及び厚さについては特に限定されないが、一般的な薄膜キャパシタに用いられる容量絶縁膜よりも高耐圧な材料及び厚さとすることが可能である。下部容量電極20の材料及び厚さについても特に限定されず、ESR低減の観点からは、下部容量電極20の材料として電気抵抗率の低いCuを用いることが好ましい。
【0020】
図1に示すように、上部容量電極30は、スリットSLによって区画された複数のキャパシタ領域30Cに区画されている。スリットSLは、上部容量電極30が除去された領域であり、これによりスリットSLからは容量絶縁膜10が露出している。スリットSLはx方向及びy方向に断続的に延在しており、これにより、x方向及びy方向に隣接する2つのキャパシタ領域30Cは、ヒューズ領域30Fを介して相互に接続される。ヒューズ領域30Fは、スリットSLが分断された領域に位置する上部容量電極30の一部である。
【0021】
上部容量電極30は、単層構造ではなく、図2及び図3に示すように、導体膜31,32が積層された構造を有している。導体膜31,32の上下位置については特に限定されないが、本実施形態においては、導体膜31が容量絶縁膜10と接するよう下側に位置している。導体膜31,32の材料についても特に限定されないが、少なくとも、導体膜31を構成する導電材料の電気抵抗率は、導体膜32を構成する導電材料の電気抵抗率よりも高い必要がある。特に限定されるものではないが、導体膜32の厚さT2は導体膜31の厚さT1よりも厚く、これにより、導体膜32は上部容量電極30の大部分を構成する。導体膜32の材料としては、抵抗値の低いCuを用いることによりESRを低減することができる。
【0022】
一方、導体膜31はヒューズ領域30Fを高抵抗化させる役割を果たし、その材料としては、上述の通り、導体膜31を構成する導電材料よりも電気抵抗率の高い導電材料が用いられる。これにより、上部容量電極30の厚さが同じであれば、上部容量電極30の全てを導体膜32によって構成する場合と比べ、ヒューズ領域30Fの抵抗値を高めることが可能となる。導体膜32がCuからなる場合、導体膜31の具体的な材料としては、Al,W,Mo,Ni,Pt,Fe,Cr,Nb,In,Rh,Co,Pd,Ti又はこれらの合金を用いることができる。導体膜31の厚さT1については、薄すぎるとヒューズ領域30Fがほとんど高抵抗化しないため、少なくとも導体膜32の厚さT2の1/500以上であることが好ましい。
【0023】
このような構造を有する薄膜キャパシタ1の実使用時において、符号Sで示す位置の容量絶縁膜10が絶縁破壊し、下部容量電極20と上部容量電極30がショートした場合、ショート位置におけるキャパシタ領域30Cに大電流が流れる。この大電流は、当該キャパシタ領域30Cに設けられたヒューズ領域30Fを介して流れる。ここで、ヒューズ領域30Fにおける上部容量電極30の導体幅は、スリットSLにより大幅に絞られていることから、ヒューズ領域30Fが大きく発熱し溶断する。これにより、図4に示すように、ショート不良が生じたキャパシタ領域30Caが他のキャパシタ領域30Cから電気的に分離される。その結果、ショート不良が生じたキャパシタ領域30Caは容量電極として機能しなくなるが、他のキャパシタ領域30Cは正常に機能することから、薄膜キャパシタ1の全体が自己修復される。
【0024】
このように、本実施形態による薄膜キャパシタ1は、スリットSLによって区画された上部容量電極30が2層の導体膜31,32によって構成され、このうち導体膜31の電気抵抗率が高いことから、上部容量電極30の全体を導体膜32によって構成した場合と比べ、ショート不良発生時にヒューズ領域30Fを確実に溶断することが可能となる。これにより、信頼性に優れた薄膜キャパシタ1を提供することが可能となる。しかも、電気抵抗率の高い導体膜31が容量絶縁膜10と導体膜32の間に位置し、電気抵抗率の低い導体膜32が最表面を構成していることから、薄膜キャパシタ1を回路基板に埋め込んだ場合、回路基板内のビア導体が電気抵抗率の低い導体膜32と接する。このため、上部容量電極30を複数のキャパシタ領域30Cに区画したことによるESRの増加が抑えられる。
【0025】
図5は、第1の変形例によるヒューズ領域30Fの形状を説明するためのxz断面図である。
【0026】
図5に示す例では、ヒューズ領域30Fにおける導体膜31の導体幅W1よりも、ヒューズ領域30Fにおける導体膜32の導体幅W2の方が狭い。導体幅W1,W2とは、xz断面においてはx方向における幅、yz断面においてはy方向における幅であり、ショート不良が発生した場合に流れる電流方向に対して垂直な方向における幅である。このように、ヒューズ領域30Fにおける導体膜32の導体幅W2を狭くすれば、ヒューズ領域30Fの抵抗値が高くなることから、ショート不良発生時にヒューズ領域30Fをより確実に溶断することが可能となる。ヒューズ領域30Fを図5に示す形状に加工する方法としては、導体膜31,32をそれぞれ異なるマスクを用いてパターニングする方法の他、単一のマスクを用い、導体膜31よりも導体膜32に対するエッチングレートが高い条件でパターニングする方法が挙げられる。
【0027】
図6は、第2の変形例によるヒューズ領域30Fの形状を説明するためのxz断面図である。
【0028】
図6に示す例では、ヒューズ領域30Fにおける導体膜31,32の断面がテーパー形状を有している。つまり、ヒューズ領域30Fにおける上部容量電極30の導体幅は、容量絶縁膜10と接する導体膜31下面から、導体膜32の上面に向けて、徐々に狭くなる形状を有している。このようなテーパー形状とすることにより、導体幅W2を導体幅W1よりも狭くすることができる。ヒューズ領域30Fにおける導体膜31,32の断面がテーパー形状である場合、導体幅W1,W2は、導体膜31,32の厚さ方向における中間位置における幅によって定義される。ヒューズ領域30Fを図6に示す形状に加工する方法としては、単一のマスクを用いて等方性の高いエッチング条件でパターニングする方法が挙げられる。
【0029】
図7は、第3の変形例によるヒューズ領域30Fの形状を説明するためのyz断面図である。
【0030】
図7に示す例では、ヒューズ領域30Fにおける導体膜32の導体厚T2fがキャパシタ領域30Cにおける導体膜32の導体厚T2cよりも薄くなっている。これによれば、ヒューズ領域30Fの抵抗値がより高められることから、ショート不良発生時にヒューズ領域30Fを確実に溶断することが可能となる。
【0031】
図8(a),(b)は、それぞれ第4の変形例によるヒューズ領域30Fの形状を説明するためのyz断面図及びxz断面図である。
【0032】
図8に示す例では、導体膜32がヒューズ領域30Fにおいて選択的に除去されている。これによれば、ヒューズ領域の抵抗値がよりいっそう高められることから、ヒューズ領域をよりいっそう確実に溶断することが可能となる。
【0033】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【0034】
例えば、上記実施形態においては、上部容量電極30が2層の導体膜31,32が積層された構造を有しているが、3層以上の導体膜が積層された構造であっても構わない。
【符号の説明】
【0035】
1 薄膜キャパシタ
10 容量絶縁膜
11 容量絶縁膜の下面
12 容量絶縁膜の上面
20 下部容量電極
30 上部容量電極
30C キャパシタ領域
30Ca 分離されたキャパシタ領域
30F ヒューズ領域
31,32 導体膜
S ショート不良の発生箇所
SL スリット
図1
図2
図3
図4
図5
図6
図7
図8