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特許7472068半導体装置及び半導体回路

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-12

(45)【発行日】2024-04-22

(54)【発明の名称】半導体装置及び半導体回路

(51)【国際特許分類】

H01L 29/739 20060101AFI20240415BHJP

H01L 29/78 20060101ALI20240415BHJP

H01L 21/8234 20060101ALI20240415BHJP

H01L 27/06 20060101ALI20240415BHJP

H01L 21/336 20060101ALI20240415BHJP

H01L 27/088 20060101ALI20240415BHJP

【ＦＩ】

H01L29/78 655A

H01L29/78 655G

H01L29/78 652Q

H01L29/78 653A

H01L29/78 652K

H01L29/78 654Z

H01L29/78 656C

H01L27/06 102A

H01L29/78 301D

H01L29/78 301G

H01L27/088 C

【請求項の数】 9

(21)【出願番号】P 2021046674

(22)【出願日】2021-03-19

(65)【公開番号】P2022145318

(43)【公開日】2022-10-04

【審査請求日】2023-01-31

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下雅弘

(72)【発明者】

【氏名】安原紀夫

(72)【発明者】

【氏名】岩鍜治陽子

(72)【発明者】

【氏名】川口雄介

(72)【発明者】

【氏名】吉川大輝

(72)【発明者】

【氏名】松下憲一

(72)【発明者】

【氏名】花形祥子

(72)【発明者】

【氏名】末代知子

(72)【発明者】

【氏名】糸数裕子

(72)【発明者】

【氏名】河村圭子

【審査官】杉山芳弘

(56)【参考文献】

【文献】特開２０２０－１５５５８２（ＪＰ，Ａ）

【文献】特開２０１９－０１２８１３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ２９／７３９

Ｈ０１Ｌ２９／７８

Ｈ０１Ｌ２１／８２３４

Ｈ０１Ｌ２１／３３６

(57)【特許請求の範囲】

【請求項1】

第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
第１導電形の第１の半導体領域と、
前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
前記第１の面の側に設けられた第１のトレンチと、
前記第１の面の側に設けられた第２のトレンチと、
を含む半導体層と、
前記第１のトレンチの中に設けられた第１のゲート電極と、
前記第１のゲート電極と前記第２の半導体領域との間、前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第４の半導体領域に接する第１のゲート絶縁膜と、
前記第１のトレンチの中に、前記第１のゲート電極と前記第２の面との間に設けられ、前記第１のゲート電極と電気的に分離された第１の導電層と、
前記第１の導電層と前記第２の半導体領域との間に設けられた第１の絶縁膜と、
前記第２のトレンチの中に設けられた第２のゲート電極と、
前記第２のゲート電極と前記第２の半導体領域との間、前記第２のゲート電極と前記第３の半導体領域との間に設けられた第２のゲート絶縁膜と、
前記第２のトレンチの中に、前記第２のゲート電極と前記第２の面との間に設けられた第２の導電層と、
前記第２の導電層と前記第２の半導体領域との間に設けられた第２の絶縁膜と、
前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、
前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、
前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、
を備え、
前記第２のゲート絶縁膜は、前記第４の半導体領域と接する、半導体装置。

【請求項2】

【請求項3】

前記第１の導電層は、前記第１の電極に電気的に接続された請求項１又は請求項２記載の半導体装置。

【請求項4】

前記第２の導電層は、前記第１の電極に電気的に接続された請求項１記載の半導体装置。

【請求項5】

前記第２の導電層は、前記第２のゲート電極パッドに電気的に接続された請求項１記載の半導体装置。

【請求項6】

前記半導体層の前記第１の面の側に設けられ、前記第２の導電層と電気的に接続され、第３のゲート電圧が印加される第３のゲート電極パッドを、更に備える請求項１記載の半導体装置。

【請求項7】

前記半導体層の前記第１の導電層は、前記第３のゲート電極パッドに電気的に接続された請求項６記載の半導体装置。

【請求項8】

第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
第１導電形の第１の半導体領域と、
前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、
前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、
前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、
前記第１の面の側に設けられた第１のトレンチと、
前記第１の面の側に設けられた第２のトレンチと、
を含む半導体層と、
前記第１のトレンチの中に設けられた第１のゲート電極と、
前記第１のゲート電極と前記第２の半導体領域との間、前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第４の半導体領域に接する第１のゲート絶縁膜と、
前記第１のトレンチの中に、前記第１のゲート電極と前記第２の面との間に設けられ、前記第１のゲート電極と電気的に分離された第１の導電層と、
前記第１の導電層と前記第２の半導体領域との間に設けられた第１の絶縁膜と、
前記第２のトレンチの中に設けられた第２のゲート電極と、
前記第２のゲート電極と前記第２の半導体領域との間、前記第２のゲート電極と前記第３の半導体領域との間、前記第２のゲート電極と前記第４の半導体領域との間に設けられ、前記第４の半導体領域に接する第２のゲート絶縁膜と、
前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域及び前記第１の導電層に電気的に接続された第１の電極と、
前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、
前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、
前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、
を備えた半導体装置。

【請求項9】

請求項１ないし請求項８いずれか一項記載の半導体装置と、
前記半導体装置を駆動し、前記第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、前記第２のゲート電圧を第１の電圧から第２の電圧に変化させ、前記第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である制御回路と、
を備えた半導体回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置及び半導体回路に関する。

【背景技術】

【0002】

電力用の半導体装置の一例として、ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。ＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。

【0003】

ＩＧＢＴでは、ゲート電極に閾値電圧以上の正電圧が印加されることにより、ｐ形のベース領域にチャネルが形成される。そして、ｎ形のエミッタ領域からｎ形のドリフト領域に電子が注入されると同時に、コレクタ領域からｎ形のドリフト領域にホールが注入される。これにより、コレクタ電極とエミッタ電極間に電子とホールをキャリアとする電流が流れる。

【0004】

ＩＧＢＴでは、低消費電力化のために、スイッチング損失を低減することが望まれる。スイッチング損失には、ＩＧＢＴのターンオン時に発生するターンオン損失と、ＩＧＢＴのターンオフ時に発生するターンオフ損失がある。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０２０－１５５５８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明が解決しようとする課題は、スイッチング損失の低減を可能とする半導体装置及び半導体回路を提供することにある。

【課題を解決するための手段】

【0007】

実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、第１導電形の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられた第２導電形の第２の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられた第１導電形の第３の半導体領域と、前記第３の半導体領域と前記第１の面との間に設けられた第２導電形の第４の半導体領域と、前記第１の面の側に設けられた第１のトレンチと、前記第１の面の側に設けられた第２のトレンチと、を含む半導体層と、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第１のゲート電極と前記第２の半導体領域との間、前記第１のゲート電極と前記第３の半導体領域との間、前記第１のゲート電極と前記第４の半導体領域との間に設けられ、前記第４の半導体領域に接する第１のゲート絶縁膜と、前記第１のトレンチの中に、前記第１のゲート電極と前記第２の面との間に設けられ、前記第１のゲート電極と電気的に分離された第１の導電層と、前記第１の導電層と前記第２の半導体領域との間に設けられた第１の絶縁膜と、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第２のゲート電極と前記第２の半導体領域との間、前記第２のゲート電極と前記第３の半導体領域との間に設けられた第２のゲート絶縁膜と、前記第２のトレンチの中に、前記第２のゲート電極と前記第２の面との間に設けられた第２の導電層と、前記第２の導電層と前記第２の半導体領域との間に設けられた第２の絶縁膜と、前記半導体層の前記第１の面の側に設けられ、前記第４の半導体領域に電気的に接続された第１の電極と、前記半導体層の前記第２の面の側に設けられ、前記第１の半導体領域に電気的に接続された第２の電極と、前記半導体層の前記第１の面の側に設けられ、前記第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、前記半導体層の前記第１の面の側に設けられ、前記第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、を備え、前記第２のゲート絶縁膜は、前記第４の半導体領域と接する。

【図面の簡単な説明】

【0008】

【図1】第１の実施形態の半導体回路の模式図。

【図2】第１の実施形態の半導体装置の模式断面図。

【図3】第１の実施形態の半導体装置の模式上面図。

【図4】第１の実施形態の半導体装置の駆動方法の一例の説明図。

【図5】第１の実施形態の半導体装置の変形例の模式断面図。

【図6】第２の実施形態の半導体装置の模式断面図。

【図7】第３の実施形態の半導体装置の模式断面図。

【図8】第４の実施形態の半導体装置の模式断面図。

【図9】第４の実施形態の半導体装置の駆動方法の説明図。

【図10】第５の実施形態の半導体装置の模式断面図。

【図11】第６の実施形態の半導体装置の模式断面図。

【図12】第７の実施形態の半導体回路の模式図。

【図13】第７の実施形態の半導体装置の模式断面図。

【図14】第７の実施形態の半導体装置の第１の駆動方法の説明図。

【図15】第７の実施形態の半導体装置の第２の駆動方法の説明図。

【図16】第７の実施形態の半導体装置の変形例の模式断面図。

【図17】第８の実施形態の半導体装置の模式断面図。

【図18】第９の実施形態の半導体装置の模式断面図。

【図19】第１０の実施形態の半導体装置の模式断面図。

【発明を実施するための形態】

【0009】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。

【0010】

本明細書中、ｎ^＋形、ｎ形、ｎ^－形との表記がある場合、ｎ^＋形、ｎ形、ｎ^－形の順でｎ形の不純物濃度が低くなっていることを意味する。また、ｐ^＋形、ｐ形、ｐ^－形の表記がある場合、ｐ^＋形、ｐ形、ｐ^－形の順で、ｐ形の不純物濃度が低くなっていることを意味する。

【0011】

本明細書中、半導体領域の不純物濃度の分布及び絶対値は、例えば、二次イオン質量分析法（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。また、２つの半導体領域の不純物濃度の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（ＳｃａｎｎｉｎｇＣａｐａｃｉｔａｎｃｅＭｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、不純物濃度の分布及び絶対値は、例えば、拡がり抵抗測定法（ＳｐｒｅａｄｉｎｇＲｅｓｉｓｔａｎｃｅＡｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。ＳＣＭ及びＳＲＡでは、半導体領域のキャリア濃度の相対的な大小関係や絶対値が求まる。不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体領域の不純物濃度の間の相対的な大小関係、不純物濃度の分布、及び、不純物濃度の絶対値を求めることが可能である。

【0012】

（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層であって、第１導電形の第１の半導体領域と、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、第３の半導体領域と第１の面との間に設けられた第２導電形の第４の半導体領域と、第１の面の側に設けられた第１のトレンチと、第１の面の側に設けられた第２のトレンチと、を含む半導体層と、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と第２の半導体領域との間、第１のゲート電極と第３の半導体領域との間、第１のゲート電極と第４の半導体領域との間に設けられ、第４の半導体領域に接する第１のゲート絶縁膜と、第１のトレンチの中に、第１のゲート電極と第２の面との間に設けられ、第１のゲート電極と電気的に分離された第１の導電層と、第１の導電層と第２の半導体領域との間に設けられた第１の絶縁膜と、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と第２の半導体領域との間、第２のゲート電極と第３の半導体領域との間に設けられた第２のゲート絶縁膜と、第２のトレンチの中に、第２のゲート電極と第２の面との間に設けられた第２の導電層と、第２の導電層と第２の半導体領域との間に設けられた第２の絶縁膜と、半導体層の第１の面の側に設けられ、第４の半導体領域に電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ、第１の半導体領域に電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、半導体層の第１の面の側に設けられ、第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、を備える。

【0013】

第１の実施形態の半導体回路は、上記半導体装置と、上記半導体装置を駆動し、第１のゲート電圧をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧を第１の電圧から第２の電圧に変化させ、第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である制御回路と、を備える。なお、ターンオン電圧及びターンオフ電圧の定義については、第１の実施形態の駆動方法について説明する際に記述する。

【0014】

第１の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。

【0015】

第１の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ１００である。ＩＧＢＴ１００は、ダブルゲート駆動が可能なＩＧＢＴである。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。

【0016】

第１の実施形態の制御回路は、ゲートドライバ回路１５０である。

【0017】

図１は、第１の実施形態の半導体回路の模式図である。図１は、第１のトレンチ、第２のトレンチ、第３のトレンチ、第１のゲート電極、第２のゲート電極、上部導電層、第１のゲート絶縁膜、第２のゲート絶縁膜、トレンチ絶縁膜、第１のゲート電極パッド、第２のゲート電極パッド、及び、制御回路の配置と接続関係を示す。図２は、第１の実施形態の半導体装置の模式断面図である。図３は、第１の実施形態の半導体装置の模式上面図である。図３は、第１の面Ｐ１における上面図である。図２は、図３のＡＡ’断面である。

【0018】

第１の実施形態のＩＧＢＴ１００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第１の絶縁膜４３、第２の絶縁膜４４、トレンチ絶縁膜４５、第１のゲート電極５１、第２のゲート電極５２、第１の導電層５３、第２の導電層５４、上部導電層５５、下部導電層５６、層間絶縁層６０、第１のゲート電極パッド１０１、及び、第２のゲート電極パッド１０２を備える。

【0019】

半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、ダミートレンチ２３、コレクタ領域２８（第１の半導体領域）、ドリフト領域３０（第２の半導体領域）、ベース領域３２（第３の半導体領域）、エミッタ領域３４（第４の半導体領域）、コンタクト領域３６が設けられる。

【0020】

エミッタ電極１２は、第１の電極の一例である。コレクタ電極１４は、第２の電極の一例である。第１のゲートトレンチ２１は、第１のトレンチの一例である。第２のゲートトレンチ２２は、第２のトレンチの一例である。ダミートレンチ２３は、第３のトレンチの一例である。コレクタ領域２８は、第１の半導体領域の一例である。ドリフト領域３０は、第２の半導体領域の一例である。ベース領域３２は、第３の半導体領域の一例である。エミッタ領域３４は、第４の半導体領域の一例である。

【0021】

半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。

【0022】

本明細書中、第１の面Ｐ１に平行な一方向を第１の方向と称する。また、第１の面Ｐ１に平行で第１の方向に直交する方向を第２の方向と称する。また、第１の面Ｐ１の法線方向を第３の方向と称する。また、本明細書中、「深さ」とは、第１の面Ｐ１を基準とする第３の方向の距離と定義する。

【0023】

エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。

【0024】

エミッタ電極１２は、エミッタ領域３４及びコンタクト領域３６に電気的に接続される。エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。

【0025】

コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。

【0026】

コレクタ電極１４は、ｐ形のコレクタ領域２８に電気的に接続される。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、ＩＧＢＴ１００のオフ状態では、例えば、２００Ｖ以上６５００Ｖ以下である。

【0027】

コレクタ領域２８は、ｐ形の半導体領域である。コレクタ領域２８は、コレクタ電極１４に電気的に接続される。コレクタ領域２８は、コレクタ電極１４に接する。

【0028】

コレクタ領域２８は、ＩＧＢＴ１００のオン状態の際にホールの供給源となる。

【0029】

ドリフト領域３０は、ｎ^－形の半導体領域である。ドリフト領域３０は、コレクタ領域２８と第１の面Ｐ１との間に設けられる。

【0030】

ドリフト領域３０は、ＩＧＢＴ１００のオン状態の際にオン電流の経路となる。ドリフト領域３０は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。

【0031】

ベース領域３２は、ｐ形の半導体領域である。ベース領域３２は、ドリフト領域３０と第１の面Ｐ１との間に設けられる。

【0032】

ベース領域３２の深さは、例えば、４μｍ以下である。ベース領域３２の第１のゲート電極５１と対向する領域には、ＩＧＢＴ１００のオン状態の際に反転層が形成される。ベース領域３２の第２のゲート電極５２と対向する領域には、ＩＧＢＴ１００のオン状態の際に反転層が形成される。ベース領域３２に形成される反転層は、トランジスタのチャネル領域として機能する。

【0033】

エミッタ領域３４は、ｎ^＋形の半導体領域である。エミッタ領域３４は、ベース領域３２と第１の面Ｐ１との間に設けられる。エミッタ領域３４は、第１の面Ｐ１において、第１の方向に延びる。エミッタ領域３４は、複数設けられる。

【0034】

複数のエミッタ領域３４の少なくとも一つは、第１のゲート絶縁膜４１に接する。複数のエミッタ領域３４の少なくとも一つは、第２のゲート絶縁膜４２に接する。エミッタ領域３４のｎ形不純物濃度は、ドリフト領域３０のｎ形不純物濃度より高い。

【0035】

エミッタ領域３４は、エミッタ電極１２に電気的に接続される。エミッタ領域３４は、エミッタ電極１２に接する。エミッタ領域３４は、第１のゲート電極５１を有するトランジスタのオン状態の際に電子の供給源となる。エミッタ領域３４は、第２のゲート電極５２を有するトランジスタのオン状態の際に電子の供給源となる。

【0036】

コンタクト領域３６は、ｐ^＋形の半導体領域である。コンタクト領域３６は、ベース領域３２と第１の面Ｐ１との間に設けられる。コンタクト領域３６は、第１の面Ｐ１において、第１の方向に延びる。

【0037】

コンタクト領域３６のｐ形不純物濃度は、ベース領域３２のｐ形不純物濃度よりも高い。コンタクト領域３６は、エミッタ電極１２に電気的に接続される。

【0038】

第１のゲートトレンチ２１は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延びる。第１のゲートトレンチ２１は、ストライプ形状を有する。複数の第１のゲートトレンチ２１は、第１の方向に直交する第２の方向に繰り返し配置される。

【0039】

第１のゲートトレンチ２１は、ベース領域３２を貫通し、ドリフト領域３０に達する。第１のゲートトレンチ２１の深さは、例えば、４μｍ以上８μｍ以下である。

【0040】

第１のゲート電極５１は、第１のゲートトレンチ２１の中に設けられる。第１のゲート電極５１は、例えば、半導体又は金属である。第１のゲート電極５１は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。第１のゲート電極５１は、第１のゲート電極パッド１０１に電気的に接続される。

【0041】

第１のゲート絶縁膜４１は、第１のゲート電極５１と半導体層１０との間に設けられる。第１のゲート絶縁膜４１は、第１のゲート電極５１とドリフト領域３０との間、第１のゲート電極５１とベース領域３２との間、及び、第１のゲート電極５１とエミッタ領域３４との間に設けられる。第１のゲート絶縁膜４１は、ドリフト領域３０、ベース領域３２、及び、エミッタ領域３４に接する。第１のゲート絶縁膜４１は、例えば、酸化シリコンである。

【0042】

第１の導電層５３は、第１のゲートトレンチ２１の中に設けられる。第１の導電層５３は、第１のゲート電極５１と第２の面Ｐ２との間に設けられる。第１の導電層５３は、例えば、半導体又は金属である。第１の導電層５３は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。

【0043】

第１の導電層５３と第１のゲート電極５１との間に、第１のゲート絶縁膜４１が設けられる。

【0044】

第１の導電層５３は、第１のゲート電極５１と電気的に分離される。第１の導電層５３は、エミッタ電極１２に電気的に接続される。

【0045】

第１の絶縁膜４３は、第１の導電層５３と半導体層１０との間に設けられる。第１の絶縁膜４３は、第１の導電層５３とドリフト領域３０との間に設けられる。第１の絶縁膜４３は、ドリフト領域３０に接する。第１の絶縁膜４３は、例えば、酸化シリコンである。

【0046】

第２のゲートトレンチ２２は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延びる。第２のゲートトレンチ２２は、ストライプ形状を有する。第２のゲートトレンチ２２は、第１の方向に直交する第２の方向に繰り返し配置される。第２のゲートトレンチ２２は、第１のゲートトレンチ２１と第１のゲートトレンチ２１との間に設けられる。

【0047】

第２のゲートトレンチ２２は、ベース領域３２を貫通し、ドリフト領域３０に達する。第２のゲートトレンチ２２の深さは、例えば、４μｍ以上８μｍ以下である。

【0048】

第２のゲート電極５２は、第２のゲートトレンチ２２の中に設けられる。第２のゲート電極５２は、例えば、半導体又は金属である。第２のゲート電極５２は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。第２のゲート電極５２は、第２のゲート電極パッド１０２に電気的に接続される。

【0049】

第２のゲート絶縁膜４２は、第２のゲート電極５２と半導体層１０との間に設けられる。第２のゲート絶縁膜４２は、第２のゲート電極５２とドリフト領域３０との間、第２のゲート電極５２とベース領域３２との間、及び、第２のゲート電極５２とエミッタ領域３４との間に設けられる。第２のゲート絶縁膜４２は、ドリフト領域３０、ベース領域３２、及び、エミッタ領域３４に接する。第２のゲート絶縁膜４２は、例えば、酸化シリコンである。

【0050】

第２の導電層５４は、第２のゲートトレンチ２２の中に設けられる。第２の導電層５４は、第２のゲート電極５２と第２の面Ｐ２との間に設けられる。第２の導電層５４は、例えば、半導体又は金属である。第２の導電層５４は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン又は多結晶シリコンである。

【0051】

第２の導電層５４と第２のゲート電極５２との間に、第２のゲート絶縁膜４２が設けられる。

【0052】

第２の導電層５４は、第２のゲート電極５２と電気的に分離される。第２の導電層５４は、エミッタ電極１２に電気的に接続される。

【0053】

第２の絶縁膜４４は、第２の導電層５４と半導体層１０との間に設けられる。第２の絶縁膜４４は、第２の導電層５４とドリフト領域３０との間に設けられる。第２の絶縁膜４４は、ドリフト領域３０に接する。第２の絶縁膜４４は、例えば、酸化シリコンである。

【0054】

ダミートレンチ２３は、図３に示すように、第１の面Ｐ１において、第１の面Ｐ１に平行な第１の方向に延びる。ダミートレンチ２３は、ストライプ形状を有する。ダミートレンチ２３は、第１の方向に直交する第２の方向に繰り返し配置される。ダミートレンチ２３は、第１のゲートトレンチ２１と第２のゲートトレンチ２２との間に設けられる。

【0055】

ダミートレンチ２３は、ベース領域３２を貫通し、ドリフト領域３０に達する。ダミートレンチ２３の深さは、例えば、４μｍ以上８μｍ以下である。

【0056】

上部導電層５５は、ダミートレンチ２３の中に設けられる。上部導電層５５は、例えば、半導体又は金属である。上部導電層５５は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。上部導電層５５は、エミッタ電極１２に電気的に接続される。

【0057】

下部導電層５６は、ダミートレンチ２３の中に設けられる。下部導電層５６は、上部導電層５５と第２の面Ｐ２との間に設けられる。下部導電層５６は、例えば、半導体又は金属である。下部導電層５６は、例えば、ｎ形不純物又はｐ形不純物を含む、アモルファスシリコン、又は、多結晶シリコンである。下部導電層５６は、エミッタ電極１２に電気的に接続される。

【0058】

トレンチ絶縁膜４５は、上部導電層５５と半導体層１０との間に設けられる。トレンチ絶縁膜４５は、下部導電層５６と半導体層１０との間に設けられる。トレンチ絶縁膜４５は、上部導電層５５と下部導電層５６との間に設けられる。トレンチ絶縁膜４５は、例えば、酸化シリコンである。

【0059】

層間絶縁層６０は、第１のゲート電極５１とエミッタ電極１２との間に設けられる。層間絶縁層６０は、第１のゲート電極５１とエミッタ電極１２との間を電気的に分離する。層間絶縁層６０は、第２のゲート電極５２とエミッタ電極１２との間に設けられる。層間絶縁層６０は、第２のゲート電極５２とエミッタ電極１２との間を電気的に分離する。層間絶縁層６０は、上部導電層５５とエミッタ電極１２との間に設けられる。層間絶縁層６０は、例えば、酸化シリコンである。

【0060】

第１のゲート電極パッド１０１は、半導体層１０の第１の面Ｐ１の側に設けられる。第１のゲート電極パッド１０１は、第１のゲート電極５１に電気的に接続される。第１のゲート電極パッド１０１と第１のゲート電極５１は、例えば、図示しない金属配線で接続される。

【0061】

第１のゲート電極パッド１０１には、第１のゲート電圧（Ｖｇ１）が印加される。第１のゲート電極５１には、第１のゲート電圧（Ｖｇ１）が印加される。

【0062】

第２のゲート電極パッド１０２は、第２のゲート電極５２に電気的に接続される。第２のゲート電極パッド１０２と第２のゲート電極５２は、例えば、図示しない金属配線で接続される。

【0063】

第２のゲート電極パッド１０２には、第２のゲート電圧（Ｖｇ２）が印加される。第２のゲート電極５２には、第２のゲート電圧（Ｖｇ２）が印加される。

【0064】

ゲートドライバ回路１５０は、例えば、ＩＧＢＴ１００と同一のモジュール内、又は、ＩＧＢＴ１００と同一の回路基板上に設けられる。ゲートドライバ回路１５０は、ＩＧＢＴ１００を駆動する機能を有する。

【0065】

ゲートドライバ回路１５０は、第１のゲート電極パッド１０１に、所望の第１のゲート電圧（Ｖｇ１）を、所望のタイミングで印加する機能を有する。ゲートドライバ回路１５０は、第２のゲート電極パッド１０２に、所望の第２のゲート電圧（Ｖｇ２）を、所望のタイミングで印加する機能を有する。

【0066】

ゲートドライバ回路１５０は、第１のゲート電圧（Ｖｇ１）をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧（Ｖｇ２）を第１の電圧から第２の電圧に変化させる。第２の電圧は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である。

【0067】

次に、ＩＧＢＴ１００の駆動方法について説明する。

【0068】

図４は、第１の実施形態の半導体装置の駆動方法の一例の説明図である。図４は、第１のゲート電極パッド１０１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極パッド１０２に印加される第２のゲート電圧（Ｖｇ２）のタイミングチャートである。

【0069】

第１のゲート電極５１を有するトランジスタの構造と、第２のゲート電極５２を有するトランジスタの構造は、明確に分離された構造ではない。しかし、動作説明の便宜上、以下、第１のゲート電極５１を有するトランジスタ、第２のゲート電極５２を有するトランジスタ、という表現をする。

【0070】

ＩＧＢＴ１００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。

【0071】

ＩＧＢＴ１００のオフ状態では、第１のゲート電極パッド１０１には、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。したがって、第１のゲート電極５１にもターンオフ電圧（Ｖｏｆｆ）が印加されている。

【0072】

ＩＧＢＴ１００のオフ状態では、第１のゲート電極パッド１０１と第２のゲート電極パッド１０２に同じターンオフ電圧（Ｖｏｆｆ）が印加されている。ターンオフ電圧（Ｖｏｆｆ）は、第１のゲート電極５１を有するトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。

【0073】

オフ状態では、第１のゲート電極５１と対向し、第１のゲート絶縁膜４１に接するベース領域３２には、ｎ形反転層は形成されない。

【0074】

ＩＧＢＴ１００のオフ状態では、第２のゲート電極パッド１０２には、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第２のゲート電圧（Ｖｇ２）がターンオフ電圧（Ｖｏｆｆ）となる。したがって、第２のゲート電極５２にもターンオフ電圧（Ｖｏｆｆ）が印加されている。

【0075】

ターンオフ電圧（Ｖｏｆｆ）は、第２のゲート電極５２を有するトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。

【0076】

オフ状態では、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するベース領域３２には、ｎ形反転層は形成されない。

【0077】

ＩＧＢＴ１００をオン状態にする際（図４の時刻ｔ１）に、第１のゲート電極パッド１０１にターンオン電圧（Ｖｏｎ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオン電圧（Ｖｏｎ）となる。第１のゲート電極５１にもターンオン電圧（Ｖｏｎ）が印加される。

【0078】

ターンオン電圧（Ｖｏｎ）とは、第１のゲート電極５１を有するトランジスタの閾値電圧を超える正電圧である。ターンオン電圧（Ｖｏｎ）は、例えば、１５Ｖである。第１のゲート電極５１へのターンオン電圧（Ｖｏｎ）の印加により、第１のゲート電極５１を有するトランジスタがオン状態になる。

【0079】

ＩＧＢＴ１００をオン状態にする際（図４の時刻ｔ１）に、第２のゲート電極パッド１０２には、第１の電圧（Ｖ１）が印加される。第２のゲート電圧（Ｖｇ２）は、第１の電圧（Ｖ１）となる。

【0080】

第１の電圧（Ｖ１）は、ターンオン電圧（Ｖｏｎ）に等しい。第２のゲート電極５２にもターンオン電圧（Ｖｏｎ）が印加される。第２のゲート電極５２へのターンオン電圧（Ｖｏｎ）の印加により、第２のゲート電極５２を有するトランジスタがオン状態になる。

【0081】

ＩＧＢＴ１００をオフ状態にする際（図４の時刻ｔ３）に、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。

【0082】

第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前、すなわち時刻ｔ３の前に、第２のゲート電圧（Ｖｇ２）を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。第２のゲート電極パッド１０２に印加する電圧を時刻ｔ２に、第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。

【0083】

第２の電圧（Ｖ２）は負電圧である。第２の電圧（Ｖ２）は、例えば、－１５Ｖ以上０Ｖ未満である。第２のゲート電極パッド１０２に第２の電圧（Ｖ２）が印加されることにより、第２のゲート電極５２に第２の電圧（Ｖ２）が印加される。第２のゲート電極５２に第２の電圧（Ｖ２）が印加されることにより、第２のゲート電極５２を有するトランジスタがオフ状態になり、第２のゲート絶縁膜４２に接するエミッタ領域３４からの電子の注入が遮断される。

【0084】

また、第２のゲート電極５２に第２の電圧（Ｖ２）が印加されることにより、第２のゲート絶縁膜４２に接するドリフト領域３０にｐ形反転層が形成される。

【0085】

次に、第１の実施形態の半導体装置の作用及び効果について説明する。

【0086】

【0087】

ターンオン損失を低減するには、ＩＧＢＴのコレクタ－ゲート間容量Ｃｇｃを低減することが有効である。コレクタ－ゲート間容量Ｃｇｃを低減することで、ターンオン時のコレクタ－エミッタ間電圧Ｖｃｅの低下速度が速くなる。したがって、ターンオン損失が低減する。

【0088】

第１の実施形態のＩＧＢＴ１００では、第１のゲート電極５１の下に、エミッタ電位に固定された第１の導電層５３が設けられる。第１の導電層５３が設けられることで、第１のゲート電極５１とコレクタとの間の結合がシールドされる。したがって、ＩＧＢＴ１００のコレクタ－ゲート間容量Ｃｇｃが低減する。よって、ＩＧＢＴ１００のターンオン損失が低減する。

【0089】

ＩＧＢＴのオン抵抗を低減するためには、オン状態のドリフト領域のキャリア濃度を大きくすることが有効である。一方、ＩＧＢＴのターンオフ時に、ドリフト領域からのキャリアの排出が遅くなると、ターンオフ時間が長くなり、スイッチング損失が増大する。

【0090】

第１の実施形態のＩＧＢＴ１００は、第１のゲートトレンチ２１内の第１のゲート電極５１と、第２のゲートトレンチ２２内の第２のゲート電極５２とを備える。第１のゲート電極５１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極５２に印加される第２のゲート電圧（Ｖｇ２）は独立に制御される。

【0091】

ＩＧＢＴ１００は、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前に、第２のゲート電圧（Ｖｇ２）を負電圧にする。第２のゲート電圧（Ｖｇ２）を負電圧にすることにより、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するドリフト領域３０にｐ形反転層が形成される。

【0092】

ドリフト領域３０のホールが、ｐ形反転層を通ってエミッタ電極１２へ排出される。したがって、ドリフト領域３０の第１の面Ｐ１側のキャリア蓄積量が少なくなる。

【0093】

第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる際（図４の時刻ｔ３）には、既に、ドリフト領域３０の第１の面Ｐ１側のキャリア蓄積量が少なくなっている。このため、ターンオフ時間が短くなる。よって、ＩＧＢＴ１００のターンオフ損失が低減される。

【0094】

なお、第２の電圧（Ｖ２）を負電圧ではなく０Ｖ（ゼロボルト）とすることも可能である。第２の電圧（Ｖ２）を０Ｖにした場合も、第２のゲート電極５２を有するトランジスタがオフ状態になり、第２のゲート絶縁膜４２に接するエミッタ領域３４からの電子の注入が遮断される。したがって、ドリフト領域３０の第１の面Ｐ１側のキャリア蓄積量が少なくなっているため、ターンオフ時間が短くなる。よって、ＩＧＢＴ１００のターンオフ損失が低減される。

【0095】

図５は、第１の実施形態の半導体装置の変形例の模式断面図である。変形例のＩＧＢＴ１１０は、半導体層１０の中にダミートレンチ２３が設けられない点で、第１の実施形態のＩＧＢＴ１００と異なる。

【0096】

図５には、コンタクト領域３６は図示されていない。コンタクト領域３６は、例えば、エミッタ領域３４の第１の方向に設けられる。

【0097】

以上、第１の実施形態のＩＧＢＴ及び変形例のＩＧＢＴによれば、スイッチング損失の低減が可能となる。また、第１の実施形態のＩＧＢＴを含んだ半導体回路、及び変形例のＩＧＢＴを含んだ半導体回路によれば、スイッチング損失の低減が可能となる。

【0098】

（第２の実施形態）
第２の実施形態の半導体装置は、第２の導電層は、第２のゲート電極パッドに電気的に接続された点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0099】

第２の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ２００である。

【0100】

図６は、第２の実施形態の半導体装置の模式断面図である。

【0101】

ＩＧＢＴ２００の第２の導電層５４は、第２のゲート電極パッド１０２に電気的に接続される。第２の導電層５４は、第２のゲート電極５２と電気的に接続される。

【0102】

ＩＧＢＴ２００をオフ状態にする際（図４の時刻ｔ３）に、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。

【0103】

【0104】

第２の電圧（Ｖ２）は負電圧である。第２の電圧（Ｖ２）は、例えば、－１５Ｖ以上０Ｖ未満である。第２のゲート電極パッド１０２に第２の電圧（Ｖ２）が印加されることにより、第２のゲート電極５２及び第２の導電層５４に第２の電圧（Ｖ２）が印加される。

【0105】

第２のゲート電極５２及び第２の導電層５４に第２の電圧（Ｖ２）が印加されることにより、第２のゲート絶縁膜４２に接するドリフト領域３０、及び、第２の絶縁膜４４に接するドリフト領域３０にｐ形反転層が形成される。

【0106】

このため、ＩＧＢＴ２００では、ＩＧＢＴ１００と比較して、第２のゲート電極５２に第２の電圧（Ｖ２）が印加された際に、ドリフト領域３０に形成されるｐ形反転層の範囲が広がる。したがって、第１の実施形態のＩＧＢＴ１００と比較して、ターンオフ動作時のホールのエミッタ電極１２への排出が促進される。よって、ＩＧＢＴ２００によれば、ターンオフ損失を更に低減することが可能となる。

【0107】

以上、第２の実施形態のＩＧＢＴによれば、スイッチング損失の低減が可能となる。

【0108】

（第３の実施形態）
第３の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層であって、第１導電形の第１の半導体領域と、第１の半導体領域と第１の面との間に設けられた第２導電形の第２の半導体領域と、第２の半導体領域と第１の面との間に設けられた第１導電形の第３の半導体領域と、第３の半導体領域と第１の面との間に設けられた第２導電形の第４の半導体領域と、第１の面の側に設けられた第１のトレンチと、第１の面の側に設けられた第２のトレンチと、を含む半導体層と、第１のトレンチの中に設けられた第１のゲート電極と、第１のゲート電極と第２の半導体領域との間、第１のゲート電極と第３の半導体領域との間、第１のゲート電極と第４の半導体領域との間に設けられ、第４の半導体領域に接する第１のゲート絶縁膜と、第１のトレンチの中に、第１のゲート電極と第２の面との間に設けられ、第１のゲート電極と電気的に分離された第１の導電層と、第１の導電層と第２の半導体領域との間に設けられた第１の絶縁膜と、第２のトレンチの中に設けられた第２のゲート電極と、第２のゲート電極と第２の半導体領域との間、第２のゲート電極と第３の半導体領域との間、第２のゲート電極と第４の半導体領域との間に設けられ、第４の半導体領域に接する第２のゲート絶縁膜と、半導体層の第１の面の側に設けられ、第４の半導体領域及び第１の導電層に電気的に接続された第１の電極と、半導体層の第２の面の側に設けられ、第１の半導体領域に電気的に接続された第２の電極と、半導体層の第１の面の側に設けられ、第１のゲート電極と電気的に接続され、第１のゲート電圧が印加される第１のゲート電極パッドと、半導体層の第１の面の側に設けられ、第２のゲート電極と電気的に接続され、第２のゲート電圧が印加される第２のゲート電極パッドと、を備える。第３の実施形態の半導体装置及び半導体回路は、第２のトレンチの中に、第２の導電層が設けられない点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0109】

第３の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ３００である。

【0110】

図７は、第３の実施形態の半導体装置の模式断面図である。

【0111】

ＩＧＢＴ３００は、第２のゲートトレンチ２２の中に、ＩＧＢＴ１００の第２の導電層５４に相当する導電層が設けられない。

【0112】

ＩＧＢＴ３００のターンオフ動作時に、第２のゲート電極５２に第２の電圧（Ｖ２）が印加された際に、第２のゲート絶縁膜４２に接するドリフト領域３０の面積が第１の実施形態のＩＧＢＴ１００と比較して広がる。したがって、ＩＧＢＴ３００では、ＩＧＢＴ１００と比較して、第２のゲート電極５２に第２の電圧（Ｖ２）が印加された際に、ドリフト領域３０に形成されるｐ形反転層の範囲が広がる。

【0113】

したがって、第１の実施形態のＩＧＢＴ１００と比較して、ターンオフ動作時のホールのエミッタ電極１２への排出が促進される。よって、ＩＧＢＴ３００によれば、スイッチング損失を更に低減することが可能となる。

【0114】

以上、第３の実施形態のＩＧＢＴによれば、スイッチング損失の低減が可能となる。

【0115】

（第４の実施形態）
第４の実施形態の半導体装置は、第２のゲート絶縁膜は、第４の半導体領域と離間する点で、第２の実施形態の半導体装置と異なる。以下、第１又は第２の実施形態と重複する内容については、一部記述を省略する場合がある。

【0116】

第４の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ４００である。

【0117】

図８は、第４の実施形態の半導体装置の模式断面図である。

【0118】

ＩＧＢＴ４００の第２のゲートトレンチ２２とダミートレンチ２３との間には、エミッタ領域３４が設けられない。第２のゲート絶縁膜４２はエミッタ領域３４と離間する。第２のゲート絶縁膜４２はエミッタ領域３４と接しない。

【0119】

ＩＧＢＴ４００の第２の導電層５４は、第２のゲート電極パッド１０２に電気的に接続される。第２の導電層５４は、第２のゲート電極５２と電気的に接続される。

【0120】

図９は、第４の実施形態の半導体装置の駆動方法の説明図である。図９は、第１のゲート電極パッド１０１に印加される第１のゲート電圧（Ｖｇ１）と、第２のゲート電極パッド１０２に印加される第２のゲート電圧（Ｖｇ２）のタイミングチャートである。

【0121】

ＩＧＢＴ４００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。

【0122】

ＩＧＢＴ４００のオフ状態では、第１のゲート電極パッド１０１には、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。したがって、第１のゲート電極５１にもターンオフ電圧（Ｖｏｆｆ）が印加されている。

【0123】

ターンオフ電圧（Ｖｏｆｆ）は、第１のゲート電極５１を有するトランジスタがオン状態とならない閾値電圧未満の電圧であり、例えば、０Ｖ又は負電圧である。

【0124】

オフ状態では、第１のゲート電極５１と対向し、第１のゲート絶縁膜４１に接するベース領域３２には、ｎ形反転層は形成されない。

【0125】

ＩＧＢＴ４００のオフ状態では、第２のゲート電極パッド１０２には、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第２のゲート電極５２にも、ターンオフ電圧（Ｖｏｆｆ）が印加されている。

【0126】

ＩＧＢＴ４００をオン状態にする際（図９の時刻ｔ１）に、第１のゲート電極パッド１０１にターンオン電圧（Ｖｏｎ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオン電圧（Ｖｏｎ）となる。第１のゲート電極５１にもターンオン電圧（Ｖｏｎ）が印加される。

【0127】

【0128】

ＩＧＢＴ４００をオン状態にする際（図９の時刻ｔ１）、第２のゲート電極パッド１０２に印加されている電圧は、第１の電圧（Ｖ１）である。第２のゲート電圧（Ｖｇ２）は、第１の電圧（Ｖ１）となる。

【0129】

第１の電圧（Ｖ１）は、ターンオフ電圧（Ｖｏｆｆ）である。ＩＧＢＴ４００がオン状態の際も、第２のゲート電極パッド１０２に印加される電圧は、ターンオフ電圧（Ｖｏｆｆ）のままに保たれる。第２のゲート電極５２に印加される電圧も、ターンオフ電圧（Ｖｏｆｆ）のままに保たれる。第１の電圧（Ｖ１）に印加されるターンオフ電圧（Ｖｏｆｆ）は負電圧でないことが好ましい。

【0130】

ＩＧＢＴ４００をオフ状態にする際（図９の時刻ｔ３）に、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。

【0131】

【0132】

第２の電圧（Ｖ２）は負電圧である。第２の電圧（Ｖ２）は、例えば、－１５Ｖ以上０Ｖ未満である。第２のゲート電極パッド１０２に第２の電圧（Ｖ２）が印加されることにより、第２のゲート絶縁膜４２に接するドリフト領域３０にｐ形反転層が形成される。

【0133】

ドリフト領域３０のホールが、このｐ形反転層を通ってエミッタ電極１２へ排出される。よって、ＩＧＢＴ４００のターンオフ損失が低減される。

【0134】

また、ＩＧＢＴ４００では、ターンオン動作時に、第２のゲート電極パッド１０２には、ターン電圧（Ｖｏｎ）を印加しない。したがって、第２のゲート電極５２は、ターンオフ電圧（Ｖｏｆｆ）である０Ｖに保たれる。

【0135】

このため、第２の実施形態のＩＧＢＴ２００と比較して、ＩＧＢＴのコレクタ－ゲート間容量Ｃｇｃが低減される。よって、ＩＧＢＴ４００によれば、ターンオン損失が更に低減され、スイッチング損失を更に低減することが可能となる。

【0136】

以上、第４の実施形態のＩＧＢＴによれば、スイッチング損失の低減が可能となる。

【0137】

（第５の実施形態）
第５の実施形態の半導体装置は、２つの第３のトレンチの間に複数の第２のトレンチが設けられる点で、第３の実施形態の半導体装置と異なる。また、第５の実施形態の半導体装置は、第２のトレンチと第３のトレンチとの間の距離が第１のトレンチと第３のトレンチとの間の距離よりも小さく、第２のトレンチと第２のトレンチとの間の距離が第１のトレンチと第３のトレンチとの間の距離よりも小さい点で、第３の実施形態の半導体装置と異なる。以下、第１又は第３の実施形態と重複する内容については、一部記述を省略する場合がある。

【0138】

第５の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ５００である。

【0139】

図１０は、第５の実施形態の半導体装置の模式断面図である。

【0140】

ＩＧＢＴ５００は、２つのダミートレンチ２３の間に３つの第２のゲートトレンチ２２が設けられる。

【0141】

第２のゲートトレンチ２２とダミートレンチ２３との間の距離ｄ１が第１のゲートトレンチ２１とダミートレンチ２３との間の距離ｄ２よりも小さい。また、第２のゲートトレンチ２２と第２のゲートトレンチ２２との間の距離ｄ３が第１のゲートトレンチ２１とダミートレンチ２３との間の距離ｄ２よりも小さい。

【0142】

距離ｄ１が距離ｄ２よりも小さく、距離ｄ３が距離ｄ２よりも小さいことで、ホールのエミッタ電極１２への排出が抑制される。したがって、ＩＧＢＴがオン状態の時のキャリア濃度が大きくなる。よって、ＩＧＢＴ５００のオン抵抗が低減する。

【0143】

以上、第５の実施形態のＩＧＢＴによれば、スイッチング損失の低減が可能となる。また、第５の実施形態のＩＧＢＴによれば、オン抵抗が低減する。

【0144】

（第６の実施形態）
第６の実施形態の半導体装置は、２つの第３のトレンチの間に複数の第２のトレンチが設けられる点で、第３の実施形態の半導体装置と異なる。また、第６の実施形態の半導体装置は、第２のトレンチの深さが第１のトレンチの深さよりも深く、第２のトレンチの深さが第３のトレンチの深さよりも深い点で、第３の実施形態の半導体装置と異なる。以下、第１又は第３の実施形態と重複する内容については、一部記述を省略する場合がある。

【0145】

第６の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ６００である。

【0146】

図１１は、第６の実施形態の半導体装置の模式断面図である。

【0147】

第２のゲートトレンチ２２の深さは、第１のゲートトレンチ２１の深さよりも深い。また、第２のゲートトレンチ２２の深さは、ダミートレンチ２３の深さよりも深い。

【0148】

第２のゲートトレンチ２２の深さが第１のゲートトレンチ２１の深さよりも深く、かつ、第２のゲートトレンチ２２の深さがダミートレンチ２３の深さよりも深いことで、ホールのエミッタ電極１２への排出が抑制される。したがって、ＩＧＢＴがオン状態の時のキャリア濃度が大きくなる。よって、ＩＧＢＴ６００のオン抵抗が低減する。

【0149】

以上、第６の実施形態のＩＧＢＴによれば、スイッチング損失の低減が可能となる。また、第６の実施形態のＩＧＢＴによれば、オン抵抗が低減する。

【0150】

（第７の実施形態）
第７の実施形態の半導体装置は、半導体層の第１の面の側に設けられ、第２の導電層と電気的に接続され、第３のゲート電圧が印加される第３のゲート電極パッドを、更に備える点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。

【0151】

第７の実施形態の半導体回路は、半導体装置と、半導体装置を制御する制御回路で構成される。

【0152】

第７の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ７００である。ＩＧＢＴ７００は、ダブルゲート駆動が可能なＩＧＢＴである。以下、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明する。

【0153】

第７の実施形態の制御回路は、ゲートドライバ回路２５０である。

【0154】

図１２は、第７の実施形態の半導体回路の模式図である。図１２は、第１のトレンチ、第２のトレンチ、第３のトレンチ、第１のゲート電極、第２のゲート電極、第２の導電層、上部導電層、第１のゲート絶縁膜、第２のゲート絶縁膜、トレンチ絶縁膜、第１のゲート電極パッド、第２のゲート電極パッド、第３のゲート電極パッド、及び、制御回路の配置と接続関係を示す。図１３は、第７の実施形態の半導体装置の模式断面図である。

【0155】

第７の実施形態のＩＧＢＴ７００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、第１のゲート絶縁膜４１、第２のゲート絶縁膜４２、第１の絶縁膜４３、第２の絶縁膜４４、トレンチ絶縁膜４５、第１のゲート電極５１、第２のゲート電極５２、第１の導電層５３、第２の導電層５４、上部導電層５５、下部導電層５６、層間絶縁層６０、第１のゲート電極パッド１０１、第２のゲート電極パッド１０２、及び、第３のゲート電極パッド１０３を備える。

【0156】

半導体層１０の中には、第１のゲートトレンチ２１（第１のトレンチ）、第２のゲートトレンチ２２（第２のトレンチ）、ダミートレンチ２３（第３のトレンチ）、コレクタ領域２８（第１の半導体領域）、ドリフト領域３０（第２の半導体領域）、ベース領域３２（第３の半導体領域）、エミッタ領域３４（第４の半導体領域）、コンタクト領域３６が設けられる。

【0157】

第２の導電層５４は、第２のゲート電極５２と電気的に分離される。第２の導電層５４は、第３のゲート電極パッド１０３に電気的に接続される。

【0158】

第３のゲート電極パッド１０３は、第２の導電層５４に電気的に接続される。第３のゲート電極パッド１０３と第２の導電層５４は、例えば、図示しない金属配線で接続される。第３のゲート電極パッド１０３には、第３のゲート電圧（Ｖｇ３）が印加される。第２の導電層５４に第３のゲート電圧（Ｖｇ３）が印加される。

【0159】

ゲートドライバ回路２５０は、例えば、ＩＧＢＴ７００と同一のモジュール内、又は、ＩＧＢＴ７００と同一の回路基板上に設けられる。ゲートドライバ回路２５０は、ＩＧＢＴ７００を駆動する機能を有する。

【0160】

ゲートドライバ回路２５０は、第１のゲート電極パッド１０１に、所望の第１のゲート電圧（Ｖｇ１）を、所望のタイミングで印加する機能を有する。ゲートドライバ回路２５０は、第２のゲート電極パッド１０２に、所望の第２のゲート電圧（Ｖｇ２）を、所望のタイミングで印加する機能を有する。ゲートドライバ回路２５０は、第３のゲート電極パッド１０３に、所望の第３のゲート電圧（Ｖｇ３）を、所望のタイミングで印加する機能を有する。

【0161】

ゲートドライバ回路２５０は、第１のゲート電圧（Ｖｇ１）をターンオン電圧からターンオフ電圧に変化させる前に、第２のゲート電圧（Ｖｇ２）を第１の電圧（Ｖ１）から第２の電圧（Ｖ２）に変化させる。第２の電圧（Ｖ２）は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である。

【0162】

ゲートドライバ回路２５０は、第１のゲート電圧（Ｖｇ１）をターンオフ電圧（Ｖｏｆｆ）からターンオン電圧（Ｖｏｎ）に変化させた後に、第３のゲート電圧（Ｖｇ３）を第３の電圧（Ｖ３）に制御する。第３の電圧（Ｖ３）の絶対値は、第１の電圧（Ｖ１）の絶対値よりも小さい。第３の電圧（Ｖ３）は、例えば、ターンオフ電圧（Ｖｏｆｆ）である。

【0163】

ゲートドライバ回路２５０は、第１のゲート電圧（Ｖｇ１）をターンオフ電圧（Ｖｏｆｆ）からターンオン電圧（Ｖｏｎ）に変化させた後、所定の時間経過後に、第３のゲート電圧（Ｖｇ３）を第４の電圧（Ｖ４）に制御する。

【0164】

第４の電圧（Ｖ４）は、例えば、第３の電圧（Ｖ３）に等しい。第４の電圧（Ｖ４）は、例えば、ターンオフ電圧（Ｖｏｆｆ）である。

【0165】

第４の電圧（Ｖ４）の絶対値は、例えば、第３の電圧（Ｖ３）よりも大きい。第４の電圧（Ｖ４）は、例えば、ターンオン電圧（Ｖｏｎ）に等しい。

【0166】

第４の電圧（Ｖ４）は、例えば、第１の電圧（Ｖ１）に等しい。第４の電圧（Ｖ４）は、第１導電形がｐ形の場合には０V（ゼロボルト）又は正電圧であり、第１導電形がｎ形の場合には０V（ゼロボルト）又は負電圧である。

【0167】

ゲートドライバ回路２５０は、第１のゲート電圧（Ｖｇ１）をターンオン電圧からターンオフ電圧に変化させる前に、第３のゲート電圧（Ｖｇ３）を第４の電圧（Ｖ４）から第５の電圧（Ｖ５）に変化させる。第５の電圧（Ｖ５）は、第１導電形がｐ形の場合には負電圧であり、第１導電形がｎ形の場合には正電圧である。第５の電圧（Ｖ５）は、例えば、第２の電圧（Ｖ２）と等しい。

【0168】

次に、ＩＧＢＴ７００の駆動方法について説明する。

【0169】

図１４は、第７の実施形態の半導体装置の第１の駆動方法の説明図である。図１４は、第１のゲート電極パッド１０１に印加される第１のゲート電圧（Ｖｇ１）、第２のゲート電極パッド１０２に印加される第２のゲート電圧（Ｖｇ２）、及び、第３のゲート電極パッド１０３に印加される第３のゲート電圧（Ｖｇ３）のタイミングチャートである。

【0170】

【0171】

ＩＧＢＴ７００のオフ状態では、例えば、エミッタ電極１２には、エミッタ電圧が印加される。エミッタ電圧は、例えば、０Ｖである。コレクタ電極１４には、コレクタ電圧が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。

【0172】

ＩＧＢＴ７００のオフ状態では、第１のゲート電極パッド１０１には、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。したがって、第１のゲート電極５１にもターンオフ電圧（Ｖｏｆｆ）が印加されている。

【0173】

【0174】

オフ状態では、第１のゲート電極５１と対向し、第１のゲート絶縁膜４１に接するベース領域３２には、ｎ形反転層は形成されない。

【0175】

ＩＧＢＴ７００のオフ状態では、第２のゲート電極パッド１０２には、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第２のゲート電圧（Ｖｇ２）がターンオフ電圧（Ｖｏｆｆ）となる。したがって、第２のゲート電極５２にもターンオフ電圧（Ｖｏｆｆ）が印加されている。

【0176】

【0177】

オフ状態では、第２のゲート電極５２と対向し、第２のゲート絶縁膜４２に接するベース領域３２には、ｎ形反転層は形成されない。

【0178】

ＩＧＢＴ７００のオフ状態では、第３のゲート電極パッド１０３には、ターンオフ電圧（Ｖｏｆｆ）が印加されている。第３のゲート電圧（Ｖｇ３）がターンオフ電圧（Ｖｏｆｆ）となる。したがって、第２の導電層５４にもターンオフ電圧（Ｖｏｆｆ）が印加されている。

【0179】

ＩＧＢＴ７００をオン状態にする際（図１４の時刻ｔ１）に、第１のゲート電極パッド１０１にターンオン電圧（Ｖｏｎ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオン電圧（Ｖｏｎ）となる。第１のゲート電極５１にもターンオン電圧（Ｖｏｎ）が印加される。

【0180】

【0181】

ＩＧＢＴ７００をオン状態にする際（図１４の時刻ｔ１）に、第２のゲート電極パッド１０２には、第１の電圧（Ｖ１）が印加される。第２のゲート電圧（Ｖｇ２）は、第１の電圧（Ｖ１）となる。

【0182】

【0183】

ＩＧＢＴ７００をオン状態にした後（図１４の時刻ｔ１以降）に、第３のゲート電極パッド１０３には、第３の電圧（Ｖ３）が印加される。第１のゲート電圧（Ｖｇ１）をターンオフ電圧（Ｖｏｆｆ）からターンオン電圧（Ｖｏｎ）に変化させた後に、第３のゲート電圧（Ｖｇ３）は、第３の電圧（Ｖ３）に制御される。第３の電圧（Ｖ３）は、ターンオフ電圧（Ｖｏｆｆ）に等しい。

【0184】

ＩＧＢＴ７００をオン状態にした後、所定の時間経過後、第３のゲート電極パッド１０３には、第４の電圧（Ｖ４）が印加される。第４の電圧（Ｖ４）は第３の電圧（Ｖ３）に等しい。

【0185】

ＩＧＢＴ７００をオフ状態にする際（図１４の時刻ｔ３）に、第１のゲート電極パッド１０１にターンオフ電圧（Ｖｏｆｆ）を印加する。第１のゲート電圧（Ｖｇ１）がターンオフ電圧（Ｖｏｆｆ）となる。

【0186】

【0187】

第２の電圧（Ｖ２）は負電圧である。第２の電圧（Ｖ２）は、例えば、－１５Ｖ以上０Ｖ未満である。第２のゲート電極パッド１０２に第２の電圧（Ｖ２）が印加されることにより、第２のゲート電極５２に第２の電圧（Ｖ２）が印加される。第２のゲート電極５２に第２の電圧（Ｖ２）が印加されることにより、第２のゲート絶縁膜４２に接するドリフト領域３０にｐ形反転層が形成される。

【0188】

第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前、すなわち時刻ｔ３の前に、第３のゲート電圧（Ｖｇ３）を第４の電圧（Ｖ４）から第５の電圧（Ｖ５）に変化させる。第３のゲート電極パッド１０３に印加する電圧を時刻ｔ２に、第４の電圧（Ｖ４）から第５の電圧（Ｖ５）に変化させる。

【0189】

第５の電圧（Ｖ５）は負電圧である。第５の電圧（Ｖ５）は、例えば、－１５Ｖ以上０Ｖ未満である。第３のゲート電極パッド１０３に第５の電圧（Ｖ５）が印加されることにより、第２の導電層５４に第５の電圧（Ｖ５）が印加される。

【0190】

第５の電圧（Ｖ５）は、例えば、第２の電圧（Ｖ２）に等しい。第２の導電層５４に第５の電圧（Ｖ５）が印加されることにより、第２の絶縁膜４４に接するドリフト領域３０にｐ形反転層が形成される。

【0191】

図１５は、第７の実施形態の半導体装置の第２の駆動方法の説明図である。図１５は、第１のゲート電極パッド１０１に印加される第１のゲート電圧（Ｖｇ１）、第２のゲート電極パッド１０２に印加される第２のゲート電圧（Ｖｇ２）、及び、第３のゲート電極パッド１０３に印加される第３のゲート電圧（Ｖｇ３）のタイミングチャートである。

【0192】

第２の駆動方法では、第１の駆動方法と異なり、第４の電圧（Ｖ４）が、ターンオン電圧（Ｖｏｎ）と等しい。

【0193】

ＩＧＢＴ７００をオン状態にした後、所定の時間経過後（図１５中のｔｘ）、第３のゲート電極パッド１０３には、第４の電圧（Ｖ４）としてターンオン電圧（Ｖｏｎ）が印加される。ＩＧＢＴ７００をオン状態にした後、所定の時間経過後（図１５中のｔｘ）、第２の導電層５４にターンオン電圧（Ｖｏｎ）が印加される。第４の電圧（Ｖ４）は、第１の電圧（Ｖ１）と等しい。

【0194】

次に、第７の実施形態の半導体装置の作用及び効果について説明する。

【0195】

第７の実施形態のＩＧＢＴ７００では、第１のゲート電極５１の下に、エミッタ電位に固定された第１の導電層５３が設けられる。よって、第１の実施形態のＩＧＢＴ１００と同様、ＩＧＢＴ７００のターンオン損失が低減する。

【0196】

ＩＧＢＴ７００は、第１のゲート電圧（Ｖｇ１）をターンオン電圧（Ｖｏｎ）からターンオフ電圧（Ｖｏｆｆ）に変化させる前に、第２のゲート電圧（Ｖｇ２）及び第３のゲート電圧（Ｖｇ３）を負電圧にする。

【0197】

第２のゲート電圧（Ｖｇ２）及び第３のゲート電圧（Ｖｇ３）を負電圧にすることにより、第２のゲート絶縁膜４２に接するドリフト領域３０、及び、第２の絶縁膜４４に接するドリフト領域３０にｐ形反転層が形成される。

【0198】

したがって、第２の実施形態のＩＧＢＴ２００と同様、ターンオフ動作時のホールのエミッタ電極１２への排出が促進される。よって、スイッチング損失を更に低減することが可能となる。

【0199】

さらに、第７の実施形態のＩＧＢＴ７００では、ターンオン動作時に第２の導電層５４に印加される第３のゲート電圧（Ｖｇ３）を変化させない。したがって、例えば、第２の実施形態のＩＧＢＴ２００と比較して、ターンオン損失が低減する。

【0200】

また、第２の駆動方法では、ＩＧＢＴ７００をオン状態にした後、所定の時間経過後に、第２の導電層５４にターンオン電圧（Ｖｏｎ）が印加される。第２の導電層５４にターンオン電圧（Ｖｏｎ）が印加されることで、第２の絶縁膜４４に接するドリフト領域３０にｎ形蓄積層が形成される。第２の絶縁膜４４に接するドリフト領域３０にｎ形蓄積層が形成されることにより、ＩＧＢＴ７００のオン抵抗が低減する。

【0201】

図１６は、第７の実施形態の半導体装置の変形例の模式断面図である。変形例のＩＧＢＴ７０１は、半導体層１０の中にダミートレンチ２３が設けられない点で、第７の実施形態のＩＧＢＴ７００と異なる。

【0202】

図１６には、コンタクト領域３６は図示されていない。コンタクト領域３６は、例えば、エミッタ領域３４の第１の方向に設けられる。

【0203】

以上、第７の実施形態のＩＧＢＴ及び変形例のＩＧＢＴによれば、スイッチング損失の低減が可能となる。また、第７の実施形態のＩＧＢＴを含んだ半導体回路、及び変形例のＩＧＢＴを含んだ半導体回路によれば、スイッチング損失の低減が可能となる。また、ＩＧＢＴのオン抵抗が低減する。

【0204】

（第８の実施形態）
第８の実施形態の半導体装置は、半導体層の第１の導電層は、第３のゲート電極パッドに電気的に接続された点で、第７の実施形態の半導体装置と異なる。以下、第７の実施形態と重複する内容については、一部記述を省略する場合がある。

【0205】

第８の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ８００である。

【0206】

図１７は、第８の実施形態の半導体装置の模式断面図である。

【0207】

ＩＧＢＴ８００の第１の導電層５３は、第３のゲート電極パッド１０３に電気的に接続される。第１の導電層５３は、第２の導電層５４と電気的に接続される。

【0208】

第３のゲート電極パッド１０３には、第３のゲート電圧（Ｖｇ３）が印加される。第１の導電層５３に第３のゲート電圧（Ｖｇ３）が印加される。

【0209】

ＩＧＢＴ８００は、例えば、第７の実施形態の第２の駆動方法を用いて動作する。

【0210】

第２の駆動方法では、ＩＧＢＴ８００をオン状態にした後、所定の時間経過後に、第１の導電層５３にターンオン電圧（Ｖｏｎ）が印加される。第１の導電層５３にターンオン電圧（Ｖｏｎ）が印加されることで、第１の絶縁膜４３に接するドリフト領域３０にｎ形蓄積層が形成される。第１の絶縁膜４３に接するドリフト領域３０にｎ形蓄積層が形成されることにより、オン抵抗が低減する。

【0211】

以上、第８の実施形態のＩＧＢＴによれば、スイッチング損失の低減が可能となる。また、ＩＧＢＴのオン抵抗が低減する。

【0212】

（第９の実施形態）
第９の実施形態の半導体装置は、第１のトレンチと第２のトレンチとの間に複数の第３のトレンチが設けられる点で、第７の実施形態の半導体装置と異なる。以下、第７の実施形態と重複する内容については、一部記述を省略する場合がある。

【0213】

第９の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ９００である。

【0214】

図１８は、第９の実施形態の半導体装置の模式断面図である。

【0215】

ＩＧＢＴ９００は、第１のゲートトレンチ２１と第２のゲートトレンチ２２との間に、３つのダミートレンチ２３が設けられる。

【0216】

ダミートレンチ２３とダミートレンチ２３との間のメサ領域上部は、第１のゲートトレンチ２１とダミートレンチ２３との間のメサ領域上部及び第２のゲートトレンチ２２とダミートレンチ２３との間のメサ領域上部と比較してエミッタ電極１２と接する部分が少ない。そのため、ホールのエミッタ電極１２への排出が抑制される。したがって、ＩＧＢＴがオン状態の時のキャリア濃度が大きくなる。よって、ＩＧＢＴ９００のオン抵抗が低減する。

【0217】

以上、第９の実施形態のＩＧＢＴによれば、スイッチング損失の低減が可能となる。また、第９の実施形態のＩＧＢＴによれば、オン抵抗が低減する。

【0218】

（第１０の実施形態）
第１０の実施形態の半導体装置は、第３のトレンチの中の上部導電層５５及び下部導電層５６が、第３のゲート電極パッドに接続された点で、第９の実施形態の半導体装置と異なる。以下、第９の実施形態と重複する内容については、一部記述を省略する場合がある。

【0219】

第１０の実施形態の半導体装置は、半導体層に形成されたトレンチの中にゲート電極を備えるトレンチゲート形のＩＧＢＴ１０００である。

【0220】

図１９は、第１０の実施形態の半導体装置の模式断面図である。

【0221】

ＩＧＢＴ１０００は、第１のゲートトレンチ２１と第２のゲートトレンチ２２との間に、３つのダミートレンチ２３が設けられる。

【0222】

上部導電層５５は、第３のゲート電極パッド１０３に電気的に接続される。上部導電層５５は、第２の導電層５４と電気的に接続される。

【0223】

下部導電層５６は、第３のゲート電極パッド１０３に電気的に接続される。下部導電層５６は、第２の導電層５４と電気的に接続される。

【0224】

トレンチ絶縁膜４５は、上部導電層５５と半導体層１０との間に設けられる。トレンチ絶縁膜４５は、下部導電層５６と半導体層１０との間に設けられる。トレンチ絶縁膜４５は、エミッタ領域３４と離間している。

【0225】

第３のゲート電極パッド１０３には、第３のゲート電圧（Ｖｇ３）が印加される。上部導電層５５及び下部導電層５６に第３のゲート電圧（Ｖｇ３）が印加される。

【0226】

【0227】

ＩＧＢＴ１０００は、例えば、第７の実施形態の第２の駆動方法を用いて動作する。

【0228】

第２の駆動方法では、ＩＧＢＴ１０００をオン状態にした後、所定の時間経過後に、上部導電層５５及び下部導電層５６にターンオン電圧（Ｖｏｎ）が印加される。上部導電層５５及び下部導電層５６にターンオン電圧（Ｖｏｎ）が印加されることで、トレンチ絶縁膜４５に接するドリフト領域３０にｎ形蓄積層が形成される。トレンチ絶縁膜４５に接するドリフト領域３０にｎ形蓄積層が形成されることにより、オン抵抗が低減する。

【0229】

以上、第１０の実施形態のＩＧＢＴによれば、スイッチング損失の低減が可能となる。また、第１０の実施形態のＩＧＢＴによれば、オン抵抗が低減する。

【0230】

第１ないし第１０の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。

【0231】

第１ないし第１０の実施形態においては、トレンチが平行に配置されているストライプ形状の場合を例に説明したが、トレンチが交差するメッシュ形状のトレンチ、又は、ドット形状のトレンチにも本発明を適用することは可能である。

【0232】

第１ないし第１０の実施形態においては、第１導電形がｐ形、第２導電形がｎ形である場合を例に説明したが、第１導電形をｎ形、第２導電形をｐ形とすることも可能である。第１導電形をｎ形、第２導電形をｐ形とする場合、例えば、第２の電圧（Ｖ２）は正電圧となる。

【0233】

第１のゲートトレンチ２１、第２のゲートトレンチ２２、及び、ダミートレンチ２３の配置や比率は、第１ないし第１０の実施形態に限定されるものではない。

【0234】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0235】

１０半導体層
１２エミッタ電極（第１の電極）
１４コレクタ電極（第２の電極）
２１第１のゲートトレンチ（第１のトレンチ）
２２第２のゲートトレンチ（第２のトレンチ）
２８コレクタ領域（第１の半導体領域）
３０ドリフト領域（第２の半導体領域）
３２ベース領域（第３の半導体領域）
３４エミッタ領域（第４の半導体領域）
４１第１のゲート絶縁膜
４２第２のゲート絶縁膜
４３第１の絶縁膜
４４第２の絶縁膜
５１第１のゲート電極
５２第２のゲート電極
５３第１の導電層
５４第２の導電層
１００ＩＧＢＴ（半導体装置）
１０１第１のゲート電極パッド
１０２第２のゲート電極パッド
１０３第３のゲート電極パッド
１５０ゲートドライバ回路（制御回路）
２００ＩＧＢＴ（半導体装置）
２５０ゲートドライバ回路（制御回路）
３００ＩＧＢＴ（半導体装置）
４００ＩＧＢＴ（半導体装置）
５００ＩＧＢＴ（半導体装置）
６００ＩＧＢＴ（半導体装置）
７００ＩＧＢＴ（半導体装置）
８００ＩＧＢＴ（半導体装置）
９００ＩＧＢＴ（半導体装置）
１０００ＩＧＢＴ（半導体装置）
Ｐ１第１の面
Ｐ２第２の面

【図1】