特許 7472613 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-15

(45)【発行日】2024-04-23

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240416BHJP

   H01L 21/28 20060101ALI20240416BHJP

   H01L 29/06 20060101ALI20240416BHJP

   H01L 29/423 20060101ALI20240416BHJP

   H01L 29/49 20060101ALI20240416BHJP

   H01L 29/12 20060101ALI20240416BHJP

   H01L 21/336 20060101ALI20240416BHJP

   H01L 29/861 20060101ALI20240416BHJP

   H01L 29/868 20060101ALI20240416BHJP

【ＦＩ】

H01L29/78 652Q

H01L21/28 301B

H01L21/28 301R

H01L29/06 301G

H01L29/06 301V

H01L29/58 G

H01L29/78 652C

H01L29/78 652F

H01L29/78 652G

H01L29/78 652J

H01L29/78 652K

H01L29/78 652N

H01L29/78 652P

H01L29/78 652S

H01L29/78 652T

H01L29/78 653A

H01L29/78 657C

H01L29/78 657F

H01L29/78 658E

H01L29/78 658J

H01L29/91 E

H01L29/91 L

【請求項の数】 8

(21)【出願番号】P 2020070561

(22)【出願日】2020-04-09

(65)【公開番号】P2021168334

(43)【公開日】2021-10-21

【審査請求日】2023-03-13

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】星 保幸

【審査官】田付 徳雄

(56)【参考文献】

【文献】国際公開第２０１４／０３８０６４（ＷＯ，Ａ１）

【文献】国際公開第２０１８／２２１０３２（ＷＯ，Ａ１）

【文献】特開２０１５－０７２９４４（ＪＰ，Ａ）

【文献】特開２００９－１２３８９９（ＪＰ，Ａ）

【文献】特開２００４－０８８００１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０３０３２８８（ＵＳ，Ａ１）

【文献】特開２０１４－０６７７６３（ＪＰ，Ａ）

【文献】米国特許第０７０４９６６８（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／４２３

Ｈ０１Ｌ ２９／４９

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

(57)【特許請求の範囲】

【請求項1】

シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
深さ方向に前記層間絶縁膜を貫通して前記ゲート電極に達する複数のコンタクトホールと、
前記層間絶縁膜の上に互いに離れて設けられ、深さ方向に前記層間絶縁膜を介して前記ゲート電極に対向し、前記コンタクトホールにおいて前記ゲート電極に接する、前記ゲート電極よりも低抵抗な複数のゲート導電層と、
前記第３半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記半導体基板の第１主面に平行な第１方向に直線状に延在する複数の前記ゲート電極がストライプ状に配置されたストライプ構造であり、
すべての前記ゲート電極は電気的に接続され、
前記ゲート導電層は、複数の前記ゲート電極のそれぞれの上に前記層間絶縁膜を介して設けられ、前記第１方向に点在していることを特徴とする半導体装置。

【請求項2】

シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
深さ方向に前記層間絶縁膜を貫通して前記ゲート電極に達する複数のコンタクトホールと、
前記層間絶縁膜の上に互いに離れて設けられ、深さ方向に前記層間絶縁膜を介して前記ゲート電極に対向し、前記コンタクトホールにおいて前記ゲート電極に接する、前記ゲート電極よりも低抵抗な複数のゲート導電層と、
前記第３半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記ゲート電極がマトリクス状に配置されたセル構造であり、
前記ゲート導電層は、前記半導体基板の第１主面に平行な第１方向に互いに隣り合う前記ゲート電極にそれぞれ接して、当該ゲート電極同士を電気的に接続し、
複数の前記ゲート導電層によって、すべての前記ゲート電極が電気的に接続され、
前記第３半導体領域は、前記ゲート絶縁膜を介して複数の前記ゲート電極の周囲を囲み、
前記第２半導体領域は、前記半導体基板の第１主面に平行で前記第１方向と直交する第２方向に、前記第３半導体領域を介して前記ゲート電極に対向することを特徴とする半導体装置。

【請求項3】

シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
深さ方向に前記層間絶縁膜を貫通して前記ゲート電極に達する複数のコンタクトホールと、
前記層間絶縁膜の上に互いに離れて設けられ、深さ方向に前記層間絶縁膜を介して前記ゲート電極に対向し、前記コンタクトホールにおいて前記ゲート電極に接する、前記ゲート電極よりも低抵抗な複数のゲート導電層と、
前記第３半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記第２半導体領域の、前記第１電極との電気的接触部がマトリクス状に配置されたセル構造であり、
複数の前記電気的接触部は、それぞれ前記第３半導体領域に周囲を囲まれ、
前記ゲート電極は、複数の前記第３半導体領域の周囲を囲む格子状に設けられ、
前記ゲート導電層は、前記ゲート電極の上に前記層間絶縁膜を介して、互いに隣り合う前記第３半導体領域の間を所定方向に点在することを特徴とする半導体装置。

【請求項4】

シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
深さ方向に前記層間絶縁膜を貫通して前記ゲート電極に達する複数のコンタクトホールと、
前記層間絶縁膜の上に互いに離れて設けられ、深さ方向に前記層間絶縁膜を介して前記ゲート電極に対向し、前記コンタクトホールにおいて前記ゲート電極に接する、前記ゲート電極よりも低抵抗な複数のゲート導電層と、
前記第３半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記ゲート電極がマトリクス状に配置されたセル構造であり、
複数の前記ゲート電極は、それぞれ前記ゲート絶縁膜を介して前記第３半導体領域に周囲を囲まれ、
前記第２半導体領域の、前記第１電極との電気的接触部は、複数の前記第３半導体領域の周囲を囲む格子状に設けられ、
前記ゲート導電層は、互いに隣り合う前記ゲート電極にそれぞれ接して、当該ゲート電極同士を電気的に接続し、
複数の前記ゲート導電層によって、すべての前記ゲート電極が電気的に接続されることを特徴とする半導体装置。

【請求項5】

前記ゲート導電層は、前記第１方向に長い矩形状の平面形状を有し、前記第１方向の両端部でそれぞれ前記ゲート電極に接することを特徴とする請求項１に記載の半導体装置。

【請求項6】

シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
深さ方向に前記層間絶縁膜を貫通して前記ゲート電極に達する複数のコンタクトホールと、
前記層間絶縁膜の上に互いに離れて設けられ、深さ方向に前記層間絶縁膜を介して前記ゲート電極に対向し、前記コンタクトホールにおいて前記ゲート電極に接する、前記ゲート電極よりも低抵抗な複数のゲート導電層と、
前記第３半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
前記第１半導体領域をドリフト領域とし、前記第２半導体領域をベース領域とする第１絶縁ゲート型電界効果トランジスタと、
前記半導体基板の第１主面と前記第１半導体領域との間であって、前記第２半導体領域とは異なる領域に設けられた第２導電型の第４導電型領域と、
前記第１半導体領域をドリフト領域とし、前記第４導電型領域をベース領域とし、前記第１絶縁ゲート型電界効果トランジスタと同じ構造の複数のセルを、前記第１絶縁ゲート型電界効果トランジスタよりも少ない個数で有する第２絶縁ゲート型電界効果トランジスタと、
を備えることを特徴とする半導体装置。

【請求項7】

前記第１半導体領域をドリフト領域とし、前記第２半導体領域をベース領域とする第１絶縁ゲート型電界効果トランジスタと、
前記半導体基板の第１主面と前記第１半導体領域との間であって、前記第２半導体領域とは異なる領域に設けられた第２導電型の第４導電型領域と、
前記第１半導体領域をドリフト領域とし、前記第４導電型領域をベース領域とし、前記第１絶縁ゲート型電界効果トランジスタと同じ構造の複数のセルを、前記第１絶縁ゲート型電界効果トランジスタよりも少ない個数で有する第２絶縁ゲート型電界効果トランジスタと、
を備えることを特徴とする請求項１～５のいずれか一つに記載の半導体装置。

【請求項8】

前記ゲート電極はポリシリコン層であり、
前記ゲート導電層はチタン、窒化チタンまたはアルミニウムからなる金属層であることを特徴とする請求項１～７のいずれか一つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置に関する。

【背景技術】

【0002】

従来、高電圧や大電流を制御するパワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

【0003】

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴと比べて電流密度が高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

【0004】

また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、半導体基板（半導体チップ）の内部にｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを内蔵し、この寄生ダイオードを自身を保護するための還流ダイオードとして使用可能である。このため、ＭＯＳＦＥＴをインバータ用デバイスとして用いた場合に、ＭＯＳＦＥＴに外付けの還流ダイオードを追加して接続することなく使用することができるため、経済性の面でも注目されている。

【0005】

パワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

【0006】

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。

【0007】

また、ＭＯＳＦＥＴでは、大電流化に伴い、半導体チップのおもて面に沿ってチャネル（反転層）が形成されるプレーナゲート構造とする場合と比べて、ゲートトレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。

【0008】

単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに、パワー半導体装置の主動作を行うメイン半導体素子と同一の半導体基板に、当該メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造とすることで信頼性を向上させたパワー半導体装置が提案されている。

【0009】

従来の半導体装置の構造について説明する。図２８は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２８には、ソースパッド２２１ａの外周の輪郭を破線で示す。また、図２８には、互いに隣り合うトレンチ２３７の間に設けられた各部と、ゲート絶縁膜２３８と、を図示省略する。図２９は、図２８の頂点ＡＡ，ＡＡ’を対頂点とする矩形枠内を拡大して示す平面図である。活性領域２０１の断面構造は、活性領域２０１の全域にわたって図２９と同じ断面構造となっている。

【0010】

図２８，２９に示す従来の半導体装置２２０は、炭化珪素からなる半導体基板（半導体チップ）２１０の活性領域２０１の有効領域（以下、メイン有効領域とする）２０１ａに、メイン半導体素子２１１として縦型ＭＯＳＦＥＴを有する。メイン半導体素子２１１は、半導体基板２１０のおもて面に平行な第１方向Ｘに直線状に延在する単位セルを、半導体基板２１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに隣接して複数配置したストライプ構造である。

【0011】

メイン半導体素子２１１の単位セルのトレンチゲート構造は、トレンチ２３７、ゲート絶縁膜２３８およびゲート電極２３９（斜線のハッチング部）で構成される。ゲート電極２３９は、トレンチ２３７の内部にゲート絶縁膜２３８を介して埋め込まれたポリシリコン（ｐｏｌｙ－Ｓｉ）層であり、第１方向Ｘに直線状に延在する。ゲート電極２３９は、活性領域２０１の周囲を略矩形状に囲むポリシリコン層で構成されたゲートランナー２２４（斜線のハッチング部）の１組の対辺と直交して当該１組の対辺それぞれに両端部が連結されている。

【0012】

ソースパッド２２１ａはメイン有効領域２０１ａに配置され、ゲートパッド２２１ｂは活性領域２０１の、メイン有効領域２０１ａを除く領域（以下、メイン無効領域とする）２０１ｂに配置される。ソースパッド２２１ａおよびゲートパッド２２１ｂにそれぞれＳおよびＧと付す。符号２３５～２３６，２４０，２４０ａは、それぞれｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域、層間絶縁膜およびコンタクトホールである。符号２０２はエッジ終端領域である。符号Ｚは半導体基板１１０の深さ方向である。

【0013】

また、単位セルをマトリクス状に配置したセル構造の縦型ＭＯＳＦＥＴについて開示されている（例えば、下記特許文献１～３参照。）。下記特許文献１，２では、互いに隣り合う単位セルのそれぞれ中心に配置されたゲート電極同士が当該ゲート電極間において半導体基板のおもて面上にゲート電極と同じ材料で形成されたゲート配線層で連結されている。下記特許文献３では、マトリクス状に配置されたｐ⁺⁺型コンタクト領域の１つをそれぞれ中心に配置した各単位セルがｐ⁺⁺型コンタクト領域の周囲を囲む格子状のトレンチで区画されている。

【先行技術文献】

【特許文献】

【0014】

【文献】特開２０１６－０５８６５６号公報

【文献】特開２００４－２０７２８９号公報

【文献】特開２０１２－１７８５３６号公報

【発明の概要】

【発明が解決しようとする課題】

【0015】

従来のストライプ構造（図２８の半導体装置２２０参照）や、ソース電極とのコンタクトを形成するｐ⁺⁺型コンタクト領域を単位セルの中心に配置した従来の一般的なセル構造（例えば上記特許文献３参照）では、ソース電極とのコンタクト（電気的接触部）を除いて、半導体基板の表面（トレンチの内壁を含む）のほぼ全面がゲート電位のポリシリコン層で覆われる。このため、半導体基板とゲート電位のポリシリコン層との間のゲート絶縁膜の表面積が広く、ゲート絶縁膜の静電容量で決まる入力容量が大きい。

【0016】

入力容量が大きいと、高周波数での駆動損失が大きく、単位セルごとにゲート電圧Ｖｇの電圧波形１５３が振動し、ゲート閾値電圧Ｖｔｈがばらつく。これによって、並列接続された単位セル間でゲート遅延時間によるアンバランスが発生しやすく、単位セルごとにターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりが異なってくる。このため、ＭＯＳＦＥＴ全体で、ドレイン・ソース間電圧Ｖｄｓの電圧波形１５２やドレイン・ソース間電流Ｉｄｓの電流波形１５１が振動しやすい（後述する図２６参照）。

【0017】

この発明は、上述した従来技術による課題を解消するため、電圧波形や電流波形の振動を抑制することができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0018】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記半導体基板の第１主面と前記第２半導体領域との間に選択的に、第１導電型の第３半導体領域が設けられている。トレンチは、前記半導体基板の第１主面から前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。

【0019】

ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。層間絶縁膜は、前記ゲート電極を覆う。複数のコンタクトホールは、深さ方向に前記層間絶縁膜を貫通して前記ゲート電極に達する。複数のゲート導電層は、前記層間絶縁膜の上に互いに離れて設けられ、深さ方向に前記層間絶縁膜を介して前記ゲート電極に対向し、前記コンタクトホールにおいて前記ゲート電極に接する。前記ゲート導電層は、前記ゲート電極よりも低抵抗である。第１電極は、前記第３半導体領域および前記第２半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。

【0020】

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の第１主面に平行な第１方向（Ｘ）に直線状に延在する複数の前記ゲート電極がストライプ状に配置されたストライプ構造である。すべての前記ゲート電極は電気的に接続されている。前記ゲート導電層は、複数の前記ゲート電極のそれぞれの上に前記層間絶縁膜を介して設けられ、前記第１方向に点在していることを特徴とする。

【0021】

また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極がマトリクス状に配置されたセル構造である。前記ゲート導電層は、前記半導体基板の第１主面に平行な第１方向に互いに隣り合う前記ゲート電極にそれぞれ接して、当該ゲート電極同士を電気的に接続する。複数の前記ゲート導電層によって、すべての前記ゲート電極が電気的に接続されている。前記第３半導体領域は、前記ゲート絶縁膜を介して複数の前記ゲート電極の周囲を囲む。前記第２半導体領域は、前記半導体基板の第１主面に平行で前記第１方向と直交する第２方向に、前記第３半導体領域を介して前記ゲート電極に対向することを特徴とする。

【0022】

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の、前記第１電極との電気的接触部がマトリクス状に配置されたセル構造である。複数の前記電気的接触部は、それぞれ前記第３半導体領域に周囲を囲まれている。前記ゲート電極は、複数の前記第３半導体領域の周囲を囲む格子状に設けられている。前記ゲート導電層は、前記ゲート電極の上に前記層間絶縁膜を介して、互いに隣り合う前記第３半導体領域の間を所定方向に点在することを特徴とする。

【0023】

また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極がマトリクス状に配置されたセル構造である。複数の前記ゲート電極は、それぞれ前記ゲート絶縁膜を介して前記第３半導体領域に周囲を囲まれている。前記第２半導体領域の、前記第１電極との電気的接触部は、複数の前記第３半導体領域の周囲を囲む格子状に設けられている。前記ゲート導電層は、互いに隣り合う前記ゲート電極にそれぞれ接して、当該ゲート電極同士を電気的に接続する。複数の前記ゲート導電層によって、すべての前記ゲート電極が電気的に接続されることを特徴とする。

【0024】

また、この発明にかかる半導体装置は、上述した発明において、前記ゲート導電層は、第１方向に長い矩形状の平面形状を有し、第１方向の両端部でそれぞれ前記ゲート電極に接することを特徴とする。

【0025】

また、この発明にかかる半導体装置は、上述した発明において、第１絶縁ゲート型電界効果トランジスタ、第２導電型の第４導電型領域、および、第２絶縁ゲート型電界効果トランジスタを備える。前記第１絶縁ゲート型電界効果トランジスタは、前記第１半導体領域をドリフト領域とし、前記第２半導体領域をベース領域とする。前記第４導電型領域は、前記半導体基板の第１主面と前記第１半導体領域との間であって、前記第２半導体領域とは異なる領域に設けられている。前記第２絶縁ゲート型電界効果トランジスタは、前記第１半導体領域をドリフト領域とし、前記第４導電型領域をベース領域とし、前記第１絶縁ゲート型電界効果トランジスタと同じ構造の複数のセルを、前記第１絶縁ゲート型電界効果トランジスタよりも少ない個数で有することを特徴とする。

【0026】

また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極はポリシリコン層である。前記ゲート導電層はチタン、窒化チタンまたはアルミニウムからなる金属層であることを特徴とする。

【0027】

上述した発明によれば、ゲート電極上に層間絶縁膜を介して選択的にゲート導電層を設けることで、ゲート電極を構成するポリシリコン層による抵抗成分で生じるゲート抵抗増加を抑制することができる。これによって、メイン半導体素子のターンオフ時、メイン半導体素子の単位セルごとのゲート閾値電圧のばらつきを抑制することができる。このため、メイン半導体素子の並列接続された単位セル間でゲート遅延時間によるアンバランスが発生しにくい。

【発明の効果】

【0028】

本発明にかかる半導体装置によれば、電圧波形や電流波形の振動を抑制することができるという効果を奏する。

【図面の簡単な説明】

【0029】

【図1】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】図１の頂点Ａ１，Ａ１’を対頂点とする矩形枠内を拡大して示す平面図である。

【図3】図１の活性領域の断面構造を示す断面図である。

【図4】図１の活性領域の断面構造を示す断面図である。

【図5】図２のメイン有効領域の断面構造を示す断面図である。

【図6A】図２のメイン有効領域の断面構造を示す断面図である。

【図6B】図２のメイン有効領域の断面構造の別の一例を示す断面図である。

【図7A】図２のメイン有効領域の断面構造を示す断面図である。

【図7B】図２のメイン有効領域の断面構造の別の一例を示す断面図である。

【図8】図２のメイン有効領域の断面構造を示す断面図である。

【図9】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図10】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図11】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図12】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図13】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図14】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図15】実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図16】図１５の頂点Ｂ１，Ｂ１’を対頂点とする矩形枠内を拡大して示す平面図である。

【図17】図１６のメイン有効領域の断面構造を示す断面図である。

【図18】図１６のメイン有効領域の断面構造を示す断面図である。

【図19】実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図20】実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図21】図２０のメイン有効領域の断面構造を示す断面図である。

【図22】図２０のメイン有効領域の断面構造を示す断面図である。

【図23】図２０のメイン有効領域の断面構造を示す断面図である。

【図24】図２０のメイン有効領域の断面構造を示す断面図である。

【図25】実施例のターンオフ時の電圧波形および電流波形を示す特性図である。

【図26】従来例のターンオフ時の電圧波形および電流波形を示す特性図である。

【図27】実施例の逆回復耐量による遮断電流の電流量を示す特性図である。

【図28】従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図29】図２８の頂点ＡＡ，ＡＡ’を対頂点とする矩形枠内を拡大して示す平面図である。

【発明を実施するための形態】

【0030】

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0031】

（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。ここでは、実施の形態１にかかる半導体装置を構成するワイドバンドギャップ半導体材料として炭化珪素（ＳｉＣ）を用いた場合を例に、実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【0032】

図１には、ソースパッド２１ａの外周の輪郭またはソースパッド２１ａの端部の終端位置を破線で示す（図１５，１９，２０においても同様）。また、図１では、互いに隣り合うトレンチ３７ａの間に設けられた各部（ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａ）、ゲート絶縁膜３８ａおよび層間絶縁膜４０を図示省略する。図２は、図１の頂点Ａ１，Ａ１’を対頂点とする矩形枠内を拡大して示す平面図である。メイン有効領域１ａの断面構造はメイン有効領域１ａの全域にわたって図２と同じ断面構造である。

【0033】

図１に示す実施の形態１にかかる半導体装置２０は、炭化珪素からなる同一の半導体基板（半導体チップ）１０の活性領域１に、メイン半導体素子１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部と、を有する。活性領域１は、半導体基板１０の略中央（チップ中央）に設けられている。メイン半導体素子１１は、半導体装置２０の主動作を行う縦型ＭＯＳＦＥＴであり、後述するソースパッド２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。

【0034】

メイン半導体素子１１は、活性領域１の有効領域（以下、メイン有効領域とする）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時に、半導体基板１０の裏面からおもて面に向かう方向（深さ方向Ｚに対して反対方向）にメイン半導体素子１１の主電流（ドリフト電流）が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占める。略矩形状の平面形状のメイン有効領域１ａの３辺が後述するエッジ終端領域２に隣接する。

【0035】

メイン半導体素子１１を保護・制御するための回路部は、例えば、電流センス部１２、温度センス部１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、活性領域１のメイン無効領域１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。メイン無効領域１ｂは例えば略矩形状の平面形状を有し、略矩形状の平面形状のメイン有効領域１ａの残りの１辺とエッジ終端領域２との間に配置される。

【0036】

エッジ終端領域２は、活性領域１と半導体基板１０の端部（チップ端部）との間の領域であり、活性領域１に隣接して、活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の一般的な耐圧構造（不図示）が配置される。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。

【0037】

エッジ終端領域２において半導体基板１０のおもて面上に、フィールド絶縁膜（不図示）を介して、ポリシリコン（ｐｏｌｙ－Ｓｉ）層からなるゲートランナー２４（斜線のハッチング部）が設けられている。ゲートランナー２４は、活性領域１とエッジ終端領域２との境界に沿って略矩形状に活性領域１の周囲を囲む。ゲートランナー２４上に、ゲートランナー２４に接して、金属層からなるゲート配線層（不図示）が設けられている。ゲート配線層は、ゲートランナー２４に沿って延在し、略矩形状に活性領域１の周囲を囲む。ゲートランナー２４およびゲート配線層は、後述するゲートパッド２１ｂに電気的に接続されている。

【0038】

メイン半導体素子１１は、半導体基板１０のおもて面に平行な第１方向Ｘに直線状に延在する複数の単位セルを、半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに隣接して配置したストライプ構造である。また、メイン半導体素子１１は、トレンチ３７ａの内部にゲート絶縁膜３８ａを介して埋め込んだゲート電極３９ａ（斜線のハッチング部）を備えたトレンチゲート構造であり、ゲート電極３９ａ上に、ゲート電極３９ａに接して、ゲート電極３９ａよりも低抵抗なゲート導電層２１ｃ（格子のハッチング部）を有する。

【0039】

トレンチ３７ａは、単位セルが延在する方向と同じ第１方向Ｘに直線状に延在する。トレンチ３７ａの両端部は、例えば活性領域１とエッジ終端領域２との略矩形状の平面形状の境界の１組の対辺にそれぞれ達する。ゲート電極３９ａは、単位セルが延在する方向と同じ第１方向Ｘに直線状に延在するポリシリコン層である。ゲート電極３９ａは、活性領域１の周囲を略矩形状に囲むゲートランナー２４の１組の対辺と直交して当該１組の対辺それぞれに両端部が連結されている。

【0040】

ゲート導電層２１ｃは、ゲート電極３９ａが延在する方向と同じ第１方向Ｘに長い略長方形状の平面形状をなし、第１方向Ｘに所定間隔で点在している。ゲート導電層２１ｃは、例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）またはアルミニウム（Ａｌ）等の金属材料で形成される。ゲート導電層２１ｃは、ゲート電極３９ａ上において層間絶縁膜４０の上に設けられ、長手方向（第１方向Ｘ）の両端部それぞれで層間絶縁膜４０の第３コンタクトホール４０ｃ（図６Ａ参照）を介してゲート電極３９ａに接する（図６Ａ参照）。

【0041】

すべてのゲート導電層２１ｃは、ゲート電極３９ａを介してゲートランナー２４に電気的に接続されている。第１方向Ｘに最も外側のゲート導電層２１ｃがゲート配線層に連結されてもよい。ゲート導電層２１ｃは、ゲート電極３９ａの、深さ方向Ｚに自身に対向する部分で、ゲート電極３９ａを構成するポリシリコン層による抵抗成分で生じるゲート抵抗増加を抑制して、並列接続された単位セル間でのゲート遅延時間によるアンバランスの発生を抑制する機能を有する。ゲート導電層２１ｃの寸法や配置間隔は設計条件に応じて種々変更される。

【0042】

メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、互いに隣り合うトレンチ３７ａ間にそれぞれ選択的に配置され、層間絶縁膜４０の第１コンタクトホール４０ａに露出されている。互いに隣り合うトレンチ３７ａ間において、ゲート電極３９ａが延在する方向と同じ第１方向Ｘに、ｎ⁺型ソース領域３５ａとｐ⁺⁺型コンタクト領域３６ａとが交互に繰り返し配置されている。ｐ⁺⁺型コンタクト領域３６ａは、例えば第２方向Ｙにゲート導電層２１ｃに対向する。

【0043】

ｎ⁺型ソース領域３５ａは、トレンチ３７ａの側壁においてゲート絶縁膜３８ａに接する。ｎ⁺型ソース領域３５ａは、互いに隣り合うトレンチ３７ａ間においてｐ⁺⁺型コンタクト領域３６ａの周囲を囲む梯子状の平面形状をなす。このため、ｎ⁺型ソース領域３５ａは、トレンチ３７ａの側壁に沿って第１方向Ｘに延在する部分と、第１方向Ｘに互いに隣り合うｐ⁺⁺型コンタクト領域３６ａ間に挟まれた部分と、を有する。ｎ⁺型ソース領域３５ａは、例えば第２方向Ｙにゲート導電層２１ｃに対向していない。

【0044】

メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体基板１０のおもて面上に配置される。メイン半導体素子１１のソースパッド２１ａは、当該ソースパッド２１ａ以外の電極パッドおよびゲート導電層２１ｃと離れて配置されている。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａはメイン有効領域１ａのほぼ全面を覆う。ソースパッド２１ａの平面形状は種々変更可能である。

【0045】

例えば、ソースパッド２１ａとゲート導電層２１ｃとの階層が同じである場合、ソースパッド２１ａは、ゲート導電層２１ｃと離れて、ゲート導電層２１ｃの周囲を囲む格子状の平面形状であってもよいし、互いに隣り合う各トレンチ３７ａ間においてそれぞれ第１方向Ｘに延在する複数の直線部によるストライプ状で、かつ当該直線部の端部同士を連結した平面形状であってもよい。また、ソースパッド２１ａは、メイン有効領域１ａと略同じ平面形状で、ゲート導電層２１ｃの上に層間絶縁膜を介して配置されてもよい。

【0046】

ソースパッド２１ａ以外の電極パッドは、メイン無効領域１ｂにおいて半導体基板１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（ＯＣパッド）２２、温度センス部１３の電極パッド（アノードパッドおよびカソードパッド）２３ａ，２３ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。

【0047】

ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状を有し、後述する端子ピン４８ｂ～４８ｄ（図３，４参照）やワイヤー（不図示）の接合に必要な表面積を有する。図１には、ソースパッド２１ａ以外の電極パッドがメイン無効領域１ｂとエッジ終端領域２との境界に沿って一列に配置された場合を示す。また、図１には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する（図１５，１９，２０においても同様）。

【0048】

電流センス部１２は、メイン半導体素子１１に並列接続され、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１千個以上程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子１１よりも表面積が小さい。

【0049】

電流センス部１２の単位セルは、半導体基板１０の、ＯＣパッド２２で覆われた領域の一部の領域（以下、センス有効領域とする）１２ａに配置されている。電流センス部１２の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置される。電流センス部１２の単位セルが互いに隣接する方向は、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向と同じである。電流センス部１２の単位セルは、ＯＣパッド２２により互いに並列接続されている。

【0050】

また、半導体基板１０の、ＯＣパッド２２で覆われた領域のうち、センス有効領域１２ａを除く領域は、電流センス部１２として機能しないセンス無効領域１２ｂである。センス無効領域１２ｂには、電流センス部１２の単位セルが配置されていない。メイン無効領域１ｂの、センス有効領域１２ａを除く領域のほぼ全域において、半導体基板１０のおもて面の表面領域に、センス有効領域１２ａから後述するｐ型ベース領域３４ｂ（図３，４参照）が延在している。

【0051】

温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。温度センス部１３は、アノードパッド２３ａおよびカソードパッド２３ｂの直下に配置されている。温度センス部１３は、例えば、半導体基板１０のおもて面の層間絶縁膜４０上に設けられたポリシリコン（ｐｏｌｙ－Ｓｉ）層で構成されたポリシリコンダイオードであってもよいし、半導体基板１０の内部に形成されたｐ型領域とｎ型領域とのｐｎ接合で形成された拡散ダイオードであってもよい。

【0052】

過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部は、演算回路部により制御される。演算回路部は、電流センス部１２、温度センス部１３および過電圧保護部の出力信号に基づいてメイン半導体素子１１を制御する。演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。

【0053】

次に、実施の形態１にかかる半導体装置２０の断面構造について説明する。図３，４は、図１の活性領域の断面構造を示す断面図である。図５，６Ａ，７Ａ，８は、図２のメイン有効領域の断面構造を示す断面図である。図６Ｂ，７Ｂは、図２のメイン有効領域の断面構造の別の一例を示す断面図である。図３には、メイン有効領域１ａおよび電流センス部１２の断面構造（図１の切断線Ｘ１－Ｘ２－Ｘ３－Ｘ４における断面構造）を示す。図４には、メイン有効領域１ａ、センス有効領域１２ａおよび温度センス部１３の断面構造（図１の切断線Ｘ１－Ｘ２、切断線Ｘ３－Ｘ４および切断線Ｙ１－Ｙ２における断面構造）を示す。

【0054】

図３，４のメイン有効領域１ａおよびセンス有効領域１２ａにはそれぞれ一部の単位セルを示す。図５，６Ａ，７Ａ，８は、それぞれ図２の切断線Ａ２－Ａ２’、切断線Ａ３－Ａ３’、切断線Ａ４－Ａ４’および切断線Ａ５－Ａ５’における断面構造であり、ソースパッド２１ａが格子状の平面形状である場合の断面構造を示している。図６Ｂ，７Ｂは、切断線Ａ３－Ａ３’および切断線Ａ４－Ａ４’における断面構造の別の一例である。図２の切断線Ａ４－Ａ４’および切断線Ａ５－Ａ５’は、図１の切断線Ｘ１－Ｘ２に平行で、図１の切断線Ｘ１－Ｘ２と異なる断面を通る。図５，６Ａ，６Ｂ，７Ａ，７Ｂ，８では、ソースパッド２１ａ上の配線構造を図示省略する（図２１～２４においても同様）。

【0055】

メイン半導体素子１１は、メイン有効領域１ａにおいて半導体基板１０のおもて面側に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａ、ｐ⁺⁺型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成されたトレンチゲート構造のＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）を有する。半導体基板１０は、炭化珪素からなるｎ⁺型出発基板７１のおもて面上にｎ^-型ドリフト領域３２およびｐ型ベース領域３４ａとなる各炭化珪素層７２，７３を順にエピタキシャル成長させてなる。

【0056】

ｎ⁺型出発基板７１は、メイン半導体素子１１および電流センス部１２のｎ⁺型ドレイン領域３１となる。半導体基板１０の、ｐ型炭化珪素層７３側の主面をおもて面とし、ｎ⁺型出発基板７１側の主面（ｎ⁺型出発基板７１の裏面）を裏面とする。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（後述する端子ピン４８ａ～４８ｄ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造としてもよい。

【0057】

トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７３の表面）から深さ方向Ｚにｐ型炭化珪素層７３を貫通してｎ^-型炭化珪素層７２に達する。トレンチ３７ａの内部には、上述したようにゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。互いに隣り合うトレンチ３７ａ間において、半導体基板１０のおもて面の表面領域に、ｐ型ベース領域３４ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａがそれぞれ選択的に設けられている。

【0058】

ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面とｐ型ベース領域３４ａとの間に、ｐ型ベース領域３４ａに接してそれぞれ選択的に設けられている。ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面に露出されている。この半導体基板１０のおもて面に露出とは、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａが後述する層間絶縁膜４０の第１コンタクトホール４０ａの内部で後述するＮｉＳｉ膜４１ａに接することである。

【0059】

ｎ⁺型ソース領域３５ａは、トレンチ３７ａの側壁においてゲート絶縁膜３８ａに接する。ｎ⁺型ソース領域３５ａは、第２方向Ｙに最も外側（チップ端部側）のトレンチ３７ａよりも外側には設けられていない（図３，４）。ｐ⁺⁺型コンタクト領域３６ａは、ｎ⁺型ソース領域３５ａよりもトレンチ３７ａから離れて設けられている。ｐ⁺⁺型コンタクト領域３６ａは設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが半導体基板１０のおもて面まで達する。

【0060】

半導体基板１０の内部において、ｐ型ベース領域３４ａとｎ⁺型ドレイン領域３１（ｎ⁺型出発基板７１）との間に、ｐ型ベース領域３４ａおよびｎ⁺型ドレイン領域３１に接して、ｎ^-型ドリフト領域３２が設けられている。ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。

【0061】

また、半導体基板１０の内部において、ｐ型ベース領域３４ａよりもｎ⁺型ドレイン領域３１に近い位置に、トレンチ３７ａの底面にかかる電界を緩和させる第１，２ｐ⁺型領域６１ａ，６２ａが設けられていてもよい。第１ｐ⁺型領域６１ａは、ｐ型ベース領域３４ａと離れて設けられ、深さ方向Ｚにトレンチ３７ａの底面に対向する。第２ｐ⁺型領域６２ａは、互いに隣り合うトレンチ３７ａ間に、第１ｐ⁺型領域６１ａおよびトレンチ３７ａと離れて設けられ、かつｐ型ベース領域３４ａに接する。

【0062】

層間絶縁膜４０は、半導体基板１０のおもて面のほぼ全面に設けられ、ゲート電極３９ａを覆う。すべてのゲート電極３９ａが上述したようにゲートランナー２４（図１参照）に連結されている。メイン有効領域１ａにおいて深さ方向Ｚに層間絶縁膜４０を貫通する第１，３コンタクトホール４０ａ，４０ｃが設けられている。第１コンタクトホール４０ａは、互いに隣り合うトレンチ３７ａ間において第１方向Ｘに延在する直線状に設けられ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａを露出する（図５，６Ａ，７Ａ，８）。

【0063】

ニッケルシリサイド（ＮｉＳｉ、Ｎｉ₂Ｓｉまたは熱的に安定なＮｉＳｉ₂：以下、まとめてＮｉＳｉとする）膜４１ａは、第１コンタクトホール４０ａの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ａが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが第１コンタクトホール４０ａに露出され、ＮｉＳｉ膜４１ａに電気的に接続される。

【0064】

メイン有効領域１ａにおける層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面に沿ってバリアメタル４６ａが設けられている。バリアメタル４６ａは、バリアメタル４６ａの各金属膜間またはバリアメタル４６ａを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。

【0065】

第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面全体を覆う。第１ＴｉＮ膜４２ａは、ＮｉＳｉ膜４１ａが形成された部分における半導体基板１０のおもて面上には設けられていない。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。バリアメタル４６ａは、例えば、温度センス部１３には設けられていない。

【0066】

ソースパッド２１ａは、第２Ｔｉ膜４５ａの表面全面に設けられ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａに電気的に接続されている。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。ソースパッド２１ａ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａはメイン半導体素子１１のソース電極として機能する。

【0067】

第３コンタクトホール４０ｃは、ゲート電極３９ａ上において第１方向Ｘに点在し、ゲート電極３９ａを選択的に露出する（図５，６Ａ，７Ａ，８）。ゲート導電層２１ｃは上述したように第１方向Ｘに所定間隔で点在しており、複数のゲート導電層２１ｃが第１方向Ｘに所定間隔で互いに離れて設けられている。これら複数のゲート導電層２１ｃは、それぞれ第１方向Ｘに互いに隣り合う２つの第３コンタクトホール４０ｃ間に延在して、当該２つの第３コンタクトホール４０ｃの内部に埋め込まれている（図６Ａ）。

【0068】

ゲート導電層２１ｃの両端部は、それぞれ異なる第３コンタクトホール４０ｃの内部においてゲート電極３９ａに接し、ゲート電極３９ａに電気的に接続されている。ゲート導電層２１ｃは、例えば、バリアメタル４６ａを構成する金属膜と同時に形成されたＴｉ膜もしくはＴｉＮ膜、または金属積層膜であってもよいし、ソースパッド２１ａと同時に形成されたアルミニウムを含む金属膜であってもよいし、バリアメタル４６ａを構成する１層以上の金属膜およびソースパッド２１ａと同時に形成された金属積層膜であってもよい。図６，７には、ゲート導電層２１ｃの下層に、バリアメタル４６ａと同時に形成されたバリアメタル４６ｃを図示する。

【0069】

ソースパッド２１ａの上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４８ａは、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。

【0070】

端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材であり、外部の接地電位（最低電位）に接続される。端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子である。第１，２保護膜４９ａ，５０ａは例えばポリイミド膜である。第１保護膜４９ａは、ソースパッド２１ａの表面のめっき膜４７ａ以外の部分と、ゲート導電層２１ｃと、を覆う。第１保護膜４９ａによってソースパッド２１ａとゲート導電層２１ｃとが電気的に絶縁される。第２保護膜５０ａは、めっき膜４７ａと第１保護膜４９ａとの境界を覆う。

【0071】

ドレイン電極５１は、半導体基板１０の裏面（ｎ⁺型出発基板７１の裏面）全面にオーミック接触している。ドレイン電極５１上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、絶縁基板の例えば銅箔等で形成された金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。

【0072】

このように半導体基板１０のおもて面のソースパッド２１ａに端子ピン４８ａを接合し、かつ裏面のドレインパッドを絶縁基板の金属ベース板に接合することで、半導体基板１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体基板１０で発生した熱は、半導体基板１０の裏面のドレインパッドに接合された金属ベース板を介して冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される。

【0073】

電流センス部１２は、メイン無効領域１ｂのセンス有効領域１２ａにおいて半導体基板１０のおもて面側に、ｐ型ベース領域３４ｂ、ｎ⁺型ソース領域３５ｂ、ｐ⁺⁺型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂおよびゲート電極３９ｂで構成されたトレンチゲート構造のＭＯＳゲートを有する。電流センス部１２は、メイン半導体素子１１と同じストライプ構造（図１，２参照）であってもよいし、従来のストライプ構造（図２８参照）や従来の一般的なセル構造（例えば上記特許文献３参照）であってもよい。

【0074】

電流センス部１２がメイン半導体素子１１と同じストライプ構造である場合、メイン半導体素子１１のゲート導電層２１ｃと同じ構成で、層間絶縁膜４０の上において深さ方向Ｚにゲート電極３９ｂに対向する位置に、両端部がゲート電極３９ｂに接するゲート導電層（不図示）が設けられる。この場合、ＯＣパッド２２は、電流センス部１２のゲート導電層に対して、メイン半導体素子１１のソースパッド２１ａのゲート導電層２１ｃに対する構成と同様の構成となる。

【0075】

ｐ型ベース領域３４ｂは、半導体基板１０のおもて面の表面領域のｎ^-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａと分離されている。ｐ型ベース領域３４ｂは、例えばセンス有効領域１２ａからメイン無効領域１ｂのほぼ全域に延在している。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ⁺型領域６１ｂ，６２ｂを有していてもよい。電流センス部１２は、メイン半導体素子１１と同様に、ｐ⁺⁺型コンタクト領域３６ｂを有していなくてもよい。

【0076】

ゲート電極３９ｂは、ゲートランナー２４を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。ゲート電極３９ｂは、層間絶縁膜４０に覆われている。センス有効領域１２ａにおいて深さ方向Ｚに層間絶縁膜４０を貫通して半導体基板１０に達する第２コンタクトホール４０ｂが設けられている。第２コンタクトホール４０ｂは、互いに隣り合うトレンチ３７ｂ間において第１方向Ｘに延在する直線状に設けられ、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂを露出する。

【0077】

センス有効領域１２ａにおいて半導体基板１０のおもて面には、メイン半導体素子１１と同様に、ＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂが設けられている。バリアメタル４６ｂは、センス無効領域１２ｂにおける層間絶縁膜４０上に延在している。ＯＣパッド２２は、バリアメタル４６ｂの表面全面に、ソースパッド２１ａと離れて設けられ、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介してｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂに電気的に接続されている。

【0078】

ＮｉＳｉ膜４１ｂは、第２コンタクトホール４０ｂの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂに電気的に接続されている。ｐ⁺⁺型コンタクト領域３６ｂが設けられていない場合、ｐ⁺⁺型コンタクト領域３６ｂに代えて、ｐ型ベース領域３４ｂが第２コンタクトホール４０ｂに露出され、ＮｉＳｉ膜４１ｂに電気的に接続される。符号４２ｂ～４５ｂは、それぞれバリアメタル４６ｂを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。

【0079】

ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ＯＣパッド２２、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂは、電流センス部１２のソース電極として機能する。電流センス部１２がゲート導電層を有する場合、電流センス部１２のゲート導電層は、例えば、メイン半導体素子１１のゲート導電層２１ｃと同じ積層構造の金属膜で構成され、メイン半導体素子１１のゲート導電層２１ｃと同じように、ゲート電極３９ｂを介してゲートランナー２４に電気的に接続される。

【0080】

ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｂが接合される。端子ピン４８ｂは、端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材であり、外部の抵抗体（不図示）を介してＯＣパッド２２を接地電位に接続する。端子ピン４８ｂは、ＯＣパッド２２の電位を外部に取り出す外部接続用端子である。符号４７ｂ，４９ｂ，５０ｂは、それぞれＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜であり、ソースパッド２１ａ上の配線構造と同じように配置される。

【0081】

メイン有効領域１ａのｐ型ベース領域３４ａおよびセンス有効領域１２ａのｐ型ベース領域３４ｂは、半導体基板１０の表面領域の図示省略するｎ^-型領域により、素子分離のためのｐ型領域（不図示）と分離されている。素子分離のためのｐ型領域とは、エッジ終端領域２に活性領域１の周囲を囲む略矩形状に設けられ、活性領域１とエッジ終端領域２とを電気的に分離する寄生ダイオードをｎ^-型ドリフト領域３２とのｐｎ接合で形成するフローティングのｐ型領域である。

【0082】

温度センス部１３は、例えば、ｐ型アノード領域であるｐ型ポリシリコン層８１とｎ型カソード領域であるｎ型ポリシリコン層８２とのｐｎ接合で形成されたポリシリコンダイオードである（図４）。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、メイン無効領域１ｂにおいて、層間絶縁膜４０上に設けられている。温度センス部１３は、層間絶縁膜４０により、半導体基板１０、メイン半導体素子１１および電流センス部１２と電気的に絶縁されている。

【0083】

アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ、これらを覆う層間絶縁膜８３の第４，５コンタクトホール８３ａ，８３ｂにおいてｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に接する。アノードパッド２３ａおよびカソードパッド２３ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２３ａ上およびカソードパッド２３ｂ上には、それぞれ、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｃ，４８ｄが接合されている。

【0084】

端子ピン４８ｃ，４８ｄは、それぞれアノードパッド２３ａおよびカソードパッド２３ｂの電位を外部に取り出す外部接続用端子である。端子ピン４８ｃ，４８ｄは、温度センス部１３の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｃ，４７ｄは、それぞれアノードパッド２３ａ上の配線構造およびカソードパッド２３ｂ上の配線構造を構成するめっき膜である。符号４９ｃ，５０ｃは、それぞれ温度センス部１３上の配線構造を構成する第１，２保護膜である。

【0085】

また、メイン無効領域１ｂには、メイン半導体素子１１のゲートパッド２１ｂを配置したゲートパッド部１４が設けられている（図１参照）。ゲートパッド２１ｂは、メイン無効領域１ｂにおける層間絶縁膜４０上に、他の電極パッドと離れて設けられている。ゲートパッド２１ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ゲートパッド２１ｂ上には、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン（不図示）が接合されている。

【0086】

実施の形態１にかかる半導体装置２０の動作について説明する。メイン半導体素子１１のソース電極（ソースパッド２１ａ）に対して正の電圧（順方向電圧）がドレイン電極５１に印加された状態で、メイン半導体素子１１のゲート電極３９ａにゲート閾値電圧以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａのトレンチ３７ａに沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、メイン半導体素子１１のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ａへ向かって電流が流れ、メイン半導体素子１１がオンする。

【0087】

メイン半導体素子１１と同じ条件で、電流センス部１２のソース電極（ＯＣパッド２２）に対して正の電圧（順方向電圧）がドレイン電極５１に印加された状態で、電流センス部１２のゲート電極３９ｂにゲート閾値電圧以上の電圧が印加されると、電流センス部１２のｐ型ベース領域３４ｂのトレンチ３７ｂに沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、電流センス部１２のｎ⁺型ドレイン領域３１からｎ⁺型ソース領域３５ｂへ向かって電流（以下、センス電流とする）が流れ、電流センス部１２がオンする。

【0088】

メイン半導体素子１１のオン時に、電流センス部１２をオンさせた状態とする。電流センス部１２にセンス電流が流れることで、電流センス部１２のｎ⁺型ソース領域３５ｂと接地点との間に接続された抵抗体（不図示）で電圧降下が生じる。メイン半導体素子１１に流れる電流の大きさに応じて電流センス部１２のセンス電流が大きくなるため、当該抵抗体での電圧降下も大きくなる。したがって、この抵抗体での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知可能である。

【0089】

一方、メイン半導体素子１１は、ゲート電極３９ａにゲート閾値電圧未満の電圧が印加されたときに、第１，２ｐ⁺型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ^-型ドリフト領域３２とのｐｎ接合が逆バイアスされることで、オフ状態を維持する。電流センス部１２のゲート電極３９ｂにもゲート閾値電圧未満の電圧が印加され、電流センス部１２は、第１，２ｐ⁺型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ^-型ドリフト領域３２とのｐｎ接合が逆バイアスされることで、オフ状態を維持する。

【0090】

メイン半導体素子１１は、上述したようにゲート導電層２１ｃを有することで、ゲート電極３９ａを構成するポリシリコン層による抵抗成分で生じるゲート抵抗増加が抑制されている。このため、メイン半導体素子１１のターンオフ時、メイン半導体素子１１の単位セルごとのゲート閾値電圧Ｖｔｈのばらつきを抑制することができる。これによって、メイン半導体素子１１の並列接続された単位セル間でゲート遅延時間によるアンバランスが発生しにくく、メイン半導体素子１１のゲート電圧Ｖｇの電圧波形１４３が振動しにくい。

【0091】

したがって、メイン半導体素子１１の各単位セルでターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりをほぼ同じにすることができ、ドレイン電極５１の面内においてドレイン電位を略同じにすることができる。これによって、メイン半導体素子１１のドレイン・ソース間電圧Ｖｄｓの電圧波形１４２を振動しにくくすることができ、メイン半導体素子１１のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１４１の振動を抑制することができる（後述する図２５参照）。

【0092】

ここで、ソースパッド２１ａがメイン有効領域１ａと略同じ平面形状であり、ゲート導電層２１ｃの上に層間絶縁膜４０を介してソースパッド２１ａを配置する場合の変形例を図６Ｂ，７Ｂに示す。図６Ｂ，７Ｂは、それぞれ図６Ａ，７Ａに相当する部分の変形例である。図６Ｂ，７Ｂのゲート導電層２１ｃ（ハッチング部分）の配置以外の構成は、図６Ａ，７Ａと同じである。ソースパッド２１ａをメイン有効領域１ａと略同じ平面形状とする場合、例えば、層間絶縁膜４０の内部に埋め込むようにゲート導電層２１ｃを配置すればよい。

【0093】

このように層間絶縁膜４０の内部にゲート導電層２１ｃを埋め込むことで、層間絶縁膜４０上に、メイン有効領域１ａと略同じ平面形状でソースパッド２１ａを配置することができる。これにより、ソースパッド２１ａの面積を広くとることができるため、ソース電極の電位を外部に接続する構造が簡便となる。このような構成に用いるゲート導電層２１ｃとしては、チタンや窒化チタン、およびこれらの積層膜を用いることができる。また、タンタル、タングステン、モリブデンなど他の高融点金属やその窒化物を用いてもよい。

【0094】

次に、実施の形態１にかかる半導体装置２０の製造方法について説明する。図９～１４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図９～１４には、メイン半導体素子１１のみを示すが、同一の半導体基板１０に作製されるすべての半導体素子（図１～５，６Ａ，７Ａ，８を参照）の各部はメイン半導体素子１１の各部と同じ不純物濃度および深さの各部と同時に形成される。

【0095】

まず、図９に示すように、炭化珪素からなるｎ⁺型出発基板（半導体ウエハ）７１として、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板を用意する。次に、ｎ⁺型出発基板７１のおもて面に、ｎ⁺型出発基板７１よりも低濃度に窒素がドープされたｎ^-型炭化珪素層７２をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ^-型炭化珪素層７２の厚さｔ１は、例えば３０μｍ程度であってもよい。

【0096】

次に、図１０に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいてｎ^-型炭化珪素層７２の表面領域に、第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１をそれぞれ選択的に形成する。第１ｐ⁺型領域６１ａおよびｐ⁺型領域９１は、例えば、第２方向Ｙ（横方向：図３，４参照）に交互に繰り返し配置され、第１方向Ｘ（奥行き方向：図３，４参照）にストライプ状に延在する。

【0097】

次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、メイン有効領域１ａの全域にわたってｎ^-型炭化珪素層７２の表面領域にｎ型領域９２を形成する。ｎ型領域９２は、第１ｐ⁺型領域６１ａとｐ⁺型領域９１との間に、これらｐ⁺型領域６１ａ，９１に接して形成される。ｎ型領域９２と、ｐ⁺型領域６１ａ，９１と、の形成順序を入れ替えてもよい。

【0098】

互いに隣り合うｐ⁺型領域６１ａ，９１間の距離ｄ２は例えば１．５μｍ程度である。ｐ⁺型領域６１ａ，９１は、例えば深さｄ１および不純物濃度がそれぞれ０．５μｍ程度および５．０×１０¹⁸／ｃｍ³程度である。ｎ型領域９２の深さｄ３および不純物濃度は、例えば、それぞれ０．４μｍ程度および１．０×１０¹⁷／ｃｍ³程度である。ｎ^-型炭化珪素層７２の、イオン注入されていない部分がｎ^-型ドリフト領域３２となる。

【0099】

次に、図１１に示すように、ｎ^-型炭化珪素層７２上にさらに例えば窒素等のｎ型不純物をドープしたｎ^-型炭化珪素層を例えば０．５μｍ程度の厚さｔ２でエピタキシャル成長させて、ｎ^-型炭化珪素層７２の厚さを厚くする。これによって、ｎ^-型炭化珪素層７２の厚さが所定厚さになる。ｎ^-型炭化珪素層７２の厚さを増した部分７２ａの不純物濃度は、例えば３×１０¹⁵／ｃｍ³であってもよい。

【0100】

次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｐ⁺型領域９１に達するｐ⁺型領域９３を選択的に形成する。次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ^-型炭化珪素層７２の厚さを増した部分７２ａに、ｎ型領域９２に達するｎ型領域９４を選択的に形成する。

【0101】

これによって、深さ方向Ｚに隣接するｐ⁺型領域９１，９３同士が連結されて第２ｐ⁺型領域６２ａが形成される。深さ方向Ｚに隣接するｎ型領域９２，９４同士が連結されてｎ型電流拡散領域３３ａが形成される。ｐ⁺型領域９３およびｎ型領域９４の不純物濃度等の条件は、例えばそれぞれｐ⁺型領域９１およびｎ型領域９２と同様である。ｐ⁺型領域９３とｎ型領域９４との形成順序を入れ替えてもよい。

【0102】

次に、図１２に示すように、ｎ^-型炭化珪素層７２上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７３をエピタキシャル成長させる。ｐ型炭化珪素層７３の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０¹⁷／ｃｍ³程度である。ここまでの工程により、ｎ⁺型出発基板７１上にｎ^-型炭化珪素層７２およびｐ型炭化珪素層７３を順に積層した半導体基板１０（半導体ウエハ）が作製される。

【0103】

次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、メイン有効領域１ａにおいてｐ型炭化珪素層７３の表面領域に、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａをそれぞれ選択的に形成する。メイン有効領域１ａのｐ型炭化珪素層７３の、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａと、ｎ^-型炭化珪素層７２と、の間の部分がｐ型ベース領域３４ａとなる。

【0104】

次に、イオン注入で形成した拡散領域（第１，２ｐ⁺型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａ）について、例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）により不純物活性化を行う。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。

【0105】

次に、図１３に示すように、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面からｎ⁺型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通してｎ型電流拡散領域３３ａに達し、深さ方向Ｚ（縦方向：図３，４参照）に第１ｐ⁺型領域６１ａに対向するトレンチ３７ａを形成する。トレンチ３７ａは、例えば、第１ｐ⁺型領域６１ａに達して、第１ｐ⁺型領域６１ａの内部で終端してもよい。

【0106】

次に、図１４に示すように、半導体基板１０のおもて面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度で半導体表面を熱酸化することで形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。

【0107】

次に、トレンチ３７ａの内部に埋め込むように、半導体基板１０のおもて面に例えばリン（Ｐ）ドープのポリシリコン層を堆積する。次に、フォトリソグラフィおよびエッチングにより、当該ポリシリコン層を選択的に除去して、ポリシリコン層の、ゲート電極３９ａとなる部分のみをトレンチ３７ａの内部に残す。ゲート電極３９ａと同時に、例えばエッジ終端領域２にゲートランナー２４を形成してもよい。

【0108】

また、上述したようにメイン半導体素子１１のＭＯＳゲートの各部を形成する際に、同一の半導体基板１０に作製されるすべての半導体素子（電流センス部１２、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部：図３，４参照）の各部について、メイン半導体素子１１の各部と同じ不純物濃度や深さの各部と同時に形成すればよい。

【0109】

メイン半導体素子１１は、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ａ内に配置することで、ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２とのｐｎ接合分離により、同一の半導体基板１０に作製される他の半導体素子と分離される。電流センス部１２は、メイン半導体素子１１と同じ構造で、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ｂ内に配置すればよい。

【0110】

次に、ゲート電極３９ａを覆うように、半導体基板１０のおもて面全面に、例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等やＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の層間絶縁膜４０を例えば１μｍの厚さで形成する。温度センス部１３は、層間絶縁膜４０上にｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２（図４参照）を形成し、層間絶縁膜８３で覆えばよい。

【0111】

次に、フォトリソグラフィおよびエッチングにより、深さ方向Ｚに層間絶縁膜４０およびゲート絶縁膜３８ａを貫通する第１～３コンタクトホール４０ａ～４０ｃを形成する。深さ方向Ｚに層間絶縁膜８３を貫通する第４，５コンタクトホール８３ａ，８３ｂを形成する。第１コンタクトホール４０ａには、メイン半導体素子１１のｎ⁺型ソース領域３５ａおよびｐ⁺⁺型コンタクト領域３６ａを露出させる。

【0112】

第２コンタクトホール４０ｂには、電流センス部１２のｎ⁺型ソース領域３５ｂおよびｐ⁺⁺型コンタクト領域３６ｂを露出させる。第３コンタクトホール４０ｃには、メイン半導体素子１１のゲート電極３９ａを露出させる。第４，５コンタクトホール８３ａ，８３ｂには、それぞれ温度センス部１３のｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２を露出させる。次に、熱処理により層間絶縁膜４０，８３を平坦化（リフロー）する。

【0113】

次に、層間絶縁膜４０のみを覆う第１ＴｉＮ膜４２ａを形成する。次に、半導体基板１０のおもて面の、第１コンタクトホール４０ａに露出される部分にＮｉＳｉ膜４１ａを形成する。次に、ＮｉＳｉ膜４１ａおよび第１ＴｉＮ膜４２ａを覆うように、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層してバリアメタル４６ａを形成する。次に、第２Ｔｉ膜４５ａ上にソースパッド２１ａを堆積する。

【0114】

また、第２コンタクトホール４０ｂ内にも、ＮｉＳｉ膜４１ａおよびバリアメタル４６ａと同時に、これらの金属膜と同じ構成で、それぞれＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂを形成する。第２～５コンタクトホール４０ｂ，４０ｃ，８３ａ，８３ｂ内にも、ソースパッド２１ａと同時に、ソースパッド２１ａと同じ構成で、それぞれ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを形成する。

【0115】

また、第３コンタクトホール４０ｃ内にも、ＮｉＳｉ膜４１ａ、バリアメタル４６ａおよびソースパッド２１ａのいずれか１層以上の金属膜と同時に、単層か、または２層以上の積層構造のゲート導電層２１ｃを形成する。また、半導体基板１０の裏面にオーミック接触するドレイン電極５１を形成し、ドレイン電極５１の表面に例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。

【0116】

次に、半導体基板１０のおもて面にポリイミドからなる第１保護膜４９ａ～４９ｃを選択的に形成し、これら第１保護膜４９ａ～４９ｃの開口部にそれぞれ異なる各電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂを露出させる。次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂの、第１保護膜４９ａ～４９ｃの開口部に露出する部分にめっき膜４７ａ～４７ｄを形成する。

【0117】

次に、熱処理（ベーク）によりめっき膜４７ａ～４７ｄを乾燥させる。次に、ポリイミドからなる第２保護膜５０ａ～５０ｃを形成し、めっき膜４７ａ～４７ｄと第１保護膜４９ａ～４９ｃとの各境界を覆う。次に、熱処理（キュア）によりポリイミド膜（第１保護膜４９ａ～４９ｃおよび第２保護膜５０ａ～５０ｃ）の強度を向上させる。次に、めっき膜４７ａ～４７ｄ上に、それぞれはんだ層により端子ピン４８ａ～４８ｄを接合する。

【0118】

その後、半導体基板１０（半導体ウエハ）をダイシング（切断）して個々のチップ状に個片化することで、図１～５，６Ａ，７Ａ，８に示す半導体装置２０が完成する。

【0119】

以上、説明したように、実施の形態１によれば、ゲート電極上に層間絶縁膜を介して選択的にゲート導電層を設けることで、ゲート電極を構成するポリシリコン層による抵抗成分で生じるゲート抵抗増加を抑制することができる。これによって、メイン半導体素子のターンオフ時、メイン半導体素子の単位セルごとのゲート閾値電圧のばらつきを抑制することができる。このため、メイン半導体素子の並列接続された単位セル間でゲート遅延時間によるアンバランスが発生しにくく、メイン半導体素子の電圧波形が振動することを抑制することができる。

【0120】

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１５は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１５では、互いに隣り合うトレンチ３７ａ’の間に設けられた各部（ｎ⁺型ソース領域３５ａ’およびｐ⁺⁺型コンタクト領域３６ａ’）、ゲート絶縁膜３８ａ’および層間絶縁膜４０を図示省略する。図１６は、図１５の頂点Ｂ１，Ｂ１’を対頂点とする矩形枠内を拡大して示す平面図である。

【0121】

メイン有効領域１ａの断面構造は、メイン有効領域１ａの全域にわたって図１６と同じ断面構造となっている。図１７，１８は、図１６のメイン有効領域の断面構造を示す断面図である。図１７，１８は、それぞれ図１６の切断線Ｂ３－Ｂ３’および切断線Ｂ４－Ｂ４’における断面構造である。図１６の切断線Ｂ２－Ｂ２’および切断線Ｂ５－Ｂ５’における断面構造は、それぞれ図５，８の符号３５ａ～３９ａを符号３５ａ’～３９ａ’に代えたものである。

【0122】

実施の形態２にかかる半導体装置２０’が実施の形態１にかかる半導体装置２０（図１参照）と異なる点は、第１方向Ｘに点在するゲート電極３９ａ’（斜線のハッチング部）の１つを単位セルの中心に配置したセル構造とする点である。

【0123】

実施の形態２において、ｎ⁺型ソース領域３５ａ’およびｐ⁺⁺型コンタクト領域３６ａ’は、互いに隣り合うトレンチ３７ａ’間にそれぞれ選択的に配置され、層間絶縁膜４０の第１コンタクトホール４０ａに露出されている。第２方向Ｙに互いに隣り合うトレンチ３７ａ’間において、ｎ⁺型ソース領域３５ａ’とｐ⁺⁺型コンタクト領域３６ａ’とが第１方向Ｘに交互に繰り返し配置されている。ｐ⁺⁺型コンタクト領域３６ａ’は、例えば第２方向Ｙにゲート導電層２１ｃ’に対向する。また、第１方向Ｘにおいて互いに隣り合うトレンチ３７ａ’の間には、ｎ⁺型ソース領域３５ａ’が設けられている。

【0124】

ｎ⁺型ソース領域３５ａ’は、ｐ⁺⁺型コンタクト領域３６ａ’およびトレンチ３７ａ’の周囲を囲む梯子状の平面形状をなす。このため、メイン半導体素子１１’の単位セルは、ゲート電極３９ａ’を中心に配置し、ゲート電極３９ａ’の周囲をｎ⁺型ソース領域３５ａ’で囲んで、かつｎ⁺型ソース領域３５ａ’よりも中心から離れた位置にｐ⁺⁺型コンタクト領域３６ａ’を配置した構成となっている。

【0125】

トレンチ３７ａ’は、少なくとも第１方向Ｘに互いに隣り合うようにマトリクス状に配置されている。図１５には、トレンチ３７ａ’が第１方向Ｘおよび第２方向Ｙにそれぞれ互いに隣り合うように点在する場合を示す。各トレンチ３７ａ’は、例えば第１方向Ｘに長い略長方形状の平面形状をなす。トレンチ３７ａ’の内部には、ゲート絶縁膜３８ａ’を介してゲート電極３９ａ’が設けられている。複数のゲート電極３９ａ’は、互いに離れて配置されている。

【0126】

ゲート電極３９ａ’の長手方向（第１方向Ｘ）の両端部は、層間絶縁膜４０のそれぞれ異なる第３コンタクトホール４０ｃ’に露出されている。ゲート電極３９ａ’とゲート導電層２１ｃ’とは第１方向Ｘに交互に繰り返し配置されている（図１６参照）。第１方向Ｘに互いに隣り合うゲート電極３９ａ’の対向する端部同士は、同一のゲート導電層２１ｃ’に接して電気的に接続されている（図１７参照）。

【0127】

ゲート導電層２１ｃ’（格子のハッチング部）は、例えば第１方向Ｘに長い略長方形状の平面形状をなす。ゲート導電層２１ｃ’は層間絶縁膜４０の上に設けられ、深さ方向Ｚに少なくとも両端部がゲート電極３９ａ’に対向する。ゲート導電層２１ｃ’は、長手方向（第１方向Ｘ）の両端部で第１方向Ｘに隣り合うゲート電極３９ａ’の対向する両端部に接し、中央部で深さ方向Ｚに層間絶縁膜４０を介してｎ⁺型ソース領域３５ａ’に対向する。符号４６ｃ’はバリアメタルである。

【0128】

ゲート導電層２１ｃ’によりすべてのゲート電極３９ａ’が電気的に接続されていればよく、第１方向Ｘに互いに隣り合うゲート電極３９ａ’の間にゲート導電層２１ｃ’が配置されていない箇所が存在してもよい。電流センス部１２は、メイン半導体素子１１’と同じセル構造であってもよい。メイン半導体素子１１’のセル構造を、実施の形態１の電流センス部１２に適用してもよい。また、実施の形態１の図６Ｂ，７Ｂの構成を適用して、ゲート導電層２１ｃ’を層間絶縁膜４０の中に埋め込まれた構造とし、メイン有効領域１ａのほぼ全面にソースパッド２１ａを設ける構成としてもよい。

【0129】

以上、説明したように、実施の形態２によれば、ゲート電極を単位セルの中心に配置したセル構造とすることで、ストライプ構造（図２８参照）や、ｐ⁺⁺型コンタクト領域を単位セルの中心に配置した従来の一般的なセル構造（例えば上記特許文献３参照）と比べて、半導体基板とゲート電極との間のゲート絶縁膜の表面積が小さくなり、ゲート絶縁膜の静電容量で決まる入力容量が小さくなる。

【0130】

また、各単位セルのゲート電極同士を電気的に接続するゲート導電層と、半導体基板と、の間の層間絶縁膜は比較的厚さの厚い酸化膜であるため、入力容量に寄与しにくい。入力容量が小さくなることで、メイン半導体素子のスイッチング時間が短くなり、駆動損失が小さくなるため、メイン半導体素子の単位セルごとのゲート電圧の電圧波形の振動が抑制されて、実施の形態１と同様の効果を得ることができる。

【0131】

また、従来の一般的なセル構造では、破壊耐量が低い。その理由は、高電圧および大電流の条件でのスイッチングや、短絡耐量が不可欠な動作モードにおいて、単位セルの中心に配置された表面積の狭いｐ⁺⁺型コンタクト領域とソース電極とのコンタクトに大電流が集中しやすいからである。これに加えて、各単位セルの外周端部は半導体基板の端部（チップ端部）付近と同様に電界が集中しやすいからである。

【0132】

一方、実施の形態２によれば、ソース電極とのコンタクトを形成するｐ⁺⁺型コンタクト領域が単位セルの外周に配置されていることで、単位セルの中心から外側に向かってドレイン・ソース間電流が拡がる。これにより、ソース電極とｐ⁺⁺型コンタクト領域とのコンタクトに大電流が集中しにくく、かつ単位セルの外周に電界が集中しにくい。このため、従来の一般的なセル構造と比べて、破壊耐量を高くすることができる。

【0133】

また、従来の一般的なセル構造では、微細化すると、ｐ⁺⁺型コンタクト領域の表面積が小さくなり、ソース電極とｐ⁺⁺型コンタクト領域とのコンタクト抵抗が大きくなる。一方、実施の形態２によれば、ソース電極とｐ⁺⁺型コンタクト領域とのコンタクトを、ストライプ構造と同様に第１方向に長く延在させることができるため、第２方向に互いに隣り合うトレンチ間を狭くして微細化しても、コンタクト抵抗を維持することができる。

【0134】

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１９は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１９の切断線Ｃ２－Ｃ２’および切断線Ｃ４－Ｃ４’ともに同じ断面構造であり、図７Ａの符号３５ａ～３９ａ，２１ｃをそれぞれ符号１３５ａ～１３９ａ，１２１ｃに代えたものである。図１９の切断線Ｃ３－Ｃ３’における断面構造は、図６Ａの符号３７ａ～３９ａ，２１ｃをそれぞれ符号１３７ａ～１３９ａ，１２１ｃに代えたものである。

【0135】

実施の形態３にかかる半導体装置１２０が実施の形態１にかかる半導体装置２０（図１参照）と異なる点は、メイン半導体素子１１１を、ｐ⁺⁺型コンタクト領域１３６ａを単位セルの中心に配置したセル構造とした点である。メイン半導体素子１１１は、ソースパッド２１ａとのコンタクト（電気的接触部）を除いて、メイン有効領域１ａにおける半導体基板１１０の表面（トレンチ１３７ａの内壁を含む）のほぼ全面がゲート電極１３９ａ（斜線のハッチング部）で覆われ、ゲート電極１３９ａ上にゲート導電層１２１ｃ（格子のハッチング部）を有する。

【0136】

具体的には、実施の形態３において、ｐ⁺⁺型コンタクト領域１３６ａは、第１方向Ｘおよび第２方向Ｙにそれぞれ所定間隔で互いに隣り合うマトリクス状に配置されている。各ｐ⁺⁺型コンタクト領域１３６ａの周囲は、それぞれｎ⁺型ソース領域１３５ａに略矩形状に囲まれている。トレンチ１３７ａは、ｎ⁺型ソース領域１３５ａの周囲を矩形状に囲む格子状に設けられている。この格子状に配置されたトレンチ１３７ａにより単位セルが区画されている。

【0137】

図１９において、頂点Ｃ１，Ｃ１’を対頂点とする矩形枠で囲む部分がメイン半導体素子１１１の１つの単位セルである。トレンチ１３７ａの内部に、ゲート絶縁膜１３８ａを介してゲート電極１３９ａが設けられている。ゲート導電層１２１ｃは、例えば第１方向Ｘに長い略長方形状の平面形状をなし、ゲート電極１３９ａの上において層間絶縁膜４０の上に設けられ、第１方向Ｘに所定間隔で点在している。図１９では、層間絶縁膜４０（図６Ａ，７Ａ参照）を図示省略する。

【0138】

また、ゲート導電層１２１ｃは、例えば第２方向Ｙに長い略長方形状の平面形状をなし、ゲート電極１３９ａの上において層間絶縁膜４０の上に設けられ、第２方向Ｙに所定間隔で点在している。これによって、ゲート導電層１２１ｃは、第１方向Ｘおよび第２方向Ｙにそれぞれ所定間隔で互いに隣り合うマトリクス状に配置されている。ゲート導電層１２１ｃは、第１方向Ｘに互いに隣り合うｎ⁺型ソース領域１３５ａ間、および第２方向Ｙに互いに隣り合うｎ⁺型ソース領域１３５ａ間に配置されている。ここで、実施の形態１の図６Ｂ，７Ｂの構成を適用して、ゲート導電層１２１ｃは、層間絶縁膜４０の内部に埋め込まれた構成としてもよい。

【0139】

電流センス部１２は、メイン半導体素子１１１と同じセル構造であってもよい。メイン半導体素子１１１のセル構造を、実施の形態１，２の電流センス部１２に適用してもよい。

【0140】

以上、説明したように、実施の形態３によれば、ｐ⁺⁺型コンタクト領域を単位セルの中心に配置したセル構造とした場合においても、実施の形態１と同様の効果を得ることができる。

【0141】

（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図２０は、実施の形態４にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２１～２４は、図２０のメイン有効領域の断面構造を示す断面図である。図２１～２４は、それぞれ図２０の切断線Ｄ２－Ｄ２’、切断線Ｄ３－Ｄ３’、切断線Ｄ４－Ｄ４’および切断線Ｄ５－Ｄ５’における断面構造であり、ソースパッド２１ａが格子状の平面形状である場合の断面構造を示している。

【0142】

実施の形態４にかかる半導体装置１２０’が実施の形態２にかかる半導体装置２０’（図１５参照）と異なる点は、メイン半導体素子１１１’の各単位セルが、マトリクス状に配置されたゲート電極１３９ａ’（斜線のハッチング部）の１つをそれぞれ中心に配置し、ゲート電極１３９ａ’の周囲を囲む格子状のｐ⁺⁺型コンタクト領域１３６ａ’で区画されている点である。図２０の頂点Ｄ１，Ｄ１’を対頂点とする矩形枠で囲む部分がメイン半導体素子１１１’の１つの単位セルである。図２０では、層間絶縁膜４０（図２２～２４参照）を図示省略する。

【0143】

実施の形態４において、トレンチ１３７ａ’は、第１方向Ｘおよび第２方向Ｙにそれぞれ所定間隔で互いに隣り合うマトリクス状に配置されている。各トレンチ１３７ａ’は、例えば略正方形状の平面形状をなす。ゲート電極１３９ａ’は、トレンチ１３７ａ’の内部にゲート絶縁膜１３８ａ’を介して設けられている。複数のゲート電極１３９ａ’は、互いに離れて配置されている。例えば第１方向Ｘに互いに隣り合うゲート電極１３９ａ’同士は、層間絶縁膜４０の異なる第３コンタクトホール４０ｃ’に露出されている。

【0144】

各トレンチ１３７ａ’の側壁に沿って、ゲート電極１３９ａ’の周囲を略矩形状に囲むｎ⁺型ソース領域１３５ａ’が設けられている。ｐ⁺⁺型コンタクト領域１３６ａ’は、マトリクス状に配置されたｎ⁺型ソース領域１３５ａ’の周囲を格子状に囲む。ｎ⁺型ソース領域１３５ａ’およびｐ⁺⁺型コンタクト領域１３６ａ’を露出する層間絶縁膜４０の第１コンタクトホール４０ａ’は、例えばｐ⁺⁺型コンタクト領域１３６ａ’と同じ格子状の平面形状で配置されている。

【0145】

ゲート導電層１２１ｃ’（格子のハッチング部）は、実施の形態２と同様に、例えば第１方向Ｘに長い略長方形状の平面形状をなし、層間絶縁膜４０の上に設けられ、第３コンタクトホール４０ｃ’を介してゲート電極１３９ａ’に接する。ゲート電極１３９ａ’とゲート導電層１２１ｃ’とは、実施の形態２と同様に、第１方向Ｘに交互に繰り返し配置されている（図２０参照）。第１方向Ｘに互いに隣り合うゲート電極１３９ａ’同士は、同一のゲート導電層１２１ｃ’に接して電気的に接続されている（図２２参照）。

【0146】

ゲート導電層１２１ｃ’は、長手方向（第１方向Ｘ）の端部で深さ方向Ｚにゲート電極１３９ａ’に対向し、中央部で深さ方向Ｚに層間絶縁膜４０を介してｎ⁺型ソース領域１３５ａ’およびｐ⁺⁺型コンタクト領域１３６ａ’に対向する。すべてのゲート電極１３９ａ’が電気的に接続されてゲート電位となっていればよく、ゲート導電層１２１ｃ’の配置は種々変更可能である。第１方向Ｘに互いに隣り合うゲート電極１３９ａ’の間にゲート導電層１２１ｃ’が配置されない箇所が存在してもよい。

【0147】

電流センス部１２は、メイン半導体素子１１１’と同じセル構造であってもよい。メイン半導体素子１１１’のセル構造を、実施の形態１～３の電流センス部１２に適用してもよい。

【0148】

以上、説明したように、実施の形態４によれば、ゲート電極を単位セルの中心に配置したセル構造とした場合においても、実施の形態１～３と同様の効果を得ることができる。

【0149】

（実施例１）
上述した実施の形態１にかかる半導体装置２０（図１～５，６Ａ，７Ａ，８参照）の電圧・電流波形について検証した。図２５は、実施例１のターンオフ時の電圧波形および電流波形を示す特性図である。上述した実施の形態１にかかる半導体装置２０（以下、実施例１とする）のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１４１、ドレイン・ソース間電圧Ｖｄｓの電圧波形１４２、およびゲート電圧Ｖｇの電圧波形１４３を図２５に示す。

【0150】

図２６は、従来例のターンオフ時の電圧波形および電流波形を示す特性図である。比較として、従来の半導体装置２２０（以下、従来例とする：図２８，２９参照）のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１５１、ドレイン・ソース間電圧Ｖｄｓの電圧波形１５２、およびゲート電圧Ｖｇの電圧波形１５３を図２６に示す。従来例が実施例１と異なる点は、ゲート導電層２１ｃを備えていない点である。

【0151】

図２５に示す結果から、実施例１においては、メイン半導体素子１１のターンオフ時、メイン半導体素子１１の単位セルごとのゲート閾値電圧Ｖｔｈのばらつきを抑制することができ、実施例１全体のゲート電圧Ｖｇの電圧波形１４３が振動しにくいことが確認された。これによって、メイン半導体素子１１のドレイン・ソース間電圧Ｖｄｓの電圧波形１４２を振動しにくくすることができ、メイン半導体素子１１全体のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１４１の振動を抑制することができることが確認された。

【0152】

一方、図２６に示す結果から、従来例では、メイン半導体素子２１１のドレイン・ソース間電流Ｉｄｓの電流波形１５１、ドレイン・ソース間電圧Ｖｄｓの電圧波形１５２、およびゲート電圧Ｖｇの電圧波形１５３ともに振動することが確認された。従来例では、メイン半導体素子２１１の単位セルごとに、ゲート閾値電圧Ｖｔｈがばらついて、ドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりが異なってくることで、メイン半導体素子２１１全体のドレイン・ソース間電圧Ｖｄｓの電圧波形１５２が振動しやすいからである。

【0153】

（実施例２）
上述した実施の形態２にかかる半導体装置２０’（図１５～１８参照）の逆回復耐量について検討した。図２７は、実施例２の逆回復耐量による遮断電流の電流量を示す特性図である。上述した実施の形態２にかかる半導体装置２０’（以下、実施例２とする）と、上述した従来例と、でメイン半導体素子１１’，２１１のターンオフ時に、メイン有効領域１ａ，２０１ａのｐ型ベース領域を通ってソースパッド２１ａ，２２１ａへ引き抜かれる正孔電流（遮断電流）の電流量を比較した結果を図２７に示す。

【0154】

図２７に示すように、実施例２は、従来例と比べて、メイン半導体素子１１’のターンオフ時に、メイン有効領域１ａのｐ型ベース領域３４ａを通ってソースパッド２１ａへ引き抜かれる正孔電流の電流量が多くなることが確認された。従来例と比べて、入力容量が小さく、メイン半導体素子１１’のスイッチング時間が短いことで、駆動損失が小さくなり、メイン半導体素子１１’全体のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１４１の振動が抑制されるからであると推測される。

【0155】

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、実施の形態２～４において、単位セルの中心に配置されたゲート電極やｐ⁺⁺型コンタクト領域の平面形状は種々変更可能であり、円形状や楕円状、矩形以外の多角形状であってもよい。また、実施の形態１，２において、ゲート電極が延在する方向を、第１方向に代えて第２方向としてもよい。また、ゲート導電層は層間絶縁膜の内部に埋め込まれた構成とし、ソースパッドを全面に設ける構成としてもよい。

【0156】

また、上述した各実施の形態を、メイン無効領域に電流センス部とゲートパッドのみを配置した構成としてもよいし、従来構造（図２８参照）のようにメイン無効領域にゲートパッドのみを配置した構成としてもよい。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

【産業上の利用可能性】

【0157】

以上のように、本発明にかかる半導体装置は、高電圧や大電流を制御するパワー半導体装置に有用である。

【符号の説明】

【0158】

１ 活性領域
１ａ メイン有効領域
１ｂ メイン無効領域
２ エッジ終端領域
１０，１１０ 半導体基板
１１，１１’，１１１，１１１’ メイン半導体素子
１２ 電流センス部
１２ａ センス有効領域
１２ｂ センス無効領域
１３ 温度センス部
１４ ゲートパッド部
２０，２０’，１２０，１２０’ 半導体装置
２１ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２１ｃ，２１ｃ’，１２１ｃ，１２１ｃ’ ゲート導電層
２２ ＯＣパッド（電極パッド）
２３ａ アノードパッド（電極パッド）
２３ｂ カソードパッド（電極パッド）
２４ ゲートランナー
３１ ｎ⁺型ドレイン領域
３２ ｎ^-型ドリフト領域
３２ａ ｎ^-型領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ，３４ｂ ｐ型ベース領域
３５ａ，３５ａ’，３５ｂ，１３５ａ，１３５ａ’ ｎ⁺型ソース領域
３６ａ，３６ａ’，３６ｂ，１３６ａ，１３６ａ’ ｐ⁺⁺型コンタクト領域
３７ａ，３７ａ’，３７ｂ，１３７ａ，１３７ａ’ トレンチ
３８ａ，３８ａ’，３８ｂ，１３８ａ，１３８ａ’ ゲート絶縁膜
３９ａ，３９ａ’，３９ｂ，１３９ａ，１３９ａ’ ゲート電極
４０，８３ 層間絶縁膜
４０ａ，４０ａ’，４０ｂ，４０ｃ，４０ｃ’，８３ａ，８３ｂ コンタクトホール
４１ａ，４１ｂ ＮｉＳｉ膜
４２ａ，４２ｂ 第１ＴｉＮ膜
４３ａ，４３ｂ 第１Ｔｉ膜
４４ａ，４４ｂ 第２ＴｉＮ膜
４５ａ，４５ｂ 第２Ｔｉ膜
４６ａ，４６ｂ，４６ｃ バリアメタル
４７ａ～４７ｄ めっき膜
４８ａ～４８ｄ 端子ピン
４９ａ～４９ｃ 第１保護膜
５０ａ～５０ｃ 第２保護膜
５１ ドレイン電極
６１ａ，６１ｂ，６２ａ，６２ｂ，９１，９３ ｐ⁺型領域
７１ ｎ⁺型出発基板
７２ ｎ^-型炭化珪素層
７２ａ ｎ^-型炭化珪素層の厚さを増した部分
７３ ｐ型炭化珪素層
８１ ｐ型ポリシリコン層
８２ ｎ型ポリシリコン層
９２，９４ ｎ型領域
ｄ１ ｐ⁺型領域の深さ
ｄ２ 互いに隣り合うｐ⁺型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ^-型炭化珪素層の、ｎ⁺型出発基板上に最初に積層する厚さ
ｔ２ ｎ^-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３ ｐ型炭化珪素層の厚さ
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】