特許 7473570 スペーサ画定された浮遊ゲート及び離散的に形成されたポリシリコンゲートを有する分割ゲートフラッシュメモリセルを形成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-15

(45)【発行日】2024-04-23

(54)【発明の名称】スペーサ画定された浮遊ゲート及び離散的に形成されたポリシリコンゲートを有する分割ゲートフラッシュメモリセルを形成する方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240416BHJP

   H01L 29/788 20060101ALI20240416BHJP

   H01L 29/792 20060101ALI20240416BHJP

   H10B 41/35 20230101ALI20240416BHJP

【ＦＩ】

H01L29/78 371

H10B41/35

【請求項の数】 4

(21)【出願番号】P 2021578096

(86)(22)【出願日】2020-03-06

(65)【公表番号】

(43)【公表日】2022-09-08

(86)【国際出願番号】 US2020021454

(87)【国際公開番号】W WO2021002892

(87)【国際公開日】2021-01-07

【審査請求日】2022-02-25

(31)【優先権主張番号】201910598339.9

(32)【優先日】2019-07-04

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】16/796,412

(32)【優先日】2020-02-20

(33)【優先権主張国・地域又は機関】US

【前置審査】

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】ワン、チュンミン

(72)【発明者】

【氏名】リウ、シアン

(72)【発明者】

【氏名】ドー、ナン

(72)【発明者】

【氏名】シン、レオ

(72)【発明者】

【氏名】リウ、グオ ヨング

(72)【発明者】

【氏名】ダオ、メルビン

【審査官】小山 満

(56)【参考文献】

【文献】特表２０１４－５２４６７０（ＪＰ，Ａ）

【文献】特表２０１８－５３３２２８（ＪＰ，Ａ）

【文献】特表２０１９－５１６２４５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０１６３７２２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０３３６４１５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ１０Ｂ ４１／３５

(57)【特許請求の範囲】

【請求項1】

メモリデバイスを形成する方法であって、
半導体基板から絶縁された、前記半導体基板の上方での第１のポリシリコン堆積を使用して第１のポリシリコン層を形成するステップと、
前記第１のポリシリコン層に直接絶縁スペーサを形成するステップと、
前記絶縁スペーサの下に前記第１のポリシリコン層のブロックを残すように前記第１のポリシリコン層の一部を除去するステップであって、前記第１のポリシリコン層の前記ブロックは、前記絶縁スペーサの側面により画定される対向する第１の側面及び第２の側面を有する、除去するステップと、
前記第２の側面に隣接して前記基板内にソース領域を形成するステップと、
前記基板の上方での、前記第１のポリシリコン堆積とは異なる第２のポリシリコン堆積を使用して第２のポリシリコン層を形成するステップと、
前記基板から絶縁されて前記基板の上方にあり、かつ前記第１の側面から絶縁されて前記第１の側面に隣接している前記第２のポリシリコン層のブロックを残すように、前記第２のポリシリコン層の一部を除去するステップと、
前記基板の上方での、前記第１及び第２のポリシリコン堆積とは異なる第３のポリシリコン堆積を使用して第３のポリシリコン層を形成するステップと、
前記ソース領域から絶縁されて前記ソース領域の上方にある前記第３のポリシリコン層のブロックを残すように、前記第３のポリシリコン層の一部を除去するステップと、
前記第２のポリシリコン層の前記ブロックに隣接して前記基板内にドレイン領域を形成するステップと、を含み、
前記第２のポリシリコン層の一部を前記除去するステップは、
前記絶縁スペーサの第１の側で前記第２のポリシリコン層の第１の部分を除去するために第１のポリシリコンエッチングを実行するステップであって、前記第１のポリシリコンエッチングは、前記第３のポリシリコン層を前記形成するステップの前に実行される、実行するステップと、
前記絶縁スペーサの第１の側の反対側の前記絶縁スペーサの第２の側で前記第２のポリシリコン層の第２の部分を除去するために第２のポリシリコンエッチングを実行するステップであって、前記第２のポリシリコンエッチングは、前記第３のポリシリコン層を前記形成するステップの後に実行される、実行するステップと、を含む、方法。

【請求項2】

前記第２のポリシリコン層の前記ブロックは、ポリシリコンのスペーサである、請求項１に記載の方法。

【請求項3】

メモリデバイスを形成する方法であって、
半導体基板から絶縁された、前記半導体基板の上方での第１のポリシリコン堆積を使用して第１のポリシリコン層を形成するステップと、
前記第１のポリシリコン層に直接絶縁スペーサを形成するステップと、
前記絶縁スペーサの下に前記第１のポリシリコン層のブロックを残すように前記第１のポリシリコン層の一部を除去するステップであって、前記第１のポリシリコン層の前記ブロックは、前記絶縁スペーサの側面により画定される対向する第１の側面及び第２の側面を有する、除去するステップと、
前記第２の側面に隣接して前記基板内にソース領域を形成するステップと、
前記基板の上方での、前記第１のポリシリコン堆積とは異なる第２のポリシリコン堆積を使用して第２のポリシリコン層を形成するステップと、
前記基板から絶縁されて前記基板の上方にあり、かつ前記第１の側面から絶縁されて前記第１の側面に隣接している前記第２のポリシリコン層のブロックを残すように、前記第２のポリシリコン層の一部を除去するステップと、
前記基板の上方での、前記第１及び第２のポリシリコン堆積とは異なる第３のポリシリコン堆積を使用して第３のポリシリコン層を形成するステップと、
前記ソース領域から絶縁されて前記ソース領域の上方にある前記第３のポリシリコン層のブロックを残すように、前記第３のポリシリコン層の一部を除去するステップと、
前記第２のポリシリコン層の前記ブロックに隣接して前記基板内にドレイン領域を形成するステップと、を含み、
前記第２のポリシリコン層の一部を前記除去するステップ及び前記第３のポリシリコン層の一部を前記除去するステップは、
前記絶縁スペーサの上方に配設された前記第２のポリシリコン層及び前記第３のポリシリコン層の上部を除去するために化学機械研磨を実行するステップと、
前記第２のポリシリコン層の第１の部分に隣接する前記第２のポリシリコン層の第２の部分をフォトレジストによって露出されたままにすると同時に、前記第１の側面に隣接する前記第２のポリシリコン層の前記第１の部分に前記フォトレジストを形成するステップと、
前記第２のポリシリコン層の前記第２の部分を除去するためにポリシリコンエッチングを実行するステップと、を含む、方法。

【請求項4】

メモリデバイスを形成する方法であって、
半導体基板から絶縁された、前記半導体基板の上方での第１のポリシリコン堆積を使用して第１のポリシリコン層を形成するステップと、
前記第１のポリシリコン層に直接絶縁スペーサを形成するステップと、
前記絶縁スペーサの下に前記第１のポリシリコン層のブロックを残すように前記第１のポリシリコン層の一部を除去するステップであって、前記第１のポリシリコン層の前記ブロックは、前記絶縁スペーサの側面により画定される対向する第１の側面及び第２の側面を有する、除去するステップと、
前記第２の側面に隣接して前記基板内にソース領域を形成するステップと、
前記基板の上方での、前記第１のポリシリコン堆積とは異なる第２のポリシリコン堆積を使用して第２のポリシリコン層を形成するステップと、
前記基板から絶縁されて前記基板の上方にあり、かつ前記第１の側面から絶縁されて前記第１の側面に隣接している前記第２のポリシリコン層のブロックを残すように、前記第２のポリシリコン層の一部を除去するステップと、
前記基板の上方での、前記第１及び第２のポリシリコン堆積とは異なる第３のポリシリコン堆積を使用して第３のポリシリコン層を形成するステップと、
前記ソース領域から絶縁されて前記ソース領域の上方にある前記第３のポリシリコン層のブロックを残すように、前記第３のポリシリコン層の一部を除去するステップと、
前記第２のポリシリコン層の前記ブロックに隣接して前記基板内にドレイン領域を形成するステップと、を含み、
前記第２のポリシリコン層の一部を前記除去するステップは、
前記絶縁スペーサの上方に配設された前記第２のポリシリコン層の上部を除去するために前記第３のポリシリコン層を前記形成するステップの前に化学機械研磨を実行するステップと、
前記第３のポリシリコン層の一部を前記除去するステップの後に、前記第２のポリシリコン層の第１の部分に隣接する前記第２のポリシリコン層の第２の部分をフォトレジストによって露出されたままにすると同時に、前記第１の側面に隣接する前記第２のポリシリコン層の前記第１の部分に前記フォトレジストを形成するステップと、
前記第２のポリシリコン層の前記第２の部分を除去するためにポリシリコンエッチングを実行するステップと、を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願）
本出願は、２０１９年７月４日に出願された「Ｍｅｔｈｏｄ Ｏｆ Ｆｏｒｍｉｎｇ Ｓｐｌｉｔ－Ｇａｔｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｗｉｔｈ Ｓｐａｃｅｒ Ｄｅｆｉｎｅｄ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ａｎｄ Ｄｉｓｃｒｅｔｅｌｙ Ｆｏｒｍｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ Ｇａｔｅｓ」と題する中国特許出願第２０１９１０５９８３３９．９号、及び２０２０年２月２０日に出願された「Ｍｅｔｈｏｄ Ｏｆ Ｆｏｒｍｉｎｇ Ｓｐｌｉｔ－Ｇａｔｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｗｉｔｈ Ｓｐａｃｅｒ Ｄｅｆｉｎｅｄ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ａｎｄ Ｄｉｓｃｒｅｔｅｌｙ Ｆｏｒｍｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ Ｇａｔｅｓ」と題する米国特許出願第１６／７９６，４１２号の利益を主張するものである。

【0002】

（発明の分野）
本発明は、分割ゲート不揮発性メモリセルに関する。

【背景技術】

【0003】

３個のゲートを備える、分割ゲート不揮発性メモリセルアレイが知られている。例えば、間に延在するチャネル領域を備える、半導体基板内のソース領域及びドレイン領域と、チャネル領域の第１の部分の上方にある浮遊ゲートと、チャネル領域の第２の部分の上方にある制御ゲート（ワード線ゲートとも呼ばれる）と、ソース領域の上方にあるプログラム／消去（Ｐ／Ｅ）ゲートと、をそれぞれ有する、分割ゲートメモリセルを開示する米国特許第７，３１５，０５６号を参照されたい。

【0004】

メモリセルの様々な要素の形成をより良好に制御するためには、製造方法の改良が必要とされる。

【発明の概要】

【0005】

上述した問題及び必要性は、以下を含むメモリデバイスを形成する方法に対処され、該方法は、
半導体基板から絶縁された、半導体基板の上方での第１のポリシリコン堆積を使用して第１のポリシリコン層を形成するステップと、
第１のポリシリコン層に絶縁スペーサを形成するステップと、
絶縁スペーサの下に第１のポリシリコン層のブロックを残すように第１のポリシリコン層の一部を除去するステップであって、第１のポリシリコン層のブロックは、対向する第１の側面及び第２の側面を有する、除去するステップと、
第１の側面に隣接して基板内にソース領域を形成するステップと、
基板の上方での第２のポリシリコン堆積を使用して第２のポリシリコン層を形成するステップと、
基板から絶縁されて基板の上方にあり、かつ第２の側面から絶縁されて第２の側面に隣接している第２のポリシリコン層のブロックを残すように、第２のポリシリコン層の一部を除去するステップと、
基板の上方での第３のポリシリコン堆積を使用して第３のポリシリコン層を形成するステップと、
ソース領域から絶縁されてソース領域の上方にある第３のポリシリコン層のブロックを残すように、第３のポリシリコン層の一部を除去するステップと、
第２のポリシリコン層のブロックに隣接して基板内にドレイン領域を形成するステップと、を含む。

【0006】

本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を検討することによって明らかになるであろう。

【0007】

【0008】

【0009】

【0010】

【0011】

【0012】

【図面の簡単な説明】

【0013】

【図1A】分離領域の形成における工程を示す横断面図である。

【図1B】分離領域の形成における工程を示す横断面図である。

【図1C】分離領域の形成における工程を示す横断面図である。

【図2A】メモリセルの形成における工程を示す横断面図である。

【図2B】メモリセルの形成における工程を示す横断面図である。

【図2C】メモリセルの形成における工程を示す横断面図である。

【図2D】メモリセルの形成における工程を示す横断面図である。

【図2E】メモリセルの形成における工程を示す横断面図である。

【図3A】分離領域を形成するための代替実施形態の工程を示す横断面図である。

【図3B】分離領域を形成するための代替実施形態の工程を示す横断面図である。

【図3C】分離領域を形成するための代替実施形態の工程を示す横断面図である。

【図4A】第１の代替実施形態による、メモリセルの形成における工程を示す横断面図である。

【図4B】第１の代替実施形態による、メモリセルの形成における工程を示す横断面図である。

【図4C】第１の代替実施形態による、メモリセルの形成における工程を示す横断面図である。

【図4D】第１の代替実施形態による、メモリセルの形成における工程を示す横断面図である。

【図5A】第２の代替実施形態による、メモリセルの形成における工程を示す横断面図である。

【図5B】第２の代替実施形態による、メモリセルの形成における工程を示す横断面図である。

【図5C】第２の代替実施形態による、メモリセルの形成における工程を示す横断面図である。

【図6A】第３の代替実施形態による、メモリセルの形成における工程を示す横断面図である。

【図6B】第３の代替実施形態による、メモリセルの形成における工程を示す横断面図である。

【図6C】第３の代替実施形態による、メモリセルの形成における工程を示す横断面図である。

【図6D】第３の代替実施形態による、メモリセルの形成における工程を示す横断面図である。

【図7】図２Ｅ、図４Ｄ、図５Ｃ及び図６Ｄのメモリセルをそれぞれ示す横断面図であり、浮遊ゲートは平面状の上面を有する。

【図8】図２Ｅ、図４Ｄ、図５Ｃ及び図６Ｄのメモリセルをそれぞれ示す横断面図であり、浮遊ゲートは平面状の上面を有する。

【図9】図２Ｅ、図４Ｄ、図５Ｃ及び図６Ｄのメモリセルをそれぞれ示す横断面図であり、浮遊ゲートは平面状の上面を有する。

【図10】図２Ｅ、図４Ｄ、図５Ｃ及び図６Ｄのメモリセルをそれぞれ示す横断面図であり、浮遊ゲートは平面状の上面を有する。

【発明を実施するための形態】

【0014】

本発明は、メモリセルごとに３個のゲートを有する不揮発性分割ゲートメモリセルの改善された形成方法である。図は、形成されている一対のメモリセルのみを示すが、このようなメモリセルのアレイがプロセス中に形成されることを理解されたい。プロセスは、最初に分離領域を形成することによって始まり、半導体基板１０の上面に二酸化ケイ素（本明細書では「酸化物」とも呼ばれる）などの絶縁層１２を形成することから始まる。ポリシリコン（本明細書では「ポリ」とも呼ばれる）などの導電層１４は酸化物１２に形成される。窒化ケイ素（本明細書では「窒化物」とも呼ばれる）などの絶縁層１６はポリ層１４に形成される。これらの層を図１Ａに示す。

【0015】

フォトレジストは、構造体の上方に形成され、フォトリソグラフィ（マスキング）プロセス（すなわち、フォトレジストの形成、フォトレジストの選択露光、フォトレジストの選択部分の除去を行って、下にある材料の一部を露出状態で残す）を使用してパターン化される。ここで、窒化物層１６の一部は露出状態で残される。フォトレジストによって露出したままのそれらのエリアで一連のエッチングが実行され、窒化物層１６、ポリ層１４、酸化物層１２を通って基板１０内へと延在するトレンチが形成される。次いで、図１Ｂ（フォトレジスト除去後）に示されるように、トレンチは、酸化物堆積によって及び酸化物化学機械研磨によって絶縁材１８（例えば酸化物）で充填される。酸化物１８の頂部を下げるために、酸化物乾式又は湿式エッチング研磨が使用される。次いで、図１Ｃに示されるように、窒化物層１６を除去するために、窒化物エッチングが使用される。酸化物１８の頂部は、好ましくは、ポリ層１４の頂面と同じ高さであるか、又はそれよりもわずかに低い。このようにしてトレンチ内に形成された酸化物１８は、当該技術分野においてシャロートレンチアイソレーション（ＳＴＩ）として知られており、基板１０のアクティブエリアの列を画定するために使用され、隣接するアクティブエリア列は、ＳＴＩ酸化物１８によって互いに絶縁されている。

【0016】

絶縁材のブロック２０（例えば窒化物）は、アクティブ領域の各々においてポリ層１４に形成される。各ブロック２０（一対のメモリセルを形成するために使用される）は、例えば、ポリ層１４に窒化物の層を形成し、窒化物層の部分をフォトレジストで選択的に覆うと同時に他の部分を露出したままにするマスキング工程を実行し、異方性窒化物エッチングを使用して窒化物層の露出部分を除去し、ポリ層１４にブロック２０を残すことによって形成され得る。次いで、ポリシリコン傾斜エッチングが使用され、ポリ層１４の上面をエッチングして、上面が窒化物２０の各ブロックに近づくにつれて上向きに傾斜する、ポリ層１４の傾斜上面を作る。次いで、所望により、浮遊ゲート閾値電圧を制御するために、ポリ層１４の露出部分で注入が実行され得る。窒化物ブロックのうちの１つに対して結果として生じる構造体が図２Ａに示されており、これは、アクティブ領域のうちの１つの部分断面図である（すなわち、図１Ａ～図１Ｃの直交断面図）。

【0017】

絶縁スペーサ２２（例えば、酸化物から形成される）はポリ層１４に形成される。スペーサの形成はよく知られており、材料の堆積とそれに続く材料の異方性エッチングを伴い、それによって、垂直に配向された構造体に当接する部分を除いて該材料は除去される。スペーサの上面は、典型的には丸みを帯びている。この場合、酸化物が堆積され、続いて異方性酸化物エッチングが行われ、窒化物ブロック２０の側壁に当接する酸化物スペーサ２２が残る。図２Ｂに示されるように、酸化物スペーサ２２及び窒化物ブロック２０によって保護されないポリ層１４の部分を除去するためにポリエッチングが実行される。ワード線閾値電圧を制御するために、窒化物ブロック２０及び酸化物スペーサ２２によって保護されていない基板１０の部分への注入を、この時点で実行され得る（基板表面の酸化物層１２をバッファ層として使用する）。

【0018】

絶縁スペーサ２４はポリ層１４の露出した端部に形成され、これは、最終的に、完成したメモリセルの浮遊ゲートとワード線ゲートとの間の主要な分離をもたらすものとなる。絶縁スペーサ２４は、（高温酸化物（ＨＴＯ）堆積などの酸化物堆積、及び異方性酸化物エッチングを実行することによって）酸化物から形成され得る。絶縁スペーサ２４は、代わりに、（酸化物堆積及びエッチング後に窒化物堆積及びエッチングを実行することによって）酸化物と窒化物との組み合わせから形成され得る。絶縁スペーサ２４は、ポリ層１４の第１の端部に（すなわち、第１の側面１５ａに沿って）配設される。次いで、導電スペーサ２６をスペーサ２２／２４の外側に、好ましくはポリシリコン堆積及びポリシリコンエッチングによって形成される。導電スペーサ２６の形成は、ポリ層１４の形成後、かつポリシリコンスペーサエッチングの前に、バッファ酸化物堆積及び酸化物エッチングを含むことができる。結果として生じる構造体は図２Ｃに示される。

【0019】

窒化物エッチングが実行されて、窒化物ブロック２０を除去し、酸化物スペーサ２２の間にあるポリ層１４の部分を露出状態にする。次いで、ポリエッチングが実行され、ポリ層１４のその露出した部分を除去し、酸化物スペーサ２２の下に別個のポリブロック１４ａを残す。各ポリブロック１４ａは、第１の側面１５ａの反対側の第２の側面１５ｂの端部において鋭角の縁部１４ｂで終端する上向きに傾斜する上面を有する。酸化物スペーサ２２の間及びポリブロック１４ａの間で基板１０内にソース領域２８を形成するための注入プロセスが続く（すなわち、ソース領域２８は、酸化物スペーサ２２の間に存在する間隙及びポリブロック１４ａの間に存在する間隙の下に形成される）。この時点又は後でアニールが実行され、これにより、ソース領域２８を、ポリブロック１４ａの下に部分的に延在させる。次いで、鋭角の縁部１４ｂに隣接するポリブロック１４ａの露出した端部を含む、構造体に酸化物層３０が堆積される。酸化物層３０は、完成したメモリセルの消去動作中に電子がこの層を通ってトンネルするため、トンネル酸化物層と称され得る。結果として生じる構造体は図２Ｄに示される。

【0020】

次いで、ポリシリコンの層を構造体の上方に形成される。このポリ層は、同じ基板の論理エリア（すなわち、論理デバイスが形成される、同じ基板のエリア）に同時に形成され得る。ポリ層の厚さが論理エリア内でよりも（メモリセルがある）メモリアレイエリア内で厚くなることが望ましい場合、ポリシリコン層にキャップ酸化物層が形成され、パターン化されて、デバイスのメモリエリアからキャップ酸化物層を除去し、続いて追加のポリシリコンを堆積させて、メモリエリア内のポリ層を厚くすることができる。論理エリア内のキャップ酸化物層の追加のポリシリコンは、後で、ポリ化学機械研磨（ＣＭＰ）によって除去され得る。次いで、ポリエッチングが実行され、酸化物スペーサ２２の間に配設されたポリ層のブロック３２を除いて、メモリアレイエリア内のポリ層を除去する。次いで、図２Ｅに示されるように、注入が実行され、ポリスペーサ２６に隣接するドレイン領域３４を基板内に形成する。

【0021】

図２Ｅに示されるように、上記の方法は、対のメモリセル３６を形成する。各メモリセル対は、共有ソース領域２８と、２個のドレイン領域３４と、を有し、２個のチャネル領域３８が、ソース領域２８とドレイン領域３４の一方との間にそれぞれ延在する。消去ゲート３２は、酸化物層１２及び３０によってソース領域２８から絶縁されてその上方に配設される。各メモリセル３６は、チャネル領域３８の第１の部分から絶縁されてその上方に配設された（及びその導電性を制御する）浮遊ゲート１４ａと、チャネル領域３８の第２の部分から絶縁されてその上方に配設されたワード線ゲート２６と、を含む。浮遊ゲート１４ａは、消去ゲート３２に形成されたノッチ３２ａに面する鋭角先端部１４ｂ（傾斜する表面から生じる）を有する。鋭角先端部１４ｂは、トンネル酸化物層３０によって消去ゲート３２から絶縁されている。消去ゲート３２の下の全体的な絶縁（酸化物層１２及び３０）は、浮遊ゲート１４ａの下の全体的な絶縁（酸化物層１２）よりも大きい。

【0022】

例示的な（非限定的な）動作電圧及び電流が以下の表１に要約されており、プログラムされる、消去される、又は読み出されるメモリセルに印加される電圧／電流（選択されている－ＳＥＬ）、及び他のメモリセルに印加される電圧（選択されていない－ＵｎＳＥＬ）が示されている。

【表1】

【0023】

メモリセル３６の対を形成する上記のプロセスは、いくつかの利点を有する。浮遊ゲート１４は、ＳＴＩ酸化物１８に自己整合され、酸化物スペーサ２２によって画定されるチャネル方向の寸法を有する（より良好な制御のため）。ワード線ゲート２６は、浮遊ゲート１４ａに自己整合される。各メモリセル３６は、各々が異なるポリシリコン層堆積を使用して形成される、３つの導電ゲート（１４ａ、２６、３２）を有しており、そのため、各導電ゲートの高さは独立して最適化することができる。浮遊ゲート１４ａは、消去性能を高めるために、消去ゲート３２に面する鋭角の縁部１４ｂを有する。各ワード線ゲート２６の長さ（チャネル領域の方向）は、より良好な寸法制御のためにゲート自体のスペーサ形成によって、別個のマスキング工程を必要とせずに、決定される。浮遊ゲート１４ａとワード線ゲート２６との間の分離（酸化物又は酸化物／窒化物）は、スペーサ形成によって独立して最適化され得る。最後に、浮遊ゲート１４ａの鋭角先端部１４ｂに巻き付いた単一層としてトンネル酸化物３０が形成される。上記の方法を使用して、消去効率及びワード線ゲート性能を独立して最適化され得る。

【0024】

図３Ａ～図３Ｃは、ＳＴＩ酸化物１８を形成するための代替実施形態を示す。このプロセスは、図１Ａに示したのと同じ層を形成することによって始まるが、図３Ａに示されるように、窒化物層１６と酸化物層１２との間にポリ層１４はない。窒化物層１６はパターン化され（フォトレジスト形成、露光、選択的除去、窒化物エッチング）、続いて酸化物及びシリコンエッチングが実行され、窒化物層１６、酸化物層１２を通って基板１０内に延在するトレンチを形成する。次いで、図３Ｂ（フォトレジスト除去後）に示されるように、トレンチは絶縁材１８（例えば酸化物）で充填される。窒化物エッチングは窒化物層１６を除去するために使用され、ＳＴＩ酸化物１８の間の酸化物層１２にポリ層１４はポリ堆積及びエッチングによって形成される。酸化物エッチング及び／又は化学機械研磨が使用され、ＳＴＩ酸化物１８の頂部を、図３Ｃに示されるように、ポリ層１４の頂面と同じ高さ又はそれよりもわずかに低い高さに下げ、これは、図１Ｃに示された構造体と同等である。

【0025】

図４Ａ～図４Ｄは、メモリセル３６を形成するための代替実施形態を示しており、図２Ｃの同じ構造体から始まるが、図４Ａに示されるように、ポリスペーサ２６を形成しない点が異なっている。ポリシリコンの層４０は構造体の上方に形成される。マスキング工程が実行され、露出した状態で残される、窒化物ブロック２０の上方にある部分、及び窒化物ブロック２０に隣接する酸化物スペーサ２２の一部の上方にある追加部分を除いて、ポリ層４０をフォトレジストで覆う。図４Ｂ（フォトレジスト除去後）に示されるように、ポリ層４０のこの露出部分をポリエッチングによって除去される。次いで、窒化物エッチングが実行され窒化物ブロック２０を除去し、酸化物スペーサ２２の間にあるポリ層１４の部分が露出状態で残る。次いで、ポリエッチングが実行され、ポリ層１４のその露出した部分を除去し、酸化物スペーサ２２の下に別個のポリブロック１４ａが残る。酸化物スペーサ２２及びポリブロック１４ａの間で基板１０内にソース領域２８を形成するための注入プロセスが続く。この時点又は後でアニールは実行されることができ、これにより、ソース領域２８を、ポリブロック１４ａの下に部分的に延在させる。次いで、鋭角の縁部１４ｂに隣接するポリブロック１４ａの露出した端部、及びポリ層４０の露出した表面を含む、構造体に酸化物層３０が堆積される。次いで、ポリシリコン４２の層が構造体の上方に形成される。結果として生じる構造体は図４Ｃに示される。次いで、ポリシリコン及び酸化物エッチングが使用されて、酸化物スペーサ２２の間にあるポリ層４２の残りの部分としてのポリブロック４２ａ、及びポリ層４０の残りの部分としてのスペーサ２２／２４の外側のポリスペーサ４０ａを除いて、ポリシリコン層４０及び４２、並びに酸化物層３０の部分を除去し、ドレイン注入のために基板の部分が露出状態で残る。酸化物層４４が構造体の上方に形成される。次いで、注入が実行されて、ポリスペーサ４０ａに隣接するドレイン領域３４を基板１０内に形成する。最終構造体が図４Ｄに示される。

【0026】

図５Ａ～図５Ｃは、メモリセル３６を形成するための別の代替実施形態を示しており、図４Ｃの構造体から始まる。図５Ａに示されるように、化学機械研磨（ＣＭＰ）が使用され構造体の頂面を平坦にし、酸化物スペーサ２２の頂面まで下げる（したがって、各酸化物スペーサ２２の少なくとも一部分にポリシリコンは存在せず、これにより、酸化物スペーサ２２の間にあるポリ層４２の残りの部分として別個のポリブロック４２ａが画定される）。マスキング工程が実行されポリブロック４２ａ、及びポリ層４０の部分をフォトレジスト４６で覆い、構造体の残り部分は露出状態のままにする。図５Ｂに示されるように、ポリ及び酸化物エッチングが実行され、ポリ層４２／４０及び酸化物層３０の露出部分を除去し、スペーサ２２／２４の外側にあるポリ層４０の残りの部分としてポリブロック４０ｂが残される。フォトレジスト除去後に、酸化物層４８が構造体の上方に形成される。次いで、注入が実行され、ポリブロック４０ｂに隣接するドレイン領域３４を基板内に形成する。最終構造体が図５Ｃに示される。この実施形態は、追加のマスキング工程を含むが、リソグラフィマスキングプロセスによって画定されるチャネル領域方向に長さを有するワード線ゲートを提供する。

【0027】

図６Ａ～図６Ｄは、メモリセル３６を形成するための別の代替実施形態を示しており、図４Ａの構造体から始まる。ポリシリコンの層５２が構造体の上方に形成される。酸化物層５４がポリ層５２に形成される。次いで、図６Ａに示されるように、化学機械研磨が使用され、窒化物ブロック２０の上方及び酸化物スペーサ２２の上方にある酸化物５４及びポリ５２の部分を除去する。この構造体は任意選択的に酸化されて、ポリ層５２の露出した頂部部分に酸化物層５６を形成し、後述するポリ層１４の後続のエッチングからポリ層５２を保護する。酸化物層５６が省略される場合、ポリ層１４のエッチングにより、ポリ層５２の頂部部分が除去され、その結果、ポリ層５２からより短いワード線ゲートがもたらされる。窒化物エッチングが実行されて窒化物ブロック２０を除去し、酸化物スペーサ２２の間にあるポリ層１４の部分が露出状態で残る。次いで、ポリエッチングを実行して、ポリ層１４のその露出した部分を除去し、酸化物スペーサ２２の下に別個のポリブロック１４ａが残る。酸化物スペーサ２２及びポリブロック１４ａの間で基板１０内にソース領域２８を形成するための注入プロセスが続く。この時点又は後でアニールを実行することができ、これにより、ソース領域２８を、ポリブロック１４ａの下に部分的に延在させる。結果として生じる構造体が図６Ｂに示される。

【0028】

次いで、鋭角の縁部１４ｂに隣接するポリブロック１４ａの露出した端部を含む、構造体に酸化物層３０が堆積される。次いで、図６Ｃに示されるように、ポリシリコンの層が構造体の上方に形成され、続いて、スペーサ２２の間に配設されたポリブロック５８を除いて、このポリシリコン層を除去するポリエッチングが実行される。マスキング工程が実行されてポリブロック５８、及びポリ層５２の部分をフォトレジストで覆い、構造体の残り部分は露出状態のままにする。ポリ及び酸化物エッチングが実行されて、ポリ層５２及び酸化物層５６／５４の露出部分を除去し、スペーサ２２／２４の外側にあるポリ層５２の残りの部分としてポリブロック５２ａが残される。フォトレジスト除去後に、次いで、注入が実行され、ポリブロック５２ａに隣接するドレイン領域３４が基板内に形成される。最終構造体が図６Ｄに示される。

【0029】

浮遊ゲート１４ａの頂面の傾斜エッチングは、消去効率を高めるのに好ましいものであるが、消去効率の増強が望ましくない場合は、傾斜エッチングを省略できることに留意されたい。例えば、図２Ａに関して上述した傾斜エッチングが省略された場合、図２Ｅに示される最終メモリセル構造体は、代わりに図７に示されるものとなり、浮遊ゲート１４ａは、平面状の上面を有する。同様に、図４Ｄに示される最終メモリセル構造体は、代わりに図８に示されるものとなり、図５Ｃに示される最終メモリセル構造体は、代わりに図９に示されるものとなり、図６Ｄに示される最終メモリセル構造体は、代わりに図１０に示されるものとなる。

【0030】

本発明は、本明細書に図示された上記実施形態に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、全ての方法のステップが例示した、又は特許請求した順序で実施される必要はなく、むしろ、任意の順序で本発明の不揮発性メモリセルの適切な形成が可能である。単一の材料層は、かかる又は類似の材料から構成される多数の層として形成することができ、そして、逆もまた同様である。最後に、本明細書で使用される、「形成」及び「形成される」という用語は、材料堆積、材料化成、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。

【0031】

本明細書で使用される、「の上方に（over）」及び「に（on）」という用語は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図4C】

【図4D】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図6D】

【図7】

【図8】

【図9】

【図10】