特許 7473755 プロセッサ及びデータ経路再構成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-16

(45)【発行日】2024-04-24

(54)【発明の名称】プロセッサ及びデータ経路再構成方法

(51)【国際特許分類】

   G06F 15/177 20060101AFI20240417BHJP

【ＦＩ】

G06F15/177

【請求項の数】 5

(21)【出願番号】P 2022505967

(86)(22)【出願日】2021-03-03

(86)【国際出願番号】 JP2021008133

(87)【国際公開番号】W WO2021182223

(87)【国際公開日】2021-09-16

【審査請求日】2022-07-22

(31)【優先権主張番号】P 2020042174

(32)【優先日】2020-03-11

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】100113549

【弁理士】

【氏名又は名称】鈴木 守

(74)【代理人】

【識別番号】100115808

【弁理士】

【氏名又は名称】加藤 真司

(74)【代理人】

【識別番号】100169199

【弁理士】

【氏名又は名称】石本 貴幸

(72)【発明者】

【氏名】広津 鉄平

【審査官】坂東 博司

(56)【参考文献】

【文献】特開２０１４－０３８４９４（ＪＰ，Ａ）

【文献】特開昭６２－２７４４５４（ＪＰ，Ａ）

【文献】韓国登録特許第１０－１７８４４９９（ＫＲ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １５／１７７

(57)【特許請求の範囲】

【請求項1】

複数の演算機（１６）が２次元状に配列されて並列処理を行うプロセッサ（１０）であって、
前記演算機の故障を検出する故障検出部（４６）と、
前記故障検出部によって前記演算機の故障が検出された場合に、故障した前記演算機を含む行及び列の少なくとも一方に含まれる前記演算機の全てを無効化する無効化部（３２）と、
を備え、
前記演算機は、隣接する他の前記演算機とデータ交換を行う第１経路（３０Ａ）と、少なくとも一つ置きで隣接する他の前記演算機とデータ交換を行う第２経路（３０Ｂ）とを有し、
前記無効化部は、前記第１経路が故障した場合、前記第１経路を介したデータ交換先の前記演算機を含む行及び列の少なくとも一方に含まれる前記演算機の全てを無効化し、
無効化した前記演算機を用いることなく処理を実行する、プロセッサ。

【請求項2】

無効化された前記演算機と隣接する前記演算機は、無効化された前記演算機とのデータ交換を前記第１経路を用いて行わずに、前記第２経路を用いて他の前記演算機とのデータ交換を行う、
請求項１記載のプロセッサ。

【請求項3】

複数の前記演算機の各々で処理されるデータの分割態様を示したデータパターン（６０）が記憶部（２０）に記憶され、
前記データパターンは、２次元状に配列された複数の前記演算機に故障がない場合に用いられる第１データパターン（６０Ａ）、及び前記演算機が無効化された場合に用いられる第２データパターン（６０Ｂ、６０Ｃ）を含む、請求項１又は請求項２記載のプロセッサ。

【請求項4】

前記無効化部は、２つ以上の前記演算機の故障が検出された場合に、隣り合う２つの行又は隣り合う２つの列の全ての前記演算機を無効化しないように、無効化する前記演算機を決定する、請求項１から請求項３の何れか１項記載のプロセッサ。

【請求項5】

複数の演算機が２次元状に配列されて並列処理を行うプロセッサのデータ経路再構成方法であって、
前記演算機の故障を故障検出部によって検出する第１工程と、
前記故障検出部によって前記演算機の故障が検出された場合に、故障した前記演算機を含む行及び列の少なくとも一方に含まれる前記演算機の全てを無効化する第２工程と、
無効化した前記演算機をバイパスして前記演算機同士でデータ交換を行うようにデータ経路を変化させる第３工程と、
を有し、
前記演算機は、隣接する他の前記演算機とデータ交換を行う第１経路（３０Ａ）と、少なくとも一つ置きで隣接する他の前記演算機とデータ交換を行う第２経路（３０Ｂ）とを備え、
前記第１経路が故障した場合、前記第１経路を介したデータ交換先の前記演算機を含む行及び列の少なくとも一方に含まれる前記演算機の全てを無効化する、
データ経路再構成方法。

【発明の詳細な説明】

【関連出願への相互参照】

【0001】

本出願は、２０２０年３月１１日に出願された特許出願番号２０２０－０４２１７４号に基づくものであって、その優先権の利益を主張するものであり、その特許出願のすべての内容が、参照により本明細書に組み入れられる。

【技術分野】

【0002】

本開示は、プロセッサ及びデータ経路再構成方法に関する。

【背景技術】

【0003】

近年、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等の演算装置（コアプロセッサ）を複数備えたマルチコアプロセッサが一般的となっている。このようなプロセッサには、特許文献１に開示されているように、コアの動作を監視するためにＤＣＬＳ（Dual Core Lock-Step)のような故障検知機構を備えたものもある。そして、故障が検出されたコアプロセッサは、その動作が停止される。

【先行技術文献】

【特許文献】

【0004】

【文献】国際公開第２０１８／１９８１８４号

【発明の概要】

【0005】

ここで、ＧＰＵのように２次元状に複数の演算機（Processing Element、以下「ＰＥ」という。）が配列されて構成されるＰＥアレイは、複数のＰＥによる並列処理を可能としている。

【0006】

このようなＰＥアレイは、全てのＰＥが正常に動作することを前提として設計されている。このため、ＰＥアレイを構成するＰＥのうち一つでも故障すると、一般的に動作を停止又は機能させない。例えば、ＣＰＵとＧＰＵで構成されるプロセッサでは、ＧＰＵを構成するＰＥが故障した場合にＧＰＵの機能が失われるので、プロセッサとしての性能が大幅に低下してしまう。また、プロセッサの製造段階でＰＥの故障が発見されると、そのＰＥを含むＰＥアレイを機能させない下位グレードのプロセッサとして出荷されたりもする。

【0007】

本開示は、２次元状に配列された複数の演算機の何れかに故障が発生しても使用を可能とする、プロセッサ及びデータ経路再構成方法を提供することを目的とする。

【0008】

本開示の一態様のプロセッサは、複数の演算機が２次元状に配列されて並列処理を行うプロセッサであって、前記演算機の故障を検出する故障検出部と、前記故障検出部によって前記演算機の故障が検出された場合に、故障した前記演算機を含む行及び列の少なくとも一方に含まれる前記演算機の全てを無効化する無効化部と、を備え、無効化した前記演算機を用いることなく処理を実行する。

【発明の効果】

【0009】

本開示によれば、２次元状に配列された複数の演算機の何れかに故障が発生しても使用を可能とする。

【図面の簡単な説明】

【0010】

本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、

【図1】図１は、実施形態のプロセッサの概略構成図である。

【図2】図２は、実施形態のデータ経路の再構成を示す模式図であり、（Ａ）は正常時のデータ経路を示し、（Ｂ）はＰＥに故障が発生した場合のデータ経路を示す。

【図3】図３は、実施形態のＰＥアレイの概略構成図である。

【図4】図４は、実施形態のＰＥの概略構成図である。

【図5】図５は、実施形態のＰＥ故障検出部から出力される故障検出信号を示す模式図である。

【図6】図６は、実施形態のデータ経路再構成処理の流れを示すフローチャートである。

【図7】図７は、実施形態のＰＥアレイの動作状態を示す模式図であり、（Ａ）は正常時のＰＥアレイにおける動作状態を示し、（Ｂ）は一行のアレイを無効化した場合のＰＣアレイの動作状態を示し、（Ｃ）は一列のアレイを無効化した場合のＰＥアレイの動作状態を示す。

【図8】図８は、実施形態のＰＥアレイの動作状態に対応するデータパターンを示す模式図であり、（Ａ）は正常時のＰＥアレイに対応するデータパターンを示し、（Ｂ）は一行のアレイを無効化した場合のデータパターンを示し、（Ｃ）は一列のアレイを無効化した場合のデータパターンを示す。

【発明を実施するための形態】

【0011】

以下、図面を参照して本開示の実施形態を説明する。なお、以下に説明する実施形態は、本開示を実施する場合の一例を示すものであって、本開示を以下に説明する具体的構成に限定するものではない。本開示の実施にあたっては、実施形態に応じた具体的構成が適宜採用されてよい。

【0012】

図１は、本実施形態のプロセッサ１０の概略構成図である。本実施形態のプロセッサ１０は、一例として、演算装置（コアプロセッサ）として４つのＣＰＵ（Central Processing Unit）１２と一つのＧＰＵ（Graphics Processing Unit）１４によって構成されるマルチコアプロセッサである。

【0013】

ここで、ＧＰＵ１４は、演算機である複数のプロセッシングエレメント（Processing Element、以下「ＰＥ」という。）１６を２次元状に配列したＰＥアレイ１８によって構成される。ＰＥアレイ１８は、隣接するＰＥ１６がデータ交換をしながら、並列分散処理を行う。

【0014】

本実施形態のプロセッサ１０は、一例として、記憶装置２０から入力される画像データに対して処理を行い、処理結果を出力する。そして、ＧＰＵ１４（ＰＥアレイ１８）を構成するＰＥ１６同士が交換するデータは、一例として、画像データ処理における畳み込み演算に用いる重複領域や重み係数等である。なお、プロセッサ１０が行う処理は、画像データ処理だけでなく、例えば、ニューラルネットワークを用いた機械学習等、他の処理に用いられてもよい。

【0015】

また、図１等に示される本実施形態のＰＥアレイ１８は、１６個のＰＥ１６が４行×４列で２次元配列されているが、これは一例であり、ＰＥアレイ１８を構成するＰＥ１６の数、行数及び列数は限定されない。

【0016】

ＰＥアレイ１８は、上述のように、複数のＰＥ１６によって並列分散処理を行うものである。このため、一つでもＰＥ１６が故障すると、従来では、ＰＥアレイ１８全体が無効化され、プロセッサ１０としての性能が大幅に低下する。

【0017】

このため、ＰＥ１６が故障した場合であっても、故障したＰＥ１６のみを無効化してＰＥアレイ１８の使用を継続することも考えられるものの、どのＰＥ１６が故障するかを事前に予測することはできない。このため、無効化したＰＥ１６を除外したＰＥアレイ１８に対応するデータの配置方法やプログラムのパターンをｎ行×ｍ列通り予め設計する必要がある。このような手法は、ＰＥアレイ１８を構成するＰＥ１６の数が増加すると、設計するべきパターンの数が膨大となり、現実的ではない。

【0018】

そこで、本実施形態のプロセッサ１０は、故障したＰＥ１６を含む行及び列の少なくとも一方に含まれるＰＥ１６の全てを無効化し、無効化したＰＥ１６（以下「無効化ＰＥ」という。）を用いることなく処理を実行する。これにより、プロセッサ１０は、２次元状に配列された複数のＰＥ１６の何れかに故障が発生しても使用可能となる。

【0019】

図２は、本実施形態のデータ経路の再構成を示す模式図である。なお、図２では、最も左側のＰＥ１６から右側に隣接するＰＥ１６へのデータ経路のみが表記されているが、これは他のＰＥ１６のデータ経路を省略しているに過ぎず、他の隣接するＰＥ１６同士等でもデータ交換が可能とされている。

【0020】

図２（Ａ）はＰＥアレイ１８を構成するＰＥ１６に故障が発生していない場合、すなわち正常時のデータ経路を示す。図２（Ａ）に示されるように、故障が発生していない場合には、ＰＥ１６は隣接するＰＥ１６との間でデータ交換を行う。

【0021】

一方、図２（Ｂ）はＰＥ１６に故障が発生した場合のデータ経路を示す。図２（Ｂ）の例では、一例として故障が発生したＰＥ１６Ｘを含む列に含まれる全てのＰＥ１６が無効とされる（斜線でハッチングされたＰＥ１６）。そして、無効化ＰＥと隣接するＰＥ１６は、無効化ＰＥとはデータ交換を行わずに、無効化ＰＥを挟んだ他のＰＥ１６との間でデータ交換を行う。このように、本実施形態のプロセッサ１０は、故障したＰＥ１６を含む行又は列に含まれるＰＥ１６全てを無効化し、故障していないＰＥ１６同士が無効化ＰＥをバイパスするようにデータ交換を行う。

【0022】

図３は、本実施形態のＰＥアレイ１８の概略構成図である。

【0023】

図３においてＰＥアレイ１８を構成するＰＥ１６は、紙面左上方向のＰＥ１６をＰＥ００として、紙面右方向をｘ方向とし、紙面下方向をｙ方向とし、ＰＥｘｙとのように配置位置が表記される。また、図３では、各ＰＥ１６において紙面上方向が“Ｎ”と表記され、紙面下方向が“Ｓ”と表記され、紙面右方向が“Ｅ”と表記され、紙面左方向が“Ｗ”と表記される。

【0024】

本実施形態のＰＥ１６は、隣接する他のＰＥ１６とデータ交換を行う正常時データ経路３０Ａと、一つ置きで隣接する他のＰＥ１６とデータ交換を行う無効時データ経路３０Ｂとを有している。なお、以下の説明では、ＰＥ１６が隣接することを１隣接といい、ＰＥ１６が一つ置きで隣接することを２隣接という。

【0025】

図３を参照すると、左右同士で１隣接するＰＥ１６は、正常時データ経路３０Ａによって経路Ｅ０－Ｗ０が接続され、上下同士で１隣接するＰＥ１６は、正常時データ経路３０Ａによって経路Ｓ０－Ｎ０が接続される。一方、左右同士で２隣接するＰＥ１６は、無効時データ経路３０Ｂによって経路Ｅ１－Ｗ１が接続され、上下同士で２隣接するＰＥ１６は、無効時データ経路３０Ｂによって経路Ｓ１－Ｎ１が接続される。

【0026】

また、ＰＥアレイ１８は、ＰＥイネーブル生成器３２を備える。ＰＥイネーブル生成器３２は、ＰＥ１６の故障が検出された場合に、故障したＰＥ１６を含む行又は列に含まれるＰＥ１６の全てを無効化する。なお、ＰＥイネーブル生成器３２は、このためのイネーブル信号PExy_ENを生成し、無効化させるＰＥ１６へ出力する。一例として、イネーブル信号PExy_ENが“０”の場合に、イネーブル信号PExy_ENが入力されたＰＥ１６の動作が停止される。

【0027】

また、ＰＥイネーブル生成器３２は、正常時データ経路３０Ａを用いて無効化ＰＥとのデータ交換を行わずに、無効時データ経路３０Ｂを用いて他のＰＥ１６とのデータ交換を行うように、無効化ＰＥに隣接するＰＥ１６へ出力する。なお、ＰＥイネーブル生成器３２は、このためにインターフェース選択信号を生成し、ＰＥ１６へ出力する。インターフェース選択信号が入力されたＰＥ１６は、データ交換を行う経路を正常時データ経路３０Ａから無効時データ経路３０Ｂへ切り替える。インターフェース選択信号の詳細は後述する。

【0028】

また、ＰＥイネーブル生成器３２は、ＰＥ１６を無効化した場合に、ユーザインタフェース（不図示）を介して、ユーザにＰＥアレイ１８に故障が発生したことを報知する。これにより、ユーザは、ＰＥアレイ１８の故障を認識し、修理等の対応を行うことが可能となる。

【0029】

なお、図３の例では、斜め方向に隣接するＰＥ１６同士でデータ交換を行う正常時データ経路３０Ａ及び無効時データ経路３０Ｂは図示されていないが、ＰＥアレイ１８には斜め方向でデータ交換を行うデータ経路が設けられてもよい。

【0030】

図４は、本実施形態のＰＥ１６の概略構成図である。ＰＥ１６は、ＡＬＵ（Arithmeticand Logic Unit）４０、レジスタ４２、ＲＡＭ（Random Access Memory）４４、ＰＥ故障検出部４６、インターフェース部４８Ｎ，４８Ｅ，４８Ｗ，４８Ｓ、及び制御部５０を備える。なお、以下の説明において、各インターフェース部４８Ｎ，４８Ｅ，４８Ｗ，４８Ｓの各々を区別しない場合は、末尾のアルファベットを省略する。

【0031】

ＡＬＵ４０は、レジスタ４２からのデータに基づいて演算を行い、演算結果をレジスタ４２に出力する。

【0032】

レジスタ４２は、ＡＬＵ４０、ＲＡＭ４４、及びインターフェース部４８との間でデータの入出力を行い、データを記憶する。

【0033】

ＲＡＭ４４は、レジスタ４２及びインターフェース部４８との間でデータの入出力を行い、データを記憶する。

【0034】

ＰＥ故障検出部４６は、ＰＥ１６の故障を検出し、その検出結果を故障検出信号としてＰＥイネーブル生成器３２へ出力する。

【0035】

図５は、ＰＥ故障検出部４６から出力される故障検出信号の例を示す模式図である。一例として、故障検出信号PExy_Diagは、自身を備えるＰＥ１６の配置位置ｘｙを特定するPExyと共に、故障の有無を示す識別子Diagである“０”から“５”で構成される。

【0036】

具体的には、ＰＥ故障検出部４６は、ＰＥ１６に故障がない場合に故障検出信号としてＰＥ１６の配置位置ｘｙと共に“０”を出力する。一方、ＰＥ１６に故障が発生した場合、ＰＥ故障検出部４６は、故障検出信号としてＰＥ１６の配置位置ｘｙと共に“１”～“５”の何れかを出力する。

【0037】

この“１”～“５”は故障個所を示しており、“１”は故障個所が制御部５０、ＡＬＵ４０、レジスタ４２、及びＲＡＭ４４の何れかであることを示す。すなわち、故障検出信号が“１”の場合は、ＰＥ１６そのものが故障している場合である。

【0038】

故障検出信号が“２”の場合は故障個所がＮ０経路であることを示し、故障検出信号が“３”の場合は故障個所がＳ０経路であることを示し、故障検出信号が“４”の場合は故障個所がＷ０経路であることを示し、故障検出信号が“５”の場合は故障個所がＥ０経路であることを示す。すなわち、故障検出信号が“２”～“５”の場合は、正常時データ経路３０Ａの何れかが故障している場合である。

【0039】

このように、ＰＥ故障検出信号は、ＰＥ１６そのものの故障の有無だけでなく、故障経路も特定可能とされている。なお、図４に示されるＰＥ故障検出信号は、一例であり、これに限られない。

【0040】

インターフェース部４８は、１隣接又は２隣接する他のＰＥ１６とのデータ交換を行うための入出力部である。本実施形態のインターフェース部４８は、1隣接用の入出力部（Ｎ０，Ｅ０，Ｗ０，Ｓ０）と２隣接用の入出力部（Ｎ１，Ｅ１，Ｗ１，Ｓ１)との２系統を有する。

【0041】

制御部５０は、ＰＥ１６に対するプログラムを解読して、ＡＬＵ４０、レジスタ４２、及びＲＡＭ４４への制御信号を生成し、これらへ出力する。また、制御部５０は、ＰＥイネーブル生成器３２からのイネーブル信号PExy_ENの入力を受け付ける。そして、制御部５０は、例えば、イネーブル信号が“０”の場合には、自身を備えるＰＥ１６の動作を停止させて無効化する。

【0042】

また、制御部５０は、ＰＥイネーブル生成器３２からのインターフェース選択信号が入力される。一例として、インターフェース選択信号には、PExy_Nsel，PExy_Esel，PExy_Wsel，PExy_Sselの４種類があり、Nsel，Esel，Wsel，Sselは、各々インターフェース部４８Ｎ，４８Ｅ，４８Ｗ，４８Ｓに対応している。そして、インターフェース選択信号が“０”の場合には、1隣接用の入出力部Ｎ０，Ｅ０，Ｗ０，Ｓ０に接続される正常時データ経路３０Ａが用いられる。一方、インターフェース選択信号が“１”の場合には、２隣接用の入出力部Ｎ１，Ｅ１，Ｗ１，Ｓ１に接続される無効時データ経路３０Ｂが用いられる。

【0043】

図６は、本実施形態のデータ経路再構成処理の流れを示すフローチャートである。図６に示されるデータ経路再構成処理は、ＰＥアレイ１８を構成するＰＥ１６の何れかが備えるＰＥ故障検出部４６がＰＥ１６の故障を検出し、ＰＥイネーブル生成器３２に故障検出信号PExy_Diagが入力された場合にＰＥイネーブル生成器３２によって実行される。また、データ経路再構成処理は、プロセッサ１０が備える記録媒体に格納されたプログラムによって実行される。なお、このプログラムが実行されることで、プログラムに対応する方法が実行される。

【0044】

まず、ステップ１００では、ＰＥ故障検出部４６からの故障検出信号PExy_Diagに基づいて、故障したＰＥ１６及びその故障個所を特定する。

【0045】

次のステップ１０２では、故障検出信号PExy_Diagに基づいて、ＰＥ１６そのものが故障しているか否かを判定し、肯定判定の場合はステップ１０４へ移行し、否定判定の場合はステップ１０６へ移行する。

【0046】

ステップ１０４では、故障したＰＥ１６が含まれる行又は列のＰＥ１６全てを無効化するように、該当するＰＥ１６へイネーブル信号を出力し、ステップ１０８へ移行する。イネーブル信号が入力されたＰＥ１６の制御部５０は、自身を備えるＰＥ１６の動作を停止させる。

【0047】

なお、無効化ＰＥ１６を行とするか列とするかは、予め設定された方法で決定されればよい。例えば、最初に発生したＰＥ１６の故障に対しては、故障したＰＥ１６が含まれる列のＰＥ１６全てを無効化するとし、２回目に発生したＰＥ１６の故障に対しては故障したＰＥが含まれる行のＰＥ１６全てを無効化するとする。これにより、ＰＥアレイ１８を構成する２つのＰＥ１６に故障が生じても、隣り合う２つの行又は隣り合う２つの列の全てのＰＥ１６が無効化されることを防止できる。すなわち、ＰＥイネーブル生成器３２は、複数のＰＥ１６が故障した場合、無効化する行と列とが隣り合うことなく交差するように、無効化するＰＥ１６を決定する。

【0048】

また、無効化ＰＥを行とするか列とするかは、ＰＥアレイ１８の構成により決定されてもよい。例えば、Ｎ行＞Ｍ列のＰＥアレイ１８の場合には無効化ＰＥが行とされ、Ｎ行＜Ｍ列のＰＥアレイ１８の場合には無効化ＰＥが列とされる。

【0049】

ステップ１０２で否定判定となる場合は、正常時データ経路３０Ａに故障が発生している場合である。この場合の移行先であるステップ１０６では、正常時データ経路３０Ａを介したデータ交換先のＰＥ１６が含まれる行又は列のＰＥ１６全てを無効化するように、ＰＥイネーブル生成器３２が対象となるＰＥ１６へイネーブル信号を出力し、ステップ１０８へ移行する。

【0050】

図３を参照してステップ１０６による処理の例を説明する。例えば、ＰＥ１１に故障が検出され、それがＳ０経路の正常時データ経路３０Ａであった場合、ＰＥ１１の下の行であるＰＥ０２～ＰＥ２２のＰＥ１６が無効化ＰＥとされる。また、ＰＥ１１のＥ０経路の正常時データ経路３０Ａに故障が発見された場合、ＰＥ１１の右側の列であるＰＥ２０～ＰＥ２３のＰＥ１６が無効化ＰＥとされる。

【0051】

次のステップ１０８では、無効化ＰＥに隣接するＰＥ１６に対してＰＥイネーブル生成器３２が無効時データ経路３０Ｂを選択させるインターフェース選択信号を出力する。これにより、インターフェース選択信号が入力された制御部５０は、自身を備えるＰＥ１６のデータ経路として無効時データ経路３０Ｂを選択し、本データ経路再構成処理を終了する。これにより、このインターフェース選択信号が入力されたＰＥ１６は、無効化ＰＥをバイパスして２隣接する他のＰＥ１６とデータ交換を行うこととなる。

【0052】

このように、本実施形態のプロセッサ１０は、無効化ＰＥをバイパスしてＰＥ１６同士でデータ交換を行うようにデータ経路を変化させるので、複数のＰＥ１６の何れかに故障が発生してもＰＥアレイ１８を使用することができる。

【0053】

図７は、本実施形態のＮ行Ｍ列のＰＥアレイ１８の動作状態を示す模式図である。図７（Ａ）は正常時のＰＥアレイ１８における動作状態を示しており、４行４列の計１６個のＰＥ１６が全て動作している。一方、図７（Ｂ）は一行のＰＥ１６を無効化した場合のＰＥアレイ１８の動作状態を示し、図７（Ｃ）は一列のＰＥ１６を無効化した場合のＰＥアレイ１８の動作状態を示す。

【0054】

図７（Ｂ）に示されるように、一行のＰＥ１６を無効化するとＰＥアレイ１８は、Ｎ－１行Ｍ列となり、図７（Ｂ）の例では３行４列の計１２個のＰＥ１６が動作することとなる。また、図７（Ｃ）に示されるように、一列のＰＥ１６を無効化するとＰＥアレイ１８は、Ｎ行Ｍ－１列となり、図７（Ｂ）の例では４行３列の計１２個のＰＥ１６が動作することとなる。

【0055】

図８は、本実施形態のＰＥアレイ１８の動作状態に対応するデータパターン６０を示す模式図である。データパターン６０は、複数のＰＥ１６の各々で処理されるデータの分割態様を示したものであり、一例として、記憶装置２０に記憶されているが、これに限らず、データパターン６０はプロセッサ１０に備えられた記憶媒体に記憶されてもよい。

【0056】

図８に示されるデータパターン６０は、一例として、車載カメラで取得された一つの画像データを複数の領域に分割するための分割パターンであり、このデータパターン６０で分割された各画像データ領域が複数のＰＥ１６の各々で分散並列処理される。なお、データパターン６０において斜線で示される領域は、畳み込み演算等により用いられる重複領域である。

【0057】

本実施形態のデータパターン６０は、ＰＥアレイ１８を構成するＰＥ１６に故障がない場合に用いられるデータパターン６０Ａ、及びＰＥ１６が無効化された場合に用いられるデータパターン６０Ｂ，６０Ｃを含む。すなわち、図８（Ａ）は正常時のＰＥアレイ１８に対応するデータパターン６０Ａを示し、図８（Ｂ）は一行のＰＥ１６を無効化した場合のデータパターン６０Ｂを示し、図８（Ｃ）は一列のＰＥ１６を無効化した場合のデータパターン６０Ｃを示す。

【0058】

この図８（Ａ），（Ｂ），（Ｃ）は、上述の図７（Ａ），（Ｂ），（Ｃ）に対応している。すなわち、データパターン６０Ａは、ＰＥアレイ１８を構成する複数のＰＥ１６に故障がない場合に用いられるデータパターン６０であり、データパターン６０Ｂ，６０Ｃは、ＰＥ１６の故障が検出された行又は列に含まれるＰＥ１６の全てが無効化された場合に用いられるデータパターン６０である。

【0059】

このように、ＰＥ１６が故障した場合には、無効化ＰＥとした行又は列に応じたデータパターン６０が用いられることとなる。すなわち、本実施形態のプロセッサ１０は、ＰＥ１６を無効化した場合に対応するデータパターン６０Ｂ，６０Ｃを予め準備することにより、行又は列を無効化ＰＥとしたＰＥアレイ１８の使用を簡易な処理で継続することができる。また、現実的には、複数のＰＥ１６が故障することは想定し難いため、一例として、データパターン６０Ａに加え、一行を無効化ＰＥとした場合のデータパターン６０Ｂと一列を無効化ＰＥとした場合のデータパターン６０Ｃの２種類のデータパターン６０を記憶装置２０に記憶させればよい。

【0060】

なお、ＰＥ１６を無効化した場合にデータパターン６０Ｂとデータパターン６０Ｃの何れを用いるかは、一例として、ＰＥイネーブル生成器３２によって選択される。

【0061】

以上、本開示を、上記実施形態を用いて説明したが、本開示の技術的範囲は上記実施形態に記載の範囲には限定されない。開示の要旨を逸脱しない範囲で上記実施形態に多様な変更又は改良を加えることができ、該変更又は改良を加えた形態も本開示の技術的範囲に含まれる。

【0062】

例えば、上記実施形態では、プロセッサ１０が４つのＣＰＵ１２及び一つのＧＰＵ１４で構成される形態について説明したが、本開示は、これに限定されるものではない。プロセッサ１０は、ＰＥアレイ１８で構成される演算装置が少なくとも一つ備えられていればよく、ＣＰＵ１２やＧＰＵ１４等の演算装置の数は限定されない。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】