特許 7474747 積層ダイ構造におけるパワーゲーティング

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-17

(45)【発行日】2024-04-25

(54)【発明の名称】積層ダイ構造におけるパワーゲーティング

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240418BHJP

   H01L 27/04 20060101ALI20240418BHJP

   H01L 25/07 20060101ALI20240418BHJP

   H01L 25/065 20230101ALI20240418BHJP

   H01L 25/18 20230101ALI20240418BHJP

   G11C 5/04 20060101ALI20240418BHJP

【ＦＩ】

H01L27/04 D

H01L25/08 C

G11C5/04 200

【請求項の数】 10

(21)【出願番号】P 2021510885

(86)(22)【出願日】2019-08-21

(65)【公表番号】

(43)【公表日】2021-12-27

(86)【国際出願番号】 US2019047386

(87)【国際公開番号】W WO2020046655

(87)【国際公開日】2020-03-05

【審査請求日】2022-07-28

(31)【優先権主張番号】16/118,899

(32)【優先日】2018-08-31

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ドゥベイ，プラシャント

(72)【発明者】

【氏名】アグラワル，サンディープ・ラム・ゴパル

【審査官】石塚 健太郎

(56)【参考文献】

【文献】米国特許出願公開第２０１５／０３４８９６２（ＵＳ，Ａ１）

【文献】米国特許第０９７５４９２３（ＵＳ，Ｂ１）

【文献】特表２０１８－５０３２６２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２５／０７

Ｇ１１Ｃ ５／０４

(57)【特許請求の範囲】

【請求項1】

装置であって、
積層ダイ構造を備え、前記積層ダイ構造は、
第１の半導体基板を含む第１のダイを含み、前記第１の半導体基板は第１のパワーゲーティング領域を含み、前記積層ダイ構造はさらに、
前記第１のダイに接合される第２のダイを含み、前記第２のダイは第２の半導体基板を含み、前記第２の半導体基板は第１の回路領域と第２のパワーゲーティング領域とを含み、前記積層ダイ構造はさらに、
前記第２のダイに接合される第３のダイを含み、前記第３のダイは第３の半導体基板を含み、前記第３の半導体基板は第２の回路領域を含み、
前記積層ダイ構造は、前記第１の回路領域に電力を供給するように構成された第１のパワーゲーティングされた電力経路を含み、
前記第１のパワーゲーティングされた電力経路は、前記第１の半導体基板の前記第１のパワーゲーティング領域内にあり、前記第１のパワーゲーティングされた電力経路を通る電流の流れを遮断するように構成された第１のパワーゲーティングデバイスを含み、
前記積層ダイ構造は、前記第２の回路領域に電力を供給するように構成された第２のパワーゲーティングされた電力経路を含み、
前記第２のパワーゲーティングされた電力経路は、前記第２の半導体基板の前記第２のパワーゲーティング領域内にあり、前記第２のパワーゲーティングされた電力経路を通る電流の流れを遮断するように構成された第２のパワーゲーティングデバイスを含み、
前記第２のダイは、前記第２の半導体基板上に第１のメタライゼーション層をさらに含み、
前記第１のパワーゲーティングされた電力経路は、前記第１のメタライゼーション層内において前記第１の回路領域への第１のルーティングを含み、
前記第２のパワーゲーティングされた電力経路は、前記第１のメタライゼーション層内における第１の金属スタックと、前記第２の半導体基板を貫通する第１の基板貫通ビア（ＴＳＶ）とを含み、前記第１の金属スタックは、前記第１のルーティングから分離している、装置。

【請求項2】

前記第３のダイは、前記第３の半導体基板上に第２のメタライゼーション層をさらに含み、
前記第２のパワーゲーティングされた電力経路は、前記第２のメタライゼーション層内において前記第２の回路領域への第２のルーティングをさらに含む、請求項１に記載の装置。

【請求項3】

前記第３のダイは、前記第３の半導体基板上に第２のメタライゼーション層をさらに含み、
前記積層ダイ構造は、前記第２の半導体基板上において第３の回路領域に電力を供給するように構成された第１のパワーゲーティングされない電力経路を含み、
前記第１のパワーゲーティングされない電力経路は、前記第１の金属スタックの少なくとも一部を含み、
前記積層ダイ構造は、前記第３の半導体基板上において第４の回路領域に電力を供給するように構成された第２のパワーゲーティングされない電力経路を含み、
前記第２のパワーゲーティングされない電力経路は、前記第１の金属スタックと、前記第２の半導体基板を貫通する第２のＴＳＶと、前記第２のメタライゼーション層内における第２の金属スタックの少なくとも一部とを含む、請求項１または２のいずれか１項に記載の装置。

【請求項4】

前記第２のダイは、前記第２の半導体基板上に第１のメタライゼーション層をさらに含み、
前記第１のパワーゲーティングされた電力経路は、前記第１のメタライゼーション層内において第１のルーティングを含み、前記第１のルーティングは、前記第１のダイと前記第２のダイとの間の第１の接合界面から前記第１の回路領域までである、請求項１～３のいずれか１項に記載の装置。

【請求項5】

前記第３のダイは、前記第３の半導体基板上に第２のメタライゼーション層を含み、
前記第２のパワーゲーティングされた電力経路は、前記第２のメタライゼーション層内において第２のルーティングをさらに含み、前記第２のルーティングは、前記第２のダイと前記第３のダイとの間の第２の接合界面から前記第２の回路領域までである、請求項４に記載の装置。

【請求項6】

装置であって、
積層ダイ構造を備え、前記積層ダイ構造は、
第１の半導体基板を含む第１のダイを含み、前記第１の半導体基板は第１のパワーゲーティング領域を含み、前記積層ダイ構造はさらに、
前記第１のダイに接合される第２のダイを含み、前記第２のダイは第２の半導体基板を含み、前記第２の半導体基板は第１の回路領域と第２のパワーゲーティング領域とを含み、前記積層ダイ構造はさらに、
前記第２のダイに接合される第３のダイを含み、前記第３のダイは第３の半導体基板を含み、前記第３の半導体基板は第２の回路領域を含み、
前記積層ダイ構造は、前記第１の回路領域に電力を供給するように構成された第１のパワーゲーティングされた電力経路を含み、
前記第１のパワーゲーティングされた電力経路は、前記第１の半導体基板の前記第１のパワーゲーティング領域内にあり、前記第１のパワーゲーティングされた電力経路を通る電流の流れを遮断するように構成された第１のパワーゲーティングデバイスを含み、
前記積層ダイ構造は、前記第２の回路領域に電力を供給するように構成された第２のパワーゲーティングされた電力経路を含み、
前記第２のパワーゲーティングされた電力経路は、前記第２の半導体基板の前記第２のパワーゲーティング領域内にあり、前記第２のパワーゲーティングされた電力経路を通る電流の流れを遮断するように構成された第２のパワーゲーティングデバイスを含み、
前記第２のダイは、さらに、
前記第２の半導体基板上の第１のメタライゼーション層と、
前記第２の半導体基板を貫通する第１の基板貫通ビア（ＴＳＶ）と、
前記第２の半導体基板を貫通する第２のＴＳＶと、
前記第１のメタライゼーション層に設けられ、前記第１のダイと前記第２のダイとの間の第１の接合界面から前記第１のＴＳＶまで延在する第１の金属スタックと、
前記第１のメタライゼーション層に設けられ、前記第１の接合界面から前記第１の回路領域に延在する第１のルーティングとを含み、前記第１のルーティングは、前記第１の金属スタックから分離され、前記第１のパワーゲーティングされた電力経路は、前記第１のルーティングを含み、
前記第２のパワーゲーティングデバイスは、前記第１の金属スタックと前記第２のＴＳＶとの間で電気的に接続され、
前記第３のダイは、さらに、
前記第３の半導体基板上の第２のメタライゼーション層と、
前記第３の半導体基板を貫通する第３のＴＳＶと、
前記第２のメタライゼーション層に設けられ、前記第２のダイと前記第３のダイとの間の第２の接合界面から前記第３のＴＳＶまで延在する第２の金属スタックとを含み、前記第２の金属スタックは前記第１のＴＳＶに接続され、前記第３のダイは、さらに、
前記第２のメタライゼーション層に設けられ、前記第２の接合界面から前記第２の回路領域に延在する第２のルーティングを含み、前記第２のルーティングは、前記第２の金属スタックから分離されている、装置。

【請求項7】

装置を動作させる方法であって、
電力電圧を、積層ダイ構造において第１の電力経路に与えることを含み、
前記積層ダイ構造は、第２のダイに接合される第１のダイを含み、前記第２のダイに接合される第３のダイを含み、
前記第１のダイは、第１のパワーゲーティングデバイスを含み、
前記第２のダイは、前記第１の電力経路に電気的に接続された第１の回路領域を含み、前記方法はさらに、
前記積層ダイ構造内において第２の電力経路に電力電圧を供給することを含み、
前記第２のダイは、第２のパワーゲーティングデバイスを含み、
前記第３のダイは、前記第２の電力経路に電気的に接続される第２の回路領域を含み、前記方法はさらに、
前記第１のパワーゲーティングデバイスを制御して、前記第１の電力経路内の電流の、前記第２のダイの前記第１の回路領域への流れを、選択的に遮断するかまたは遮断しないことと、
前記第２のパワーゲーティングデバイスを制御して、前記第２の電力経路内の電流の、前記第３のダイの前記第２の回路領域への流れを、選択的に遮断するかまたは遮断しないこととを含み、
前記第１のダイは、第１の半導体基板と、前記第１の半導体基板上の第１のメタライゼーション層とを含み、
前記第２のダイは、第２の半導体基板と、前記第２の半導体基板上の第２のメタライゼーション層とを含み、
前記第１のダイと前記第２のダイとの間の接合界面は、前記第１のダイの、前記第１のメタライゼーション層を有する側に対応し、前記第２のダイの、前記第２のメタライゼーション層を有する側に対応する、装置を動作させる方法。

【請求項8】

前記第３のダイは、第３の半導体基板と、前記第３の半導体基板上の第３のメタライゼーション層とを含み、
前記第２のダイと前記第３のダイとの間の接合界面は、前記第２のダイの、前記第２の半導体基板を有する側に対応し、前記第３のダイの、前記第３のメタライゼーション層を有する側に対応する、請求項７に記載の方法。

【請求項9】

装置を動作させる方法であって、
電力電圧を、積層ダイ構造において第１の電力経路に与えることを含み、
前記積層ダイ構造は、第２のダイに接合される第１のダイを含み、前記第２のダイに接合される第３のダイを含み、
前記第１のダイは、第１のパワーゲーティングデバイスを含み、
前記第２のダイは、前記第１の電力経路に電気的に接続された第１の回路領域を含み、前記方法はさらに、
前記積層ダイ構造内において第２の電力経路に電力電圧を供給することを含み、
前記第２のダイは、第２のパワーゲーティングデバイスを含み、
前記第３のダイは、前記第２の電力経路に電気的に接続される第２の回路領域を含み、前記方法はさらに、
前記第１のパワーゲーティングデバイスを制御して、前記第１の電力経路内の電流の、前記第２のダイの前記第１の回路領域への流れを、選択的に遮断するかまたは遮断しないことと、
前記第２のパワーゲーティングデバイスを制御して、前記第２の電力経路内の電流の、前記第３のダイの前記第２の回路領域への流れを、選択的に遮断するかまたは遮断しないこととを含み、
前記電力電圧を、前記積層ダイ構造内において、パワーゲーティングされない電力経路に供給することをさらに含み、
前記積層ダイ構造は、前記第１のダイを通るパワーゲーティングされない電力経路をさらに有し、
前記第２のダイは、前記パワーゲーティングされない電力経路に電気的に接続された第２の回路領域を含む、装置を動作させる方法。

【請求項10】

装置であって、
積層ダイ構造を備え、前記積層ダイ構造は、
第１の半導体基板を含む第１のダイを含み、前記第１の半導体基板は、第１のパワーゲーティング領域を含み、第１のパワーゲーティングデバイスが、前記第１の半導体基板の前記第１のパワーゲーティング領域にあり、電流の流れを遮断するように構成され、前記積層ダイ構造はさらに、
前記第１のダイに接合される第２のダイを含み、前記第２のダイは、
第１の回路領域および第２のパワーゲーティング領域を含む第２の半導体基板を含み、第２のパワーゲーティングデバイスが、前記第２の半導体基板の前記第２のパワーゲーティング領域にあり、電流の流れを遮断するように構成され、前記第２のダイはさらに、
前記第２の半導体基板上の第１のメタライゼーション層と、
前記第２の半導体基板を貫通する第１の基板貫通ビア（ＴＳＶ）および第２のＴＳＶと、
前記第１のメタライゼーション層に設けられ、前記第１のダイと前記第２のダイとの間の第１の接合界面から前記第１のＴＳＶまで延在する第１の金属スタックと、
前記第１のメタライゼーション層に設けられ、前記第１の接合界面から前記第１の回路領域まで延在する第１のルーティングとを含み、前記第１のルーティングは、前記第１のパワーゲーティングデバイスと前記第１の回路領域との間で直列に接続され、前記第１のルーティングは前記第１の金属スタックとは分離しており、前記積層ダイ構造はさらに、
前記第２のダイに接合される第３のダイを含み、前記第３のダイは、
第２の回路領域を含む第３の半導体基板と、
前記第３の半導体基板上の第２のメタライゼーション層と、
前記第２のメタライゼーション層に設けられ、前記第２のダイと前記第３のダイとの間の第２の接合界面から延在する第２の金属スタックとを含み、前記第２の金属スタックは前記第１のＴＳＶに接続され、前記第３のダイはさらに、
前記第２のメタライゼーション層に設けられ、前記第２の接合界面から前記第２の回路領域まで延びる第２のルーティングを含み、前記第２のルーティングおよび前記第２のＴＳＶは、前記第２のパワーゲーティングデバイスと前記第２の回路領域との間に直列に接続され、前記第２のルーティングは前記第２の金属スタックとは別である、装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の例は、一般に、積層ダイ構造に関し、特に、積層ダイ構造におけるパワーゲーティングに関する。

【背景技術】

【0002】

背景
集積回路（ＩＣ）業界では、異なるダイを互いの上に積み重ねる技術が開発されてきた。この技術は、一般に積層ダイ技術または三次元（３Ｄ）ＩＣ技術と呼ばれ得る。積層ダイは、たとえば、基板貫通ビア（またはいくつかの例では、シリコン貫通ビア）を実現することによって、垂直に相互接続することができる。ＩＣの異なる部分に対して異なるダイを実現することによって、別々のダイを異なる処理によって製造することができ、それは、異なる処理をＩＣの形成に統合するのに役立ち得る。さらに、積層ダイ構造は、より小さいフットプリントを有することができる。しかしながら、この依然として開発中の技術には、いくつかの課題が残っている。

【発明の概要】

【課題を解決するための手段】

【0003】

概要
本開示の例は、積層ダイ構造のためのパワーゲーティングを提供する。一般に、本明細書に記載されるような積層ダイ構造は、電源からの電流の流れに対して（例えば、低減された長さに起因して）低減された抵抗経路を有することができる。したがって、潜在的な利点の中でも、とりわけ、経路に沿った電圧降下が低減され得る。

【0004】

本開示の一例は、装置である。本装置は、積層ダイ構造を含む。積層ダイ構造は、第１のダイと、第１のダイに接合される第２のダイとを含む。第１のダイは、第１の半導体基板と、第１の半導体基板上の第１のメタライゼーション層と、第１の半導体基板を貫通する第１の基板貫通ビア（ＴＳＶ）と、第１のメタライゼーション層を貫通する第１の金属スタックとを含む。第１の半導体基板は、第１の回路領域を含む。第２のダイは、第２の回路領域を含む第２の半導体基板を含む。積層ダイ構造は、第１の回路領域に電力を供給するように構成された第１の電力経路を含む。第１の電力経路は、第１の電力経路を通る電流の流れを遮断するように構成された第１のパワーゲーティングデバイスを含む。第１の電力経路は、第１の半導体基板から最も遠位にある、第１のメタライゼーション層のうちのあるメタライゼーション層にある、第１の金属スタックの金属線または金属ビアを通らない。積層ダイ構造は、第２の回路領域に電力を供給するように構成された第２の電力経路をさらに含む。第２の電力経路は、第１のＴＳＶおよび第１の金属スタックを通る。

【0005】

本開示の別の例は、装置である。本装置は、積層ダイ構造を含む。積層ダイ構造は、第１のダイと、第１のダイに接合される第２のダイとを含む。第１のダイは第１の半導体基板を含み、第１の半導体基板は第１のパワーゲーティング領域を含む。第２のダイは第２の半導体基板を含み、第２の半導体基板は第１の回路領域を含む。積層ダイ構造は、第１の回路領域に電力を供給するように構成された第１のパワーゲーティングされた電力経路を含む。第１のパワーゲーティングされた電力経路は、第１の半導体基板の第１のパワーゲーティング領域内にあり、第１のパワーゲーティングされた電力経路を通る電流の流れを遮断するように構成された第１のパワーゲーティングデバイスを含む。

【0006】

本開示の別の例は、装置である。本装置は、積層ダイ構造を含む。積層ダイ構造は、第１のダイと、第１のダイに接合される第２のダイとを含む。第１のダイは、第１のダイと第２のダイとの間の第１の接合界面で第２のダイに電力を供給するように構成される。第２のダイは、第１の回路領域と第１のパワーゲーティング領域とを含む第１の半導体基板と、第１の半導体基板上の第１のメタライゼーション層と、第１の半導体基板を貫通する第１の基板貫通ビア（ＴＳＶ）とを含む。第１のパワーゲーティングされた電力経路が、第１の接合界面から、第１のＴＳＶ、第１のパワーゲーティング領域の第１のパワーゲーティングデバイス、および第１のメタライゼーション層の第１のルーティングを通って、第１の回路領域に至る。

【0007】

本発明の他の実施例は、集積回路を動作させる方法である。電力電圧が、積層ダイ構造において第１の電力経路に与えられる。積層ダイ構造は、第２のダイに接合される第１のダイを含む。第１のダイは、第１のパワーゲーティングデバイスを含む。第２のダイは、第１の電力経路に電気的に接続される第１の回路領域を含む。第１のパワーゲーティングデバイスは、第１の電力経路内の電流の、第２のダイの第１の回路領域への流れを、選択的に遮断するかまたは遮断しないように、制御される。

【0008】

本開示の別の例は、集積回路を動作させる方法である。電力電圧が、積層ダイ構造において第１の電力経路および第２の電力経路に与えられる。積層ダイ構造は、第２のダイに接合される第１のダイを含む。第１のダイは、第１の回路領域を含む第１の半導体基板と；第１の半導体基板上の第１のメタライゼーション層と；第１の半導体基板を貫通する第１の基板貫通ビア（ＴＳＶ）と；第１のメタライゼーション層を貫通する金属スタックとを含む。第２のダイは、第２の回路領域を含む第２の半導体基板を含む。第１の電力経路は、第１の回路領域に電力を与えるように構成され、第１のパワーゲーティングデバイスを含む。第１の電力経路は、第１の半導体基板から最も遠位にある、第１のメタライゼーション層のうちのあるメタライゼーション層内にある、金属スタックの金属線または金属ビアを通らない。第２の電力経路は、第２の回路領域に電力を与えるように構成される。第２の電力経路は、第１のＴＳＶおよび金属スタックを通る。第１のパワーゲーティングデバイスは、第１の電力経路における電流の流れを選択的に遮断するように、または遮断しないように制御される。

【0009】

これらの態様および他の態様は、以下の詳細な説明を参照することによって理解され得る。

【0010】

図面の簡単な説明
本開示の上述の特徴が詳細に理解され得るように、上記で簡単に要約した本開示のより具体的な説明が、添付の図面に一部が示される例示的な実現例のいくつかを参照することによって、与えられ得る。しかしながら、添付の図面は、典型的な例示的な実現例を示すにすぎず、したがって、本開示が他の等しく有効な例を認めることができるように、その範囲を限定すると見なすべきではないことに留意されたい。

【図面の簡単な説明】

【0011】

【図1】本開示のいくつかの例による三次元（３Ｄ）ダイスタックである。

【図2】本開示のいくつかの例による、図１の３Ｄダイスタックにおける電力分配およびパワーゲーティングのための簡略化された回路概略図である。

【図3】本開示のいくつかの例による別の３Ｄダイスタックである。

【図4】本開示のいくつかの例による、図３の３Ｄダイスタックにおける電力分配およびパワーゲーティングのための簡略化された回路概略図である。

【図5】本開示のいくつかの例による、３Ｄダイスタックを動作させるための方法のフローチャートである。

【発明を実施するための形態】

【0012】

理解を容易にするために、可能な場合には、同一の参照番号を使用して、図面に共通の同一の要素を示している。１つの例の要素は、他の例に有益に組み込まれ得ることが企図される。

【0013】

詳細な説明
本開示の例は、積層ダイ構造のためのパワーゲーティングを提供する。一般に、本明細書に記載されるような積層ダイ構造は、電源からの電流の流れに対して（例えば、低減された長さに起因して）低減された抵抗経路を有することができる。よって、経路に沿った電圧降下を低減することができる。いくつかの例では、積層ダイ構造内の、上に位置するダイは、上に位置するダイに電力を与える、下に位置するダイに、表側を上にした向きで接合される。電力は、上に位置するダイ内の１つ以上の基板貫通ビア（ＴＳＶ）を通してパワーゲーティングデバイスに与えられ、次いで、上に位置するダイ内の回路領域にルーティングされる。電力は、上に位置するダイ内の金属線およびビアスタックを通して、別の、上に位置するダイに与えられ得、この金属線およびビアスタックは、当該別の、上に位置するダイ内のＴＳＶに電気的に接続され得る。いくつかの例では、積層ダイ構造内の、上に位置するダイは、当該上に位置するダイに電力およびパワーゲーティングを与える、下に位置するダイに、表側を下にした向きで接合される。下に位置するダイは、金属線およびビアスタックと、パワーゲーティングデバイスと、ルーティングとを有することができる。パワーゲーティングデバイスは、金属線およびビアスタックに電気的に接続され、さらに、下に位置するダイ内のルーティングに電気的に接続される。上に位置するダイは、下に位置するダイのルーティングに接続されるルーティングを有し、上に位置するダイのルーティングは、当該上に位置するダイの回路領域に電気的に接続される。上に位置するダイは、金属線およびビアスタックと、共に接続されるＴＳＶとをさらに含むことができ、上に位置するダイの金属線およびビアスタックに電気的に接続されるパワーゲーティングデバイスを含むことができる。パワーゲーティングデバイスは、さらに、別の、上に位置するダイ内のルーティングに電気的に接続され得るＴＳＶに電気的に接続されることができ、そのルーティングは、さらに、当該別の、上に位置するダイの回路領域に電気的に接続され得る。これらの例では、ダイにＴＳＶを実現するために使用される面積に著しく影響を及ぼすことなく、ダイにわたる電圧降下を低減し得、またはより少ないＴＳＶ（およびしたがって、より小さいＴＳＶ領域面積）を実現することによって、ダイにわたる電圧降下を低減し得る。さらに、金属線およびビアスタックならびにＴＳＶは、フルに利用されてもよい。これらおよび他の可能な利点は、本明細書の説明から明らかになるであろう。

【0014】

以下、図面を参照して様々な特徴について説明する。図面は、一定の縮尺で描かれる場合またはそうでない場合があり、同様の構造または機能の要素は、図面全体を通して同様の参照番号によって表されることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。これらは、特許請求される発明の網羅的な説明として、または特許請求される発明の範囲に対する限定として意図されるものではない。さらに、例示された例は、示されるすべての態様または利点を有する必要はない。特定の例に関連して説明される態様または利点は、必ずしもその例に限定されず、たとえそのように図示されなくても、またはそのように明示的に説明されなくても、任意の他の例において実施され得る。単に本明細書での便宜上、ダイの「表側」は、概して、ダイの、能動デバイスおよびそれら能動デバイス間のそれぞれの相互接続が上に配置された側に対応する。本明細書の例に示されるように、メタライゼーション層は、ダイの表側に形成されてもよい。さらに、単に本明細書での便宜上、ダイの「裏側」は、ダイの表側とは反対の側に対応する。

【0015】

図１は、本開示のいくつかの例による三次元（３Ｄ）ダイスタックを示す。３Ｄダイスタックは、第１のダイ１０と、第２のダイ３０と、第３のダイ５０とを含む。第２のダイ３０の裏側は、第１のダイ１０の表側に取り付けられ（例えば、接合され）、第３のダイ５０の裏側は、第２のダイ３０の表側に取り付けられる（例えば、接合される）。以下でさらに詳述するように、第１のダイ１０は、電力分配および制御回路を含み、入力／出力回路も含み得る。いくつかの例では、第２のダイ３０および第３のダイ５０は、プロセッサシステムなどのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）のための１つ以上のサブシステムおよび１つ以上のプログラマブルロジック領域を含み得、便宜上、「ファブリック」ダイと称され得る。いくつかの例では、第３のダイ５０は、第２のダイ３０の複製ダイまたは冗長ダイであるが、他の例では、第３のダイ５０は、第２のダイ３０とは異なる構成であり得るか、またはそれを含み得る。図１の図示および本明細書における記載は、３Ｄダイスタックにおけるパワーゲーティングに関連する特徴のものである。他の特徴が、第１のダイ１０、第２のダイ３０、および／または第３のダイ５０に含まれてもよい。

【0016】

第１のダイ１０は、半導体基板１２（例えば、シリコン基板）を含み、半導体基板１２内および／または上には、様々な能動デバイス（例えば、トランジスタ）が配置される。第１のダイ１０は、半導体基板１２上にメタライゼーション層１４をさらに含む。メタライゼーション層１４は、それぞれの金属層が中に配置された多数の誘電体層を含む。金属層は、下にある金属層または他の特徴をそれぞれの金属層の金属線に接続することができる金属線および／またはビアを含むことができる。メタライゼーション層１４は、１５、１６および／または１７層のメタライゼーション層のような任意の数のメタライゼーション層を含むことができ、各メタライゼーション層１４は、金属線および／またはビアが中に配置された誘電体を含む。半導体基板１２は、３Ｄダイスタック内において電力を制御および／または分配するためのデバイスが配置される電力管理領域１６を有する。メタライゼーション層１４内の金属線およびビアスタック１８は、電力管理領域１６から第１のダイ１０の表側表面まで延在する。金属線およびビアスタック１８は、各メタライゼーション層１４内において、垂直スタックで共に接続された１つ以上の線および１つ以上のビアを含む。他の例では、金属線およびビアスタック１８は垂直に整列されない。

【0017】

第２のダイ３０は、様々な能動デバイスが中および／または上に配置される半導体基板３２（例えば、シリコン基板）を含む。第２のダイ３０は、半導体基板３２上にメタライゼーション層３４をさらに含む。メタライゼーション層１４と同様に、メタライゼーション層３４は、それぞれの金属層が中に配置された多数の誘電体層を含む。

【0018】

基板貫通ビア（ＴＳＶ）領域３６が、半導体基板３２内に配置され、第２のダイ３０の裏側（例えば、半導体基板３２の裏側）から半導体基板３２を通って延びる多数のＴＳＶを含む。第１のパワーゲーティング領域３８－１および第２のパワーゲーティング領域３８－２が、半導体基板３２内に配置され、各々、個々におよび／または集合的に、第２のダイ３０内の回路の１つ以上の他の領域への電力の分配（例えば、パワーゲーティング）を制御するデバイスを含む。例えば、第１のパワーゲーティング領域３８－１および第２のパワーゲーティング領域３８－２内のデバイスは、デバイスを通る電流の流れを選択的に遮断するように制御されることができる。第１の回路領域４０－１および第２の回路領域４０－２が、半導体基板３２内に配置され、各々、個々にまたは集合的に、設計された機能を実行するデバイスを含む。例えば、第１の回路領域４０－１および第２の回路領域４０－２は、各々、処理システム、プログラマブルロジック領域（例えば、ＦＰＧＡ内のファブリックロジック）、アクセラレータ、メモリ、もしくは任意の他の回路のためのデバイスを含むか、またはそれらとすることができる。

【0019】

メタライゼーション層３４内の金属線およびビアスタック４２は、ＴＳＶ領域３６から第２のダイ３０の表側表面まで延在する。金属線およびビアスタック４２は、各メタライゼーション層３４内において、垂直スタックで共に接続された１つ以上の線および１つ以上のビアを含む。他の例では、金属線およびビアスタック４２は垂直に整列していない。金属線４４が、金属線およびビアスタック４２から横方向に延在し、第１のパワーゲーティング領域３８－１（例えば、第１のパワーゲーティング領域３８－１におけるパワーゲーティングデバイスのソース）および第２のパワーゲーティング領域３８－２（例えば、第２のパワーゲーティング領域３８－２におけるパワーゲーティングデバイスのソース）に電気的に接続される。図示した例では、金属線４４は、最下層のメタライゼーション層（例えば、Ｍ０層）にある。特に図示しないが、最下層のメタライゼーション層と半導体基板３２との間に層間誘電体が配置されていてもよい。層間誘電体は、例えば、コンタクトがその中に配置されてもよく、コンタクトは、トランジスタのソース／ドレインおよび／またはトランジスタのゲートに対して形成されてもよい。当業者が容易に理解するように、Ｍ０層は、一般にバック・エンド・オブ・ザ・ライン（ＢＥＯＬ）処理と呼ばれるものの間に形成されてもよく、コンタクトを有する層間誘電体は、一般にフロント・エンド・オブ・ザ・ライン（ＦＥＯＬ）処理と呼ばれるものの間に形成されてもよい。他の例では、金属線４４は、６番目に最も低いメタライゼーション層（例えば、Ｍ５層）ほど半導体基板３２から離れないような、メタライゼーション層３４のうちの別の下層のメタライゼーション層（例えば、Ｍ１層、Ｍ２層など）内にあってもよい。

【0020】

メタライゼーション層３４は、第１のルーティング４６－１および第２のルーティング４６－２をさらに含む。第１のルーティング４６－１は、メタライゼーション層３４内に金属線およびビアを含み、第１のパワーゲーティング領域３８－１（例えば、第１のパワーゲーティング領域３８－１におけるパワーゲーティングデバイスのドレイン）を第１の回路領域４０－１に電気的に接続する。第１のルーティング４６－１は、メタライゼーション層３４のいずれかにおいて金属線および／またはビアの任意の組み合わせを含むことができる。同様に、第２のルーティング４６－２は、メタライゼーション層３４内において金属線およびビアを含み、第２のパワーゲーティング領域３８－２（例えば、第２のパワーゲーティング領域３８－２におけるパワーゲーティングデバイスのドレイン）を第２の回路領域４０－２に電気的に接続する。第２のルーティング４６－２は、メタライゼーション層３４のいずれかにおいて金属線および／またはビアの任意の組み合わせを含むことができる。例えば、第１のルーティング４６－１および第２のルーティング４６－２の各々は、（ｉ）１つ以上の金属線およびビアスタックと、（ｉｉ）メタライゼーション層３４のうちの上側（例えば最上層）メタライゼーション層内において、例えばより大きな断面の金属線で電力を横方向に分配する金属線とを含むことができる。より具体的には、例えば、第１のルーティング４６－１および第２のルーティング４６－２の各々は、それぞれ第１のパワーゲーティング領域３８－１および第２のパワーゲーティング領域３８－２から垂直に延在する第１の金属線およびビアスタックと、それぞれ第１の回路領域４０－１および第２の回路領域４０－２から垂直に延在する第２の金属線およびビアスタックと、上層のメタライゼーション層内において第１の金属線およびビアスタックと第２の金属線およびビアスタックとの間に延在する金属線とを含むことができる。第１のルーティング４６－１および第２のルーティング４６－２における金属線およびビアスタックのいずれか（例えば、第１の金属線およびビアスタック）は、金属線およびビアスタック４２に近接し、（たとえば、パワーゲーティングデバイスを介して）それから電気的に分離可能であり得る。

【0021】

第３のダイ５０は、様々な能動デバイスが中および／または上に配置される半導体基板５２（例えば、シリコン基板）を含む。第３のダイ５０は、半導体基板５２上にメタライゼーション層５４をさらに含む。メタライゼーション層１４および３４と同様に、メタライゼーション層５４は、それぞれの金属層が中に配置された多数の誘電体層を含む。

【0022】

ＴＳＶ領域５６が、半導体基板５２に配置され、第３のダイ５０の裏側（例えば、半導体基板５２の裏側）から半導体基板５２を通って延びる多数のＴＳＶを含む。第１のパワーゲーティング領域５８－１および第２のパワーゲーティング領域５８－２が、半導体基板５２内に配置され、各々、個々におよび／または集合的に、第３のダイ５０内の回路の１つ以上の他の領域への電力の分配（例えば、パワーゲーティング）を制御するデバイスを含む。例えば、第１のパワーゲーティング領域５８－１および第２のパワーゲーティング領域５８－２内のデバイスは、デバイスを通る電流の流れを選択的に遮断するように制御されることができる。第１の回路領域６０－１および第２の回路領域６０－２が、半導体基板５２内に配置され、各々、個々にまたは集合的に、設計された機能を実行するデバイスを含む。例えば、第１の回路領域６０－１および第２の回路領域６０－２は、各々、処理システム、プログラマブルロジック領域（例えば、ＦＰＧＡ内のファブリックロジック）、アクセラレータ、メモリ、もしくは任意の他の回路のためのデバイスを含むか、またはそれらとすることができる。

【0023】

メタライゼーション層５４内の金属線およびビアスタック６２は、ＴＳＶ領域５６から第３のダイ５０の表側表面まで延在する。金属線およびビアスタック６２は、各メタライゼーション層５４内において、垂直スタックで共に接続された１つ以上の線および１つ以上のビアを含む。他の例では、金属線およびビアスタック６２は垂直に整列していない。金属線６４は、金属線およびビアスタック６２から横方向に延在し、第１のパワーゲーティング領域５８－１（例えば、第１のパワーゲーティング領域５８－１におけるパワーゲーティングデバイスのソース）および第２のパワーゲーティング領域５８－２（例えば、第２のパワーゲーティング領域５８－２におけるパワーゲーティングデバイスのソース）に電気的に接続される。図示した例では、金属線６４は、最下層のメタライゼーション層（例えば、Ｍ０層）にある。他の例では、金属線６４は、６番目に最も低いメタライゼーション層（例えば、Ｍ５層）ほど半導体基板５２から離れないような、メタライゼーション層５４のうちの別の下層のメタライゼーション層（例えば、Ｍ１層、Ｍ２層など）内にあってもよい。

【0024】

メタライゼーション層５４は、第１のルーティング６６－１および第２のルーティング６６－２をさらに含む。第１のルーティング６６－１は、メタライゼーション層５４内に金属線およびビアを含み、第１のパワーゲーティング領域５８－１、例えば、第１のパワーゲーティング領域５８－１内のパワーゲーティングデバイスのドレインを、第１の回路領域６０－１に電気的に接続する。第１のルーティング６６－１は、メタライゼーション層５４のいずれかにおいて金属線および／またはビアの任意の組み合わせを含むことができる。同様に、第２のルーティング６６－２は、メタライゼーション層５４内に金属線およびビアを含み、第２のパワーゲーティング領域５８－２（例えば、第２のパワーゲーティング領域５８－２におけるパワーゲーティングデバイスのドレイン）を第２の回路領域６０－２に電気的に接続する。第２のルーティング６６－２は、メタライゼーション層５４のいずれかにおいて金属線および／またはビアの任意の組み合わせを含むことができる。例えば、第１のルーティング６６－１および第２のルーティング６６－２は、第２のダイ３０の第１のルーティング４６－１および第２のルーティング４６－２に関して上述したような様々な金属線およびビアスタックならびに金属線を含むことができる。

【0025】

図示されていないが、下に位置するダイの表側を上に位置するダイの裏側に取り付ける（例えば接合する）ことによって、１つ以上の追加のダイを第３のダイ５０上に積層することができる。各追加のダイは、ＴＳＶと金属線およびビアスタックとをさらに含むことができ、図１の第２のダイ３０および第３のダイ５０に図示されるのと同様に、下層の金属層内の金属線が、金属線およびビアスタックから延在して、パワーゲーティング領域に接続する。

【0026】

図１の３Ｄダイスタックでは、第１のダイ１０の金属線およびビアスタック１８と、ＴＳＶ領域３６のＴＳＶならびに第２のダイ３０の金属線およびビアスタック４２と、ＴＳＶ領域５６のＴＳＶならびに第３のダイ５０の金属線およびビアスタック６２とは、電気的に且つ直列に接続されている。いくつかの例では、第１のダイ１０の金属線およびビアスタック１８の金属部は、第１のダイ１０と第２のダイ３０との間の接合界面で、第２のダイ３０のＴＳＶ領域３６内のＴＳＶに、金属対金属接合され、同様に、第２のダイ３０の金属線およびビアスタック４２の金属部は、第２のダイ３０と第３のダイ５０との間の接合界面において、第３のダイ５０のＴＳＶ領域５６内のＴＳＶに、金属対金属接合される。

【0027】

３Ｄ積層ダイは、パワーゲーティングされた電力経路を含む。電力管理領域１６は、以下でさらに説明されるように、電力電圧を与える。電力管理領域１６における電力電圧から、第１のパワーゲーティングされた電力経路が、第１のダイ１０の金属線およびビアスタック１８を通り、そしてＴＳＶ領域３６のＴＳＶ、金属線およびビアスタック４２の下部、金属線４４、第１のパワーゲーティング領域３８－１内のパワーゲーティングデバイス、および第２のダイ３０の第１のルーティング４６－１を介して、第２のダイ３０の第１の回路領域４０－１まで形成される。同様に、電力管理領域１６における電力電圧から、第２のパワーゲーティングされた電力経路が、第１のダイ１０の金属線およびビアスタック１８を通り、そしてＴＳＶ領域３６のＴＳＶ、金属線およびビアスタック４２の下部、金属線４４、第２のパワーゲーティング領域３８－２内のパワーゲーティングデバイス、および第２のダイ３０の第２のルーティング４６－２を通って、第２のダイ３０の第２の回路領域４０－２まで形成される。第１のパワーゲーティングされた電力経路も第２のパワーゲーティングされた電力経路も、メタライゼーション層３４のうちの最上層メタライゼーション層（例えば、半導体基板３２から最も遠位にある）にある金属線およびビアスタック４２の金属線またはビアを通らない。第１のパワーゲーティングされた電力経路および／または第２のパワーゲーティングされた電力経路は、それぞれ、パワーゲーティング領域３８－１および３８－２と回路領域４０－１および４０－２との間に、メタライゼーション層３４において最上層のメタライゼーション層内に金属線および／またはビアを含んでもよいルーティング４６－１および４６－２を含む。

【0028】

さらに、電力管理領域１６における電力電圧から、第３のパワーゲーティングされた電力経路が、第１のダイ１０の金属線およびビアスタック１８を通り；ＴＳＶ領域３６のＴＳＶならびに第２のダイ３０の金属線およびビアスタック４２を通り；ＴＳＶ領域５６のＴＳＶ、金属線およびビアスタック６２の下部、金属線６４、第１のパワーゲーティング領域５８－１内のパワーゲーティングデバイス、ならびに第３のダイ５０の第１のルーティング６６－１を通って、第３のダイ５０の第１の回路領域６０－１まで、形成される。同様に、電力管理領域１６における電力電圧から、第４のパワーゲーティングされた電力経路が、第１のダイ１０の金属線およびビアスタック１８を通り；ＴＳＶ領域３６のＴＳＶならびに第２のダイ３０の金属線およびビアスタック４２を通り；ＴＳＶ領域５６のＴＳＶ、金属線およびビアスタック６２の下部、金属線６４、第２のパワーゲーティング領域５８－２内のパワーゲーティングデバイス、ならびに第３のダイ５０の第２のルーティング６６－２を通って、第３のダイ５０の第２の回路領域６０－２まで、形成される。第３のパワーゲーティングされた電力経路も第４のパワーゲーティングされた電力経路も、メタライゼーション層５４のうちの最上層メタライゼーション層（例えば、半導体基板５２から最も遠位にある）にある金属線およびビアスタック４２の金属線またはビアを通らない。第３のパワーゲーティングされた電力経路および／または第４のパワーゲーティングされた電力経路は、それぞれ、パワーゲーティング領域５８－１および５８－２と回路領域６０－１および６０－２との間に、メタライゼーション層５４において最上層メタライゼーション層内に金属線および／またはビアを含んでもよいルーティング６６－１および６６－２を含む。

【0029】

パワーゲーティングされた電力経路の説明から明らかなように、異なるパワーゲーティングされた電力経路は、様々な物理的構成要素（例えば、ＴＳＶ、金属線およびビアスタックなど）を共有することができる。さらに、図１には示されていないが、第２のダイ３０および第３のダイ５０は、パワーゲーティングされない電力経路を含むことができる。これらのパワーゲーティングされない電力経路も、上述のパワーゲーティングされた電力経路の様々な物理的構成要素を共有してもよい。例えば、電力管理領域１６における電力電圧から、第１のパワーゲーティングされない電力経路が、第１のダイ１０の金属線およびビアスタック１８を通り、ＴＳＶ領域３６のＴＳＶ、金属線およびビアスタック４２、メタライゼーション層３４のうちの上層のメタライゼーション層内の金属線、ならびに第２のダイ３０のメタライゼーション層３４内の様々なルーティングを通って、第２のダイ３０の別の回路領域まで形成され得る。同様に、電力管理領域１６における電力電圧から、第２のパワーゲーティングされない電力経路が、第１のダイ１０の金属線およびビアスタック１８を通り；ＴＳＶ領域３６のＴＳＶならびに第２のダイ３０の金属線およびビアスタック４２を通り；ＴＳＶ領域５６のＴＳＶ、金属線およびビアスタック６２、メタライゼーション層５４のうちの上層のメタライゼーション層内の金属線、ならびに第３のダイ５０のメタライゼーション層５４内の様々なルーティングを通って、第３のダイ５０の別の回路領域まで、形成され得る。

【0030】

上記の説明は、それぞれの経路の一部を形成するメタライゼーション層内の各ビア、および／またはそれぞれの経路の一部を形成するそれぞれの基板内のデバイスへの各コンタクトを明示的に記述しない場合がある。このような説明の欠如は、理解を簡潔かつ簡単にするためのものである。当業者は、そのようなビアおよび／またはコンタクトの存在を容易に理解するであろう。

【0031】

図２は、本開示のいくつかの例による、図１の３Ｄダイスタックにおける電力分配およびパワーゲーティングのための簡略化された回路図を示す。電力電圧Ｖｃｃｐが、第１のダイ１０の電力管理領域１６によって与えられる。スタック抵抗１８Ｒは、第１のダイ１０の金属線およびビアスタック１８の抵抗であり、電力電圧Ｖｃｃｐに接続される。次いで、スタック抵抗１８ＲはＴＳＶ抵抗３６Ｒに接続され、ＴＳＶ抵抗３６Ｒは、第２のダイ３０のＴＳＶ領域３６のＴＳＶ、ならびに半導体基板３２と金属線４４との間の第２のダイ３０の金属線およびビアスタック４２の任意の部分の抵抗である。次いで、ＴＳＶ抵抗３６Ｒは、スタック抵抗４２Ｒおよびパワーゲーティングスイッチ３８Ｓに接続される。スタック抵抗４２Ｒは、金属線４４から第３のダイ５０との接合界面までの第２のダイ３０の金属線およびビアスタック４２の抵抗である。パワーゲーティングスイッチ３８Ｓは、電力の流れを遮断することができる１つ以上のスイッチまたはデバイス（例えば、１つ以上のパワー電界効果トランジスタ（ＦＥＴ））を示す。次いで、パワーゲーティングスイッチ３８Ｓは、ルーティング抵抗４６Ｒに接続され、ルーティング抵抗４６Ｒは、第２のダイ３０の回路領域において第１のデバイス電力電圧Ｖｃｃ１をさらに与える。

【0032】

パワーゲーティングスイッチ３８Ｓは、第１のパワーゲーティング領域３８－１および第２のパワーゲーティング領域３８－２におけるパワーゲーティングデバイスを表すことができ、ルーティング抵抗４６Ｒは、第１のルーティング４６－１および第２のルーティング４６－２の抵抗を表すことができる。第１のパワーゲーティング領域３８－１および第１のルーティング４６－１は、第１のパワーゲーティング領域３８－１、第２のパワーゲーティング領域３８－２、第１のルーティング４６－１、および第２のルーティング４６－２が、電流電圧分析のために、有効パワーゲーティングスイッチ３８Ｓおよびルーティング抵抗４６Ｒまで低減され得るように、第２のパワーゲーティング領域３８－２および第２のルーティング４６－２と並列であってもよい。図１の第２のダイ３０において金属線４４によって抵抗が形成され得るが、そのような抵抗は（例えば、相互接続された構成要素の近接のため）無視できる、および／または図２の図示において他の抵抗に組み込まれる、と仮定される。

【0033】

次いで、スタック抵抗４２ＲはＴＳＶ抵抗５６Ｒに接続され、ＴＳＶ抵抗５６Ｒは、第３のダイ５０のＴＳＶ領域５６のＴＳＶ、ならびに半導体基板５２と金属線６４との間の第３のダイ５０の金属線およびビアスタック６２の任意の部分の抵抗である。次いで、ＴＳＶ抵抗５６Ｒは、スタック抵抗６２Ｒおよびパワーゲーティングスイッチ５８Ｓに接続される。スタック抵抗６２Ｒは、金属線６４からメタライゼーション層５４のうちの最上層メタライゼーション層までの第３のダイ５０の金属線およびビアスタック６２の抵抗である。パワーゲーティングスイッチ５８Ｓは、電力の流れを遮断することができる１つ以上のスイッチまたはデバイス（例えば、１つ以上のパワーＦＥＴ）を示す。次いで、パワーゲーティングスイッチ５８Ｓは、ルーティング抵抗６６Ｒに接続され、ルーティング抵抗６６Ｒは、第３のダイ５０の回路領域において第２のデバイス電力電圧Ｖｃｃ２をさらに与える。

【0034】

第２のダイ３０について前述したものと同様に、パワーゲーティングスイッチ５８Ｓは、第１のパワーゲーティング領域５８－１および第２のパワーゲーティング領域５８－２におけるパワーゲーティングデバイスを表すことができ、ルーティング抵抗６６Ｒは、第１のルーティング６６－１および第２のルーティング６６－２の抵抗を表すことができる。図１の第３のダイ５０において金属線６４によって抵抗が形成され得るが、そのような抵抗は無視できる、および／または図２の図示において他の抵抗に組み込まれる、と仮定される。

【0035】

追加のダイを、前述のように、３Ｄダイスタックに含めることができる。１つ以上の追加のダイが３Ｄダイスタックに含まれ、そのようなダイが第２のダイ３０および／または第３のダイ５０と同じ構成を有する場合、それらのダイの回路図は複製され、図２の第２のダイ３０および第３のダイ５０によって示されるパターンと同様に、３Ｄダイスタックに付加され得る。

【0036】

電力電圧Ｖｃｃｐは、第１のダイ１０の電力管理領域１６によって与えられる。第１のデバイス電力電圧Ｖｃｃ１は、第２のダイ３０の第１の回路領域４０－１および第２の回路領域４０－２において、そこにおけるデバイスを動作させるために供給される電圧である。また、第２のダイ３０の第１の回路領域４０－１および第２の回路領域４０－２には、第１のデバイス電流Ｉｃｃ１が（累積的に）与えられる。第２のデバイス電力電圧Ｖｃｃ２は、第３のダイ５０の第１の回路領域６０－１および第２の回路領域６０－２において、そこにおけるデバイスを動作させるために供給される電圧である。また、第３のダイ５０の第１の回路領域６０－１および第２の回路領域６０－２には、第２のデバイス電流Ｉｃｃ２が（累積的に）供給される。電圧分析の目的のために、第１のデバイス電流Ｉｃｃ１と第２のデバイス電流Ｉｃｃ２とは実質的に等しく、その結果、電力電流Ｉｃｃｐは、第１のデバイス電流Ｉｃｃ１（または第２のデバイス電流Ｉｃｃ２）の実質的に２倍になる、と仮定する。さらに、第２のダイ３０における抵抗は第３のダイ５０における対応する抵抗と実質的に等しく（例えば、ＴＳＶ抵抗３６Ｒおよび５６Ｒは実質的に等しく、スタック抵抗４２Ｒおよび６２Ｒは実質的に等しく、ルーティング抵抗４６Ｒおよび６６Ｒは実質的に等しい）、パワーゲーティングスイッチ３８Ｓにわたる電圧降下およびパワーゲーティングスイッチ５８Ｓにわたる電圧降下は実質的に等しい、と仮定する。

【0037】

前述の状況下では、電力電圧Ｖｃｃｐから第１のデバイス電力電圧Ｖｃｃ１への電圧降下は、（パワーゲーティングスイッチ３８Ｓにわたる電圧降下）＋（第１のデバイス電流Ｉｃｃ１×（（ｉ）スタック抵抗１８ＲとＴＳＶ抵抗３６Ｒとの和の２倍と（ｉｉ）ルーティング抵抗４６Ｒとの和））である。例えば、Vccp - Vcc1 = V38S + Icc1*[2*(R18 + R36) + R46]である。前述の状況下では、電力電圧Ｖｃｃｐから第２のデバイス電力電圧Ｖｃｃ２への電圧降下は、（パワーゲーティングスイッチ５８Ｓにわたる電圧降下）＋（第２のデバイス電流Ｉｃｃ２×（（ｉ）ＴＳＶ抵抗３６Ｒの３倍と（ｉｉ）スタック抵抗１８Ｒの２倍と（ｉｉｉ）スタック抵抗４２Ｒと（ｉｖ）ルーティング抵抗６６Ｒとの和））である。例えば、Vccp - Vcc2 = V58S + Icc2*[3*R36 + 2*R18 + R42 + R66] = V38S + Icc1*[3*R36 + 2*R18 + R42 + R46]である。

【0038】

図示の例では、パワーゲーティング領域を通ってそれぞれのダイ上の回路領域に流れる電流は、ダイのＴＳＶを通ってダイに入り、そのダイの金属およびビアスタックの上部を通って流れない。いくつかの例では、ダイのＴＳＶの抵抗は、そのダイの金属およびビアスタックの抵抗より小さい。したがって、これらの例では、ダイの回路領域への電圧降下は、電流が金属およびビアスタックを通って入り、ダイのＴＳＶを通って流れない場合と比較すると、ダイのＴＳＶを通って入り、ダイの金属およびビアスタックを完全に通って流れるのではない電流により、低減される。

【0039】

図３は、本開示のいくつかの例による、３Ｄダイスタックを示す。３Ｄダイスタックは、第１のダイ１１０と、第２のダイ１３０と、第３のダイ１６０とを含む。第２のダイ１３０の表側は、第１のダイ１１０の表側に取り付け（例えば、接合）され、第３のダイ１６０の表側は、第２のダイ１３０の裏側に取り付け（例えば、接合）される。第１のダイ１１０は、以下でさらに詳述するように、電力分配および制御回路を含み、入力／出力回路も含んでもよい。いくつかの例では、第２のダイ１３０および第３のダイ１６０は、プロセッサシステムなどのＦＰＧＡのための１つ以上のサブシステムおよび１つ以上のプログラマブルロジック領域を含み得、便宜上、「ファブリック」ダイと称され得る。いくつかの例では、第３のダイ１６０は、第２のダイ１３０の複製ダイまたは冗長ダイであるが、他の例では、第３のダイ１６０は、第２のダイ１３０とは異なる構成であり得るか、またはそれを含み得る。図３の図示および本明細書における記載は、３Ｄダイスタックにおけるパワーゲーティングに関連する特徴のものである。他の特徴が、第１のダイ１１０、第２のダイ１３０、および／または第３のダイ１６０に含まれてもよい。

【0040】

第１のダイ１１０は、様々な能動デバイスが中および／または上に配置される半導体基板１１２（例えば、シリコン基板）を含む。第１のダイ１１０は、半導体基板１１２上にメタライゼーション層１１４をさらに含む。メタライゼーション層１１４は、前述の例に記載されるように、それぞれの金属層が中に配置された多数の誘電体層を含む。半導体基板１１２は、３Ｄダイスタックにおいて電力を制御および／または分配するためにデバイスが中に配置される電力管理領域１１６を有する。半導体基板１１２は、個別におよび／または集合的に、上に位置するダイ（例えば、第２のダイ１３０）内の回路の１つ以上の領域への電力の分配（例えば、パワーゲーティング）を制御するデバイスを含むパワーゲーティング領域１１８をさらに含む。例えば、パワーゲーティング領域１１８内のデバイスは、デバイスを通る電流の流れを選択的に遮断するように制御されることができる。

【0041】

メタライゼーション層１１４内の金属線およびビアスタック１２０は、電力管理領域１１６から第１のダイ１１０の表側表面まで延在する。金属線およびビアスタック１２０は、各メタライゼーション層１１４内において、垂直スタックで共に接続された１つ以上の線および１つ以上のビアを含む。他の例では、金属線およびビアスタック１２０は垂直に整列していない。金属線１２２は、金属線およびビアスタック１２０から横方向に延在し、パワーゲーティング領域１１８（例えば、パワーゲーティング領域１１８内のパワーゲーティングデバイスのソース）に電気的に接続される。図示した例では、金属線１２２は、最下層のメタライゼーション層（例えば、Ｍ０層）にある。他の例では、金属線１２２は、メタライゼーション層１１４のうちの別の下層のメタライゼーション層（例えば、Ｍ１層、Ｍ２層など）にあってもよい。メタライゼーション層１１４は、ルーティング１２４をさらに含む。ルーティング１２４は、メタライゼーション層１１４内に金属線およびビアを含み、パワーゲーティング領域１１８（例えば、パワーゲーティング領域１１８内のパワーゲーティングデバイスのドレイン）に電気的に接続される。ルーティング１２４は、第１のダイ１１０の表側表面まで延在する。ルーティング１２４は、メタライゼーション層１１４のいずれかにおいて金属線および／またはビアの任意の組み合わせを含むことができる。例えば、ルーティング１２４は、金属線およびビアスタック１２０とは別の金属線およびビアスタックを含むことができる。

【0042】

第２のダイ１３０は、様々な能動デバイスが中および／または上に配置される半導体基板１３２（例えば、シリコン基板）を含む。第２のダイ１３０は、半導体基板１３２上にメタライゼーション層１３４をさらに含む。メタライゼーション層１１４と同様に、メタライゼーション層１３４は、それぞれの金属層が中に配置された多数の誘電体層を含む。

【0043】

ＴＳＶ領域１３６が、半導体基板１３２内に配置され、第２のダイ１３０の裏側（例えば、半導体基板１３２の裏側）から半導体基板１３２を通って延びる多数のＴＳＶを含む。パワーゲーティング領域１３８は、半導体基板１３２内に配置され、個々におよび／または集合的に、上に位置するダイ（例えば、第３のダイ１６０）内の回路の１つ以上の領域への電力の分配（例えば、パワーゲーティング）を制御するデバイスを含む。例えば、パワーゲーティング領域１３８内のデバイスは、デバイスを通る電流の流れを選択的に遮断するように制御されることができる。ＴＳＶ領域１４０が、半導体基板１３２内に配置され、第２のダイ１３０の裏側（例えば、半導体基板１３２の裏側）から半導体基板１３２を通って延びる多数のＴＳＶも含む。回路領域１４２が、半導体基板１３２に配置され、個々にまたは集合的に、設計された機能を実行するデバイスを含む。例えば、回路領域１４２は、処理システム、プログラマブルロジック領域（例えば、ＦＰＧＡ内のファブリックロジック）、アクセラレータ、メモリ、もしくは任意の他の回路を含むか、またはそれらのためのデバイスとすることができる。

【0044】

メタライゼーション層１３４内の金属線およびビアスタック１４４が、ＴＳＶ領域１３６から第２のダイ１３０の表側表面まで延在する。金属線およびビアスタック１４４は、各メタライゼーション層１３４内において、垂直スタックで共に接続された１つ以上の線および１つ以上のビアを含む。他の例では、金属線およびビアスタック１４４は垂直に整列していない。金属線１４６が、金属線およびビアスタック１４４から横方向に延在し、パワーゲーティング領域１３８（例えば、パワーゲーティング領域１３８内のパワーゲーティングデバイスのソース）に電気的に接続される。図示した例では、金属線１４６は、最下層のメタライゼーション層（例えば、Ｍ０層）にある。他の例では、金属線１４６は、メタライゼーション層１３４のうちの別の下層のメタライゼーション層（例えば、Ｍ１層、Ｍ２層など）にあってもよい。金属線１４８が横方向に延在し、パワーゲーティング領域１３８（例えば、パワーゲーティング領域１３８内のパワーゲーティングデバイスのドレイン）とＴＳＶ領域１４０との間に接続される。金属線１４８は、最下層のメタライゼーション層または別の下層のメタライゼーション層にあってもよく、さらに、金属線１４６と同じメタライゼーション層にあってもよい。メタライゼーション層１３４は、ルーティング１５０をさらに含む。ルーティング１５０は、メタライゼーション層１３４内に金属線およびビアを含み、第２のダイ１３０の表側表面から延在し、回路領域１４２に電気的に接続される。ルーティング１５０は、メタライゼーション層１３４のいずれかにおいて金属線および／またはビアの任意の組み合わせを含むことができる。例えば、ルーティング１５０は、金属線およびビアスタック１４４とは別の金属線およびビアスタックを含むことができる。

【0045】

第３のダイ１６０は、様々な能動デバイスが中および／または上に配置される半導体基板１６２（例えば、シリコン基板）を含む。第３のダイ１６０は、半導体基板１６２上にメタライゼーション層１６４をさらに含む。メタライゼーション層１１４および１３４と同様に、メタライゼーション層１６４は、それぞれの金属層が中に配置された多数の誘電体層を含む。

【0046】

ＴＳＶ領域１６６が、半導体基板１６２に配置され、第３のダイ１６０の裏側（例えば、半導体基板１６２の裏側）から半導体基板１６２を通って延びる多数のＴＳＶを含む。パワーゲーティング領域１６８は、半導体基板１６２内に配置され、個々におよび／または集合的に、任意の上に位置するダイ内の回路の１つ以上の領域への電力の分配（例えば、パワーゲーティング）を制御するデバイスを含む。例えば、パワーゲーティング領域１６８内のデバイスは、デバイスを通る電流の流れを選択的に遮断するように制御されることができる。ＴＳＶ領域１７０が、半導体基板１６２内に配置され、ＴＳＶ領域１７０も、第３のダイ１６０の裏側（例えば、半導体基板１６２の裏側）から半導体基板１６２を通って延びるいくつかのＴＳＶを含む。回路領域１７２が、半導体基板１６２に配置され、個々にまたは集合的に、設計された機能を実行するデバイスを含む。例えば、回路領域１７２は、処理システム、プログラマブルロジック領域（例えば、ＦＰＧＡ内のファブリックロジック）、アクセラレータ、メモリ、もしくは任意の他の回路を含むか、またはそれらのためのデバイスとすることができる。

【0047】

メタライゼーション層１６４内の金属線およびビアスタック１７４は、ＴＳＶ領域１６６から第３のダイ１６０の表側表面まで延在する。金属線およびビアスタック１７４は、各メタライゼーション層１６４内において、垂直スタックで共に接続された１つ以上の線および１つ以上のビアを含む。他の例では、金属線およびビアスタック１７４は垂直に整列していない。金属線１７６は、金属線およびビアスタック１７４から横方向に延在し、パワーゲーティング領域１６８（例えば、パワーゲーティング領域１６８内のパワーゲーティングデバイスのソース）に電気的に接続される。図示した例では、金属線１７６は、最下層のメタライゼーション層（例えば、Ｍ０層）にある。他の例では、金属線１７６は、メタライゼーション層１６４のうちの別の下層のメタライゼーション層（例えば、Ｍ１層、Ｍ２層など）にあってもよい。金属線１７８が横方向に延在し、パワーゲーティング領域１６８（例えば、パワーゲーティング領域１６８内のパワーゲーティングデバイスのドレイン）とＴＳＶ領域１７０との間に接続される。金属線１７８は、最下層のメタライゼーション層または別の下層のメタライゼーション層にあってもよく、さらに、金属線１７６と同じメタライゼーション層にあってもよい。メタライゼーション層１６４は、ルーティング１８０をさらに含む。ルーティング１８０は、メタライゼーション層１６４内に金属線およびビアを含み、第３のダイ１６０の表側表面から延在し、回路領域１７２に電気的に接続される。ルーティング１８０は、メタライゼーション層１６４のいずれかにおいて金属線および／またはビアの任意の組み合わせを含むことができる。例えば、ルーティング１８０は、金属線およびビアスタック１７４とは別の金属線およびビアスタックを含むことができる。

【0048】

図示されていないが、下に位置するダイの裏側を上に位置するダイの表側に取り付ける（例えば接合する）ことによって、１つ以上の追加のダイを第３のダイ１６０上に積層することができる。各追加のダイは、ＴＳＶ、金属線およびビアスタック、ならびに相互接続金属線をさらに含むことができ、下層の金属層内の金属線が、金属線およびビアスタックから延在してパワーゲーティング領域に接続し、パワーゲーティング領域は、さらに、図３の第２のダイ１３０および第３のダイ１６０に示されると同様に、別の金属線によってＴＳＶに接続される。

【0049】

図３の３Ｄダイスタックでは、第１のダイ１１０の金属線およびビアスタック１２０と、第２のダイ１３０の金属線およびビアスタック１４４ならびにＴＳＶ領域１３６内のＴＳＶと、第３のダイ１６０の金属線およびビアスタック１７４ならびにＴＳＶ領域１６６内のＴＳＶとは、電気的に、および直列に、接続されている。いくつかの例では、第１のダイ１１０の金属線およびビアスタック１２０の金属部は、第１のダイ１１０と第２のダイ１３０との間の接合界面において、第２のダイ１３０の金属線およびビアスタック１４４の金属部に金属対金属接合され、第２のダイ１３０のＴＳＶ領域１３６内のＴＳＶは、第２のダイ１３０と第３のダイ１６０との間の接合界面において、第３のダイ１６０の金属線およびビアスタック１７４の金属部に金属対金属接合される。

【0050】

加えて、第１のダイ１１０のルーティング１２４の金属部は、第１のダイ１１０と第２のダイ１３０との間の接合界面において、第２のダイ１３０のルーティング１５０の金属部に金属対金属接合され、第２のダイ１３０のＴＳＶ領域１４０内のＴＳＶは、第２のダイ１３０と第３のダイ１６０との間の接合界面において、第３のダイ１６０のルーティング１８０の金属部に金属対金属接合される。したがって、第１のダイ１１０のパワーゲーティング領域１１８は、第２のダイ１３０の回路領域１４２に接続され、第２のダイ１３０の回路領域１４２に結合され、それへの電力分配を制御するように構成され、第２のダイ１３０のパワーゲーティング領域１３８は、第３のダイ１６０の回路領域１７２に接続され、それへの電力分配を制御するように構成される。

【0051】

より具体的には、３Ｄ積層ダイは、パワーゲーティングされる電力経路を含む。電力管理領域１１６は、以下でさらに説明されるように、電力電圧を与える。電力管理領域１１６における電力電圧から、第１のパワーゲーティングされた電力経路が、金属線およびビアスタック１２０の下部、金属線１２２、パワーゲーティング領域１１８内のパワーゲーティングデバイス、および第１のダイ１１０のルーティング１２４を通って、ならびに第２のダイ１３０のルーティング１５０を通って、第２のダイ１３０の回路領域１４２まで形成される。第１のパワーゲーティングされた電力経路は、金属線およびビアスタック１４４を通らない（例えば、メタライゼーション層１３４のうちの最上層のメタライゼーション層（例えば、半導体基板１３２から最も遠位の）にある、金属線およびビアスタック１４４の金属線またはビアを通らない）。さらに、電力管理領域１１６における電力電圧から、第２のパワーゲーティングされた電力経路が、第１のダイ１１０の金属線およびビアスタック１２０を通り；金属線およびビアスタック１４４、金属線１４６、パワーゲーティング領域１３８内のパワーゲーティングデバイス、金属線１４８、ならびに第２のダイ１３０のＴＳＶ領域１４０のＴＳＶを通り；第３のダイ１６０のルーティング１８０を通って、第３のダイ１６０の回路領域１７２まで形成される。第２のパワーゲーティングされた電力経路は、金属線およびビアスタック１７４を通らない（例えば、メタライゼーション層１６４のうちの最上層のメタライゼーション層（例えば、半導体基板１６２から最も遠位の）にある、金属線およびビアスタック１７４の金属線またはビアを通らない）。さらに、電力管理領域１１６における電力電圧から、第３のパワーゲーティングされた電力経路が、第１のダイ１１０の金属線およびビアスタック１２０を通り；第２のダイ１３０の金属線およびビアスタック１４４ならびにＴＳＶ領域１３６のＴＳＶを通り；金属線およびビアスタック１７４、金属線１７６、パワーゲーティング領域１６８内のパワーゲーティングデバイス、金属線１７８、ならびに第３のダイ１６０のＴＳＶ領域１７０のＴＳＶを通り；上に位置するダイのルーティングを通って、上に位置するダイの回路領域まで形成されてもよい。

【0052】

パワーゲーティングされた電力経路の説明から明らかなように、異なるパワーゲーティングされた電力経路は、様々な物理的構成要素（例えば、ＴＳＶ、金属線およびビアスタックなど）を共有することができる。さらに、図３には示されていないが、第２のダイ１３０および第３のダイ１６０は、パワーゲーティングされていない電力経路を含むことができる。これらのパワーゲーティングされない電力経路も、上述のパワーゲーティングされた電力経路の様々な物理的構成要素を共有してもよい。例えば、電力管理領域１１６における電力電圧から、第１のパワーゲーティングされない電力経路が、第１のダイ１１０の金属線およびビアスタック１２０を通り、金属線およびビアスタック１４４の上部、メタライゼーション層１３４のうちの上層のメタライゼーション層内の金属線、ならびに第２のダイ１３０のメタライゼーション層１３４内の様々なルーティングを通って、第２のダイ１３０の別の回路領域まで形成され得る。同様に、電力管理領域１１６における電力電圧から、第２のパワーゲーティングされない電力経路が、第１のダイ１１０の金属線およびビアスタック１２０を通り；第２のダイ１３０の金属線およびビアスタック１４４ならびにＴＳＶ領域１３６のＴＳＶを通り；金属線およびビアスタック１７４の上部、メタライゼーション層１６４のうちの上層のメタライゼーション層内の金属線、ならびに第３のダイ１６０のメタライゼーション層１６４内の様々なルーティングを通って、第３のダイ１６０の別の回路領域まで、形成され得る。

【0053】

上記の説明は、それぞれの経路の一部を形成するメタライゼーション層内の各ビア、および／またはそれぞれの経路の一部を形成するそれぞれの基板内のデバイスへの各コンタクトを明示的に記述しない場合がある。このような説明の欠如は、理解を簡潔かつ簡単にするためのものである。当業者は、そのようなビアおよび／またはコンタクトの存在を容易に理解するであろう。

【0054】

図４は、本開示のいくつかの例による、図３の３Ｄダイスタックにおける電力分配およびパワーゲーティングのための簡略化された回路図を示す。電力電圧Ｖｃｃｐは、第１のダイ１１０の電力管理領域１１６によって与えられる。スタック抵抗１２０Ｒおよびパワーゲーティングスイッチ１１８Ｓは、電力電圧Ｖｃｃｐに接続される。スタック抵抗１２０Ｒは、金属線１２２から第２のダイ１３０との接合界面までの、第１のダイ１１０の金属線およびビアスタック１２０の抵抗である。パワーゲーティングスイッチ１１８Ｓは、電力の流れを遮断することができるパワーゲーティング領域１１８内の１つ以上のスイッチまたはデバイス（例えば、１つ以上のパワーＦＥＴ）を示す。次いで、パワーゲーティングスイッチ１１８Ｓは、第１のダイ１１０内のルーティング１２４の抵抗を表すルーティング抵抗１２４Ｒに接続される。次いで、ルーティング抵抗１２４Ｒは、第２のダイ１３０内において第１のデバイス電力電圧Ｖｃｃ１をさらに与えるルーティング抵抗１５０Ｒに接続される。ルーティング抵抗１５０Ｒは、第２のダイ１３０におけるルーティング１５０の抵抗を表す。図３の第１のダイ１１０において金属線１２２によって抵抗が形成され得るが、そのような抵抗は（例えば、相互接続された構成要素の近接のため）無視できる、および／または図４の図示において他の抵抗に組み込まれる、と仮定される。

【0055】

次いで、スタック抵抗１２０Ｒはスタック抵抗１４４Ｒに接続され、スタック抵抗１４４Ｒは、第１のダイ１１０との接合界面から金属線１４６までの、第２のダイ１３０の金属線およびビアスタック１４４の抵抗である。スタック抵抗１４４Ｒには、ＴＳＶ抵抗１３６Ｒおよびパワーゲーティングスイッチ１３８Ｓが接続される。ＴＳＶ抵抗１３６Ｒは、第２のダイ１３０のＴＳＶ領域１３６におけるＴＳＶ、ならびに半導体基板１３２と金属線１４６との間における第２のダイ１３０の金属線およびビアスタック１４４の任意の部分の抵抗である。パワーゲーティングスイッチ１３８Ｓは、電力の流れを遮断することができる、パワーゲーティング領域１３８内の１つ以上のスイッチまたはデバイス（例えば、１つ以上のパワーＦＥＴ）を示す。次いで、パワーゲーティングスイッチ１３８Ｓは、ＴＳＶ抵抗１４０Ｒに接続され、ＴＳＶ抵抗１４０Ｒは、第２のダイ１３０内のＴＳＶ領域１４０内のＴＳＶの抵抗を表す。次いで、ＴＳＶ抵抗１４０Ｒは、第３のダイ１６０において第２のデバイス電力電圧Ｖｃｃ２をさらに与えるルーティング抵抗１８０Ｒに接続される。ルーティング抵抗１８０Ｒは、第３のダイ１６０におけるルーティング１８０の抵抗を表す。図３の第２のダイ１３０内の金属線１４６および１４８によって抵抗が生成され得るが、そのような抵抗は無視できる、および／または図４の図示において他の抵抗に組み込まれる、と仮定される。

【0056】

次いで、ＴＳＶ抵抗１３６Ｒはスタック抵抗１７４Ｒに接続され、スタック抵抗１７４Ｒは、第２のダイ１３０との接合界面から金属線１７６までの、第３のダイ１６０の金属線およびビアスタック１７４の抵抗である。スタック抵抗１７４Ｒには、ＴＳＶ抵抗１６６Ｒおよびパワーゲーティングスイッチ１６８Ｓが接続される。ＴＳＶ抵抗１６６Ｒは、第３のダイ１６０のＴＳＶ領域１６６におけるＴＳＶ、ならびに半導体基板１６２と金属線１７６との間の第３のダイ１６０の金属線およびビアスタック１７４の任意の部分の抵抗である。パワーゲーティングスイッチ１６８Ｓは、電力の流れを遮断することができる、パワーゲーティング領域１６８内の１つ以上のスイッチ（例えば、１つ以上のパワーＦＥＴ）を示す。次いで、パワーゲーティングスイッチ１６８Ｓは、第３のダイ１６０内のＴＳＶ領域１７０内のＴＳＶの抵抗を表すＴＳＶ抵抗１７０Ｒに接続される。図３の第３のダイ１６０内の金属線１７６および１７８によって抵抗が生成され得るが、そのような抵抗は無視できる、および／または図４の図示において他の抵抗に組み込まれる、と仮定される。

【0057】

追加のダイを、前述のように、３Ｄダイスタックに含めることができる。１つ以上の追加のダイが３Ｄダイスタックに含まれ、そのようなダイが第２のダイ１３０および／または第３のダイ１６０と同じ構成を有する場合、それらのダイの回路図は複製され、図４の第２のダイ１３０および第３のダイ１６０によって示されるパターンと同様に、３Ｄダイスタックに付加され得る。

【0058】

電力電圧Ｖｃｃｐは、第１のダイ１１０の電力管理領域１１６によって与えられる。第１のデバイス電力電圧Ｖｃｃ１は、第２のダイ１３０の回路領域１４２において、そこにおけるデバイスを動作させるために供給される電圧である。さらに、第１のデバイス電流Ｉｃｃ１が、第２のダイ１３０の回路領域１４２に供給される。第２のデバイス電力電圧Ｖｃｃ２は、第３のダイ１６０の回路領域１７２において、そこにおけるデバイスを動作させるために供給される電圧である。また、第２のデバイス電流Ｉｃｃ２が、第３のダイ１６０の回路領域１７２に供給される。電圧分析の目的のために、第１のデバイス電流Ｉｃｃ１と第２のデバイス電流Ｉｃｃ２とは実質的に等しく、その結果、電力電流ループは第１のデバイス電流Ｉｃｃ１（または第２のデバイス電流Ｉｃｃ２）の実質的に２倍になる、と仮定する。さらに、第２のダイ１３０における抵抗は第３のダイ１６０における対応する抵抗と実質的に等しく（例えば、ＴＳＶ抵抗１３６Ｒおよび１６６Ｒは実質的に等しく、スタック抵抗１４４Ｒおよび１７４Ｒは実質的に等しく、ルーティング抵抗１５０Ｒおよび１８０Ｒは実質的に等しい等）、パワーゲーティングスイッチ１１８Ｓにわたる電圧降下およびパワーゲーティングスイッチ１３８Ｓにわたる電圧降下は実質的に等しい、と仮定する。

【0059】

前述の状況下では、電力電圧Ｖｃｃｐから第１のデバイス電力電圧Ｖｃｃ１への電圧降下は、（パワーゲーティングスイッチ１１８Ｓにわたる電圧降下）＋（第１のデバイス電流Ｉｃｃ１×ルーティング抵抗１２４Ｒと１５０Ｒとの和）である。例えば、Vccp - Vcc1 = V118S + Icc1*(R124 + R150)である。上述の状況下では、電力電圧Ｖｃｃｐから第２のデバイス電力電圧Ｖｃｃ２への電圧降下は、（パワーゲーティングスイッチ１３８Ｓにわたる電圧降下）＋（第２のデバイス電流Ｉｃｃ２×（スタック抵抗１２０Ｒおよび１４４ＲとＴＳＶ抵抗１４０Ｒとルーティング抵抗１８０Ｒとの和）である。例えば、Vccp - Vcc2 = V138S + Icc2*(R120 + R144 + R140 + R180] = V118S + Icc1*(R120 + R144 + R140 + R150]である。

【0060】

図示の例では、ダイ上の回路領域に流れる電流は、別の、異なるダイ上のパワーゲーティング領域から流れる。電流は、一般に、電流が流れる回路領域を含むダイ内で垂直に１回（例えば、下部メタライゼーションから上部メタライゼーションに延在して下部メタライゼーションに戻ることなく）延びるルーティングを通ってダイに入る。これは、ダイ内においてそれぞれのパワーゲーティング領域と直接整列されるメタライゼーション層においてなど、ダイ内における他の信号のためのルーティングのための、より多くの余地を可能にし得る。パワーゲーティング領域は、パワーゲーティング領域を含むダイのルーティングおよび／またはＴＳＶを通じて回路領域のダイ上のルーティングに接続され得る。そのような例では、パワーゲーティング領域を通って回路領域に流れる電流は、より直接的であり得、したがって、より少ない金属構成要素を通って流れ得る。これにより、一般に電流経路の抵抗を低減することができ、電圧降下を低減することができる。さらに、ＴＳＶ領域は、所望の電圧降下に対応するために、より少ないＴＳＶが実現され得るので、サイズが低減され得る。さらに、パワーゲーティング領域は、パワーゲーティング領域が電力分配および制御を与える回路領域を形成するプロセスから少なくとも部分的に切り離される。この切り離しは、パワーゲーティング領域が回路領域とは異なるダイ上に形成されることによる。この切り離しは、回路領域が故障しているとき、または不良ダイ上にあるときに、電力がパワーゲーティング領域によって確実に遮断されるのを助けることができる。

【0061】

図１から図４に示される例では、第１のダイ１０および１１０は、表を上にした向きにあるものとして図示および説明される。他の例では、第１のダイは表を下にした向きとすることができ、第１のダイの構成要素は、第１のダイ上のＴＳＶを介して第２のダイ上の構成要素に電気的に接続され得る。当業者は、そのような構造を実現するために行われ得る様々な修正を容易に理解するであろう。

【0062】

さらに、図には示されていないが、３Ｄダイスタックは、３Ｄダイスタックを別の基板（例えば、インターポーザ、パッケージ基板など）に接続するための外部電気コネクタ（例えば、マイクロバンプ、制御されたコラプスチップ接続（Ｃ４）バンプなど）を有することができる。外部電気コネクタは、ダイ（例えば、第１のダイ１０または１１０）に対して、そのダイと上に位置するダイ（例えば第２のダイ３０または１３０）との間の接合界面から反対に、取り付けることができる。したがって、図１および図３の構成では、第１のダイ１０および１１０は、半導体基板１２および１１２を通って延びるＴＳＶをさらに含むことができ、外部電気コネクタは、ＴＳＶを通してメタライゼーション層１４および１１４に、次いで半導体基板１２および１１２上の様々な回路領域に入力／出力信号および電力を与えるために、ＴＳＶに電気的に接続されることができる。第１のダイが表を下向きにしている他の例では、外部電気コネクタは、メタライゼーション層１４および１１４を介して半導体基板１２および１１２上の様々な回路領域に入力／出力信号および電力を与えるために、メタライゼーション層１４および１１４におけるルーティングに電気的に接続されることができる。表を下向きにした第１のダイを有するそのような例では、第１のダイは、第２のダイに電気的に接続されて、上に位置するダイに電力分配および／または制御を与えるためのＴＳＶを含むことができる。

【0063】

図５は、本開示のいくつかの例による、３Ｄダイスタックを動作させるための方法５００のフローチャートである。動作５０２では、３Ｄダイスタック内のパワーゲーティングされた電力経路に電力電圧が供給される。例えば、電力管理領域１６および１１６は、上述のように、パワーゲーティングされた電力経路に電力電圧Ｖｃｃｐを供給することができる。動作５０４では、パワーゲーティングされた電力経路のうちの１つ以上における１つ以上のパワーゲーティングデバイスが、それぞれのパワーゲーティングされた電力経路における電流の流れを選択的に遮断するかまたは遮断しないように制御される。例えば、パワーゲーティングデバイスを有する（および／またはパワーゲーティングされる回路を含む）各ダイは、パワーゲーティングデバイスが接続されるパワーゲーティングされた電力経路に接続される回路領域によって実現される回路の状態を検出することができるハードウェアロジック、プログラムコード命令を実行するプロセッサなどをさらに含む。たとえば、ハードウェアロジック、プロセッサなどは、回路がいつ故障しているか、シャットダウンまたはスリープモードに入るべきかなどを検出することができる。ハードウェアロジック、プロセッサなどは、例えば、適切な条件下で開くように（例えば、回路を通した漏洩を防止するように）、または通常の動作下で閉じるように、パワーゲーティングデバイスを制御することができる。

【0064】

本開示の例は、積層ダイ構造のためのパワーゲーティングを提供する。一般に、本明細書に記載されるような積層ダイ構造は、電源からの電流の流れに対して（例えば、低減された長さに起因して）低減された抵抗経路を有することができる。したがって、潜在的な利点の中でも、とりわけ、経路に沿った電圧降下が低減され得る。

【0065】

一例では、装置は、積層ダイ構造を含んでもよく、前記積層ダイ構造は、第１の半導体基板を含む第１のダイを含み、前記第１の半導体基板は第１のパワーゲーティング領域を含み、前記積層ダイ構造はさらに、前記第１のダイに接合される第２のダイを含み、前記第２のダイは第２の半導体基板を含み、前記第２の半導体基板は第１の回路領域を含み、前記積層ダイ構造は、前記第１の回路領域に電力を供給するように構成された第１のパワーゲーティングされた電力経路を含み、前記第１のパワーゲーティングされた電力経路は、前記第１の半導体基板の前記第１のパワーゲーティング領域内にあり、前記第１のパワーゲーティングされた電力経路を通る電流の流れを遮断するように構成された第１のパワーゲーティングデバイスを含んでもよい。

【0066】

あるそのような装置では、前記積層ダイ構造は、前記第２のダイに接合される第３のダイをさらに含んでもよく、前記第３のダイは、第３の半導体基板を含み、前記第３の半導体基板は第２の回路領域を含んでもよく、前記第２の半導体基板は、第２のパワーゲーティング領域をさらに含んでもよく、前記積層ダイ構造は、前記第２の回路領域に電力を供給するように構成された第２のパワーゲーティングされた電力経路を含んでもよく、前記第２のパワーゲーティングされた電力経路は、前記第２の半導体基板の前記第２のパワーゲーティング領域内にあり、前記第２のパワーゲーティングされた電力経路を通る電流の流れを遮断するように構成された第２のパワーゲーティングデバイスを含んでもよい。

【0067】

あるそのような装置では、前記第２のダイは、前記第２の半導体基板上に第１のメタライゼーション層をさらに含んでもよく、前記第１のパワーゲーティングされた電力経路は、前記第１のメタライゼーション層内において前記第１の回路領域への第１のルーティングを含んでもよく、前記第２のパワーゲーティングされた電力経路は、前記第１のメタライゼーション層内における第１の金属スタックと、前記第２の半導体基板を貫通する第１の基板貫通ビア（ＴＳＶ）とを含んでもよく、前記第１の金属スタックは、前記第１のルーティングから分離していてもよい。

【0068】

あるそのような装置では、前記第３のダイは、前記第３の半導体基板上に第２のメタライゼーション層をさらに含んでもよく、前記第２のパワーゲーティングされた電力経路は、前記第２のメタライゼーション層内において前記第２の回路領域への第２のルーティングをさらに含んでもよい。

【0069】

あるそのような装置では、前記第３のダイは、前記第３の半導体基板上に第２のメタライゼーション層をさらに含んでもよく、前記積層ダイ構造は、前記第２の半導体基板上において第３の回路領域に電力を供給するように構成された第１のパワーゲーティングされない電力経路を含んでもよく、前記第１のパワーゲーティングされない電力経路は、前記第１の金属スタックの少なくとも一部を含んでもよく、前記積層ダイ構造は、前記第３の半導体基板上において第４の回路領域に電力を供給するように構成された第２のパワーゲーティングされない電力経路を含んでもよく、前記第２のパワーゲーティングされない電力経路は、前記第１の金属スタックと、前記第２の半導体基板を貫通する第２のＴＳＶと、前記第２のメタライゼーション層内における第２の金属スタックの少なくとも一部とを含んでもよい。

【0070】

あるそのような装置では、前記第２のダイは、前記第２の半導体基板上に第１のメタライゼーション層をさらに含んでもよく、前記第１のパワーゲーティングされた電力経路は、前記第１のメタライゼーション層内において第１のルーティングを含んでもよく、前記第１のルーティングは、前記第１のダイと前記第２のダイとの間の第１の接合界面から前記第１の回路領域までであってもよい。

【0071】

あるそのような装置では、前記積層ダイ構造は、前記第２のダイに接合される第１のダイを含んでもよく、前記第３のダイは、第３の半導体基板と、前記第３の半導体基板上の第２のメタライゼーション層とを含んでもよく、前記第３の半導体基板は、第２の回路領域を含んでもよく、前記第２の半導体基板は、第２のパワーゲーティング領域をさらに含んでもよく、前記積層ダイ構造は、前記第２の回路領域に電力を供給するように構成された第２のパワーゲーティングされた電力経路を含んでもよく、前記第２のパワーゲーティングされた電力経路は、前記第２の半導体基板の前記第２のパワーゲーティング領域内にあり、前記第２のパワーゲーティングされた電力経路を通る電流の流れを遮断するように構成された第２のパワーゲーティングデバイスを含んでもよく、前記第２のパワーゲーティングされた電力経路は、前記第２のメタライゼーション層内において第２のルーティングをさらに含んでもよく、前記第２のルーティングは、前記第２のダイと前記第３のダイとの間の第２の接合界面から前記第２の回路領域までであってもよい。

【0072】

あるそのような装置では、前記積層ダイ構造は、前記第２のダイに接合される第３のダイをさらに含んでもよく、前記第２のダイは、さらに、前記第２の半導体基板上の第１のメタライゼーション層と、前記第２の半導体基板を貫通する第１の基板貫通ビア（ＴＳＶ）と、前記第２の半導体基板を貫通する第２のＴＳＶと、前記第１のメタライゼーション層に設けられ、前記第１のダイと前記第２のダイとの間の第１の接合界面から前記第１のＴＳＶまで延在する第１の金属スタックと、前記第１のメタライゼーション層に設けられ、前記第１の接合界面から前記第１の回路領域に延在する第１のルーティングとを含んでもよく、前記第１のルーティングは、前記第１の金属スタックから分離され、前記第１のパワーゲーティングされた電力経路は、前記第１のルーティングを含み、前記第２の半導体基板は、第２のパワーゲーティング領域をさらに含んでもよく、前記第２のパワーゲーティング領域は、前記第１の金属スタックと前記第２のＴＳＶとの間に電気的に接続される第２のパワーゲーティングデバイスを含んでもよく、前記第３のダイはさらに、第２の回路領域を含む第３の半導体基板と、前記第３の半導体基板上の第２のメタライゼーション層と、前記第３の半導体基板を貫通する第３のＴＳＶと、前記第２のメタライゼーション層に設けられ、前記第２のダイと前記第３のダイとの間の第２の接合界面から前記第３のＴＳＶまで延在する第２の金属スタックとを含んでもよく、前記第２の金属スタックは前記第１のＴＳＶに接続され、前記第３のダイは、さらに、前記第２のメタライゼーション層に設けられ、前記第２の接合界面から前記第２の回路領域に延在する第２のルーティングを含んでもよく、前記第２のルーティングは、前記第２の金属スタックから分離されていてもよい。

【0073】

別の例では、装置は、積層ダイ構造を備えてもよく、前記積層ダイ構造は、第１のダイと前記第１のダイに接合される第２のダイとを含み、前記第１のダイは、前記第１のダイと前記第２のダイとの間の第１の接合界面で前記第２のダイに電力を与えるように構成され、前記第２のダイは、第１の回路領域と第１のパワーゲーティング領域とを含む第１の半導体基板と、前記第１の半導体基板上の第１のメタライゼーション層と、前記第１の半導体基板を貫通する第１の基板貫通ビア（ＴＳＶ）とを含み、第１のパワーゲーティングされた電力経路が、前記第１の接合界面から、前記第１のＴＳＶ、前記第１のパワーゲーティング領域の前記第１のパワーゲーティングデバイス、および第１のメタライゼーション層の第１のルーティングを通って、前記第１の回路領域に至る。

【0074】

あるそのような装置では、前記第１のメタライゼーション層は、前記第１のＴＳＶに接続される金属スタックを含んでもよく、前記積層ダイ構造は、前記第２のダイに接合される第３のダイをさらに含んでもよく、前記第３のダイは、第２の回路領域と第２のパワーゲーティング領域とを含む第２の半導体基板と、前記第２の半導体基板上の第２のメタライゼーション層と、前記第２の半導体基板を貫通する第２のＴＳＶとを含み、第２のパワーゲーティングされた電力経路が、前記第１の接合界面から、前記第１のＴＳＶ、前記金属スタック、前記第２のＴＳＶ、前記第２のパワーゲーティング領域の第２のパワーゲーティングデバイス、および前記第２のメタライゼーション層の第２のルーティングを通って、前記第２の回路領域に至る。

【0075】

あるそのような装置では、前記第１のダイの第１の接合側は、前記第１のメタライゼーション層を有する側に対応してもよく、前記第３のダイの第２の接合側は、前記第２の半導体基板を有する側に対応してもよく、前記第１の接合側は、前記第２のダイと前記第３のダイとの間の第２の接合界面で、前記第２の接合側に接合されてもよい。

【0076】

あるそのような装置では、前記第１のダイは、第２の半導体基板と、前記第２の半導体基板上の第２のメタライゼーション層とを含んでもよく、前記第１のダイの第１の接合側は、前記第２のメタライゼーション層を有する側に対応してもよく、前記第２のダイの第２の接合側は、前記第１の半導体基板を有する側に対応してもよく、前記第１の接合側は、前記第１の接合界面において前記第２の接合側に接合されてもよい。

【0077】

あるそのような装置では、前記第１のメタライゼーション層は、前記第１のＴＳＶに接続される金属スタックを含んでもよく、前記第１のパワーゲーティングされた電力経路は、前記金属スタックと第１のパワーゲーティング領域の前記第１のパワーゲーティングデバイスとの間に接続される金属線を含んでもよく、前記金属線は、前記第１の半導体基板の６つのメタライゼーション層内にある、前記第１のメタライゼーション層のうちのあるメタライゼーション層内にあってもよい。

【0078】

あるそのような装置では、前記第１のメタライゼーション層は、前記第１のＴＳＶに接続される金属スタックを含んでもよく、前記第１のパワーゲーティングされた電力経路は、前記第１の半導体基板から最も遠位にある、前記第１のメタライゼーション層のうちのあるメタライゼーション層にある、前記金属スタックの金属線またはビアを通らなくてもよい。

【0079】

あるそのような装置では、前記第１のメタライゼーション層は、前記第１のＴＳＶに接続される金属スタックを含んでもよく、パワーゲーティングされない電力経路が、前記第１の接合界面から、前記第１のＴＳＶ、前記金属スタック、および前記第１のメタライゼーション層の第２のルーティングを通って、前記第１の半導体基板内の第２の回路領域に至ってもよい。

【0080】

本開示のさらなる例は、装置を動作させる方法である。そのような方法は、電力電圧を、積層ダイ構造において第１の電力経路に与えることを含んでもよく、積層ダイ構造は、第２のダイに接合される第１のダイを含み、第１のダイは、第１のパワーゲーティングデバイスを含み、第２のダイは、第１の電力経路に電気的に接続された第１の回路領域を含み、この方法はさらに、第１の電力経路内の電流の、第２のダイの第１の回路領域への流れを、選択的に遮断するかまたは遮断しないように、第１のパワーゲーティングデバイスを制御することを含んでもよい。

【0081】

あるそのような方法では、第１のダイは、第１の半導体基板と、第１の半導体基板上の第１のメタライゼーション層とを含んでもよく；第２のダイは、第２の半導体基板と、第２の半導体基板上の第２のメタライゼーション層とを含んでもよく；第１のダイと第２のダイとの間の接合界面は、第１のダイの、第１のメタライゼーション層を有する側に対応し、第２のダイの、第２のメタライゼーション層を有する側に対応する。

【0082】

あるそのような方法では、第１のダイは、第１の半導体基板と、第１の半導体基板上の第１のメタライゼーション層とを含んでもよく、第２のダイは、第２の半導体基板と、第２の半導体基板上の第２のメタライゼーション層とを含んでもよく、第１のダイと第２のダイとの間の接合界面は、第１のダイの、第１の半導体基板を有する側に対応してもよく、第２のダイの、第２のメタライゼーション層を有する側に対応する。

【0083】

あるそのような方法は、さらに、積層ダイ構造内において第２の電力経路に電力電圧を供給することを含んでもよく、積層ダイ構造は、第２のダイに接合される第３のダイをさらに含み、第２のダイは、第２のパワーゲーティングデバイスを含み、第３のダイは、第２の電力経路に電気的に接続される第２の回路領域を含み、この方法はさらに、第２のパワーゲーティングデバイスを制御して、第２の電力経路内の電流の、第３のダイの第２の回路領域への流れを、選択的に遮断するかまたは遮断しないことを含んでもよい。

【0084】

あるそのような方法は、積層ダイ構造内においてパワーゲーティングされない電力経路に電力電圧を供給することをさらに含んでもよく、積層ダイ構造は、第１のダイを通るパワーゲーティングされない電力経路をさらに有し、第２のダイは、パワーゲーティングされない電力経路に電気的に接続された第２の回路領域を含む。

【0085】

本明細書（以下の特許請求の範囲を含む）で使用される場合、項目のリスト「のうちの少なくとも１つ」に言及する語句は、単一のメンバーを含む、それらの項目の任意の組み合わせを指す。一例として、「ｘ、ｙ、およびｚのうちの少なくとも１つ」は、ｘ、ｙ、ｚ、ｘ－ｙ、ｘ－ｚ、ｙ－ｚ、ｘ－ｙ－ｚ、およびそれらの任意の組み合わせ（例えば、ｘ－ｙ－ｙおよびｘ－ｘ－ｙ－ｚ）を包含することを意図している。

【0086】

上記は本開示の例を対象とするが、本開示の他のさらなる例は、その基本的な範囲から逸脱することなく考案されることができ、その範囲は、以下の特許請求の範囲によって決定される。

【図1】

【図2】

【図3】

【図4】

【図5】