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特許7474852ランダムアクセスセンサ

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-17

(45)【発行日】2024-04-25

(54)【発明の名称】ランダムアクセスセンサ

(51)【国際特許分類】

H04N 25/70 20230101AFI20240418BHJP

【ＦＩ】

H04N25/70

【請求項の数】 34

(21)【出願番号】P 2022535541

(86)(22)【出願日】2020-12-08

(65)【公表番号】

(43)【公表日】2023-02-15

(86)【国際出願番号】 US2020063739

(87)【国際公開番号】W WO2021118971

(87)【国際公開日】2021-06-17

【審査請求日】2022-06-29

(31)【優先権主張番号】62/947,579

(32)【優先日】2019-12-13

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/952,418

(32)【優先日】2020-11-19

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】512285166

【氏名又は名称】レビティヘルスサイエンシーズ，インコーポレイテッド

(74)【代理人】

【識別番号】100078282

【弁理士】

【氏名又は名称】山本秀策

(74)【代理人】

【識別番号】100113413

【弁理士】

【氏名又は名称】森下夏樹

(74)【代理人】

【識別番号】100181674

【弁理士】

【氏名又は名称】飯田貴敏

(74)【代理人】

【識別番号】100181641

【弁理士】

【氏名又は名称】石川大輔

(74)【代理人】

【識別番号】230113332

【弁護士】

【氏名又は名称】山本健策

(72)【発明者】

【氏名】シュナイダー，チャールズアダムスジュニア

(72)【発明者】

【氏名】ケレンバラ，ブライアン

(72)【発明者】

【氏名】カストロ，ラファエルドミンゲス

(72)【発明者】

【氏名】アマヤ，ヘススルイス

(72)【発明者】

【氏名】セゴビアデラトーレ，ホセアンヘル

(72)【発明者】

【氏名】ヒリ，ブルーノ

(72)【発明者】

【氏名】マルケス，アナゴンザレス

【審査官】鈴木明

(56)【参考文献】

【文献】特開２０１７－１２３５３３（ＪＰ，Ａ）

【文献】特開２００４－１１１５９０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｎ２５／００－２５／７９

(57)【特許請求の範囲】

【請求項1】

フォトダイオードを浮遊拡散ノードに接続する第一転送トランジスタであって、前記第一転送トランジスタは、
（ｉ）第一転送選択入力と、
（ｉｉ）第二転送選択入力と
の組み合わせによって個別に選択可能である、第一転送トランジスタと、
１つ以上の電位と前記浮遊拡散ノードとの間に接続されるリセットトランジスタであって、前記リセットトランジスタは、
（ｉ）第一リセット選択入力と、
（ｉｉ）第二リセット選択入力と
の組み合わせによって個別に選択可能である、リセットトランジスタと、
第一リセット選択トランジスタであって、前記第一リセット選択トランジスタは、（ｉ）前記第一リセット選択入力または（ｉｉ）前記第二リセット選択入力に接続されるゲート端子を有し、前記第一リセット選択トランジスタは、（１）前記リセットトランジスタのゲート端子と、（２）（ａ）前記第一リセット選択入力または（ｂ）前記第二リセット選択入力のうちのもう一方との間にも接続される、第一リセット選択トランジスタと、
前記浮遊拡散ノードに接続されるゲートを有するソースフォロワ構成の出力トランジスタと、
前記出力トランジスタの出力に接続される選択トランジスタと
を含む、回路。

【請求項2】

第一転送選択トランジスタをさらに含み、
前記第一転送選択トランジスタは、
（ｉ）前記第一転送選択入力、または
（ｉｉ）前記第二転送選択入力
に接続されるゲート端子を有し、
前記第一転送選択トランジスタは、
（１）前記第一転送トランジスタの前記ゲート端子と、
（２）（ａ）前記第一転送選択入力、または（ｂ）前記第二転送選択入力のうちのもう一方と
の間に接続される、請求項１に記載の回路。

【請求項3】

第二転送選択トランジスタをさらに含み、
前記第二転送選択トランジスタは、
（ｉ）前記第一転送選択入力、または
（ｉｉ）前記第二転送選択入力
の相補に接続されるゲート端子を含み、
前記第二転送選択トランジスタは、
（１）前記第一転送トランジスタの前記ゲート端子と、
（２）１つ以上の電位と
の間にも接続される、請求項２に記載の回路。

【請求項4】

第二リセット選択トランジスタをさらに含み、
前記第二リセット選択トランジスタは、
（ｉ）前記第一リセット選択入力、または
（ｉｉ）前記第二リセット選択入力
のうちの１つの相補に接続されるゲート端子を有し、
前記第二リセット選択トランジスタは、
（１）前記リセットトランジスタの前記ゲート端子と、
（２）１つ以上の電位と
の間にも接続される、請求項１に記載の回路。

【請求項5】

転送選択トランジスタをさらに含み、
前記転送選択トランジスタは、
（ｉ）前記第一転送選択入力、または
（ｉｉ）前記第二転送選択入力
のうちの１つに接続されるゲート端子を有し、
前記転送選択トランジスタは、
（１）前記第一転送トランジスタのゲート端子と、
（２）（ａ）前記第一転送選択入力、または（ｂ）前記第二転送選択入力のうちのもう一方と
の間にも接続される、請求項１に記載の回路。

【請求項6】

少なくとも１つのアンチブルーミングトランジスタをさらに含む、請求項１に記載の回路。

【請求項7】

請求項１に記載の回路を含む、分光計システム。

【請求項8】

（ｉ）前記第一転送選択入力を個別にアドレス指定することと、
（ｉｉ）前記第二転送選択入力を個別にアドレス指定することと
を行うように構成される少なくとも１つの転送選択制御回路をさらに含む、請求項１に記載の回路。

【請求項9】

少なくとも１つのソースフォロワ出力と、
（ｉ）個別にアドレス指定可能な複数の第一転送選択入力と（ｉｉ）個別にアドレス指定可能な複数の第二転送選択入力とを制御するように構成される少なくとも１つの転送選択制御回路と、
（ｉ）個別にアドレス指定可能な複数の第一リセット選択入力と（ｉｉ）個別にアドレス指定可能な複数の第二リセット選択入力とを制御するように構成される少なくとも１つのリセット選択制御回路と、
画素アレイであって、
フォトダイオード、
浮遊拡散ノード、
前記フォトダイオードを前記浮遊拡散ノードに接続する転送トランジスタであって、前記転送トランジスタは前記複数の第一転送選択入力と前記複数の第二転送選択入力との組み合わせによって個別に選択可能である、転送トランジスタ、
１つ以上の電位と前記浮遊拡散ノードとの間に接続されるリセットトランジスタであって、前記リセットトランジスタは、前記複数の第一リセット選択入力と前記複数の第二リセット選択入力との組み合わせによって個別に選択可能である、リセットトランジスタ、
第一リセット選択トランジスタを含むリセット選択トランジスタであって、前記第一リセット選択トランジスタは、（ｉ）前記複数の第一リセット選択入力のうちの第一リセット選択入力または（ｉｉ）前記複数の第二リセット選択入力のうちの第二リセット選択入力に接続されるゲート端子を有し、前記第一リセット選択トランジスタは、（１）前記リセットトランジスタのうちの１つのゲート端子と、（２）（ａ）前記第一リセット選択入力または（ｂ）前記第二リセット選択入力のうちのもう一方との間にも接続される、リセット選択トランジスタ、及び
前記浮遊拡散ノードを出力ノードに接続するソースフォロワ構成の出力トランジスタ
を含む、画素アレイと、
コントローラであって、前記少なくとも１つの転送選択制御回路を制御して、
（ｉ）第一時間長の間に前記画素アレイの第一画素、及び
（ｉｉ）第二時間長の間に前記画素アレイの第二画素であって、前記第二時間長は前記第一時間長から独立している、第二画素
を露光するように構成される、コントローラと
を含む、ＣＭＯＳセンサ。

【請求項10】

前記第一時間長は、前記第二時間長とは異なる、請求項９に記載のＣＭＯＳセンサ。

【請求項11】

前記第一時間長及び前記第二時間長は、異なる時間に開始する、請求項９に記載のＣＭＯＳセンサ。

【請求項12】

マルチプレクサと、
複数の読み出し回路であって、
第一読み出し時間中に、第一読み出し回路は第一ソースフォロワ出力上で値を読み出すように前記マルチプレクサを介して接続され、
第二読み出し時間中に、第二読み出し回路は第二ソースフォロワ出力上で値を読み出すように前記マルチプレクサを介して接続される、
複数の読み出し回路と
をさらに含む、請求項９に記載のＣＭＯＳセンサ。

【請求項13】

前記第二読み出し時間は前記第一読み出し時間から独立している、請求項１２に記載のＣＭＯＳセンサ。

【請求項14】

前記画素アレイのうちの２つの画素は、同じロウ内にあり、
第一露光時間の間、前記２つの画素のうちの少なくとも第一画素は露光され、
第二露光時間の間、前記２つの画素のうちの少なくとも第二画素は露光され、
前記第二露光時間は、前記第一露光時間から独立している、
請求項９に記載のＣＭＯＳセンサ。

【請求項15】

前記画素アレイのうちの２つの画素は、同じカラム内にあり、
第一露光時間の間、前記２つの画素のうちの少なくとも第一画素は露光され、
第二露光時間の間、前記２つの画素のうちの少なくとも第二画素は露光され、
前記第二露光時間は、前記第一露光時間から独立している、
請求項９に記載のＣＭＯＳセンサ。

【請求項16】

前記フォトダイオードは、前記転送トランジスタと光源との間に配置される、請求項９に記載のＣＭＯＳセンサ。

【請求項17】

前記光源は分光計の光源である、請求項１６に記載のＣＭＯＳセンサ。

【請求項18】

少なくとも１つのフォトダイオードと、
少なくとも１つの浮遊拡散ノードと、
少なくとも１つの出力ノードと、
少なくとも１つの個別にアドレス指定可能な第一転送選択入力と、
少なくとも１つの個別にアドレス指定可能な第二転送選択入力と、
少なくとも１つの個別にアドレス指定可能な第一リセット選択入力と、
少なくとも１つの個別にアドレス指定可能な第二リセット選択入力と、
第一フォトダイオードを前記少なくとも１つの浮遊拡散ノードの第一浮遊拡散ノードに接続する第一転送トランジスタを含む少なくとも１つの転送トランジスタであって、前記第一転送トランジスタは、（ｉ）前記第一転送選択入力のうちの１つと、（ｉｉ）前記第二転送選択入力のうちの１つとの組み合わせによって個別に選択可能である、少なくとも１つの転送トランジスタと、
１つ以上の電位と前記第一浮遊拡散ノードとの間に接続されるリセットトランジスタを含む少なくとも１つのリセットトランジスタであって、前記リセットトランジスタは、（ｉ）前記少なくとも１つの第一リセット選択入力のうちの第一リセット選択入力と、（ｉｉ）前記少なくとも１つの第二リセット選択入力のうちの第二リセット選択入力との組み合わせによって個別に選択可能である、少なくとも１つのリセットトランジスタと、
リセット選択トランジスタを含む少なくとも１つのリセット選択トランジスタであって、前記リセット選択トランジスタは、（ｉ）前記第一リセット選択入力または（ｉｉ）前記第二リセット選択入力に接続されるゲート端子を有し、前記リセット選択トランジスタは、（１）前記リセットトランジスタのうちの１つのゲート端子と、（２）（ａ）前記第一リセット選択入力または（ｂ）前記第二リセット選択入力のうちのもう一方との間にも接続される、少なくとも１つのリセット選択トランジスタと、
前記少なくとも１つの第一浮遊拡散ノードを前記少なくとも１つの出力ノードに接続するソースフォロワ構成の少なくとも１つの出力トランジスタと
を含む、ＣＭＯＳセンサ。

【請求項19】

少なくとも第一転送選択トランジスタをさらに含み、
前記第一転送選択トランジスタは、
（ｉ）前記少なくとも１つの第一転送選択入力のうちの１つ、または
（ｉｉ）前記少なくとも１つの第二転送選択入力のうちの１つ
に接続されるゲート端子を有し、
前記第一転送選択トランジスタは、
（１）前記第一転送トランジスタのゲート端子と、
（２）（ａ）前記第一転送選択入力、または（ｂ）前記第二転送選択入力のうちのもう一方と
の間にも接続される、請求項１８に記載のＣＭＯＳセンサ。

【請求項20】

第二転送選択トランジスタをさらに含み、
前記第二転送選択トランジスタは、
（ｉ）前記少なくとも１つの第一転送選択入力のうちの１つ、または
（ｉｉ）前記少なくとも１つの第二転送選択入力のうちの１つ
の相補に接続されるゲート端子を有し、
前記第二転送選択トランジスタは、
（ｉ）前記第一転送トランジスタのゲート端子と、
（ｉｉ）１つ以上の電位と
の間にも接続される、請求項１９に記載のＣＭＯＳセンサ。

【請求項21】

第二リセット選択トランジスタをさらに含み、
前記第二リセット選択トランジスタは、
（ｉ）前記第一リセット選択入力、または
（ｉｉ）前記第二リセット選択入力
のうちの１つの相補に接続されるゲート端子を有し、
前記第二リセット選択トランジスタは、
（ｉ）前記リセットトランジスタの前記ゲート端子と、
（ｉｉ）１つ以上の電位と
の間にも接続される、請求項１８に記載のＣＭＯＳセンサ。

【請求項22】

少なくとも第一転送選択トランジスタをさらに含み、
前記第一転送選択トランジスタは、
（ｉ）前記少なくとも１つの第一転送選択入力、または
（ｉｉ）前記少なくとも１つの第二転送選択入力
のうちの１つに接続されるゲート端子を有し、
前記第一転送選択トランジスタは、
（ｉ）第一転送トランジスタのゲート端子と、
（ｉｉ）（ａ）前記少なくとも１つの第一転送選択入力、または（ｂ）前記少なくとも１つの第二転送選択入力のうちのもう一方と
の間にも接続される、請求項１８に記載のＣＭＯＳセンサ。

【請求項23】

少なくとも１つのアンチブルーミングトランジスタをさらに含む、請求項１８に記載のＣＭＯＳセンサ。

【請求項24】

請求項１８に記載のＣＭＯＳセンサを含む、分光計システム。

【請求項25】

（ｉ）前記少なくとも１つの第一転送選択入力を個別にアドレス指定することと、
（ｉｉ）前記少なくとも１つの第二転送選択入力を個別にアドレス指定することと
を行うように構成される少なくとも１つの転送選択制御回路をさらに含む、請求項１８に記載のＣＭＯＳセンサ。

【請求項26】

少なくとも１つの出力と、
少なくとも１つの転送選択制御回路であって、（ｉ）個別にアドレス指定可能な複数の第一転送選択入力と、（ｉｉ）個別にアドレス指定可能な複数の第二転送選択入力とを制御するように構成される、少なくとも１つの転送選択制御回路と、
（ｉ）個別にアドレス指定可能な複数の第一リセット選択入力と（ｉｉ）個別にアドレス指定可能な複数の第二リセット選択入力とを制御するように構成される少なくとも１つのリセット選択制御回路と、
画素アレイであって、
フォトダイオード、
浮遊拡散ノード、
前記フォトダイオードを前記浮遊拡散ノードに接続する転送トランジスタであって、前記複数の第一転送選択入力と前記複数の第二転送選択入力との組み合わせによって個別に選択可能である転送トランジスタ、
１つ以上の電位と前記浮遊拡散ノードとの間に接続されるリセットトランジスタであって、前記リセットトランジスタは、前記複数の第一リセット選択入力と前記複数の第二リセット選択入力との組み合わせによって個別に選択可能である、リセットトランジスタ、
（ｉ）前記複数の第一リセット選択入力のうちの第一リセット選択入力または（ｉｉ）前記複数の第二リセット選択入力のうちの第二リセット選択入力に接続されるゲート端子を有するリセット選択トランジスタを備える複数のリセット選択トランジスタであって、前記リセット選択トランジスタは、（１）前記リセットトランジスタのうちの１つのゲート端子と、（２）（ａ）前記第一リセット選択入力または（ｂ）前記第二リセット選択入力のうちのもう一方との間にも接続される、複数のリセット選択トランジスタ、及び
前記浮遊拡散ノードを前記少なくとも１つの出力に接続するソースフォロワ構成の出力トランジスタ
を含む、画素アレイと、
コントローラであって、
前記少なくとも１つの転送選択制御回路を制御して、
（１）第一時間長の間に前記画素アレイの第一画素、及び
（２）第二時間長の間に前記画素アレイの第二画素であって、前記第二時間長は前記第一時間長から独立している、第二画素
を露光するように構成される、コントローラと
を含む、ＣＭＯＳセンサ。

【請求項27】

前記第一時間長は、前記第二時間長とは異なる、請求項２６に記載のＣＭＯＳセンサ。

【請求項28】

前記第一時間長及び前記第二時間長は、異なる時間に開始する、請求項２６に記載のＣＭＯＳセンサ。

【請求項29】

【請求項30】

前記第二読み出し時間は前記第一読み出し時間から独立している、請求項２９に記載のＣＭＯＳセンサ。

【請求項31】

第一画素及び第二画素は、第一ロウ内にあり、
第一露光時間の間、少なくとも前記第一画素は露光され、
第二露光時間の間、少なくとも前記第二画素は露光され、
前記第二露光時間は、前記第一露光時間から独立している、
請求項２６に記載のＣＭＯＳセンサ。

【請求項32】

第一画素及び第二画素は第一カラム内にあり、
第一露光時間の間、少なくとも前記第一画素は露光され、
第二露光時間の間、少なくとも前記第二画素は露光され、
前記第二露光時間は、前記第一露光時間から独立している、
請求項２６に記載のＣＭＯＳセンサ。

【請求項33】

前記フォトダイオードは、前記転送トランジスタと光源との間に配置される、請求項２６に記載のＣＭＯＳセンサ。

【請求項34】

前記光源は分光計の光源である、請求項３３に記載のＣＭＯＳセンサ。

【発明の詳細な説明】

【技術分野】

【0001】

関連事例の相互参照
本出願は、２０１９年１２月１３日に出願された「ＲａｎｄｏｍＡｃｃｅｓｓＳｅｎｓｏｒ」と題された、同時係属中の米国仮出願第６２／９４７，５７９号、及び２０２０年１１月１９日に出願された「ＲａｎｄｏｍＡｃｃｅｓｓＳｅｎｓｏｒ」と題された米国非仮出願第１６／９５２，４１８号に優先権を主張するものである。

【0002】

本開示のさまざまな態様は、ランダムにアドレス指定可能なセンサに関する。

【背景技術】

【0003】

ＣＭＯＳセンサは、画像キャプチャ環境内で広く使用されている。ＣＭＯＳセンサの画素アレイは、すべての画素が同じ露光間隔で同時に露光されるグローバルシャッタ、及び画素が順次に（多くの場合、ラインごとに）露光されるローリングシャッタを含む、さまざまな技法を使用して露光されてもよい。写真及び一部のビデオアプリケーションでは、ローリングシャッタは、動きのアーティファクトを取り込むことによって画像を不自然にスキューすることがある。他のアプリケーションでは、データを迅速にキャプチャし、キャプチャされたデータを読み出す機能の重要性が高くなる。

【発明の概要】

【課題を解決するための手段】

【0004】

次の概要は、ある特定の特徴の簡略化された概要を提示する。この概要は、広範囲にわたる要約ではなく、主要な要素または重要な要素を識別することを意図するものではない。

【0005】

開示されているのは、個別にアドレス指定可能な転送トランジスタ及び個別にアドレス指定可能なリセットトランジスタを備えた回路、例えば、ＣＭＯＳセンサである。個別にアドレス指定可能なトランジスタを介して、同じまたは異なるサイズ、及び／または同じまたは異なる露光時間の、異なる対象領域内の画素が効率的に処理されることができる。異なる対象領域は、同時に露光されてもよく、独立して読み出されてもよい。そのように、システム、装置、及び方法は、ランダムアクセスＣＭＯＳセンサについて説明されている。ＣＭＯＳセンサは、フォトダイオード、浮遊拡散ノード、及びフォトダイオードを浮遊拡散ノードに接続する転送トランジスタを含んでもよい。転送トランジスタは、２つ以上の転送選択信号によって選択可能であってもよい。転送選択信号は、転送トランジスタの動作を制御するように接続される１つ以上のトランジスタによって組み合わされてもよい。２つ以上の転送選択信号を使用することにより、転送トランジスタは、個別にアドレス指定されてもよい。ＣＭＯＳセンサの出力は、ソースフォロワ出力を含んでもよい。ＣＭＯＳセンサは、リセットトランジスタ及び／または選択トランジスタを含んでもよく、これらのトランジスタは、２つ以上の選択信号によって制御されてもよい。選択信号の組み合わせを使用して、関連するトランジスタは、個別にアドレス指定されてもよい。ＣＭＯＳセンサは、１つ以上の対象領域（ＲＯＩ）を含んでもよく、各ＲＯＩは、１セット以上の制御回路によって処理される。

【0006】

したがって、本開示は、ＣＭＯＳセンサ、画素、及び／または回路を含み、含まれるこれらの回路は、フォトダイオードを浮遊拡散ノードに接続する第一転送トランジスタであって、第一転送トランジスタは（ｉ）第一転送選択入力、及び（ｉｉ）第二転送選択入力の組み合わせによって個別に選択可能である、第一転送トランジスタと、浮遊拡散ノードに接続されるゲートを備えたソースフォロワ構成の出力トランジスタと、出力トランジスタの出力を接続する選択トランジスタと、を含む。いくつかの実施形態では、回路は第一転送選択トランジスタをさらに含み、第一転送選択トランジスタは、（ｉ）第一転送選択入力または（ｉｉ）第二転送選択入力に接続されるゲート端子を含み、第一転送選択トランジスタは、（１）第一転送トランジスタのゲート端子と、（２）（ａ）第一転送選択入力または（ｂ）第二転送選択入力のうちのもう一方との間に接続される。

【0007】

１つ以上の態様では、回路は、個別にアドレス指定可能な第一リセット選択入力と、個別にアドレス指定可能な第二リセット選択入力と、１つ以上の電位と浮遊拡散ノードとの間に接続されるリセットトランジスタと、第一リセット選択トランジスタとをさらに含み、第一リセット選択トランジスタは、（ｉ）第一リセット選択入力または（ｉｉ）第二リセット選択入力に接続されるゲート端子を含み、それ以外の場合、第一リセット選択トランジスタは、（１）リセットトランジスタのゲート端子と、（２）（ａ）第一リセット選択入力または（ｂ）第二リセット選択入力のもう一方との間に接続される。また、回路は、第二転送選択トランジスタを含んでもよく、第二転送選択トランジスタは、（ｉ）第一転送選択入力または（ｉｉ）第二転送選択入力の相補（ｃｏｍｐｌｅｍｅｎｔ）に接続されるゲート端子を含み、それ以外の場合、第二転送選択トランジスタは、（１）第一転送トランジスタのゲート端子と、（２）１つ以上の電位との間に接続される。

【0008】

いくつかの実施形態では、回路は、第二リセット選択トランジスタをさらに含み、第二リセット選択トランジスタは、（ｉ）第一リセット選択入力または（ｉｉ）第二リセット選択入力のうちの１つの相補に接続されるゲート端子を有し、それ以外の場合、第二リセット選択トランジスタは、（１）リセットトランジスタのゲート端子と、（２）電位のうちの１つ以上との間に接続される。

【0009】

また、開示されるのは、転送選択トランジスタをさらに含む回路であり、この転送選択トランジスタは、（ｉ）第一転送選択入力または（ｉｉ）第二転送選択入力のうちの１つに接続されるゲート端子を含み、それ以外の場合、転送選択トランジスタは、（１）第一転送トランジスタのゲート端子と、（２）（ａ）第一転送選択入力または（ｂ）第二転送選択入力のうちのもう一方との間に接続される。

【0010】

これらの回路は、個別にアドレス指定可能な第一リセット選択入力と、個別にアドレス指定可能な第二リセット選択入力と、少なくとも１つの電位と浮遊拡散ノードとの間に接続されるリセットトランジスタと、リセット選択トランジスタとをさらに含んでもよく、このリセット選択トランジスタは、（ｉ）第一リセット選択入力または（ｉｉ）第二リセット選択入力のうちの１つに接続されるゲート端子を含んでもよく、それ以外の場合、リセット選択トランジスタは、（１）リセットトランジスタのゲート端子と、（２）（ａ）第一リセット選択入力及び（ｂ）第二リセット選択入力のうちのもう一方との間に接続されてもよい。実施形態では、回路は、少なくとも１つのアンチブルーミングトランジスタを含む。１つ以上の実施形態では、回路は、（ｉ）第一転送選択入力を個別にアドレス指定するように構成され、（ｉｉ）第二転送選択入力を個別にアドレス指定するように構成される、少なくとも１つの転送選択制御回路を含む。

【0011】

本明細書の回路は、例えば、分光計システムに使用されることができるので、本明細書に記載の回路を含む分光計もまた開示される。

【0012】

ＣＭＯＳセンサもまた開示され、これらのＣＭＯＳセンサは、少なくとも１つのソースフォロワ出力と、（ｉ）個別にアドレス指定可能な第一転送選択入力、及び（ｉｉ）個別にアドレス指定可能な第二転送選択入力を制御するように構成される少なくとも１つの転送選択制御回路と、画素アレイであって、（ａ）フォトダイオード、（ｂ）浮遊拡散ノード、（ｃ）フォトダイオードを浮遊拡散ノードに接続する転送トランジスタであって、転送トランジスタは第一転送選択入力及び第二転送選択入力の組み合わせによって個別に選択可能である、転送トランジスタ、ならびに（ｄ）浮遊拡散ノードを出力ノードに接続するソースフォロワ構成の出力トランジスタ、を有する、該画素アレイと、コントローラであって、少なくとも１つの転送選択制御回路を制御して、（ｉ）第一時間長の間に画素アレイの第一画素、及び（ｉｉ）第二時間長の間に画素アレイの第二画素であって、第二時間長は第一時間長から独立している、該第二画素を露光するように構成される、該コントローラと、を含む。いくつかの実施形態では、第一時間長は第二時間長とは異なる、及び／または一方、いくつかの実施形態では、第一時間長及び第二時間長は異なる時間に開始する。

【0013】

さらに、ＣＭＯＳセンサは、マルチプレクサと、複数の読み出し回路であって、第一読み出し時間中にマルチプレクサを介して、第一ソースフォロワ出力上で値を読み出す第一読み出し回路が接続され、第二読み出し時間中にマルチプレクサを介して、第二ソースフォロワ出力上で値を読み出す第二読み出し回路が接続される、該複数の読み出し回路を含み得る。実施形態では、第二読み出し時間は、第一読み出し時間から独立している。

【0014】

したがって、第一画素及び第二画素が第一ロウにあり、第一露光時間の間、少なくとも第一画素が露光され、第二露光時間の間、少なくとも第二画素が露光され、第二露光時間が第一露光時間から独立している、及び／または第一露光時間とは異なる実施形態を、開示されたＣＭＯＳセンサが含むことができることが理解されることができる。いくつかの実施形態では、第一画素及び第二画素は第一カラムにあり、第一露光時間の間、少なくとも第一画素は露光され、第二露光時間の間、少なくとも第二画素は露光され、第二露光時間は、第一露光時間から独立している、及び／または第一露光時間とは異なる。いくつかのＣＭＯＳセンサでは、フォトダイオードは、転送トランジスタと光源との間に配置され、いくつかのシステムでは、光源は分光計の光源である。したがって、当業者は、開示された方法及びシステムがコヒーレント光及び非コヒーレント光を発する光源に適用されるので、センサ（複数可）がモノクロマティックまたはクロマティックであってもよく、センサの用途がセンシング用途、イメージング用途などを含んでもよいがこれらに限定されないことを認識するであろう。

【0015】

ＣＭＯＳセンサもまた開示され、ＣＭＯＳセンサは、少なくとも１つのフォトダイオードと、少なくとも１つの浮遊拡散ノードと、少なくとも１つの出力ノードと、少なくとも１つの個別にアドレス指定可能な第一転送選択入力と、少なくとも１つの個別にアドレス指定可能な第二転送選択入力と、第一フォトダイオードを第一浮遊拡散ノードに接続する少なくとも１つの転送トランジスタであって、第一転送トランジスタが（ｉ）第一転送選択入力の１つと（ｉｉ）第二転送選択入力の１つとの組み合わせによって個別に選択可能である、該少なくとも１つの転送トランジスタと、少なくとも１つの第一浮遊拡散ノードを少なくとも１つの出力ノードに接続するソースフォロワ構成の少なくとも１つの出力トランジスタとを含む。さらに、ＣＭＯＳセンサは、少なくとも１つの第一転送選択トランジスタをさらに含んでもよく、第一転送選択トランジスタは、（ｉ）第一転送選択入力のうちの１つ、または（ｉｉ）第二転送選択入力のうちの１つ、に接続されるゲート端子を含み、それ以外の場合、第一転送選択トランジスタは、（１）少なくとも１つの第一転送トランジスタのゲート端子と、（２）（ａ）第一転送選択入力または（ｂ）第二転送選択入力のうちのもう一方との間に接続されてもよい。ＣＭＯＳセンサは、少なくとも１つの個別にアドレス指定可能な第一リセット選択入力と、少なくとも１つの個別にアドレス指定可能な第二リセット選択入力と、１つ以上の電位と浮遊拡散ノードとの間に接続される少なくとも１つのリセットトランジスタと、少なくとも１つの第一リセット選択トランジスタとをさらに含んでもよく、第一リセット選択トランジスタは、（ｉ）第一リセット選択入力のうちの１つ、または（ｉｉ）第二リセット選択入力のうちの１つに接続されるゲート端子を含んでもよく、それ以外の場合、第一リセット選択トランジスタは、（１）リセットトランジスタのうちの１つのゲート端子と、（２）（ａ）第一リセット選択入力または（ｂ）第二リセット選択入力のもう一方との間に接続されてもよい。

【0016】

開示されたＣＭＯＳセンサは、第二転送選択トランジスタをさらに含んでもよく、第二転送選択トランジスタは、（ｉ）第一転送選択入力のうちの１つ、または（ｉｉ）第二転送選択入力のうちの１つ、の相補に接続されるゲート端子を含んでもよく、それ以外の場合、第二転送選択トランジスタは、（ｉ）第一転送トランジスタのゲート端子と、（ｉｉ）１つ以上の電位との間に接続されてもよい。実施形態では、ＣＭＯＳセンサは、第二リセット選択トランジスタをさらに含み、第二リセット選択トランジスタは、（ｉ）第一リセット選択入力、または（ｉｉ）第二リセット選択入力のうちの１つの相補に接続されるゲート端子を有し、それ以外の場合、第二リセット選択トランジスタは、（ｉ）第一リセットトランジスタのゲート端子と、（ｉｉ）電位のうちの１つ以上との間に接続される。

【0017】

ＣＭＯＳセンサは、少なくとも１つの第一転送選択トランジスタをさらに含むことができ、第一転送選択トランジスタは、（ｉ）第一転送選択入力、または（ｉｉ）第二転送選択入力のうちの１つに接続されるゲート端子を含むことができ、それ以外の場合、第一転送選択トランジスタは、（ｉ）第一転送トランジスタのゲート端子と、（ｉｉ）（ａ）第一転送選択入力または（ｂ）第二転送選択入力のうちのもう一方との間に接続されることができる。ＣＭＯＳセンサは、実施形態では、少なくとも１つの転送選択トランジスタをさらに含んでもよく、第一転送選択トランジスタは、ソースフォロワ構成で第一フォトダイオードと第一浮遊拡散ノードとの間に接続される。いくつかの実施形態では、ＣＭＯＳセンサは、少なくとも１つの個別にアドレス指定可能な第一リセット選択入力と、少なくとも１つの個別にアドレス指定可能な第二リセット選択入力と、少なくとも１つの電位と浮遊拡散ノードとの間に接続される少なくとも１つのリセットトランジスタと、少なくとも１つのリセット選択トランジスタとをさらに含み、第一リセット選択トランジスタは、（ｉ）第一リセット選択入力または（ｉｉ）第二リセット選択入力のうちの１つに接続されるゲート端子を含み、それ以外の場合、第一リセット選択トランジスタは、（１）リセットトランジスタのうちの１つのゲート端子と、（２）（ａ）第一リセット選択入力及び（ｂ）第二リセット選択入力のうちのもう一方との間に接続される。

【0018】

いくつかの実施形態では、ＣＭＯＳセンサは、（ｉ）第一転送選択入力を個別にアドレス指定するように構成され、（ｉｉ）第二転送選択入力を個別にアドレス指定するように構成される、少なくとも１つの転送選択制御回路をさらに含む。

【0019】

１つ以上の実施形態では、ＣＭＯＳセンサは、少なくとも１つのアンチブルーミングトランジスタを含む。ＣＭＯＳセンサは、分光計システムで利用されることができるので、本開示は、開示されるようにＣＭＯＳセンサを利用する分光計システムを含む。

【0020】

ＣＭＯＳセンサもまた開示され、このＣＭＯＳセンサは、少なくとも１つの出力と、少なくとも１つの転送選択制御回路であって、（ｉ）個別にアドレス指定可能な第一転送選択入力、及び（ｉｉ）個別にアドレス指定可能な第二転送選択入力を制御するように構成される、該少なくとも１つの転送選択制御回路と、画素アレイであって、（ａ）フォトダイオード、（ｂ）浮遊拡散ノード、（ｃ）フォトダイオードを浮遊拡散ノードに接続する転送トランジスタであって、第一転送選択入力及び第二転送選択入力の組み合わせによって個別に選択可能である、該転送トランジスタ、ならびに（ｄ）浮遊拡散ノードを少なくとも１つの出力に接続するソースフォロワ構成の出力トランジスタ、を有する、該画素アレイと、コントローラであって、少なくとも１つの転送選択制御回路を制御して、（１）第一時間長の間に画素アレイの第一画素、及び（２）第二時間長の間に画素アレイの第二画素であって、第二時間長は第一時間長から独立している、該第二画素、を露光するように構成される、該コントローラを含む。いくつかの実施形態では、第一時間長は第二時間長とは異なる、及び／または第一時間長及び第二時間長は異なる時間に開始する。

【0021】

１つ以上の実施形態では、ＣＭＯＳセンサは、マルチプレクサと、複数の読み出し回路（例えば、複数の単一のアナログ－デジタル変換器チャネル）であって、第一読み出し時間中にマルチプレクサを介して、第一ソースフォロワ出力上で値を読み出す第一読み出し回路が接続され、第二読み出し時間中にマルチプレクサを介して、第二ソースフォロワ出力上で値を読み出す第二読み出し回路が接続される、該複数の読み出し回路と、をさらに含む。第二読み出し時間は、第一読み出し時間から独立していることができる。

【0022】

いくつかの実施形態では、第一画素及び第二画素は第一ロウにあり、第一露光時間の間、少なくとも第一画素は露光され、第二露光時間の間、少なくとも第二画素は露光され、第二露光時間は、第一露光時間から独立している。第一画素及び／または第二画素は第一カラムにあることができ、第一露光時間の間、少なくとも第一画素は露光され、第二露光時間の間、少なくとも第二画素は露光され、第二露光時間は、第一露光時間から独立している。実施形態では、フォトダイオードは、転送トランジスタと光源との間に配置され、いくつかの実施形態では、光源からの光は、分光計の光学部品によって変更される。これらの、そして他の特徴及び利点は、以下でより詳細に説明されている。
本発明は、例えば、以下の項目を提供する。
（項目１）
フォトダイオードを浮遊拡散ノードに接続する第一転送トランジスタであって、前記第一転送トランジスタは、
（ｉ）第一転送選択入力、及び
（ｉｉ）第二転送選択入力、
という組み合わせによって個別に選択可能である、前記第一転送トランジスタと、
前記浮遊拡散ノードに接続されるゲートを備えたソースフォロワ構成の出力トランジスタと、
前記出力トランジスタの出力に接続される選択トランジスタと、
を含む、回路。
（項目２）
第一転送選択トランジスタをさらに含み、
前記第一転送選択トランジスタは、
（ｉ）前記第一転送選択入力、または
（ｉｉ）前記第二転送選択入力、
に接続されるゲート端子を含み、
前記第一転送選択トランジスタは、
（１）前記第一転送トランジスタの前記ゲート端子と、
（２）（ａ）前記第一転送選択入力、または（ｂ）前記第二転送選択入力、
のうちのもう一方と、
の間に接続される、項目１に記載の回路。
（項目３）
個別にアドレス指定可能な第一リセット選択入力と、
個別にアドレス指定可能な第二リセット選択入力と、
１つ以上の電位と前記浮遊拡散ノードとの間に接続されるリセットトランジスタと、
第一リセット選択トランジスタと、
をさらに含み、
前記第一リセット選択トランジスタは、
（ｉ）前記第一リセット選択入力、または
（ｉｉ）前記第二リセット選択入力、
に接続されるゲート端子を含み、
それ以外の場合、前記第一リセット選択トランジスタは、
（１）前記リセットトランジスタの前記ゲート端子と、
（２）（ａ）前記第一リセット選択入力、または（ｂ）前記第二リセット選択入力、
のうちのもう一方と、
の間に接続される、項目２に記載の回路。
（項目４）
第二転送選択トランジスタをさらに含み、
前記第二転送選択トランジスタは、
（ｉ）前記第一転送選択入力、または
（ｉｉ）前記第二転送選択入力、
の相補に接続されるゲート端子を含み、
それ以外の場合、前記第二転送選択トランジスタは、
（１）前記第一転送トランジスタの前記ゲート端子と、
（２）１つ以上の電位と、
の間に接続される、項目２に記載の回路。
（項目５）
第二リセット選択トランジスタをさらに含み、
前記第二リセット選択トランジスタは、
（ｉ）前記第一リセット選択入力、または
（ｉｉ）前記第二リセット選択入力、
のうちの１つの相補に接続されるゲート端子を含み、
それ以外の場合、前記第二リセット選択トランジスタは、
（１）前記リセットトランジスタの前記ゲート端子と、
（２）前記電位のうちの１つ以上と、
の間に接続される、項目３に記載の回路。
（項目６）
転送選択トランジスタをさらに含み、
前記転送選択トランジスタは、
（ｉ）前記第一転送選択入力、または
（ｉｉ）前記第二転送選択入力、
のうちの１つに接続されるゲート端子を含み、
それ以外の場合、前記転送選択トランジスタは、
（１）前記第一転送トランジスタの前記ゲート端子と、
（２）（ａ）前記第一転送選択入力、または（ｂ）前記第二転送選択入力、
のうちのもう一方と、
の間に接続される、項目１に記載の回路。
（項目７）
個別にアドレス指定可能な第一リセット選択入力と、
個別にアドレス指定可能な第二リセット選択入力と、
少なくとも１つの電位と、前記浮遊拡散ノードとの間に接続されるリセットトランジスタと、
リセット選択トランジスタと、
をさらに含み、
前記リセット選択トランジスタは、
（ｉ）前記第一リセット選択入力、または
（ｉｉ）前記第二リセット選択入力、
のうちの１つに接続されるゲート端子を含み、
それ以外の場合、前記リセット選択トランジスタは、
（１）前記リセットトランジスタの前記ゲート端子と、
（２）（ａ）前記第一リセット選択入力、及び（ｂ）前記第二リセット選択入力、
のうちのもう一方と、
の間に接続される、項目６に記載の回路。
（項目８）
少なくとも１つのアンチブルーミングトランジスタをさらに含む、項目１に記載の回路。
（項目９）
項目１に記載の回路を含む、分光計システム。
（項目１０）
（ｉ）前記第一転送選択入力を個別にアドレス指定するように構成され、
（ｉｉ）前記第二転送選択入力を個別にアドレス指定するように構成される、
少なくとも１つの転送選択制御回路をさらに含む、項目１に記載の回路。
（項目１１）
少なくとも１つのソースフォロワ出力と、
（ｉ）個別にアドレス指定可能な第一転送選択入力、及び
（ｉｉ）個別にアドレス指定可能な第二転送選択入力、
を制御するように構成される少なくとも１つの転送選択制御回路と、
画素アレイであって、
フォトダイオード、
浮遊拡散ノード、
前記フォトダイオードを前記浮遊拡散ノードに接続する転送トランジスタであって、前記転送トランジスタは前記第一転送選択入力と前記第二転送選択入力との組み合わせによって個別に選択可能である、前記転送トランジスタ、及び
前記浮遊拡散ノードを出力ノードに接続するソースフォロワ構成の出力トランジスタ、
を有する、前記画素アレイと、
コントローラであって、前記少なくとも１つの転送選択制御回路を制御して、
（ｉ）第一時間長の間に前記画素アレイの第一画素、及び
（ｉｉ）第二時間長の間に前記画素アレイの第二画素であって、前記第二時間長は前記第一時間長から独立している、前記第二画素、
を露光するように構成される、前記コントローラと、
を含む、ＣＭＯＳセンサ。
（項目１２）
前記第一時間長は、前記第二時間長とは異なる、項目１１に記載のＣＭＯＳセンサ。
（項目１３）
前記第一時間長及び前記第二時間長は、異なる時間に開始する、項目１１に記載のＣＭＯＳセンサ。
（項目１４）
マルチプレクサと、
複数の読み出し回路であって、
第一読み出し時間中に、第一読み出し回路は第一ソースフォロワ出力上で値を読み出すように前記マルチプレクサを介して接続され、
第二読み出し時間中に、第二読み出し回路は第二ソースフォロワ出力上で値を読み出すように前記マルチプレクサを介して接続される、
前記複数の読み出し回路と、
をさらに含む、項目１１に記載のＣＭＯＳセンサ。
（項目１５）
前記第二読み出し時間は前記第一読み出し時間から独立している、項目１４に記載のＣＭＯＳセンサ。
（項目１６）
第一画素及び第二画素は、第一ロウ内にあり、
第一露光時間の間、少なくとも前記第一画素は露光され、
第二露光時間の間、少なくとも前記第二画素は露光され、
前記第二露光時間は、前記第一露光時間から独立している、
項目１１に記載のＣＭＯＳセンサ。
（項目１７）
第一画素及び第二画素は第一カラム内にあり、
第一露光時間の間、少なくとも前記第一画素は露光され、
第二露光時間の間、少なくとも前記第二画素は露光され、
前記第二露光時間は、前記第一露光時間から独立している、
項目１１に記載のＣＭＯＳセンサ。
（項目１８）
前記フォトダイオードは、前記転送トランジスタと光源との間に配置される、項目１１に記載のＣＭＯＳセンサ。
（項目１９）
前記光源は分光計の光源である、項目１８に記載のＣＭＯＳセンサ。
（項目２０）
少なくとも１つのフォトダイオードと、
少なくとも１つの浮遊拡散ノードと、
少なくとも１つの出力ノードと、
少なくとも１つの個別にアドレス指定可能な第一転送選択入力と、
少なくとも１つの個別にアドレス指定可能な第二転送選択入力と、
第一フォトダイオードを第一浮遊拡散ノードに接続する少なくとも１つの転送トランジスタであって、第一転送トランジスタは
（ｉ）前記第一転送選択入力のうちの１つ、及び
（ｉｉ）前記第二転送選択入力のうちの１つ、
の組み合わせによって個別に選択可能である、前記少なくとも１つの転送トランジスタと、
前記少なくとも１つの第一浮遊拡散ノードを前記少なくとも１つの出力ノードに接続するソースフォロワ構成の少なくとも１つの出力トランジスタと、
を含む、ＣＭＯＳセンサ。
（項目２１）
少なくとも１つの第一転送選択トランジスタをさらに含み、
前記少なくとも１つの第一転送選択トランジスタは、
（ｉ）前記第一転送選択入力のうちの１つ、または
（ｉｉ）前記第二転送選択入力のうちの１つ、
に接続されるゲート端子を含み、
それ以外の場合、前記第一転送選択トランジスタは、
（１）前記少なくとも１つの第一転送トランジスタの前記ゲート端子と、
（２）（ａ）前記第一転送選択入力、または（ｂ）前記第二転送選択入力、
のうちのもう一方と、
の間に接続される、項目２０に記載のＣＭＯＳセンサ。
（項目２２）
少なくとも１つの個別にアドレス指定可能な第一リセット選択入力と、
少なくとも１つの個別にアドレス指定可能な第二リセット選択入力と、
１つ以上の電位と前記浮遊拡散ノードとの間に接続される少なくとも１つのリセットトランジスタと、
少なくとも１つの第一リセット選択トランジスタと、
をさらに含み、
前記少なくとも１つの第一リセット選択トランジスタは、
（ｉ）前記第一リセット選択入力のうちの１つ、または
（ｉｉ）前記第二リセット選択入力のうちの１つ、
に接続されるゲート端子を含み、
それ以外の場合、前記第一リセット選択トランジスタは、
（１）前記リセットトランジスタのうちの１つの前記ゲート端子と、
（２）（ａ）前記第一リセット選択入力、または（ｂ）前記第二リセット選択入力、
のもう一方と、
の間に接続される、項目２１に記載のＣＭＯＳセンサ。
（項目２３）
第二転送選択トランジスタをさらに含み、
前記第二転送選択トランジスタは、
（ｉ）前記第一転送選択入力のうちの１つ、または
（ｉｉ）前記第二転送選択入力のうちの１つ、
の相補に接続されるゲート端子を含み、
それ以外の場合、前記第二転送選択トランジスタは、
（ｉ）前記第一転送トランジスタの前記ゲート端子と、
（ｉｉ）１つ以上の電位と、
の間に接続される、項目２１に記載のＣＭＯＳセンサ。
（項目２４）
第二リセット選択トランジスタをさらに含み、
前記第二リセット選択トランジスタは、
（ｉ）前記第一リセット選択入力、または
（ｉｉ）前記第二リセット選択入力、
のうちの１つの相補に接続されるゲート端子を含み、
それ以外の場合、前記第二リセット選択トランジスタは、
（ｉ）前記第一リセットトランジスタの前記ゲート端子と、
（ｉｉ）前記電位のうちの１つ以上と、
の間に接続される、項目２２に記載のＣＭＯＳセンサ。
（項目２５）
少なくとも１つの第一転送選択トランジスタをさらに含み、
前記少なくとも１つの第一転送選択トランジスタは、
（ｉ）前記第一転送選択入力、または
（ｉｉ）前記第二転送選択入力、
のうちの１つに接続されるゲート端子を含み、
それ以外の場合、前記第一転送選択トランジスタは、
（ｉ）前記第一転送トランジスタの前記ゲート端子と、
（ｉｉ）（ａ）前記第一転送選択入力、または（ｂ）前記第二転送選択入力、
のうちのもう一方と、
の間に接続される、項目２０に記載のＣＭＯＳセンサ。
（項目２６）
少なくとも１つの個別にアドレス指定可能な第一リセット選択入力と、
少なくとも１つの個別にアドレス指定可能な第二リセット選択入力と、
少なくとも１つの電位と前記浮遊拡散ノードとの間に接続される少なくとも１つのリセットトランジスタと、
少なくとも１つのリセット選択トランジスタであって、
第一リセット選択トランジスタは、
（ｉ）前記第一リセット選択入力、または
（ｉｉ）前記第二リセット選択入力、
のうちの１つに接続されるゲート端子を含み、
それ以外の場合、前記第一リセット選択トランジスタは、
（１）前記リセットトランジスタのうちの１つの前記ゲート端子と、
（２）（ａ）前記第一リセット選択入力、及び（ｂ）前記第二リセット選択入力、のうちのもう一方と、の間に接続される、
前記少なくとも１つのリセット選択トランジスタと、
をさらに含む、項目２０に記載のＣＭＯＳセンサ。
（項目２７）
少なくとも１つのアンチブルーミングトランジスタをさらに含む、項目２０に記載のＣＭＯＳセンサ。
（項目２８）
項目２０に記載のＣＭＯＳセンサを含む、分光計システム。
（項目２９）
（ｉ）前記第一転送選択入力を個別にアドレス指定するように構成され、
（ｉｉ）前記第二転送選択入力を個別にアドレス指定するように構成される、
少なくとも１つの転送選択制御回路をさらに含む、項目２０に記載のＣＭＯＳセンサ。
（項目３０）
少なくとも１つの出力と、
少なくとも１つの転送選択制御回路であって、
（ｉ）個別にアドレス指定可能な第一転送選択入力、及び
（ｉｉ）個別にアドレス指定可能な第二転送選択入力、
を制御するように構成される、前記少なくとも１つの転送選択制御回路と、
画素アレイであって、
フォトダイオード、
浮遊拡散ノード、
前記フォトダイオードを前記浮遊拡散ノードに接続する転送トランジスタであって、前記第一転送選択入力と前記第二転送選択入力との組み合わせによって個別に選択可能である、前記転送トランジスタ、及び
前記浮遊拡散ノードを前記少なくとも１つの出力に接続するソースフォロワ構成の出力トランジスタ、
を有する、前記画素アレイと、
コントローラであって、
前記少なくとも１つの転送選択制御回路を制御して、
（１）第一時間長の間に前記画素アレイの第一画素、及び
（２）第二時間長の間に前記画素アレイの第二画素であって、前記第二時間長は前記第一時間長から独立している、前記第二画素、
を露光するように構成される、前記コントローラと、
を含む、ＣＭＯＳセンサ。
（項目３１）
前記第一時間長は、前記第二時間長とは異なる、項目３０に記載のＣＭＯＳセンサ。
（項目３２）
前記第一時間長及び前記第二時間長は、異なる時間に開始する、項目３０に記載のＣＭＯＳセンサ。
（項目３３）
マルチプレクサと、
複数の読み出し回路であって、
第一読み出し時間中に、第一読み出し回路は第一ソースフォロワ出力上で値を読み出すように前記マルチプレクサを介して接続され、
第二読み出し時間中に、第二読み出し回路は第二ソースフォロワ出力上で値を読み出すように前記マルチプレクサを介して接続される、
前記複数の読み出し回路と、
をさらに含む、項目３０に記載のＣＭＯＳセンサ。
（項目３４）
前記第二読み出し時間は前記第一読み出し時間から独立している、項目３３に記載のＣＭＯＳセンサ。
（項目３５）
第一画素及び第二画素は、第一ロウ内にあり、
第一露光時間の間、少なくとも前記第一画素は露光され、
第二露光時間の間、少なくとも前記第二画素は露光され、
前記第二露光時間は、前記第一露光時間から独立している、
項目３０に記載のＣＭＯＳセンサ。
（項目３６）
第一画素及び第二画素は第一カラム内にあり、
第一露光時間の間、少なくとも前記第一画素は露光され、
第二露光時間の間、少なくとも前記第二画素は露光され、
前記第二露光時間は、前記第一露光時間から独立している、
項目３０に記載のＣＭＯＳセンサ。
（項目３７）
前記フォトダイオードは、前記転送トランジスタと光源との間に配置される、項目３０に記載のＣＭＯＳセンサ。
（項目３８）
前記光源は分光計の光源である、項目３７に記載のＣＭＯＳセンサ。

【0023】

いくつかの特徴が、添付の図面において、限定ではなく、一例として示されている。図面では、同様の数字は類似の要素を参照する。

【図面の簡単な説明】

【0024】

【図1】３つのトランジスタを備えたＣＭＯＳセンサの回路／画素を示す。

【図2】４つのトランジスタを備えたＣＭＯＳセンサの回路／画素を示す。

【図3】アンチブルーミングトランジスタを備えたＣＭＯＳセンサの回路／画素を示す。

【図4】２つの転送選択信号、及び任意選択のアンチブルーミングトランジスタを用いるＣＭＯＳセンサの回路／画素を示す。

【図5】２つの転送選択信号を用いるＣＭＯＳセンサのタイミング図の一例を示す。

【図6】２つの転送選択信号を使用する転送トランジスタの動作の論理テーブルの一例を示す。

【図7】２つの転送選択信号、及び２つのリセット選択信号、及び任意選択のアンチブルーミングトランジスタを用いるＣＭＯＳセンサの回路／画素を示す。

【図8】２つの転送選択信号、及び２つのリセット選択信号を用いるＣＭＯＳセンサのタイミング図の一例を示す。

【図9】Ａは、２つのリセット選択信号を使用するリセットトランジスタの動作についての論理テーブルの一例を示す。Ｂは、２つの転送選択信号を使用する転送トランジスタの動作についての論理テーブルの一例を示す。

【図10A】別個のトランジスタが転送トランジスタ及びリセットトランジスタの動作を制御している、ＣＭＯＳセンサの回路／画素を示す。

【図10B】追加の注釈が付けられている図１０Ａの回路／画素の代替図を示す。

【図11】図１０ＢのＣＭＯＳセンサのタイミング図の一例を示す。

【図12A】図１０Ｂのリセットトランジスタの動作についての論理テーブルの一例を示す。

【図12B】図１０Ｂの転送トランジスタの動作についての論理テーブルの一例を示す。

【図13A】転送トランジスタが２つのトランジスタによって制御されている、回路／画素を示す。

【図13B】追加の注釈が付けられている図１３Ａの回路／画素の代替図を示す。

【図14】図１３Ｂの画素についてのタイミング図の一例を示す。

【図15】Ａは、図１３Ｂのリセットトランジスタについての論理テーブルの一例を示す。Ｂは、図１３Ｂの転送トランジスタについての論理テーブルの一例を示す。

【図16A】２つの転送トランジスタを用いる回路／画素を示す。

【図16B】追加の注釈が付けられている図１６Ａの回路／画素の代替図を示す。

【図17】図１６Ｂの画素についてのタイミング図の一例を示す。

【図18】Ａは、図１６Ｂのリセットトランジスタについての論理テーブルの一例を示す。Ｂは、図１６Ｂの転送トランジスタについての論理テーブルを示す。

【図19】複数のリセット選択信号及び転送選択信号を用いるリセットトランジスタ及び転送トランジスタについての例示的なタイミング図を示す。

【図20】露光時間が異なる２つのＲＯＩについてのタイミング図の一例を示す。

【図21】制御回路と複数のＲＯＩを有するＣＭＯＳ画素アレイとのブロック図を示す。

【図22】６画素がＲＯＩ内にある回路図を示す。

【図23】制御回路と、ＲＯＩがさまざまな制御回路によって管理されているＣＭＯＳアレイとのブロック図を示す。

【図24】制御回路と、異なる制御回路間で共有されるＲＯＩを担当しているＣＭＯＳアレイとのブロック図を示す。

【図25】ＲＯＩ内の６画素がさまざまな制御回路セットによって制御されている回路図を示す。

【図26】複数の転送選択信号、複数のリセット選択信号、及び複数の出力選択トランジスタを用いる画素を示す。

【図27】ＲＯＩがアクティブ化されるときをスケジュールするプロセスを示す。

【図28】ハードウェアコンピューティングデバイスのブロック図を示す。

【発明を実施するための形態】

【0025】

当業者は、本開示の利点を考えると、図中の構成要素の正確な配列、サイズ及び位置決めが、必ずしも一定の比率、または必要とされる比率ではないことを認識するであろう。１つの構成要素に対する別の構成要素の特定のサイズ及び角度は、構成要素、またはこの構成要素を含む光学分光計システムから所望の応答または出力を提供するために変化することができる。

【0026】

本明細書の一部を構成する添付の図面は、本開示の例を示している。図面に示されている、及び／または本明細書に議論されている例が非排他的であり、本開示が実施されることができる方法については他の例があることを理解されたい。

【0027】

光センサは、さまざまなアプリケーションやさまざまな業界で使用されている。電荷結合素子（ＣＣＤ）は、１９７０年代から使用されてきた。最近、ＣＭＯＳセンサがＣＣＤセンサよりも高速で一般的に安価であることに基づいて、ＣＭＯＳセンサがより普及している。

【0028】

ランダムアクセスＣＭＯＳセンサは、対象領域（ＲＯＩ）の高速感知が必要である、これらの環境を含むさまざまな環境で使用されることができる。例えば、ランダムアクセスＣＭＯＳセンサは、分光計、ハイスピードカメラ、及びリモートセンサを含むがこれらに限定されない、診断または試験機器に使用されることができる。分光計に関しては、ランダムアクセスＣＭＯＳセンサを使用して、複数の波長の光を捕捉することができる。分光計からの光出力の位置が事前にわかることができるため（例えば、分光計の構成に基づいて）、ＲＯＩは、光が画素アレイ全体で受光されることが予期される、これらの特異的な領域に限定されることができる。

【0029】

ＣＭＯＳ画素は、他の光感知デバイスと同様に、画素が適切に露光されるときに光強度測定デバイスとして使用されることができる。画素が露出オーバーまたは露出アンダーになると、画素が光を正確に測定することができない。ランダムアクセスＣＭＯＳ画素は、図に示されており、添付のテキストに説明されている技法を使用して、高速環境内で、可変露光時間の１つ以上、及び／またはさまざまなＲＯＩの使用を可能にする。説明の目的で、「画素」という用語は、各画素がフォトダイオードまたは他の感光性デバイスを含む、センサアレイ内の画像素子を説明するために使用される。「回路」という用語は、コンポーネントの組み合わせを説明するために使用される。例えば、「回路」という用語は、センサアレイ内のアドレス指定可能なデバイス集合体を説明するために使用されてもよく、デバイス集合体は、フォトダイオードまたは他の感光性デバイスを含んでもよいし、含まなくてもよい。

【0030】

図１は、ソースフォロワ構成で、電位（例えば、接地）と出力トランジスタとの間に接続されるフォトダイオード１０１を含む。出力トランジスタ１０８のゲート（本開示では、「出力トランジスタ」へのすべての参照がソースフォロワ構成のトランジスタを指すことができることが理解されることができる）は、フォトダイオード１０１の端子、及びリセットトランジスタ１０５のドレインに接続され、リセットトランジスタ１０５は、そのゲートに接続されるリセット信号１０６によって制御される。リセットトランジスタ１０５のソースは、Ｖ_ＲＳＴ１０２として示される電位に接続される。図１では、浮遊拡散ノード１０４は、出力トランジスタ１０８のゲートに位置している。選択トランジスタ１０９は、出力トランジスタ１０８の端子（ソース／ドレイン）を、読み出し回路（図示せず）に通じる１つ以上の出力ライン（１つ以上の出力ノード）に接続する。本明細書では、読み出し回路が単一のアナログ－デジタル変換器（「ＡＤＣ」）チャネルに対応することを理解されたい。選択トランジスタ１０９は、選択トランジスタ１０９のゲートに接続される選択信号１１０によって制御されてもよい。図１及び本開示の残りの図面では、トランジスタは、類似のタイプまたは異なるタイプ（ｐ型、ｎ型、またはそれらの組み合わせを含む）のものであってもよい。本明細書の目的のために、トランジスタの端子に関して使用される場合の「ゲート」という用語は、トランジスタのゲート端子を指すことを意図するものである。また、「出力ノード」という用語は、選択トランジスタ（例えば、選択トランジスタ１０９または本明細書に記載の他の選択トランジスタ）の出力を説明するために使用されてもよい。したがって、選択信号１１０が例えば画素アレイ内のロウ選択などに関連付けられる信号であることができるが、読み出し回路信号が例えば画素アレイのカラムなどに関連付けられることができる信号であることができる、またはその逆も同様であることが理解されることができる。

【0031】

図１のＣＭＯＳ画素は、さまざまな動作状態を有するように説明されることができ、さまざまな動作状態は、フォトダイオード１０１及び／または浮遊拡散ノード１０４の出力での電荷がリセットされるリセット状態（Ｂ）と、露光状態（Ｅｘｐ）であって、露光状態中、フォトダイオード１０１が出力トランジスタ１０８の端子を充電することができる、露光状態と、読み出し状態（ＲＯ）であって、読み出し状態中、出力トランジスタ１０８がＶ_ＤＤ１０７とフォトダイオード１０１との間の電位差を、選択トランジスタ１０９の端子（例えば、ソース／ドレイン）に転送する、読み出し状態と、を含むことができる。選択トランジスタ１０９は、出力トランジスタ１０８によって選択トランジスタ１０９に選択的に供給される（出力トランジスタ１０８のゲート上の蓄積電荷に基づいて）電位を読み出し回路が読み出すことを可能にするように動作してもよい。

【0032】

開示された方法及びシステムの図面は、１つ以上の電位の使用を含み、それらのような電位が異なってもよいが、いくつかの実施形態では、それらが同じであってもよいことが理解されることができる。

【0033】

図２は、図１と同様の回路を示すが、浮遊拡散ノード２０４とフォトダイオード２０１との間に位置決めされる追加の転送トランジスタ２０２を含み、この追加の転送トランジスタは電位（例えば、接地）に接続される。転送トランジスタ２０２は、転送トランジスタ２０２のゲートに接続される転送信号２０３によって制御されてもよい。転送トランジスタ２０２は、フォトダイオード２０１を浮遊拡散ノード２０４に接続する。リセットトランジスタ２０５は、図２にＶ_ＤＤ２０７として表される、定電位で浮遊拡散ノード２０４を接続することができる。リセットトランジスタ２０５は、リセットトランジスタ２０５のゲートに接続されるリセット信号２０６によって制御されることができる。出力トランジスタ２０８のゲートは浮遊拡散ノード２０４に接続されてもよく、出力トランジスタ２０８の端子（例えば、ソース／ドレイン）は選択トランジスタ２０９の端子に接続されてもよい。出力トランジスタ２０８のもう一方の端子は、定電位（本明細書では、Ｖ_ＤＤ２０７）に接続されてもよい。選択トランジスタ２０９は、出力トランジスタ２０８の端子を、読み出し回路（図示せず）に通じる１つ以上の出力ラインに接続する。選択トランジスタ２０９は、選択トランジスタ２０９のゲートに接続される選択信号２１０によって制御されてもよい。出力トランジスタ２０８（図１の１０８にも示されているように）は、浮遊拡散ノード２０４に高インピーダンスを提供することにより、画素アレイ全体でより一貫した読み出し動作を可能にする。転送トランジスタ２０２の追加により、別のリセット状態（例えば、浮遊拡散ノード２０４がリセットされる（例えば、暗電流、寄生感度などを除去するために）リセット状態（Ｆ））が含まれることができる。したがって、図２では４つの状態が識別されることができ、これら４つの状態は、リセット状態（Ｂ）（この状態の間にフォトダイオード２０１及び／または浮遊拡散ノード２０４の出力での電荷がリセットされる）と、露光状態（Ｅｘｐ）（この状態の間にフォトダイオード２０１が電荷を蓄積することができる）と、リセット状態（Ｆ）（この状態の間に浮遊拡散ノードがリセットされる）と、読み出し状態（ＲＯ）（この状態の間にフォトダイオード２０１によって蓄積される電荷が浮遊拡散ノードに転送される）とであってもよい。

【0034】

図３は、図１による画素を示すが、アンチブルーミング接続が用いられている。アンチブルーミングトランジスタ３１０は、フォトダイオード３０１と定電圧電位（本明細書では、Ｖ_ＤＤ３０７）との間に接続されてもよい。アンチブルーミング信号３１１は、アンチブルーミングトランジスタ３１０のゲートに接続されることができる。

【0035】

いくつかの用途では、画素アレイ全体は、アレイを照明する画像を取得するように動作することができる。他の用途では、特異的な対象領域（ＲＯＩ）のみを監視することが望ましいことがある。ＣＭＯＳセンサの動作中にアクティブ化される画素数と、その対応する状態の画素ごとの制御（例えば、リセット、露光、リセット、及び読み出し）とを減少させることにより、ＣＭＯＳセンサの実効速度が上昇することができる。例えば、一部の用途では、ロウ全体が露光のために選択される場合がある。このロウは、グローバルシャッタまたはローリングシャッタの一部として露光される場合がある。例えばロウ全体を露光することなどに関する問題は、その後の異なる期間に、同じロウ上の他の画素を露光することができないことである。同じカラム内の２画素を同時に読み出そうとすると、画素の読み出し状態の間に「衝突」が発生するため（すなわち、２画素からの電荷が同時に共通カラムに供給されることにより、読み出し回路が２画素の電荷を区別するのを妨げるため）、例えば共通カラムを共有する画素を読み出そうとするときなどに同様の問題がある。同じロウ内の画素からデータを読み出そうとしたときに発生する衝突についても、同様の問題がある可能性がある。

【0036】

図４及びその後の図に関して説明されるように、開示されたシステム及び方法は、個別化された画素制御を可能にするＣＭＯＳセンサアレイを含む。図４に示されるように、それらのようなシステム、方法、及び／または回路は、これをローリングシャッタの使用によって達成してもよく、このローリングシャッタは、転送トランジスタ及び／またはリセットトランジスタが１つより多い転送選択信号、または１つより多いリセット選択信号によって制御されることができる、ＣＭＯＳセンサアレイの選択された部分を１回で露光する。そのため、ローリングシャッタは、個々の画素に、重複する露光時間、または重複しない露光時間を有してもよい。制御回路によっては、読み出し間隔は、互いに重複するように連結されてもよい、または互いに重複することができてもよい。例えば、所与のＲＯＩの場合、同様の波形を使用して、さまざまな転送トランジスタ、リセットトランジスタ、及び選択トランジスタを制御してもよい。これらの類似した波形は、互いに時間がシフトされてもよいし、されなくてもよい。

【0037】

図４は、転送トランジスタのゲートが２つの転送選択信号ＴＸｘ４１１及びＴＸｙ４１２によって制御されている画素を示す。図４は、電位（例えば、接地）と転送トランジスタ４０２との間に接続されるフォトダイオード４０１を含む。転送トランジスタ４０２は、転送トランジスタ４０２のゲートに接続される転送信号によって制御されてもよい。したがって、示されるように、転送トランジスタ４０２のゲートを駆動する２つ以上の転送選択信号（ＴＸｘ４１１及びＴＸｙ４１２）が組み合わせて使用されることにより、転送トランジスタ４０２、したがってその画素の機能は、同じロウ及び／またはカラムにあることができる画素を含むその他の画素から独立して制御される。図４に示されるように、機能上、２つ以上の転送選択信号ＴＸｘ４１１及びＴＸｙ４１２は、ＡＮＤ論理ゲート４０３に相当するものへの入力であると理解されることができるが、この機能が多くの異なる方法で達成されることができ、図４のＡＮＤゲート４０３がそのような機能の表現に過ぎないことが理解されることができる。転送トランジスタ４０２は、フォトダイオード４０１を浮遊拡散ノード４０４に接続する。任意選択のアンチブルーミングトランジスタ４１３は、フォトダイオード４０１を電位（例えば、Ｖ_ＤＤ４０７）に接続することができ、アンチブルーミングトランジスタ４１３のゲートは、アンチブルーミング選択信号４１４によって駆動されることができる。リセットトランジスタ４０５は、図４にＶ_ＤＤ４０７として表される、定電位で浮遊拡散ノード４０４を接続することができる。リセットトランジスタ４０５は、リセットトランジスタ４０５のゲートに接続されるリセット信号４０６によって制御されることができる。出力トランジスタ４０８のゲートは浮遊拡散ノード４０４に接続されてもよく、出力トランジスタ４０８の端子（例えば、ソース／ドレイン）は選択トランジスタ４０９の端子に接続されてもよい。出力トランジスタ４０８のもう一方の端子は、定電位（本明細書では、Ｖ_ＤＤ４０７）に接続されてもよい。選択トランジスタ４０９は、出力トランジスタ４０８の端子を、読み出し回路（図示せず）に通じる１つ以上の出力ラインに接続する。選択トランジスタ４０９は、選択トランジスタ４０９のゲートに接続される選択信号４１０によって制御されてもよい。

【0038】

複数の転送選択ラインを有する利点は、以下の、画素の個別の制御により、各画素が個別にアドレス指定されることができることと、特異的なＲＯＩのリセット、露光、リセット、及び読み出しを行うことができる場合のフレキシビリティが高くなることと、ＣＭＯＳセンサ全体のＲＯＩごとの状態の順序付けができることにより、これらの動作中の衝突が制御されることと、ＲＯＩがさまざまなサイズ、位置、及び露光時間を有することができることで、ＣＭＯＳセンサでのＲＯＩのフレキシビリティが高くなることと、ＲＯＩごとの読み出し時間のフレキシビリティが高くなることと、ＲＯＩごとに利用可能な状態の数のフレキシビリティが高くなることと、のうちの１つ以上を含む。

【0039】

図５は、図４によるＣＭＯＳセンサのタイミング図の一例を示す。図５は、リセット信号４０６、第一転送選択信号ＴＸｘ４１１、及び第二転送選択信号ＴＸｙ４１２を含む。また、図５は、リセット信号４０６に応答したリセットトランジスタ４０５の動作を示す。リセット信号４０６が第一レベルから第二レベルに変化する場合（図５に、低電圧状態から高電圧状態への遷移として示される）、リセットトランジスタがオンになる。

【0040】

さらに、図５は、第一及び第二転送選択信号ＴＸｘ４１１及びＴＸｙ４１２の組み合わせに応答した転送トランジスタ４０２の動作を示す。第一及び第二転送選択信号ＴＸｘ４１１及びＴＸｙ４１２の両方が高電圧状態にある場合、転送トランジスタがオンになる。ただし、転送選択信号ＴＸｘ４１１及びＴＸｙ４１２の一方または両方が低電圧状態にある場合、転送トランジスタはオフである。

【0041】

図に示されており、本明細書に記載されているトランジスタは、エッジトリガ、レベルトリガ、または両方の組み合わせであってもよい。したがって、例えば、図５に関して、リセットトランジスタ及び／または転送トランジスタは、それぞれのトリガ方法を用いてオンだけになってもよい。

【0042】

図６は、２つの転送選択信号を使用する、図４の転送トランジスタの動作の論理テーブルの一例を示す。第一転送選択信号ＴＸｘの２つの可能な値｛０，１｝は、図６のテーブルにロウ識別子として示され、第二転送選択信号ＴＸｙの２つの可能な値｛０，１｝は、図６のテーブルにカラム識別子として示される。転送選択信号のうちの少なくとも１つが｛０｝である場合、転送トランジスタはオフである。両方の転送選択信号が｛１｝である場合、転送トランジスタはオンである。

【0043】

図７は、例えばＣＭＯＳセンサの画素などであることができる回路を示し、転送トランジスタ７０２のゲートが２つの転送選択信号によって制御されており、リセットトランジスタ７０５のゲートが２つのリセット選択信号によって制御されていることにより、画素を、そのアレイ内のその他の画素に対して個別化した転送及びリセットができる。図７は、電位（例えば、接地）と転送トランジスタ７０２との間に接続されるフォトダイオード７０１を含む。任意選択で、フォトダイオード７０１は、アンチブルーミング選択信号７１６によって駆動されることができるアンチブルーミングトランジスタ７１５にさらに接続されることができる。転送トランジスタ７０２は、転送トランジスタ７０２のゲートに接続される転送信号（図７では機能上、ＡＮＤ論理ゲート７０３として表される）によって制御されることができる。転送トランジスタ７０２は、フォトダイオード７０１を浮遊拡散ノード７０４に接続する。リセットトランジスタ７０５は、図７にＶ_ＤＤ７０７として表される、定電位で浮遊拡散ノード７０４を接続することができる。リセットトランジスタ７０５は、リセットトランジスタ７０５のゲートに接続されるリセット信号（図７では機能上、ＡＮＤ論理ゲート７０６として表される）によって制御されてもよい。出力トランジスタ７０８のゲートは浮遊拡散ノード７０４に接続されてもよく、出力トランジスタ７０８の端子（例えば、ソース／ドレイン）は選択トランジスタ７０９の端子に接続されてもよい。出力トランジスタ７０８のもう一方の端子は、定電位（本明細書では、Ｖ_ＤＤ７０７）に接続されてもよい。選択トランジスタ７０９は、出力トランジスタ７０８の端子を、読み出し回路（図示せず）に通じる１つ以上の出力ラインに接続する。選択トランジスタ７０９は、選択トランジスタ７０９のゲートに接続される選択信号７１０によって制御されてもよい。ＡＮＤ論理ゲート７０３は、第一及び第二転送選択信号ＴＸｘ７１１及びＴＸｙ７１２によって表される、２つ以上の転送選択信号を入力として受信してもよい。所与の転送トランジスタに２つ以上の転送選択信号を使用することにより、転送トランジスタのロウ（またはカラム）全体のみがアドレス指定されるのと比較して、転送トランジスタが個別にアドレス指定されることができる。図７のリセット選択ＡＮＤ論理ゲート７０６は、第一及び第二リセット選択信号ＲＳＴｘ７１３及びＲＳＴｙ７１４によって表される、２つ以上のリセット選択信号を入力として受信することができる。所与のリセットトランジスタに２つ以上のリセット選択信号を使用することにより、リセットトランジスタのロウ（またはカラム）全体のみがアドレス指定されるのと比較して、リセットトランジスタが個別にアドレス指定されることができる。

【0044】

図８は、２つの転送選択信号及び２つのリセット選択信号を用いた、図７による回路（例えば、ＣＭＯＳセンサの画素）によるタイミング図の一例を示す。図７の回路を参照すると、図８は、第一リセット選択信号ＲＳＴｘ７１３と、この第一リセット信号ＲＳＴｘ７１３とは異なる幅である（またはそれとは異なる期間（それより長い、または短い期間）「高い」状態にある）第二リセット選択信号ＲＳＴｙ７１４と、第一転送選択信号ＴＸｘ７１１と、第一転送選択信号ＴＸｘ７１１とは異なる幅である（またはそれとは異なる期間「高い」状態にある）第二転送選択信号ＴＸｙ７１２とを含むが、第一及び第二リセット選択信号ＲＳＴｘ及びＲＳＴｙ、ならびに第一及び第二転送選択信号ＴＸｘ及びＴＸｙが、同じ幅／持続時間である場合がある（もしくは同じ時間の間「高い」場合がある）、または異なる（例えば、比較的「長い」もしくは「短い」）幅／持続時間である場合がある（例えば、ＴＸトランジスタに対するＲＳＴトランジスタ、もしくはＲＳＴｙ／ＴＸｙトランジスタに対するＲＳＴｘ／ＴＸｘトランジスタ）ことが理解されることができる。したがって、本明細書で提供される様々な例示的なタイミング図と同様に、タイミング図の他の変形形態が特定の用途により適している可能性があることがわかることができ、本開示がそれらのようなタイミング図の例によって限定されないものとする。

【0045】

図８は、示されている第一及び第二リセット信号ＲＳＴｘ７１３及びＲＳＴｙ７１４に応答したリセットトランジスタ７０５の動作を示す。図示されるように、リセット選択信号ＲＳＴｘ７１３及びＲＳＴｙ７１４の両方が高電圧状態にある場合、リセットトランジスタはオンである。ただし、リセット選択信号ＲＳＴｘ７１３及びＲＳＴｙ７１４の一方または両方が低電圧状態にある場合、リセットトランジスタはオフである。図７及び８の例示的な実施形態などのいくつかの実施形態では、ＴＸｘがＴＸｙよりも長期間にわたって高く、同様に、ＲＳＴｘがＲＳＴｙよりも長期間にわたって高いと判定されることができる。

【0046】

さらに、図８は、転送選択信号ＴＸｘ７１１及びＴＸｙ７１２の組み合わせに応答した転送トランジスタ７０２の動作を示す。転送選択信号ＴＸｘ７１１及びＴＸｙ７１２の両方が高電圧状態にある場合、転送トランジスタはオンである。ただし、転送選択信号ＴＸｘ７１１及びＴＸｙ７１２の一方または両方が低電圧状態にある場合、転送トランジスタはオフである。

【0047】

図９Ａは、第一及び第二リセット選択信号７１３、７１４に応答したリセットトランジスタの動作についての論理テーブルの一例を示す。リセット選択信号ＲＳＴｘについての２つの値｛０，１｝は図９Ａのテーブルにロウ識別子として示され、リセット選択信号ＲＳＴｙについての２つの値｛０，１｝は図９Ａのテーブルにカラム識別子として示される。リセット選択信号の少なくとも１つが｛０｝である場合、リセットトランジスタはオフである。両方のリセット選択信号が｛１｝である場合、リセットトランジスタはオンである。

【0048】

図９Ｂは、転送選択信号に応答した転送トランジスタの動作についての論理テーブルの一例を示す。転送選択信号ＴＸｘについての２つの値｛０，１｝は図９Ｂのテーブルにロウ識別子として示され、転送選択信号ＴＸｙについての２つの値｛０，１｝は図９Ｂのテーブルにカラム識別子として示される。転送選択信号の少なくとも１つが｛０｝である場合、転送トランジスタはオフである。両方の転送選択信号が｛１｝である場合、転送トランジスタはオンである。

【0049】

図１０Ａは、図７の回路による回路（例えば、ＣＭＯＳセンサの画素）を示すが、ＡＮＤゲートの機能がトランジスタと置換されている。図１０Ａの実施形態では、別個のトランジスタは、転送トランジスタ１００２及びリセットトランジスタ１００５の動作を制御する。本明細書で説明されるように、図１０Ａの実施形態では、転送トランジスタ１００２及びリセットトランジスタ１００５は「フローティング」である。図１０Ａは、電位（例えば、ＶＳＳ）と転送トランジスタ１００２との間に接続されるフォトダイオード１００１を含む。転送トランジスタ１００２は、フォトダイオード１００１と浮遊拡散ノード１００４との間に接続される。転送トランジスタ１００２のゲートは、転送選択トランジスタ１００３の出力に接続される。転送選択トランジスタ１００３のゲートは、第一転送選択信号ＴＸｘを受信する。転送選択トランジスタ１００３は、転送トランジスタ１００２のゲートと第二転送選択信号ＴＸｙとの間に接続される。同様に、リセットトランジスタ１００５は、浮遊拡散ノード１００４と電位（例えば、ＶＤＤｒｓｔ）との間に接続される。リセット選択トランジスタ１００６のゲートは、第一リセット選択信号ＲＳＴｘを受信する。リセット選択トランジスタ１００６は、リセットトランジスタ１００５のゲートと第二リセット選択信号ＲＳＴｙとの間に接続される。出力トランジスタ１００８は、電位（例えば、ＶＤＤｐｉｘ）と選択トランジスタ１００９との間に接続される。出力トランジスタ１００８のゲートは、浮遊拡散ノード１００４に接続される。選択トランジスタ１００９は、出力トランジスタ１００８と読み出し回路（図示せず）との間に接続される。選択トランジスタ１００９のゲートは、選択信号ＳＥＬを受信する。任意選択のアンチブルーミングトランジスタ１０１６は、フォトダイオード１００１と電位（例えば、ＶＤＤｐｉｘ）との間に接続される。アンチブルーミングトランジスタ１０１６のゲートは、アンチブルーミング選択信号ＡＢを受信する。

【0050】

図１０Ｂは追加の注釈が付けられている図１０Ａの画素の代替図を示す。図１０Ｂは、電位（例えば、接地）と転送トランジスタ１００２との間に接続されるフォトダイオード１００１を含む。転送トランジスタ１００２は、転送トランジスタ１００２のゲートに接続される転送選択トランジスタ１００３の出力によって制御されることができる。転送トランジスタ１００２は、フォトダイオード１００１を浮遊拡散ノード１００４に接続する。リセットトランジスタ１００５は、図１０ＢにＶＤＤｒｓｔ１００７として表される、定電位で浮遊拡散ノード１００４を接続することができる。リセットトランジスタ１００５は、リセットトランジスタ１００５のゲートに接続されるリセット選択トランジスタ１００６によって制御されてもよい。出力トランジスタ１００８のゲートは浮遊拡散ノード１００４に接続されてもよく、出力トランジスタ１００８の端子（例えば、ソース／ドレイン）は選択トランジスタ１００９の端子に接続されてもよい。出力トランジスタ１００８のもう一方の端子は、定電位（本明細書では、ＶＤＤｓｆ１０１５）に接続されてもよい。定電位ＶＤＤｒｓｔ１００７及びＶＤＤｓｆ１０１５は、同じであってもよい、または異なってもよい。選択トランジスタ１００９は、出力トランジスタ１００８の端子を、読み出し回路（図示せず）に通じる１つ以上の出力ラインに接続する。選択トランジスタ１００９は、選択トランジスタ１００９のゲートに接続される選択信号１０１０によって制御されてもよい。転送選択トランジスタ１００３は、転送選択信号ＴＸｘ１０１１及びＴＸｙ１０１２によって表される、２つ以上の転送選択信号を入力として受信することができる。例えば、転送選択トランジスタ１００３のゲートは、転送選択信号ＴＸｘ１０１１を受信してもよく、その残りの端子（例えば、転送トランジスタ１００２のゲートに接続されていないソース／ドレインのもう一方）を転送選択信号ＴＸｙ１０１２に接続させてもよい。所与の転送選択トランジスタ１００３に２つ以上の転送選択信号を使用することにより、転送トランジスタのロウ全体のみがアドレス指定されるのと比較して、転送トランジスタ１００２が個別にアドレス指定されることができる。リセット選択トランジスタ１００６は、リセット選択信号ＲＳＴｘ１０１３及びＲＳＴｙ１０１４によって表される、２つ以上のリセット選択信号を入力として受信することができる。例えば、リセット選択トランジスタ１００６のゲートは、リセット選択信号ＲＳＴｘ１０１３を受信してもよく、その残りの端子（例えば、リセットトランジスタ１００５のゲートに接続されていないソース／ドレインのもう一方）をリセット選択信号ＲＳＴｙ１０１４に接続させてもよい。所与のリセットトランジスタに２つ以上のリセット選択信号を使用することにより、リセットトランジスタのロウ全体のみがアドレス指定されるのと比較して、リセットトランジスタ１００５が個別にアドレス指定されることができる。また、図１０Ｂは、フォトダイオード１００１に接続される任意選択のアンチブルーミングトランジスタ１０１６を含む。アンチブルーミングトランジスタ１０１６のもう一方の端部は、定電位（例えば、ＶＤＤｓｆ１０１５）に接続されてもよい。アンチブルーミングトランジスタ１０１６のゲートは、アンチブルーミング信号ＡＢ１０１７を受信することができる。

【0051】

図１１は、第一及び第二転送選択信号１０１１、１０１２ならびに第一及び第二リセット選択信号１０１３、１０１４を用いた、図１０の回路（例えば、ＣＭＯＳセンサ）によるタイミング図の一例を示す。図１１は、リセット選択信号ＲＳＴｘ１０１３、リセット選択信号ＲＳＴｙ１０１４、転送選択信号ＴＸｘ１０１１、及び転送選択信号ＴＸｙ１０１２を含む。図１１は、リセット信号（リセット選択トランジスタ１００６の出力）に応答したリセットトランジスタ１００５の動作を示す。リセット選択信号ＲＳＴｘ１０１３及びＲＳＴｙ１０１４の両方が高電圧状態にある場合、リセットトランジスタはオンである。ただし、リセット選択信号ＲＳＴｘ１０１３及びＲＳＴｙ１０１４の一方または両方が低電圧状態にある場合、リセットトランジスタはオフである。

【0052】

さらに、図１１は、転送選択信号ＴＸｘ１０１１及びＴＸｙ１０１２の組み合わせに応答した転送トランジスタ１００２の動作を示す。転送選択信号ＴＸｘ１０１１及びＴＸｙ１０１２の両方が高電圧状態にある場合、転送トランジスタはオンである。ただし、転送選択信号ＴＸｘ１０１１及びＴＸｙ１０１２の一方または両方が低電圧状態にある場合、転送トランジスタはオフである。

【0053】

図１０Ａ及び１０Ｂによる回路（例えば、画素）の場合、例示的なＲＳＴｘがＴＸｘと同じ幅で（例えば、同じ時間の間、高い状態で）示され、ＲＳＴｙがＴＸｙと同じ幅で示されるが、そのような実施形態が例示に過ぎず、回路の使用によって決定されるように、さまざまなＴＸ及びＲＳＴ信号間の他の関係が使用されてもよいことが理解されることができる。さらに、例示的な実施形態の場合、図１１に示されるように、リセット選択トランジスタ１００６のゲートに接続されるＲＳＴｘは、リセット選択トランジスタ１００６のソースに接続される信号ＲＳＴｙより長くてもよいが（例えば、より長期間、高い状態にあってもよいが）、そのような例示的な実施形態は例示に過ぎない。同様に、図１１にも示されるように、転送選択トランジスタ１００３のゲートに接続されるＴＸｘは、転送選択トランジスタ１００３のソースに接続される信号ＴＸｙよりも長くてもよい（例えば、より長期間、高い状態にあってもよい）。

【0054】

図１２Ａは、第一及び第二リセット選択信号を使用した、リセット選択トランジスタ、そのためリセットトランジスタの動作についての論理テーブルの一例を示す。リセット選択信号ＲＳＴｘについての２つの値｛０，１｝は、例えば図１２Ａのテーブルにロウ識別子などとして示され、リセット選択信号ＲＳＴｙについての２つの値｛０，１｝は、例えば図１２Ａのテーブルにカラム識別子などとして示される。ＲＳＴｘ信号が｛０｝である場合、リセット選択トランジスタはフローティングである。ＲＳＴｘ信号が｛１｝であり、ＲＳＴｙ信号が｛０｝である場合、リセット選択トランジスタはオフである（｛０｝で表される）。両方のリセット選択信号が｛１｝である場合、リセット選択トランジスタ、そのためリセットトランジスタはオンである（｛１｝で表される）。

【0055】

図１２Ｂは、第一及び第二転送選択信号を使用する転送選択トランジスタの動作についての論理テーブルの一例を示す。図１２Ｂは、第一及び第二転送選択信号を使用する、図１０Ｂの転送選択トランジスタの動作の論理テーブルの一例を示す。転送選択信号ＴＸｘについての２つの値｛０，１｝は、例えば図１２Ｂのテーブルにロウ識別子などとして示され、転送選択信号ＴＸｙについての２つの値｛０，１｝は、例えば図１２Ｂのテーブルにカラム識別子などとして示される。ＴＸｘ信号が｛０｝である場合、転送選択トランジスタはフローティングである。ＴＸｘ信号が｛１｝であり、ＴＸｙ信号が｛０｝である場合、転送選択トランジスタはオフである（｛０｝で表される）。両方の転送選択信号が｛１｝である場合、転送選択トランジスタ、そのため転送トランジスタはオンである（｛１｝で表される）。

【0056】

図１３Ａは、転送トランジスタ及びリセットトランジスタがフローティングではないが、バイアスをかけられていることを除いて、図１０Ａと同様の回路（例えば、ＣＭＯＳセンサの画素）の実施形態を示す。図１３Ａに示されるように、２つの転送選択トランジスタ１３０３ａ、１３０３ｂによって制御される転送トランジスタ１３０２と、２つのリセット選択トランジスタ１３０６ａ、１３０６ｂによって制御されるリセットトランジスタ１３０５とが存在する。図１３Ａは、電位（例えば、ＶＳＳ）と転送トランジスタ１３０２との間に接続されるフォトダイオード１３０１を含む。転送トランジスタ１３０２は、フォトダイオード１３０１と浮遊拡散ノード１３０４との間に接続される。転送トランジスタ１３０２のゲートは、第一転送選択トランジスタ１３０３ａの出力に接続される。第一転送選択トランジスタ１３０３ａのゲートは、第一転送選択信号ＴＸｘを受信する。第一転送選択トランジスタ１３０３ａは、転送トランジスタ１３０２のゲートと第二転送選択信号ＴＸｙとの間に接続される。第二転送選択トランジスタ１３０３ｂは、転送トランジスタ１３０２のゲートと電位（例えば、ＶＳＳ）との間に接続される。第二転送選択トランジスタ１３０３ｂは、第一転送選択信号の相補（例えば、ＴＸｘ＿ｎ）に接続される。同様に示されるのは、浮遊拡散ノード１３０４と電位（例えば、ＶＤＤｒｓｔ）との間に接続されるリセットトランジスタ１３０５である。第一リセット選択トランジスタ１３０６ａのゲートは、第一リセット選択信号ＲＳＴｘを受信する。第一リセット選択トランジスタ１３０６ａは、リセットトランジスタ１３０５のゲートと第二リセット選択信号ＲＳＴｙとの間に接続される。第二リセット選択トランジスタ１３０６ｂは、リセットトランジスタ１３０５のゲートと電位（例えば、ＶＳＳ）との間に接続される。第二リセット選択トランジスタ１３０６ｂは、第一リセット選択信号の相補（例えば、ＲＳＴｘ＿ｎ）に接続される。出力トランジスタ１３０８は、電位（例えば、ＶＤＤｐｉｘ）と選択トランジスタ１３０９との間に接続される。出力トランジスタ１３０８のゲートは、浮遊拡散ノード１３０４に接続される。選択トランジスタ１３０９は、出力トランジスタ１３０８と読み出し回路（図示せず）との間に接続される。選択トランジスタ１３０９のゲートは、選択信号ＳＥＬを受信する。任意選択のアンチブルーミングトランジスタ１３１６は、フォトダイオード１３０１と電位（例えば、ＶＤＤｐｉｘ）との間に接続される。アンチブルーミングトランジスタ１３１６のゲートは、アンチブルーミング選択信号ＡＢを受信する。

【0057】

図１３Ｂは、追加の注釈が付けられている図１３Ａの回路（例えば、画素）の代替図を示す。図１３Ｂは、電位（例えば、接地）と転送トランジスタ１３０２との間に接続されるフォトダイオード１３０１を含む。転送トランジスタ１３０２は、転送トランジスタ１３０２のゲートに接続される転送選択トランジスタ１３０３ａの出力によって制御されることができる。転送トランジスタ１３０２は、フォトダイオード１３０１を浮遊拡散ノード１３０４に接続する。リセットトランジスタ１３０５は、図１３ＢにＶＤＤｒｓｔ１３０７として表される、定電位で浮遊拡散ノード１３０４を接続することができる。リセットトランジスタ１３０５は、リセットトランジスタ１３０５のゲートに接続されるリセット選択トランジスタ１３０６ａによって制御されてもよい。出力トランジスタ１３０８のゲートは浮遊拡散ノード１３０４に接続されてもよく、出力トランジスタ１３０８の端子（例えば、ソース／ドレイン）は選択トランジスタ１３０９の端子に接続されてもよい。出力トランジスタ１３０８のもう一方の端子は、定電位（本明細書では、ＶＤＤｓｆ１３１５）に接続されてもよい。定電位ＶＤＤｒｓｔ１３０７及びＶＤＤｓｆ１３１５は、同じであってもよい、または異なってもよい。選択トランジスタ１３０９は、出力トランジスタ１３０８の端子を、読み出し回路（図示せず）に通じる１つ以上の出力ラインに接続する。選択トランジスタ１３０９は、選択トランジスタ１３０９のゲートに接続される選択信号１３１０によって制御されてもよい。転送選択トランジスタ１３０３ａは、転送選択信号ＴＸｘ１３１１ａ及びＴＸｙ１３１２によって表される、２つ以上の転送選択信号を入力として受信することができる。例えば、転送選択トランジスタ１３０３ａのゲートは、転送選択信号ＴＸｘ１３１１ａに接続されてもよく、その残りの端子（例えば、転送トランジスタ１３０２のゲートに接続されていないソース／ドレインのもう一方）を転送選択信号ＴＸｙ１３１２に接続させてもよい。図１３Ｂは、転送トランジスタ１３０２のゲートと定電位（例えば、接地）との間に接続される別の転送選択トランジスタ１３０３ｂを含む。転送選択トランジスタ１３０３ｂのゲートは、転送選択信号ＴＸｘ１３１１ａの相補（すなわち、転送選択信号／ＴＸｘ１３１１ｂ）に接続されてもよい。所与の転送トランジスタに２つ以上の転送選択信号を使用することにより、転送トランジスタのロウ（またはカラム）全体のみがアドレス指定されるのと比較して、転送トランジスタが個別にアドレス指定されることができる。

【0058】

転送選択トランジスタ１３０３ａ及び１３０３ｂは、同じタイプ（ｐ型またはｎ型）のトランジスタであってもよい。さらに、または代わりに、転送選択トランジスタ１３０３ａ及び１３０３ｂは、異なるタイプ（１つがｐ型で１つがｎ型）のトランジスタであってもよい。転送選択トランジスタ１３０３ａ及び１３０３ｂが異なるタイプのトランジスタであることにより、同じ転送選択信号ＴＸｘ１３１１ａは、２つの転送選択トランジスタのゲートに印加されてもよい。ゲート電圧が高いと、一方がオンになり、もう一方がオフになる。同様に、ゲート電圧が低いと、一方がオフになり、もう一方がオンになる。このアプローチにより、相補信号／ＴＸｘ１３１１ｂという信号を生じるために別個のインバータを追加することが減少する。

【0059】

リセット選択トランジスタ１３０６ａは、リセット選択信号ＲＳＴｘ１３１３ａ及びＲＳＴｙ１３１４によって表される、２つ以上のリセット選択信号に接続されることができる。例えば、リセット選択トランジスタ１３０６ａのゲートは、リセット選択信号ＲＳＴｘ１３１３ａに接続されてもよく、その残りの端子（例えば、リセットトランジスタ１３０５のゲートに接続されていないソース／ドレインのもう一方）をリセット選択信号ＲＳＴｙ１３１４に接続させてもよい。図１３Ｂは、リセットトランジスタ１３０５のゲートと定電位（例えば、接地）との間に接続される別のリセット選択トランジスタ１３０６ｂを含む。リセット選択トランジスタ１３０６ｂのゲートは、リセット選択信号ＲＳＴｘ１３１３ａの相補（すなわち、リセット選択信号／ＲＳＴｘ１３１３ｂ）に接続されることができる。所与のリセットトランジスタに２つ以上のリセット選択信号を使用することにより、リセットトランジスタのロウ（またはカラム）全体のみがアドレス指定されるのと比較して、リセットトランジスタが個別にアドレス指定されることができる。

【0060】

リセット選択トランジスタ１３０６ａ及び１３０６ｂは、同じタイプ（ｐ型またはｎ型）のトランジスタであってもよい。さらに、または代わりに、リセット選択トランジスタ１３０６ａ及び１３０６ｂは、異なるタイプ（１つがｐ型で１つがｎ型）のトランジスタであってもよい。リセット選択トランジスタ１３０６ａ及び１３０６ｂが異なるタイプのトランジスタであることにより、同じリセット選択信号ＲＳＴｘ１３１３ａは、２つのリセット選択トランジスタのゲートに印加されてもよい。ゲート電圧が高いと、一方がオンになり、もう一方がオフになる。同様に、ゲート電圧が低いと、一方がオフになり、もう一方がオンになる。このアプローチにより、相補信号／ＲＳＴｘ１３１３ｂという信号を生じるために別個のインバータを追加することが減少する。

【0061】

また、図１３Ｂは、フォトダイオード１３０１に接続される任意選択のアンチブルーミングトランジスタ１３１６を含む。アンチブルーミングトランジスタ１３１６のもう一方の端部は、定電位（例えば、ＶＤＤｓｆ１３１５）に接続されてもよい。アンチブルーミングトランジスタ１３１６のゲートは、アンチブルーミング信号ＡＢ１３１７を受信することができる。

【0062】

図１４は、図１３Ｂによる２つの転送選択信号及び２つのリセット選択信号を用いた回路（例えば、ＣＭＯＳセンサ）の１つのタイミング図を示す。図１４は、ＲＳＴｘ及びその相補／ＲＳＴｘで表されるリセット選択信号、リセット選択信号ＲＳＴｙ、ＴＸｘ及びその相補／ＴＸｘで表される転送選択信号、ならびに転送選択信号ＴＸｙを含む。図１４は、リセット信号（リセット選択トランジスタ１３０６ａ及びリセット選択トランジスタ１３０６ｂの出力）に応答したリセットトランジスタ１３０５の動作を示す。リセット選択信号ＲＳＴｘ１３１３ａ及びＲＳＴｙ１３１４が高電圧状態にあり、リセット選択信号／ＲＳＴｘ１３１３ｂが低電圧状態にある場合、リセットトランジスタはオンである。ただし、リセット選択信号ＲＳＴｘが低電圧状態にあり、リセット選択信号／ＲＳＴｘが高電圧状態にある場合、リセットトランジスタ１３０５はオフである。同様に、リセット選択信号ＲＳＴｙが低電圧状態にある場合、リセットトランジスタ１３０５はオフである。

【0063】

さらに、図１４は、転送信号（転送選択トランジスタ１３０３ａ及び転送選択トランジスタ１３０３ｂの出力）に応答した転送トランジスタ１３０２の動作を示す。転送選択信号ＴＸｘ１３１１ａ及びＴＸｙ１３１２が高電圧状態にあり、転送選択信号／ＴＸｘ１３１１ｂが低電圧状態にある場合、転送トランジスタはオンである。ただし、転送選択信号ＴＸｘが低電圧状態にあり、転送選択信号／ＴＸｘが高電圧状態にある場合、転送トランジスタ１３０２はオフである。同様に、転送選択信号ＴＸｙが低電圧状態にある場合、転送トランジスタはオフである。図１４では、転送選択信号ＴＸｘ及びＴＸｙが高電圧／電位状態で同じ長さ／持続時間を有することが示されているが、そのような同等の持続時間が必要とされず、２つの信号の間で異なってもよいことが理解されることができる。

【0064】

図１５Ａは、リセット選択信号を使用するリセットトランジスタの動作についての論理テーブルの一例を示す。説明のために、リセット選択信号ＲＳＴｘ１３１３ａ、／ＲＳＴｘ１３１３ｂ、及びＲＳＴｙ１３１４の完全な論理テーブルが示され、それぞれが値｛０，１｝を有する。ＲＳＴｘ信号が｛０｝であり、／ＲＳＴｘ信号が｛１｝である場合、リセットトランジスタはオフである（｛０｝で表される）。ＲＳＴｘ信号が｛１｝であり、／ＲＳＴｘ信号が｛０｝であり、ＲＳＴｙ信号が｛０｝である場合、リセットトランジスタはオフである（｛０｝で表される）。ＲＳＴｘ及びＲＳＴｙ信号が｛１｝であり、／ＲＳＴｘ信号が｛０｝である場合、リセットトランジスタはオンである（｛１｝で表される）。リセット選択トランジスタ１３０６ａ及び１３０６ｂのゲートに供給される信号が常に相補的であるとは限らない（すなわち、それらは、例えば異なるソースから導出されるなどの場合、同じであってもよい）ことを識別するために、ＲＳＴｘ及び／ＲＳＴｘが同じ値を有するロウは、それぞれの値の後に単一のアスタリスク「^＊」を含む。これらのロウでは、リセットトランジスタはフローティングとして識別される。さらに、二重アスタリスク「^＊＊」のあるロウでは、リセット選択トランジスタ１３０６ａ及び１３０６ｂは両方ともオンであると、高電流が流れる結果になる可能性がある。

【0065】

図１５Ｂは、転送選択信号を使用する転送トランジスタの動作についての論理テーブルの一例を示す。説明のために、転送選択信号ＴＸｘ１３１１ａ、／ＴＸｘ１３１１ｂ、及びＴＸｙ１３１２についての完全な論理テーブルが示され、それぞれが値｛０，１｝を有する。ＴＸｘ信号が｛０｝であり、／ＴＸｘ信号が｛１｝である場合、転送トランジスタはオフである（｛０｝で表される）。ＴＸｘ信号が｛１｝であり、／ＴＸｘ信号が｛０｝であり、ＴＸｙ信号が｛０｝である場合、転送トランジスタはオフである（｛０｝で表される）。ＴＸｘ及びＴＸｙ信号が｛１｝であり、／ＴＸｘ信号が｛０｝である場合、転送トランジスタはオンである（｛１｝で表される）。転送選択トランジスタ１３０３ａ及び１３０３ｂのゲートに供給される信号が常に相補的であるとは限らない（すなわち、それらは、例えば異なるソースから導出される場合、同じであってもよい）ことを識別するために、ＴＸｘ及び／ＴＸｘが同じ値を有するロウは、それぞれの値の後に単一のアスタリスク「^＊」を含む。これらのロウでは、転送トランジスタはフローティングとして識別される。さらに、二重アスタリスク「^＊＊」のあるロウでは、転送選択トランジスタ１３０３ａ及び１３０３ｂは両方ともオンであると、高電流が流れる結果になる可能性がある。

【0066】

図１６Ａは、回路の別の実施形態を示し、この回路は、説明の目的で機能が２つの転送トランジスタ１６０３ａ、１６０３ｂを用いて示される第一転送回路１６０２によって転送トランジスタが示されることを除いて、図１３Ａに示されるものと同様の、例えば画素である。実施形態では、転送回路１６０２が２つのゲートピンを備えた単一のトランジスタを使用して実装されることができることが理解されることができる。図１６Ａは、電位（例えば、ＶＳＳ）と転送回路１６０２との間に接続されるフォトダイオード１６０１を含む。転送回路１６０２は、フォトダイオード１６０１と浮遊拡散ノード１６０４との間に接続される。転送回路１６０２は、１つ以上の転送トランジスタであってもよく、それぞれが転送選択信号によって制御されてもよい。例えば、転送回路１６０２（破線で画定される領域として図１６Ａに示される）は、第一転送回路選択トランジスタ１６０３ａ及び第二転送回路選択トランジスタ１６０３ｂの直列接続を含んでもよい。第一転送回路選択トランジスタ１６０３ａは、そのゲートで、転送選択信号ＴＸｘを受信することができる。第二転送回路選択トランジスタ１６０３ｂは、そのゲートで、転送選択信号ＴＸｙを受信することができる。リセットトランジスタ１６０５は、浮遊拡散ノード１６０４と電位（例えば、ＶＤＤｒｓｔ）との間に接続される。リセット選択トランジスタ１６０６のゲートは、第一リセット選択信号ＲＳＴｘを受信する。リセット選択トランジスタ１６０６は、リセットトランジスタ１６０５のゲートと第二リセット選択信号ＲＳＴｙとの間に接続される。出力トランジスタ１６０８は、電位（例えば、ＶＤＤｐｉｘ）と選択トランジスタ１６０９との間に接続される。出力トランジスタ１６０８のゲートは、浮遊拡散ノード１６０４に接続される。選択トランジスタ１６０９は、出力トランジスタ１６０８と読み出し回路（図示せず）との間に接続される。選択トランジスタ１６０９のゲートは、選択信号ＳＥＬを受信する。任意選択のアンチブルーミングトランジスタ１６１６は、フォトダイオード１６０１と電位（例えば、ＶＤＤｐｉｘ）との間に接続される。アンチブルーミングトランジスタ１６１６のゲートは、アンチブルーミング選択信号ＡＢを受信する。

【0067】

図１６Ｂは、追加の注釈が付けられている回路（例えば、図１６Ａの画素）の代替図である。図１６Ｂは、電位（例えば、接地）と転送回路１６０２との間に接続されるフォトダイオード１６０１を含む。転送回路１６０２は、フォトダイオード１６０１を浮遊拡散ノード１６０４に接続する。リセットトランジスタ１６０５は、図１６ＢにＶＤＤｒｓｔ１６０７として表される、定電位で浮遊拡散ノード１６０４を接続することができる。リセットトランジスタ１６０５は、リセットトランジスタ１６０５のゲートに接続されるリセット選択トランジスタ１６０６によって制御されてもよい。出力トランジスタ１６０８のゲートは浮遊拡散ノード１６０４に接続されてもよく、出力トランジスタ１６０８の端子（例えば、ソース／ドレイン）は選択トランジスタ１６０９の端子に接続されてもよい。出力トランジスタ１６０８のもう一方の端子は、定電位（本明細書では、ＶＤＤｓｆ１６１５）に接続されてもよい。定電位ＶＤＤｒｓｔ１６０７及びＶＤＤｓｆ１６１５は、同じであってもよい、または異なってもよい。選択トランジスタ１６０９は、出力トランジスタ１６０８の端子を、読み出し回路（図示せず）に通じる１つ以上の出力ラインに接続する。選択トランジスタ１６０９は、選択トランジスタ１６０９のゲートに接続される選択信号１６１０によって制御されてもよい。

【0068】

第二転送回路選択トランジスタ１６０３ｂは、そのゲートで、転送選択信号ＴＸｘ１６１１を受信することができ、前述のように、第一転送回路選択トランジスタ１６０３ａは、そのゲートで、転送選択信号ＴＸｙ１６１２を受信することができる。所与の転送トランジスタに２つ以上の転送選択信号を使用することにより、転送トランジスタのロウ（またはカラム）全体のみがアドレス指定されるのと比較して、転送トランジスタが個別にアドレス指定されることができる。

【0069】

リセット選択トランジスタ１６０６は、リセット選択信号ＲＳＴｘ１６１３及びＲＳＴｙ１６１４によって表される、２つ以上のリセット選択信号を入力として受信することができる。例えば、リセット選択トランジスタ１６０６のゲートは、リセット選択信号ＲＳＴｘ１６１３を受信してもよく、その残りの端子（例えば、リセットトランジスタ１６０５のゲートに接続されていないソース／ドレインのもう一方）をリセット選択信号ＲＳＴｙ１６１４に接続させてもよい。あるいは、リセットトランジスタ１６０５は、転送回路１６０２と同様の構成で２つのリセットトランジスタを含むリセット回路であってもよい。所与のリセットトランジスタに２つ以上のリセット選択信号を使用することにより、リセットトランジスタのロウ（またはカラム）全体のみがアドレス指定されるのと比較して、リセットトランジスタが個別にアドレス指定されることができる。

【0070】

また、図１６Ｂは、フォトダイオード１６０１に接続される任意選択のアンチブルーミングトランジスタ１６１６を含む。アンチブルーミングトランジスタ１６１６のもう一方の端部は、定電位（例えば、ＶＤＤｓｆ１６１５）に接続されてもよい。アンチブルーミングトランジスタ１６１６のゲートは、アンチブルーミング信号ＡＢ１６１７を受信することができる。

【0071】

さらに、または代わりに、リセットトランジスタ１６０５はリセット回路（転送回路１６０２のものと同様）であってもよく、このリセット回路では、デュアルゲートリセット選択トランジスタは、浮遊拡散ノード１６０４と電位ＶＤＤｒｓｔ１６０７との間に直列で接続されてもよく、リセット選択トランジスタゲートのうちの１つはＲＳＴｘ１６１３によって制御され、もう一方はＲＳＴｙ１６１４によって制御される。

【0072】

図１７は、図１６Ｂによる２つの転送選択信号及び２つのリセット選択信号を用いた回路（例えば、ＣＭＯＳセンサ）についてのタイミング図の一例を示す。図１７は、リセット選択信号ＲＳＴｘ、リセット選択信号ＲＳＴｙ、転送選択信号ＴＸｘ、及び転送選択信号ＴＸｙを含む。図１７は、リセット選択信号ＲＳＴｘ及びリセット選択信号ＲＳＴｙの組み合わせである、リセット信号に応答したリセットトランジスタの動作を示す。リセット選択信号ＲＳＴｘ及びＲＳＴｙの両方が高電圧状態にある場合、リセットトランジスタはオンである。ただし、リセット選択信号ＲＳＴｘ及びＲＳＴｙの一方または両方が低電圧状態にある場合、リセットトランジスタはオフである。

【0073】

さらに、図１７は、転送選択信号ＴＸｘ及びＴＸｙの組み合わせに応答した転送トランジスタの動作を示す。転送選択信号ＴＸｘ及びＴＸｙの両方が高電圧状態にある場合、転送トランジスタはオンである。ただし、転送選択信号ＴＸｘ及びＴＸｙの一方または両方が低電圧状態にある場合、転送トランジスタはオフである。

【0074】

図１８Ａは、図１６Ｂに示されるように、２つのリセット選択信号を使用するリセットトランジスタの動作についての論理テーブルの一例を示す。リセット選択信号ＲＳＴｘについての２つの値｛０，１｝は図１８Ａのテーブルにロウ識別子として示され、リセット選択信号ＲＳＴｙについての２つの値｛０，１｝は図１８Ａのテーブルにカラム識別子として示される。ＲＳＴｘ信号が｛０｝である場合、リセットトランジスタはフローティングである。ＲＳＴｘ信号が｛１｝であり、ＲＳＴｙ信号が｛０｝である場合、リセットトランジスタはオフである（｛０｝で表される）。両方のリセット選択信号が｛１｝である場合、リセットトランジスタはオンである（｛１｝で表される）。

【0075】

図１８Ｂは、図１６Ｂに示されるように、２つの転送選択信号を使用する転送トランジスタの動作についての論理テーブルの一例を示す。転送選択信号ＴＸｘについての２つの値｛０，１｝は図１８Ｂのテーブルにロウ識別子として示され、転送選択信号ＴＸｙについての２つの値｛０，１｝は図１８Ｂのテーブルにカラム識別子として示される。ＴＸｘ信号が｛０｝である場合、転送トランジスタはオフである（｛０｝で表される）。ＴＸｘ信号が｛１｝であり、ＴＸｙ信号が｛０｝である場合、リセットトランジスタはオフである。両方の転送選択信号が｛１｝である場合、転送トランジスタはオンである（｛１｝で表される）。

【0076】

図１９は、複数のリセット選択信号及び転送選択信号を用いたリセットトランジスタ及び転送トランジスタについてのタイミング図の一例を示す。図１９は、４画素が４つのロウ及び１つの共通カラムにある、ＲＯＩを示す。ＲＯＩ１は、ロウＪ、ロウＪ＋１、ロウＪ＋２、及びロウＪ＋３のそれぞれに画素を含む。これらの画素は、ローリングシャッタを使用して露光される。図１９のタイミング図は、４画素のそれぞれについてのリセット選択信号及び転送選択信号のものである。第一画素（ロウＪ中の）は、ＲＳＴｘ＜Ｊ＞、ＴＸｘ＜Ｊ＞、ＲＳＴｙ＜ｃｏｌｓ＞及びＴＸｙ＜ｃｏｌｓ＞信号が高い場合、Ｂリセット状態に入る。第二画素（ロウＪ＋１中の）は、ＲＳＴｘ＜Ｊ＋１＞、ＴＸｘ＜Ｊ＋１＞、ＲＳＴｙ＜ｃｏｌｓ＞及びＴＸｙ＜ｃｏｌｓ＞信号が高い場合、Ｂリセット状態に入る。第三画素（ロウＪ＋２中の）は、ＲＳＴｘ＜Ｊ＋２＞、ＴＸｘ＜Ｊ＋２＞、ＲＳＴｙ＜ｃｏｌｓ＞及びＴＸｙ＜ｃｏｌｓ＞信号が高い場合、Ｂリセット状態に入る。第四画素（ロウＪ＋３中の）は、ＲＳＴｘ＜Ｊ＋３＞、ＴＸｘ＜Ｊ＋３＞、ＲＳＴｙ＜ｃｏｌｓ＞及びＴＸｙ＜ｃｏｌｓ＞信号が高い場合、Ｂリセット状態に入る。画素のさまざまなロウのＢリセット状態は、さまざまな時間に開始する。

【0077】

Ｅｘｐ（露光）状態に入るために、ロウに関連した選択信号は低電圧レベルに下げられる。第一画素（ロウＪ中の）は、ＲＳＴｘ＜Ｊ＞及びＴＸｘ＜Ｊ＞信号が低い場合、Ｅｘｐ状態に入る。第二画素（ロウＪ＋１中の）は、ＲＳＴｘ＜Ｊ＋１＞及びＴＸｘ＜Ｊ＋１＞信号が低い場合、Ｅｘｐ状態に入る。第三画素（ロウＪ＋２中の）は、ＲＳＴｘ＜Ｊ＋２＞及びＴＸｘ＜Ｊ＋２＞信号が低い場合、Ｅｘｐ状態に入る。第四画素（ロウＪ＋３中の）は、ＲＳＴｘ＜Ｊ＋３＞及びＴＸｘ＜Ｊ＋３＞信号が低い場合、Ｅｘｐ状態に入る。これらの画素は、ＲＳＴｙ＜ｃｏｌｓ＞及びＴＸｙ＜ｃｏｌｓ＞信号のレベルに関係なく、Ｅｘｐ露光状態に入る。したがって、ＲＳＴｙ＜ｃｏｌｓ＞及びＴＸｙ＜ｃｏｌｓ＞信号は、ＲＳＴｙ＜ｃｏｌｓ＞及びＴＸｙ＜ｃｏｌｓ＞が低電圧レベルに設定される前に、その残りの画素をリセットするために使用される。画素のさまざまなロウのＥｘｐ状態は、さまざまな時間に開始する。

【0078】

Ｆリセット状態に入るために、リセット選択信号は高レベルに上げられ、ロウ関連の転送選択信号は低いままである。第一画素（ロウＪ中の）は、ＲＳＴｘ＜Ｊ＞信号が高く、ＲＳＴｙ＜ｃｏｌｓ＞信号が高い場合、Ｆリセット状態に入る。第二画素（ロウＪ＋１中の）は、ＲＳＴｘ＜Ｊ＋１＞信号が高く、ＲＳＴｙ＜ｃｏｌｓ＞が高い場合、Ｆリセット状態に入る。第三画素（ロウＪ＋２中の）は、ＲＳＴｘ＜Ｊ＋２＞信号が高く、ＲＳＴｙ＜ｃｏｌｓ＞が高い場合、Ｆリセット状態に入る。第四画素（ロウＪ＋３中の）は、ＲＳＴｘ＜Ｊ＋３＞信号が高く、ＲＳＴｙ＜ｃｏｌｓ＞が高い場合、Ｆリセット状態に入る。画素のさまざまなロウのＦリセット状態は、さまざまな時間に開始する。

【0079】

ＲＯ（読み出し）状態に入るために、ロウ関連のリセット選択信号は低レベルに下げられ、ロウ関連の転送選択信号は高レベルに上げられる。第一画素（ロウＪ中の）は、ＲＳＴｘ＜Ｊ＞信号が低く、ＴＸｘ＜Ｊ＞信号が高く、ＴＸｙ＜ｃｏｌｓ＞信号が高い場合、ＲＯ状態に入る。第二画素（ロウＪ＋１中の）は、ＲＳＴｘ＜Ｊ＋１＞信号が低く、ＴＸｘ＜Ｊ＋１＞信号が高く、ＴＸｙ＜ｃｏｌｓ＞信号が高い場合、ＲＯ状態に入る。第三画素（ロウＪ＋２中の）は、ＲＳＴｘ＜Ｊ＋２＞信号が低く、ＴＸｘ＜Ｊ＋２＞信号が高く、ＴＸｙ＜ｃｏｌｓ＞信号が高い場合、ＲＯ状態に入る。第四画素（ロウＪ＋３中の）は、ＲＳＴｘ＜Ｊ＋３＞信号が低く、ＴＸｘ＜Ｊ＋３＞信号が高く、ＴＸｙ＜ｃｏｌｓ＞信号が高い場合、ＲＯ状態に入る。画素のさまざまなロウのＲＯ状態は、さまざまな時間に開始する。

【0080】

図２０は、露光長が異なる２つのＲＯＩについてのタイミング図の一例を示す。第一ＲＯＩ０は、ロウｋ及びロウｋ＋１という２つのロウ中の画素を含む。第二ＲＯＩ１は、ロウｍ、ロウｍ＋１、ロウｍ＋２、及びロウｍ＋３という４つのロウ中の画素を含む。ＲＯＩ０中の画素の露光時間は、ＲＯＩ１中の画素の露光時間よりも長くなる。その他の状態（リセットＢ、リセットＦ、及び読み出しＲＯを含む）もまた、ＲＯＩ０中の対応する状態と比較してＲＯＩ１中で短くなる。さらに、または代わりに、その他の状態（リセットＢ、リセットＦ、及び読み出しＲＯ）は、ＲＯＩ０中の対応する状態と比較してＲＯＩ１中で同じ長さであってもよい、または長くなってもよい。ＲＯＩ０及びＲＯＩ１中の個別の画素のＥｘｐ状態が異なる時間に開始してもよい、または２つ以上が同時に開始してもよい。ＲＯＩ０とＲＯＩ１との間の露光時間の長さは、同じであってもよい、または異なってもよい。

【0081】

図２１は、制御回路と、複数のＲＯＩを有するＣＭＯＳアレイとの１つのブロック図の一例を示す。図２１のＣＭＯＳ画素アレイ２１０１は、８つのＲＯＩ（ＲＯＩ０からＲＯＩ７として示される）を含み、いくつかのＲＯＩ（例えば、ＲＯＩ０、ＲＯＩ２、ＲＯＩ４、及びＲＯＩ６）はＣＭＯＳ画素アレイ２１０１の左側に見え、他のＲＯＩ（例えば、ＲＯＩ１、ＲＯＩ３、ＲＯＩ５、及びＲＯＩ７）はＣＭＯＳ画素アレイ２１０１の右側に見える。これらのＲＯＩは、監視されるＣＭＯＳ画素アレイの領域に適合するように配置されてもよい。そのため、図２１に示されるように、一部のＲＯＩは同じロウ及び／またはカラムを他のＲＯＩと共有してもよい。図２１は、ＴＸｘ２１０２の制御回路、ＴＸｙ２１０３の制御回路、ＲＳＴｘ２１０４の制御回路、及びＲＳＴｙ２１０５の制御回路を有することができる制御回路を含む。制御回路の動作により、ＲＯＩ０～８は、ＲＯＩのうちの２つ以上が異なる露光時間を有する場合を含む、さまざまなタイミングでリセット、露光、リセット、及び読み出しが行われてもよい。図２１では、別個の機能ブロックとして表されているが、制御回路２１０２、２１０３、２１０４、及び／または２１０５のうちの１つ以上は、所望に応じて、１つまたは複数の組み合わせ制御回路に組み合わされてもよい。

【0082】

また、図２１は、マルチプレクサ２１０６及び多数のアナログ－デジタル変換器（ＡＤＣ）２１０７を含む。マルチプレクサ２１０６により、ＲＯＩ内のカラムの１画素がルーティングされることができ、特異的なＡＤＣにルーティングされると、読み出されることができる。例えば、マルチプレクサ２１０６は、ＲＯＩ０のすべてのカラムが第一セットのＡＤＣによって読み出されるように指示してもよく、ＲＯＩ１のすべてのカラムより少ないカラムが第二セットのＡＤＣによって読み出されるように指示してもよく、その残りのカラムは第三セットのＡＤＣによって読み出される。ＲＯＩの１つ以上のカラムを選択的に割り当てるマルチプレクサ２１０６の機能により、各ＲＯＩ中の画素の状態の制御のインターリーブが改善されることができる。ＡＤＣは、単独で、または１つ以上のマルチプレクサを含む他の回路と組み合わせて、読み出し回路の一例として理解されてもよい。

【0083】

図２２は、図２１による実施形態の６画素がＲＯＩにある回路図の一例を示すが、本開示は、それらのような実装に限定されない。ＲＯＩ０２２０１は、ＲＯＩ０２２０１の外側の画素が示されていない、より大きいＣＭＯＳ画素アレイの一部である。ＲＯＩ０２２０１は、２カラム（カラム０及びカラム１）×３ロウ（ロウ０、ロウ１、及びロウ２）中に６画素を含む。図２２の各画素は、２つの転送選択入力（ＴＸｘ及びＴＸｙ）、２つのリセット選択入力（ＲＳＴｘ及びＲＳＴｙ）、アンチブルーミング入力（ＡＢ）、画素選択入力（Ｓｅｌ）、及び出力端子（Ｏｕｔ）を含む。図２２は、画素アレイ内のロウ数に対応する複数の転送選択ラインを用いた第一転送制御回路２２０２を含む。また、図２２は、画素アレイ内のカラム数に対応する複数の転送選択ラインを用いた第二転送制御回路２２０３を含む。簡単にするために、第一転送制御回路２２０２及び第二転送制御回路２２０３は、ＲＯＩ０２２０１に関連するロウ数及びカラム数にそれぞれ対応する３本の選択ライン及び２本の選択ラインを用いて示される。また、図２２は、第一リセット選択制御回路ＲＳＴｘ２２０４及び第二リセット選択制御回路ＲＳＴｙ２２０５を含む。

【0084】

図２２は、さまざまな制御ラインが副制御ラインに接続されることで、画素が関連する選択信号を受信することができることを示す。図２２の制御ラインの配置は単なる例であり、他の配置は容易に使用されることができる。簡単にするために、各画素のアンチブルーミング入力、選択入力、及び出力端子への接続は示されていない。

【0085】

図２３は、例示的な制御回路と、ＲＯＩがさまざまな制御回路によって管理されているＣＭＯＳアレイとのブロック図を示す。ＣＭＯＳアレイ２３０１は、４つのＲＯＩ（例えば、ＲＯＩ１０、ＲＯＩ１１、ＲＯＩ１２、及びＲＯＩ１３）を含む。図２１のＣＭＯＳアレイとは対照的に、ＲＯＩは、制御回路のさまざまな組み合わせによって処理される。第一転送選択制御回路ＴＸｘ０２３０２は第一ロウセットをサポートし、第二転送選択制御回路ＴＸｘ１２３０３は第二ロウセットをサポートする。第一転送選択制御回路ＴＸｙ０２３０４は第一カラムセットをサポートし、第二転送選択制御回路ＴＸｙ１２３０５は第二カラムセットをサポートする。第一リセット選択制御回路ＲＳＴｘ０２３０６は第一ロウセットをサポートし、第二リセット選択制御回路ＲＳＴｘ１２３０７は第二ロウセットをサポートする。第一リセット選択制御回路ＲＳＴｙ０２３０８は第一カラムセットをサポートし、第二リセット選択制御回路ＲＳＴｙ１２３０９は第二カラムセットをサポートする。マルチプレクサ２３１０により、ＣＭＯＳアレイ２３０１内のすべての画素はＡＤＣ２３１１のいずれかによって読み出されることができてもよい、またはＣＭＯＳアレイ２３０１のカラムは１セットのＡＤＣ２３１１のみによって読み出されるように制限されてもよい。

【0086】

例えば、ＲＯＩ１０は、転送選択制御回路ＴＸｘ０２３０２、転送選択制御回路ＴＸｙ０２３０４、リセット選択制御回路ＲＳＴｘ０２３０６、及びリセット選択制御回路ＲＳＴｙ０２３０８から選択入力を受信する。ＲＯＩ１１は、転送選択制御回路ＴＸｘ０２３０２、転送選択制御回路ＴＸｙ１２３０５、リセット選択制御回路ＲＳＴｘ０２３０６、及びリセット選択制御回路ＲＳＴｙ１２３０９から選択入力を受信する。ＲＯＩ１２は、転送選択制御回路ＴＸｘ１２３０３、転送選択制御回路ＴＸｙ０２３０４、リセット選択制御回路ＲＳＴｘ１２３０７、及びリセット選択制御回路ＲＳＴｙ０２３０８から選択入力を受信する。ＲＯＩ１３は、転送選択制御回路ＴＸｘ１２３０３、転送選択制御回路ＴＸｙ１２３０５、リセット選択制御回路ＲＳＴｘ１２３０７、及びリセット選択制御回路ＲＳＴｙ１２３０９から選択入力を受信する。

【0087】

図２３に示されるアプローチは、２^Ｎとしてさらに拡張されてもよく、ＮはＣＭＯＳアレイ内の別個のブロックの総数である。

【0088】

図２４は、制御回路と、異なる制御回路間で共有されるＲＯＩを担当しているＣＭＯＳアレイとの一実施形態のブロック図を示す。ＣＭＯＳアレイ２４０１は、３つのＲＯＩ（例えば、ＲＯＩ２０、ＲＯＩ２１、及びＲＯＩ２２）を含む。各ＲＯＩは、制御回路のさまざまな組み合わせによって処理される。第一転送選択制御回路ＴＸｘ０２４０２は第一ロウセットをサポートし、第二転送選択制御回路ＴＸｘ１２４０３は第二ロウセットをサポートする。第一転送選択制御回路ＴＸｙ０２４０４は第一カラムセットをサポートし、第二転送選択制御回路ＴＸｙ１２４０５は第二カラムセットをサポートする。第一リセット選択制御回路ＲＳＴｘ０２４０６は第一ロウセットをサポートし、第二リセット選択制御回路ＲＳＴｘ１２４０７は第二ロウセットをサポートする。第一リセット選択制御回路ＲＳＴｙ０２４０８は第一カラムセットをサポートし、第二リセット選択制御回路ＲＳＴｙ１２４０９は第二カラムセットをサポートする。マルチプレクサ２４１０により、ＣＭＯＳアレイ２４０１内のすべての画素はＡＤＣ２４１１のいずれかによって読み出されることができてもよい、またはＣＭＯＳアレイ２４０１のカラムは１セットのＡＤＣ２４１１のみによって読み出されるように制限されてもよい。

【0089】

例えば、ＲＯＩ２０の第一部分は、転送選択制御回路ＴＸｘ０２４０２、転送選択制御回路ＴＸｙ０２４０４、リセット選択制御回路ＲＳＴｘ０２４０６、及びリセット選択制御回路ＲＳＴｙ０２４０８から選択入力を受信する。ＲＯＩ２０の第二部分は、転送選択制御回路ＴＸｘ１２４０３、転送選択制御回路ＴＸｙ０２４０４、リセット選択制御回路ＲＳＴｘ１２４０７、及びリセット選択制御回路ＲＳＴｙ０２４０８から選択入力を受信する。

【0090】

ＲＯＩ２１の第一部分は、転送選択制御回路ＴＸｘ０２４０２、転送選択制御回路ＴＸｙ１２４０５、リセット選択制御回路ＲＳＴｘ０２４０６、及びリセット選択制御回路ＲＳＴｙ１２４０９から選択入力を受信する。ＲＯＩ２１の第二部分は、転送選択制御回路ＴＸｘ１２４０３、転送選択制御回路ＴＸｙ１２４０５、リセット選択制御回路ＲＳＴｘ１２４０７、及びリセット選択制御回路ＲＳＴｙ１２４０９から選択入力を受信する。

【0091】

ＲＯＩ２２は、選択信号の４つの異なる組み合わせを受信する。第一部分は、転送選択制御回路ＴＸｘ０２４０２、転送選択制御回路ＴＸｙ０２４０４、リセット選択制御回路ＲＳＴｘ０２４０６、及びリセット選択制御回路ＲＳＴｙ０２４０８から選択入力を受信する。ＲＯＩ２２の第二部分は、転送選択制御回路ＴＸｘ１２４０３、転送選択制御回路ＴＸｙ０２４０４、リセット選択制御回路ＲＳＴｘ１２４０７、及びリセット選択制御回路ＲＳＴｙ０２４０８から選択入力を受信する。ＲＯＩ２２の第三部分は、転送選択制御回路ＴＸｘ０２４０２、転送選択制御回路ＴＸｙ１２４０５、リセット選択制御回路ＲＳＴｘ０２４０６、及びリセット選択制御回路ＲＳＴｙ１２４０９から選択入力を受信する。ＲＯＩ２２の第四部分は、転送選択制御回路ＴＸｘ１２４０３、転送選択制御回路ＴＸｙ１２４０５、リセット選択制御回路ＲＳＴｘ１２４０７、及びリセット選択制御回路ＲＳＴｙ１２４０９から選択入力を受信する。

【0092】

ノイズが増加する可能性があるが、図２４のアプローチにより、１セットの回路のみでサポートされるＲＯＩの２倍の速度でＲＯＩを処理することができる可能性がある。

【0093】

図２５は、ＲＯＩ内の６画素がさまざまな制御回路セットによって制御されている回路図の一例を示す。図２５は、６画素がＲＯＩ内にある回路図を示す。ＲＯＩ０２５０１は、ＲＯＩ０２５０１の外側の画素が示されていない、より大きいＣＭＯＳ画素アレイの一部である。ＲＯＩ０２５０１は、２カラム（カラム０及びカラム１）×３ロウ（ロウ０、ロウ１、及びロウ２）中に６画素を含む。図２５の各画素は、２つの転送選択入力（ＴＸｘ及びＴＸｙ）、２つのリセット選択入力（ＲＳＴｘ及びＲＳＴｙ）、及びアンチブルーミング入力（ＡＢ）、画素選択入力（Ｓｅｌ）、ならびに出力端子（Ｏｕｔ）を含む。図２５は、複数の転送選択ラインが画素アレイ内のロウの第一部分に対応している、第一転送選択制御回路ＴＸｘＡ２５０２を含む。また、図２５は、複数の転送選択ラインが画素アレイ内のロウの第二部分に対応している、第二転送選択制御回路ＴＸｘＢ２５０３を含む。図２５は、複数の転送選択ラインが画素アレイ内のカラムの第一部分に対応している、第三転送選択制御回路ＴＸｙ０２５０４を含む。また、図２５は、複数の転送選択ラインが画素アレイ内のカラムの第二部分に対応している、第四転送選択制御回路ＴＸｙ１２５０５を含む。

【0094】

図２５は、複数のリセット選択ラインが画素アレイ内のロウの第一部分に対応している、第一リセット選択制御回路ＲＳＴｘＡ２５０６を含む。また、図２５は、複数のリセット選択ラインが画素アレイ内のロウの第二部分に対応している、第二リセット選択制御回路ＲＳＴｘＢ２５０７を含む。図２５は、複数のリセット選択ラインが画素アレイ内のカラムの第一部分に対応している、第三リセット選択制御回路ＲＳＴｙ０２５０８を含む。また、図２５は、複数のリセット選択ラインが画素アレイ内のカラムの第二部分に対応している、第四リセット選択制御回路ＲＳＴｙ１２５０９を含む。

【0095】

ロウ及びカラムは、対応する選択回路によって制御されてもよい、またはアーキテクチャに基づいて異なってもよい。例えば、転送選択回路のロウ数は、選択回路のカラム数とは異なってもよい、またはそれと同じであってもよい。

【0096】

図２５は、さまざまな制御ラインが副制御ラインに接続されることで、画素が関連する選択信号を受信することができることを示す。図２５の制御ラインの配置は単なる例であり、他の配置は容易に使用されることができる。簡単にするために、各画素のアンチブルーミング入力、選択入力、及び出力端子への接続は示されていない。

【0097】

図２６は、複数の転送選択信号、複数のリセット選択信号、及び複数の出力選択トランジスタを用いた画素の一例を示す。図２６は、電位（例えば、接地）と転送トランジスタ２６０２との間に接続されるフォトダイオード２６０１を含む。転送トランジスタ２６０２は、転送トランジスタ２６０２のゲートに接続される転送信号（図２６では機能上、ＡＮＤ論理ゲート２６０３として表されるが、当業者はそのような機能が複数の方法で達成されることができることを理解するであろう）によって制御されてもよい。転送トランジスタ２６０２は、フォトダイオード２６０１を浮遊拡散ノード２６０４に接続する。リセットトランジスタ２６０５は、図２６にＶＤＤ２６０７として表される、定電位で浮遊拡散ノード２６０４を接続することができる。リセットトランジスタ２６０５は、リセットトランジスタ２６０５のゲートに接続されるリセット信号（図２６では機能上、ＡＮＤ論理ゲート２６０６として表されるが、当業者はそのような機能が複数の方法で達成されることができることを理解するであろう）によって制御されてもよい。ＡＮＤ論理ゲート２６０３は、ＴＸｘ２６１１及びＴＸｙ２６１２で表される、２つ以上の転送選択信号を入力として受信してもよい。ＡＮＤ論理ゲート２６０６は、ＲＳＴｘ２６１３及びＲＳＴｙ２６１４で表される、２つ以上のリセット選択信号を入力として受信してもよい。出力トランジスタ２６０８のゲートは浮遊拡散ノード２６０４に接続されてもよく、出力トランジスタ２６０８の端子（例えば、ソース／ドレイン）は第一選択トランジスタ２６０９の端子、及び第二選択トランジスタ２６１５の端子に接続されてもよい。出力トランジスタ２６０８のもう一方の端子は、定電位（本明細書では、ＶＤＤ２６０７）に接続されてもよい。第一選択トランジスタ２６０９は、出力トランジスタ２６０８の端子を、読み出し回路０（図示せず）に通じる１つ以上の出力ラインに接続し、第二選択トランジスタ２６１５は、出力トランジスタ２６０８の端子を、同じまたは異なる読み出し回路１（図示せず）に通じる１つ以上の出力ラインに接続する。第一選択トランジスタ２６０９は、第一選択トランジスタ２６０９のゲートに接続される選択信号２６１０によって制御されてもよい。第二選択トランジスタ２６１５は、第二選択トランジスタ２６１５のゲートに接続される選択信号２６１６によって制御されてもよい。セルごとに２つ以上の選択トランジスタを組み合わせることで、出力がさまざまな読み出し回路セット（例えば、読み出し回路０及び読み出し回路１）に送信される、ＲＯＩのロウ及び／またはカラムのインターリーブ制御ができる。また、図２６は、フォトダイオード２６０１とＶＤＤとして示される電位との間に接続される任意選択のアンチブルーミングトランジスタ２６１７を含む。アンチブルーミング選択信号２６１８、ＡＢは、アンチブルーミングトランジスタ２６１７のゲートに接続される。

【0098】

図２７は、ＲＯＩのリセット、露光、リセット、及び読み出しが行われるときをスケジュールするための１つの可能な描写の一例を示す。当業者は、図２７が線形フロー図ではなく、むしろ、本明細書に記載されるように、スケジューリングの描写であることを理解するであろう。したがって、このプロセスは、２７０１でＲＯＩがロウ数、カラム数、読み出しモード、及び露光時間によって定義されることに関する。本明細書では、ＲＯＩ数はＭとして指定される。また、複数のフレームＮはＲＯＩごとに割り当てられる。さらに、または代わりに、停止時間Ｔｓｔｏｐが含まれてもよい。２７０２では、プロセスは、ＲＯＩがアクティブ化されるときにソートするためのものである。２７０３では、１からＭ個のＲＯＩの範囲のＲＯＩの場合のループの開始が示される。２７０４では、フレーム１からＮの場合のループの開始が示される。２７０５では、リセットＢ、リセットＦ、及び読み出しＲＯについての時間が計算される。２７０６では、特異的なＲＯＩの動作を制御するためのフレームが、その次に利用可能なタイムスロットに置かれる。２７０７では、図２７のスケジューリングは、ＲＯＩのフレームを完了する時間が利用可能であるかどうか（例えば、所望の合計時間を超過したかどうか）を判定する。十分な時間が利用可能ではない場合、プロセスは２７０３に戻り、その次のＲＯＩを処理する。ＲＯＩの画素のすべての状態を処理するのに十分な時間が利用可能である場合、プロセスは２７０８に進行する。２７０８では、プロセスは、ＲＯＩのために所望のフレーム数が収集されたかどうかを判定する。ＲＯＩのために十分なフレームが収集されている場合、プロセスは２７０３に戻り、その次のＲＯＩを処理する。別のフレームを追加する必要がある場合、プロセスは、転送選択信号、リセット選択信号、及び新しく追加されたフレームのカラムへの出力の間に衝突が存在するかどうかを判定する。衝突がない場合、プロセスは２７０４に戻る。衝突がある場合、フレームは２７１０に示されるように時間Ｔｒｏだけ遅延し、２７０５に戻る。時間Ｔｒｏは、フォトダイオードから読み出し回路を介して情報を読み出す時間として定義されてもよい。読み出し動作がｎ個のロウまたはカラムに対して積層されることができるため、時間Ｔｒｏはｎ個のロウまたはカラムからの読み出しを含んでもよい。すべてのＲＯＩからすべてのロウまたはカラムを読み出す合計時間の計算は、別個に読み出されるロウまたはカラムの合計時間、及び合わせて読み出されるロウまたはカラムの１／ｎであってもよい。したがって、場合によっては、ＴｒｏはＴｒｏｗ／ｎに等しくてもよく、ここでＴｒｏｗはロウの読み出し時間である。

【0099】

図２８は、ＲＯＩの処理の順序を決定するために使用されることができ、さらに、または代わりに、ＣＭＯＳセンサの関連する回路を制御するために使用されることができるコンピューティングデバイス２８００のハードウェア要素を示す。コンピューティングデバイス２８００は、１つ以上のプロセッサ２８０１を備え得、これは、コンピュータプログラムの命令を実行して、本明細書で説明される機能のうちのいずれかを実行し得る。命令は、読み出し専用メモリ（ＲＯＭ）２８０２、ランダムアクセスメモリ（ＲＡＭ）２８０３、リムーバブルメディア２８０４（例えば、ＵＳＢドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ））、及び／または任意の他の種類のコンピュータ可読媒体またはメモリに、格納され得る。命令はまた、接続された（または内部の）フィックスドドライブ２８０５または他の種類の記憶媒体に記憶されてもよい。コンピューティングデバイス２８００は、表示装置２８０６（例えば、外部ディスプレイ画面及び／または他の外部または内部表示装置）及びスピーカ２８１１などの１つ以上の出力デバイスを含んでもよく、ビデオプロセッサなどの１つ以上の出力デバイスコントローラ２８０７を含んでもよい。１つ以上のユーザ入力デバイス２８０８には、リモコン、キーボード、マウス、タッチスクリーン（ディスプレイデバイス２８０６に統合され得る）、マイクロホンなどが含まれ得る。コンピューティングデバイス２８００はまた、外部ネットワーク２８０９と通信するためのネットワーク入力／出力（Ｉ／Ｏ）インタフェース２８１０（例えばネットワークカード）などの１つ以上のネットワークインタフェースを備え得る。ネットワークＩ／Ｏインタフェース２８１０は、有線インタフェース（例えば電気的インタフェース、ＲＦインタフェース（同軸を介した）、光インタフェース（ファイバを介した））、無線インタフェース、またはこれら２つの組み合わせであり得る。ネットワークＩ／Ｏインタフェース２８１０は、外部ネットワーク２８０９を介して通信するように構成されたモデムを備え得る。

【0100】

コンピューティングデバイスは、ＣＭＯＳセンサに関連する、転送選択、リセット選択、及び他の回路を制御する、及び／またはプログラムする、インタフェース２８１２を含んでもよい。プロセッサ２８０１は、単一のプロセッサまたは複数のプロセッサを含んでもよく、複数のプロセッサのそれぞれは、より少ない動作を実行してもよい。例えば、１つのプロセッサは、ＣＭＯＳセンサを含むハウジング内に常駐していてもよい。別のプロセッサは、ＣＭＯＳセンサとインタラクトする外部デバイスに常駐していてもよい。

【0101】

図２８がハードウェア構成の一例を示すが、コンピューティングデバイス２８００の要素のうちの１つ以上は、ソフトウェア、またはハードウェア及びソフトウェアの組み合わせとして実装され得る。コンピューティングデバイス２８００の構成要素を追加、削除、結合、分割などするように、変更が加えられてもよい。さらに、図２８に示される要素は、本明細書で説明されるような動作を実行するように構成された基本的なコンピューティングデバイス及びコンポーネントを使用して実装され得る。例えば、コンピューティングデバイス２８００のメモリは、コンピュータ実行可能命令を格納し得、コンピュータ実行可能命令は、コンピューティングデバイス２８００のプロセッサ２８０１及び／または１つ以上の他のプロセッサにより実行されると、コンピューティングデバイス２８００に、本明細書で説明される動作のうちの１つ、いくつか、または全てを実行させる。このようなメモリ及びプロセッサ（複数可）は、付加的または代替的に、１つ以上の集積回路（ＩＣ）を介して実装され得る。ＩＣは、例えば、ＲＯＭに格納された、及び／またはＩＣに組み込まれたプログラミング命令または他のデータにアクセスするマイクロプロセッサであり得る。例えば、ＩＣは、本明細書で説明される計算及び他の動作専用のゲート及び／または他のロジックを有する特定用途向け集積回路（ＡＳＩＣ）を備え得る。ＩＣは、ゲートまたは他のロジックに組み込まれた他の動作と共に、ＲＯＭまたはＲＡＭから読み出されたプログラミング命令の実行に基づいて、いくつかの動作を実行し得る。さらに、ＩＣは、画像データをディスプレイバッファに出力するように構成され得る。

【0102】

ＣＭＯＳセンサが使用されることができる分光計システムの例では、所与の波長での光が光センサの特異的な部分に集光することができる。光が集光する特異的な位置にＲＯＩを限定することにより、ＣＭＯＳセンサはアレイ全体をスキャンするよりも効率的に動作することができる。分光計では、光センサによって測定される光は、複数桁の強さをカバーすることができる。所与の時間長の間にすべてのＲＯＩを露光すると、一部のＲＯＩが適切に露光されるが、他のＲＯＩが露出アンダーか露出オーバーかいずれかである可能性があるため、検知可能な光が制限される。例えば、誘導結合プラズマ発光分光分析法（ＩＣＰ－ＯＥＳ）では、サンプルがプラズマ内に注入されると、プラズマ内のサンプルの励起が起こり、荷電イオンが発生することができる。サンプル内のさまざまな分子は、それらのそれぞれの原子に分解されることで、電子が失われ、プラズマ内で繰り返し再結合されると、それらは、関与する元素の特徴的な波長で放射線を放出する。分光計は、光源（例えば、ＩＣＰ－ＯＥＳプラズマ、または望遠鏡、顕微鏡、もしくは他の発光もしくは光伝達システムを含むがこれらに限定されない他の光源）から光を受光することができる。

【0103】

数桁の光の強さに対応するために、さまざまな技術がＣＭＯＳセンサアレイに適用されてもよい。サンプルがプラズマ内に注入され、その光がＣＭＯＳセンサで受光されることができる。１つ以上のＲＯＩ内の画素が分析されることができると、画素が露出オーバーになった、露出アンダーになった、または適切に露光されたかどうかが判定されることができる。変更された露光長及び任意の追加のリセットＢ、リセットＦ、及び／または読み出しＲＯの時間に対応するように、ＲＯＩの露光長が調整され、ＣＭＯＳセンサの動作が調整されることができる。次に、サンプルが再びプラズマに通され、必要に応じて、適切に露光されるように所望のＲＯＩ内の画素についての露光時間が調整されてもよい（例えば、露出アンダーの画素の露光時間を長くしてもよい、及び／または露出オーバーの画素の露光時間を短くしてもよい）。

【0104】

ＣＭＯＳセンサによって測定された光を分析するために、ＲＯＩごとの強度、または個別の画素ごとの強度を使用して、ＣＭＯＳセンサのそのＲＯＩを照明するサンプルの実際の集光度を決定することができる。

【0105】

例を上述しているが、それらの例の特徴及び／またはステップは、任意の所望の方法で結合、分割、省略、再配置、改訂、及び／または増強され得る。当業者は、多様な改変、修正、及び改善を容易に想到する。そのような改変、修正、及び改善は、本明細書に明示的に記載されていなくても本明細書の一部となることが意図されており、本開示の精神及び範囲内にあることが意図されている。したがって、上述の説明は単なる例であり、限定するものではない。

【図1】