(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-17
(45)【発行日】2024-04-25
(54)【発明の名称】ランダムテレグラフノイズを呈するメモリセルのプログラム調整による、アナログ不揮発性メモリにおける読み出し電流の安定性を改善する方法
(51)【国際特許分類】
G11C 16/34 20060101AFI20240418BHJP
【FI】
G11C16/34 140
(21)【出願番号】P 2022580154
(86)(22)【出願日】2021-02-08
(86)【国際出願番号】 US2021017007
(87)【国際公開番号】W WO2022005534
(87)【国際公開日】2022-01-06
【審査請求日】2023-02-16
(32)【優先日】2020-06-29
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】SILICON STORAGE TECHNOLOGY, INC.
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】マルコフ、ビクター
(72)【発明者】
【氏名】コトフ、アレキサンダー
【審査官】小林 紀和
(56)【参考文献】
【文献】特開2011-070712(JP,A)
【文献】米国特許出願公開第2019/0080750(US,A1)
【文献】米国特許出願公開第2015/0270009(US,A1)
【文献】特表2016-510476(JP,A)
【文献】米国特許出願公開第2008/0094923(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
G11C 16/34
(57)【特許請求の範囲】
【請求項1】
メモリデバイスであって、
各々が第1のゲートを備える複数の不揮発性メモリセルと、
コントローラであって、前記複数の不揮発性メモリセルのうちの1つの不揮発性メモリセルを、
前記1つの不揮発性メモリセルの前記第1のゲートの標的スレッショルド電圧を満たすか又は超えることに対応する初期プログラム状態に前記1つの不揮発性メモリセルをプログラミングするステップであって、前記標的スレッショルド電圧は標的読み出し電流に対応する、プログラミングするステップ、
前記1つの不揮発性メモリセルの前記第1のゲートに印加される、前記標的スレッショルド電圧より小さい読み出し電圧を使用して、第1の読み出し動作で前記1つの不揮発性メモリセルを読み出して、第1の読み出し電流を生成するステップ、及び
前記第1の読み出し電流が前記標的読み出し電流より大きいという判定に応答して、前記1つの不揮発性メモリセルを追加のプログラミングに供するステップによってプログラムするように構成された、コントローラと、を備える、メモリデバイス。
【請求項2】
前記複数の不揮発性メモリセルの各々は、
半導体基板内に形成された離間したソース領域及びドレイン領域であって、前記基板のチャネル領域が間に延在している、ソース領域及びドレイン領域と、
前記チャネル領域の第1の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第1の部分から絶縁されている、浮遊ゲートと、
前記チャネル領域の第2の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第2の部分から絶縁されている、選択ゲートと、を更に備え、
前記複数の不揮発性メモリセルの各々について、前記第1のゲートは、前記浮遊ゲートの上方に垂直に配設され、かつ前記浮遊ゲートから絶縁されている、請求項1に記載のデバイス。
【請求項3】
前記複数の不揮発性メモリセルの各々は、
前記ソース領域の上方に配設され、かつ前記ソース領域から絶縁されている消去ゲートを更に備える、請求項2に記載のデバイス。
【請求項4】
前記コントローラは、前記1つの不揮発性メモリセルを前記初期プログラム状態にする前記プログラミングを、
前記1つの不揮発性メモリセルに、プログラミング電圧の少なくとも1つの第1のパルスを印加するステップ、
前記1つの不揮発性メモリセルの前記第1のゲートに印加される、前記標的スレッショルド電圧に等しい読み出し電圧を使用して、前記1つの不揮発性メモリセルを読み出して、第2の読み出し電流を生成するステップ、及び
前記第2の読み出し電流が前記標的読み出し電流より大きいという判定に応答して、前記1つの不揮発性メモリセルに、プログラミング電圧の少なくとも1つの第2のパルスを印加するステップによって実行するように構成されている、請求項1に記載のデバイス。
【請求項5】
プログラミング電圧の前記第2のパルスの一部として前記第1のゲートに印加される電圧は、プログラミング電圧の前記第1のパルスの一部として前記第1のゲートに印加される電圧より大きい、請求項4に記載のデバイス。
【請求項6】
前記コントローラは、
前記第1の読み出し電流が前記第1の読み出し動作における前記標的読み出し電流以下であるという判定に応答して、前記1つの不揮発性メモリセルの前記第1のゲートに印加される、前記標的スレッショルド電圧より小さい読み出し電圧を使用して、第2の読み出し動作で前記1つの不揮発性メモリセルを読み出して、第2の読み出し電流を生成し、かつ
前記第2の読み出し電流が前記標的読み出し電流より大きいという判定に応答して、前記1つの不揮発性メモリセルを追加のプログラミングに供するように更に構成されている、請求項1に記載のデバイス。
【請求項7】
前記コントローラは、前記1つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第1の読み出し動作の前に、前記1つの不揮発性メモリセルに負電圧を印加するように更に構成されている、請求項1に記載のデバイス。
【請求項8】
前記コントローラは、前記1つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第1の読み出し動作の前に、前記1つの不揮発性メモリセルの前記第1のゲートに負電圧を印加するように更に構成されている、請求項1に記載のデバイス。
【請求項9】
前記コントローラは、
前記1つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第1の読み出し動作の前に、前記1つの不揮発性メモリセルに負電圧を印加し、かつ
前記第1の読み出し電流が前記第1の読み出し動作における前記標的読み出し電流以下であるという前記判定の後、且つ前記第2の読み出し動作の前に、前記1つの不揮発性メモリセルに負電圧を印加するように更に構成されている、請求項6に記載のデバイス。
【請求項10】
前記コントローラは、
前記1つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第1の読み出し動作の前に、前記1つの不揮発性メモリセルの前記第1のゲートに負電圧を印加し、かつ
前記第1の読み出し電流が前記第1の読み出し動作における前記標的読み出し電流以下であるという前記判定の後、且つ前記第2の読み出し動作の前に、前記1つの不揮発性メモリセルの前記第1のゲートに負電圧を印加するように更に構成されている、請求項6に記載のデバイス。
【請求項11】
複数の不揮発性メモリセルのうちの1つの不揮発性メモリセルをプログラミングする方法であって、前記複数の不揮発性メモリセルの各々は、第1のゲートを含み、前記方法は、
前記1つの不揮発性メモリセルの前記第1のゲートの標的スレッショルド電圧を満たすか又は超えることに対応する初期プログラム状態に前記1つの不揮発性メモリセルをプログラミングするステップであって、前記標的スレッショルド電圧は標的読み出し電流に対応する、プログラミングするステップと、
前記1つの不揮発性メモリセルの前記第1のゲートに印加される、前記標的スレッショルド電圧より小さい読み出し電圧を使用して、第1の読み出し動作で前記1つの不揮発性メモリセルを読み出して、第1の読み出し電流を生成するステップと、
前記第1の読み出し電流が前記標的読み出し電流より大きいという判定に応答して、前記1つの不揮発性メモリセルを追加のプログラミングに供するステップと、を含む、方法。
【請求項12】
前記複数の不揮発性メモリセルの各々は、
半導体基板内に形成された離間したソース領域及びドレイン領域であって、前記基板のチャネル領域が間に延在している、ソース領域及びドレイン領域と、
前記チャネル領域の第1の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第1の部分から絶縁されている、浮遊ゲートと、
前記チャネル領域の第2の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第2の部分から絶縁されている、選択ゲートと、を更に備え、
前記複数の不揮発性メモリセルの各々について、前記第1のゲートは、前記浮遊ゲートの上方に垂直に配設され、かつ前記浮遊ゲートから絶縁されている、請求項11に記載の方法。
【請求項13】
前記複数の不揮発性メモリセルの各々は、
前記ソース領域の上方に配設され、かつ前記ソース領域から絶縁されている消去ゲートを更に備える、請求項12に記載の方法。
【請求項14】
前記1つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミングは、
前記1つの不揮発性メモリセルに、プログラミング電圧の少なくとも1つの第1のパルスを印加するステップと、
前記1つの不揮発性メモリセルの前記第1のゲートに印加される、前記標的スレッショルド電圧に等しい読み出し電圧を使用して、前記1つの不揮発性メモリセルを読み出して、第2の読み出し電流を生成するステップと、
前記第2の読み出し電流が前記標的読み出し電流より大きいという判定に応答して、前記1つの不揮発性メモリセルに、プログラミング電圧の少なくとも1つの第2のパルスを印加するステップと、を含む、請求項11に記載の方法。
【請求項15】
プログラミング電圧の前記第2のパルスの一部として前記第1のゲートに印加される電圧は、プログラミング電圧の前記第1のパルスの一部として前記第1のゲートに印加される電圧より大きい、請求項14に記載の方法。
【請求項16】
前記第1の読み出し電流が前記第1の読み出し動作における前記標的読み出し電流以下であるという判定に応答して、前記1つの不揮発性メモリセルの前記第1のゲートに印加される、前記標的スレッショルド電圧より小さい読み出し電圧を使用して、第2の読み出し動作で前記1つの不揮発性メモリセルを読み出して、第2の読み出し電流を生成するステップと、
前記第2の読み出し電流が前記標的読み出し電流より大きいという判定に応答して、前記1つの不揮発性メモリセルを追加のプログラミングに供するステップと、を更に含む、請求項11に記載の方法。
【請求項17】
前記1つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第1の読み出し動作の前に、前記1つの不揮発性メモリセルに負電圧を印加するステップを更に含む、請求項11に記載の方法。
【請求項18】
前記1つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第1の読み出し動作の前に、前記1つの不揮発性メモリセルの前記第1のゲートに負電圧を印加するステップを更に含む、請求項11に記載の方法。
【請求項19】
前記1つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第1の読み出し動作の前に、前記1つの不揮発性メモリセルに負電圧を印加するステップと、
前記第1の読み出し電流が前記第1の読み出し動作における前記標的読み出し電流以下であるという前記判定の後、且つ前記第2の読み出し動作の前に、前記1つの不揮発性メモリセルに負電圧を印加するステップと、を更に含む、請求項16に記載の方法。
【請求項20】
前記1つの不揮発性メモリセルの前記初期プログラム状態への前記プログラミング後、且つ前記第1の読み出し動作の前に、前記1つの不揮発性メモリセルの前記第1のゲートに負電圧を印加するステップと、
前記第1の読み出し電流が前記第1の読み出し動作における前記標的読み出し電流以下であるという前記判定の後、且つ前記第2の読み出し動作の前に、前記1つの不揮発性メモリセルの前記第1のゲートに負電圧を印加するステップと、を更に含む、請求項16に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
(優先権の主張)
本出願は、2020年6月29日に出願された、「Method of Improving Read Current Stability in Analog Non-volatile Memory by Program Adjustment for Memory Cells Exhibiting Random Telegraph Noise」と題された米国特許出願第16/915,289号に対する優先権を主張する。
【0002】
(発明の分野)
本発明は、不揮発性メモリデバイスに関し、より具体的には、読み出し動作中のメモリセル電流の安定性を改善することに関する。
【背景技術】
【0003】
不揮発性メモリデバイスは、当該技術分野において周知である。例えば、4ゲートのメモリセル構成を開示しており、かつ参照により本明細書に組み込まれる、米国特許第7,868,375号を参照されたい。具体的には、本出願の
図1は、シリコン半導体基板12内に形成された、離間されたソース領域14及びドレイン領域16を有するスプリットゲートメモリセル10を例示する。ソース領域14は、ソース線SLと称され得(なぜなら、通常、同じ行又は列の他のメモリセルの他のソース領域に接続されるからである)、ドレイン領域16は、通常、ビット線コンタクト28によってビット線に接続される。基板のチャネル領域18は、ソース領域14とドレイン領域16との間に画定される。浮遊ゲート20は、チャネル領域18の第1の部分の上方に配設され、かつチャネル領域18の第1の部分から絶縁されている(また、部分的にソース領域14の上方にあり絶縁されている)(並びに、チャネル領域18の第1の部分の導電性を制御する)。制御ゲート22は、浮遊ゲート20の上方に配設され、かつ浮遊ゲート20から絶縁されている。選択ゲート24は、チャネル領域18の第2の部分の上方に配設され、かつチャネル領域18の第2の部分から絶縁されている(並びに、チャネル領域18の第2の部分の導電性を制御する)。消去ゲート26は、ソース領域14の上方に配設され、かつソース領域14から絶縁されており、浮遊ゲート20に横方向に隣接している。複数のそのようなメモリセルを行及び列に配置して、メモリセルアレイを形成することができる。
【0004】
電圧の様々な組み合わせが、制御ゲート22、選択ゲート24、消去ゲート26、並びに/又はソース及びドレイン領域14/16に印加されて、メモリセルをプログラムし(すなわち、浮遊ゲートに電子を注入し)、メモリセルを消去し(すなわち、浮遊ゲートから電子を除去し)、メモリセルを読み出す(すなわち、チャネル領域18の伝導率を測定又は検出して、浮遊ゲート20のプログラミング状態を判定する)。
【0005】
メモリセル10は、デジタル様式で動作することができ、メモリセルは、2つの可能な状態:プログラム状態及び消去状態のみのうちの1つに設定される。メモリセルは、消去ゲート26に高い正電圧、任意選択で制御ゲート22上に負電圧をかけることによって消去され、浮遊ゲート20から消去ゲート26への電子のトンネリングを誘導する(浮遊ゲートをより正に帯電した状態-消去状態のままにする)。メモリセル10は、制御ゲート22、消去ゲート26、選択ゲート24及びソース領域14上に正電圧をかけ、ドレイン領域16上に電流を流すことによってプログラムされ得る。次に、電子は、いくつかの電子を加速及び加熱しながら、チャネル領域18に沿ってドレイン領域16からソース領域14に向かって流れ、それによって、電子の一部は、ホットエレクトロン注入によって浮遊ゲート20に注入される(浮遊ゲートをより負に帯電した状態のままにする、つまりプログラム状態)。メモリセル10は、選択ゲート24(選択ゲート24の下のチャネル領域部分をオンにする)及びドレイン領域16上(並びに任意選択で消去ゲート26及び/又は制御ゲート22上)に正電圧をかけることによって、及びチャネル領域18を通る電流の流れを検知することによって読み出すことができる。浮遊ゲート20が正に帯電している(メモリセルは消去されている)場合、メモリセルはオンになり、電流は、ソース領域14からドレイン領域16へ流れる(すなわち、メモリセル10は、検知された電流に基づいて、その消去された「1」状態であることが検知される)。浮遊ゲート20が負に帯電している(メモリセルはプログラムされている)場合、浮遊ゲート下のチャネル領域はオフになり、それによって、あらゆる電流を阻止する(すなわち、メモリセル10は、電流なしであることに基づいて、そのプログラムされた「0」状態を検知する)。
【0006】
表1は、Vccが電源電圧又は2.5Vなど別の正電圧である、消去電圧、プログラム電圧、及び読み出し電圧の非限定的な例を提供する。
表1
【表1】
【0007】
メモリセル10は、メモリセルのメモリ状態(すなわち、浮遊ゲートの電子の数などの電荷の量)を、完全に消去された状態(浮遊ゲートの電子が最小)から完全にプログラムされた状態(浮遊ゲートの電子の数が最大)までのどこでも連続的に、又はこの範囲の一部分のみを変えることができる、アナログ様式で交互に動作することができる。これは、セル記憶がアナログであることを意味し、メモリセルアレイ内の各メモリセルの非常に精確かつ個々の調整を可能にする。あるいは、メモリは、MLC(マルチレベルセル)として動作することができ、多くの離散値(16個又は64個の異なる値など)のうちの1つにプログラムされるように構成されている。アナログ又はMLCプログラミングの場合において、プログラミング電圧は、所望のプログラミング状態が達成されるまで、限られた時間のみ、又は一連のパルスとして印加される。複数のプログラミングパルスの場合において、プログラミングパルス間の介在読み出し動作を使用して、所望のプログラミング状態が達成されている(その場合、プログラミングは停止する)か又は達成されていない(その場合、プログラミングは継続する)かどうかを判定することができる。
【0008】
アナログ様式で又はMLCとして動作されるメモリセル10は、メモリデバイスの精度に悪影響を及ぼし得るノイズ及び読み出し電流不安定性に対してより敏感であり得る。アナログ不揮発性メモリデバイスの読み出し電流不安定性の1つの原因は、ゲート酸化物とメモリセルチャネル領域との間のインターフェース及び近位インターフェースに位置する酸化物トラップによる電子の捕獲及び放出である。ゲート酸化物は、基板12の浮遊ゲート20とチャネル領域18とを分離する絶縁層である。電子がインターフェーストラップで捕獲されると、読み出し動作中のチャネル伝導率を低下させ、したがってメモリセルのスレッショルド電圧Vt(すなわち、メモリセルのチャネル領域をオンにして、特定レベルの電流、例えば1μAを生成するために必要な制御ゲートの最小電圧)を増加させる。制御ゲート電圧がスレッショルド電圧以上であるとき、伝導経路は、ソース領域とドレイン領域との間に作成される。制御ゲート電圧がスレッショルド電圧未満であるとき、伝導経路は作成されず、任意のソース/ドレイン電流はサブスレッショルド又は漏れ電流とみなされる。インターフェーストラップで捕獲された電子は、トラップから放出され得、メモリセルのVtを減少させ、したがって、読み出し動作中のチャネル伝導率を増加させる。トラップによる電子の捕獲及び放出というこれらの単電子イベントは、読み出し電流ノイズとして現れ、他の場所でランダムテレグラフノイズ(random telegraph noise、RTN)と称される。一般に、単一のインターフェーストラップによって生じるRTNは、2つの状態、すなわち、電子がトラップから放出された場合の、より低いVt状態(及びより高い読み出し電流状態)、及び電子がトラップによって捕獲された場合の、より高いVt状態(及びより低い読み出し電流状態)を特徴とする。上に示すように、読み出し中のメモリセルの不安定性は、標的電流に対応するスレッショルド電圧、又は所与の読み出し電圧条件下でのメモリセル電流のいずれかを特徴とし得る。メモリセル読み出しの不安定性の特性を評価する好ましい方法は、「発明を実施するための形態」で使用されるスレッショルド電圧である。
【0009】
メモリセルが特定の所望のプログラミング状態にプログラムされているときに、アナログ及びMLC不揮発性メモリデバイスのRTNに対処する必要がある。
【発明の概要】
【0010】
上記の問題及び必要性は、各々が第1のゲートを備える複数の不揮発性メモリセルと、コントローラと、を含む、メモリデバイスによって対処される。コントローラは、複数の不揮発性メモリセルのうちの1つの不揮発性メモリセルを、1つの不揮発性メモリセルの第1のゲートの標的スレッショルド電圧を満たすか又は超えることに対応する初期プログラム状態に1つの不揮発性メモリセルをプログラミングするステップであって、標的スレッショルド電圧が標的読み出し電流に対応する、プログラミングするステップ、1つの不揮発性メモリセルの第1のゲートに印加される、標的スレッショルド電圧より小さい読み出し電圧を使用して、第1の読み出し動作で1つの不揮発性メモリセルを読み出して、第1の読み出し電流を生成するステップ、及び第1の読み出し電流が標的読み出し電流より大きいという判定に応答して、1つの不揮発性メモリセルを追加のプログラミングに供するステップによってプログラムするように構成されている。
【0011】
複数の不揮発性メモリセルのうちの1つの不揮発性メモリセルをプログラミングする方法であって、複数の不揮発性メモリセルの各々が第1のゲートを含む、方法は、1つの不揮発性メモリセルの第1のゲートの標的スレッショルド電圧を満たすか又は超えることに対応する初期プログラム状態に1つの不揮発性メモリセルをプログラミングするステップであって、標的スレッショルド電圧は標的読み出し電流に対応する、プログラミングするステップと、1つの不揮発性メモリセルの第1のゲートに印加される、標的スレッショルド電圧より小さい読み出し電圧を使用して、第1の読み出し動作で1つの不揮発性メモリセルを読み出して、第1の読み出し電流を生成するステップと、第1の読み出し電流が標的読み出し電流より大きいという判定に応答して、1つの不揮発性メモリセルを追加のプログラミングに供するステップと、を含む。
【0012】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
【0013】
【0014】
【0015】
【0016】
【図面の簡単な説明】
【0017】
【
図2】メモリデバイスの構成要素を例示する図である。
【
図3】メモリセルをプログラミングするためのステップを示すフロー図である。
【
図4】メモリセルをプログラミングするための第1の代替実施形態のステップを示すフロー図である。
【
図5】メモリセルをプログラミングするための第2の代替実施形態のステップを示すフロー図である。
【発明を実施するための形態】
【0018】
本発明は、
図1のタイプのメモリセルをプログラミングするときにRTNを補償して、読み出し動作精度を改善するための技術である。プログラム補償技術は、所定の許容可能レベルを超えるRTNを呈するメモリアレイ内のメモリセルを検出し、それに応じてそれらのメモリセルのプログラミングを補償することを含む。
【0019】
プログラム補償技術は、メモリアレイのコントローラ構成の一部として実装され、
図2に図示された例示的なメモリデバイスのアーキテクチャからよりよく理解され得る。メモリデバイスは、不揮発性メモリセル10のアレイ50を含み、それは、2つの分離した平面(平面A52a及び平面B52b)に隔離され得る。メモリセル10は、半導体基板12に複数の行及び列で配置され、単一のチップ上に形成された、
図1に例証されたタイプであり得る。不揮発性メモリセルのアレイには、アドレスをデコードし、選択されたメモリセルに対する読み出し動作、プログラム動作、及び消去動作中に、様々なメモリセルゲート及び領域に様々な電圧を提供するために使用される、アドレスデコーダ(例えば、XDEC54)、ソース線ドライバ(例えば、SLDRV56)、列デコーダ(例えば、YMUX58)、高圧行デコーダ(例えば、HVDEC60)、及びビット線コントローラ(例えば、BLINHCTL62)が隣接する。列デコーダ58は、読み出し動作中にビット線上の電流を測定するための回路を含むセンス増幅器を含む。コントローラ66(制御回路を備える)は、様々なデバイス素子を制御し、各動作(プログラム、消去、読み出し)を、対象のメモリセル上で実施する。電荷ポンプCHRGPMP64は、コントローラ66の制御下にて、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。コントローラ66は、メモリデバイスを動作させてメモリセル10をプログラムし、消去し、読み出すように構成されている。これらの動作の一部として、コントローラ66には、同じ又は異なる線に提供されるプログラム、消去、及び読み出しコマンドと共に、メモリセルにプログラムされるデータである入力データへのアクセスが提供され得る。メモリアレイから読み出されたデータは、出力データとして提供される。
【0020】
プログラム補償技術は、メモリセルプログラミングを実装するコントローラ66を含み、特に、許容不能なレベルの読み出し電流不安定性を呈するメモリセルの追加のプログラミングを提供する。この技術は、最初にメモリセルを特定のプログラミング状態にプログラミングし、メモリセルスレッショルド電圧パラメータ(すなわち、標的電流Itargetと称される、特定レベルのソース/ドレイン電流を達成するためにメモリセルに印加される最小電圧)を、1回又は複数回測定することを含む。好ましいスレッショルド電圧パラメータは、制御ゲート22の観点からのメモリセルのスレッショルド電圧であるVtcgである。具体的には、制御ゲートスレッショルド電圧Vtcgは、伝導経路であるチャネル領域をもたらす制御ゲートの電圧であり、したがって、選択ゲート24及びドレイン領域16に読み出し動作の読み出し電位が印加されたときに、メモリセルがオンになったとみなす所定量の、チャネルを通る読み出し電流(Itarget、例えば、1μA)が生じる。制御ゲートスレッショルド電圧Vtcgは、メモリセルのプログラミング状態に応じて変動するが、メモリセルが特定のプログラミング状態にプログラムされると、経時的なVtcgの任意の変動は所定の量未満であることが望ましい。
【0021】
図3にプログラミング技術の実施形態が図示されており、これは、メモリセルを特定のプログラミング状態にプログラムして、メモリセルが標的スレッショルド電圧Vtcg
targetを有するように実装される。この技術は、メモリセル(例えば、
図1に示される構成を有するメモリセル10)で実行されるプログラミングを伴うステップ1で始まる。上述のように、このプログラミング動作は、好ましくは、制限された時間(すなわち、1つ以上のパルスで)メモリセル10にプログラミング電圧を印加することを含み、これにより、浮遊ゲート20上に電子が注入される。ステップ2では、メモリセル10に読み出し動作電圧を印加し、メモリセル10のチャネル領域18を通って流れる電流を測定することを含む、読み出し動作が実行される。この読み出し動作では、制御ゲート22に印加される電圧Vcgは、標的スレッショルド電圧Vtcg
targetである。ステップ3では、ステップ2の読み出し動作から、メモリセルのスレッショルド電圧Vtcgが、標的スレッショルド電圧Vtcg
targetに達したか又は標的スレッショルド電圧Vtcg
targetを超えたかどうかが判定される(すなわち、チャネル電流I
readが標的電流I
target以下かどうかが判定され、ここで、I
readが標的電流I
targetに等しいことは、メモリセルのスレッショルド電圧Vtcgが標的スレッショルド電圧Vtcg
targetに達していることを示す)。判定が「いいえ」(スレッショルド電圧Vtcgが標的スレッショルド電圧Vtcg
target以上でない、すなわち標的スレッショルド電圧Vtcg
target未満)の場合、ステップ4で、プログラミングに使用される制御ゲートVcgの電圧が任意選択で増加され、次いでステップ1が繰り返される。ステップ1~4は、ステップ3で、メモリセルのスレッショルド電圧Vtcgが、標的スレッショルド電圧Vtcg
targetに達したか又は標的スレッショルド電圧Vtcg
targetを超えた(すなわち、チャネル電流I
readが標的電流I
target以下である)と判定されるまで、繰り返される。その時点で、メモリセルは、最初にメモリセルの所望のプログラミング状態に(すなわち、メモリセルの標的スレッショルド電圧Vtcg
targetに)プログラムされたとみなされる。通常は、この時点で従来のプログラミングは終了する。
【0022】
しかしながら、本発明の目的では、ステップ1~4によって達成されるプログラミング状態は、追加のプログラミングを要求し得る初期プログラミング状態にすぎない。具体的には、プログラムされたメモリセルがRTNを呈する場合、インターフェーストラップに捕獲された電子は、プログラミングの一部としてメモリセルの測定されたスレッショルド電圧Vtcgに寄与する。プログラミング終了後に電子がインターフェーストラップから放出される場合/放出されると、スレッショルド電圧Vtcgは、標的スレッショルド電圧VtcgtargetよりもΔVtcgmaxを超えて降下する可能性があり、ここで、ΔVtcgmaxはVtcg変動に関する最大許容読み出し誤差である。スレッショルド電圧がΔVtcgmaxを超えて降下する場合、これは読み出し動作中の許容不能誤差であるとみなされる。したがって、本発明によれば、(ステップ3で)標的スレッショルド電圧Vtcgtargetに達したことを確認する読み出し動作があると、ステップ5で、メモリセルは再び読み出されるが、このときはステップ2で使用された標的スレッショルド電圧Vtcgtargetより小さい制御ゲート電圧Vcgを使用する。具体的には、この読み出し動作に使用される制御ゲート電圧Vcgは、電圧Vtcgtarget-ΔVtcgであり、式中、ΔVtcgは相対的に小さな量であり、最大許容読み出し誤差によって定義することができる。非限定的な例として、ΔVtcgはΔVtcgmaxに等しい場合があり、これは、ここでは特定の製品及びその用途に依存し、一例として20mVであり得る。ステップ6では、ステップ5の読み出し動作から、読み出し電流Ireadが、標的読み出し電流Itargetより大きいかどうかが判定される。メモリセルが許容可能なRTNを呈さない場合、読み出し動作中の制御ゲート電圧Vcgの小さな減少は、読み出し電流Ireadを下回るべきであり、更にItargetを下回るべきであり、ステップ6の判定は「いいえ」であるべきである。その場合、メモリセルは正しくプログラムされたとみなすことができる。しかしながら、メモリセルが許容不能なRTNを呈し、この読み出し動作の前又は最中にインターフェーストラップ電子放出がある場合、メモリセルのスレッショルド電圧Vtcgは降下し、結果として読み出し電流Ireadは上昇する。電流のその上昇がItargetを超える場合、次いでメモリセルはステップ4で開始する別のラウンドのプログラミングに供され、再び再読み出しされて、メモリセルが十分にプログラムされていることを確認する。
【0023】
上述の技術の利点は、メモリセルが許容不能なRTNを呈する場合に、そうでない場合より、最終的により深くプログラムされる(すなわち、より高いVtcgになる)ことである。これは、電子放出が起こっても、メモリセルスレッショルド電圧Vtcgが、ΔVtcgmaxの許容可能レベルを超えて標的スレッショルド電圧Vtcgtarget未満に降下する可能性が低いことを意味する。これは、メモリセルがVtcgtargetを超えてより深くプログラムされ、将来の読み出し動作が、ΔVtcg変動の許容可能レベル内でメモリセルの所望のプログラミング状態をより正確に反映するためである。
【0024】
本発明者らは、特定の実施形態では、ステップ6における初期判定が否定である場合にステップ5及び6が繰り返されると、改善された結果が得られ得ると判断した。そうすることにより、メモリセルが許容不能なRTNを呈するかどうか、ひいては追加のプログラミングに供されるべきであるかどうかを識別する可能性が増加する。したがって、ステップ5の第1の読み出し動作からの、ステップ6における初期判定が否定である場合、ステップ7及び8においてステップ5及び6が任意選択で繰り返され、これにより、第1の読み出し動作(ステップ5)でI
targetより大きい読み出し電流がもたらされなかった場合はVcg=Vtcg
target-
ΔVtcgを使用してメモリセルの第2回目の読み出しが行われ(ステップ7)、ステップ8でI
readがI
targetを超えていると判定される場合、プログラミングに戻される。Vtcg
targetより低いVcgを使用してメモリセルが2回読み出され、I
readがI
targetを2回下回る場合、メモリセルは標的電圧Vtcg
targetに正しくプログラムされたとみなされて、プログラミングは完了する。更に、
図3はステップ5及び6の1回の繰り返しを示しているが、特定の実施形態では、ステップ5及び6が、ユーザが行うと決めた回数だけ繰り返される場合は、更にいっそう改善された結果が達成され得、それによって、Vcg=Vtcg
target-ΔVtcgを使用する任意の単一の読み出し動作によりI
targetを超える読み出し電流I
readがもたらされる場合、メモリセルは、更なるプログラミングに供される。
【0025】
図4は、第1の代替実施形態を図示し、ステップ3の後にステップ3Aが追加されたこと以外は、上述され
図3に示されたものと同じ方法である。具体的には、メモリセルが最初にその標的スレッショルド電圧Vtcg
targetに達するようにプログラムされると(ステップ3での肯定判定)、メモリセル(例えば、制御ゲート、消去ゲート、及び/又は選択ゲート)に負電圧が印加される。メモリセルに印加されるこの負電圧は、メモリセルのゲート酸化物に対する電界ストレスを誘発し、インターフェース及びインターフェース付近の酸化物トラップからの電子のデトラップ(放出)を刺激する。好ましくは、負電圧は制御ゲートに印加されるが、追加的又は代替的に、負電圧は浮遊ゲートに容量結合された任意のゲート又は端子に印加され得る。したがって、RTNを生成する酸化物トラップを有するメモリセルの場合、負電圧は、電子のデトラップを刺激し、スレッショルド電圧Vtcgをより低いVt状態に設定し、ステップ6の判定が肯定になる(したがって、メモリセルが追加のプログラミングに供される)機会を増やす。RTNは不規則な挙動を有するため、欠陥メモリセルは、全ての読み出し動作中に1つのVtcg状態に留まる場合があり、それにより追加のプログラミングのために正しく識別されない。したがって、ステップ5の読み出し動作の前に負電圧(例えば、-1V~-7V)を印加すると、RTNでメモリセルを刺激してより低いVt状態を呈し、これによりステップ6で追加のプログラミングのために識別され、プログラミング効率及び精度が高まる。何らかの特性時間が存在し、この間メモリセルは、印加された電圧ストレスの下で取得したVt状態を、電圧ストレスの除去後に維持する。したがって、ステップ3Aの負電圧の印加とステップ5の読み出し動作との間の遅延は、好ましくは典型的な電子捕獲及び放出時間(例として、室温で100ms)より長くあるべきではない。そうでなければ、読み出し動作前の負電圧印加の効率が低下する可能性がある。
【0026】
図5は、第2の代替実施形態を図示し、これは、負電圧が、ステップ5の初期読み出し動作の直前に印加されるのみでなく、ステップ5の各繰り返し読み出し動作の前にも再び印加される(
図4に示されるようにステップ5のみを繰り返す代わりに、ステップ3A及びステップ5の両方を繰り返すステップ7を参照のこと)以外は、第1の代替実施形態について上述され
図4に示されたものと同じ方法である。
【0027】
本発明は、本明細書に図示された上記実施形態に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の1つ以上によって網羅され得る1つ以上の特徴に関連するにすぎない。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、特に指定のない限り、全ての方法ステップが図示又は請求されている厳密な順序で行われる必要はない。単一の材料層は、かかる又は類似の材料から構成される多数の層として形成することができ、そして、逆もまた同様である。本明細書で使用される、用語「形成」及び「形成される」とは、材料堆積、材料増加、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。上述の技術で使用されるスレッショルド電圧Vtの例にはVtcgがあり、これは制御ゲート22の観点からのメモリセルのスレッショルド電圧である。しかしながら、上述の技術は、浮遊していないメモリセル内の任意の1つ以上のゲートの観点からのスレッショルド電圧Vtに関して実装することが可能である。最後に、本発明は、
図1のメモリセルより少ないゲートを有する(例えば、選択ゲートと組み合わされた消去ゲート及び/又は制御ゲートを有さない)メモリセルのアレイで実施され得る。