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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-18
(45)【発行日】2024-04-26
(54)【発明の名称】改善されたゲート構造を有する電界効果トランジスタ
(51)【国際特許分類】
H01L 21/338 20060101AFI20240419BHJP
H01L 29/812 20060101ALI20240419BHJP
H01L 29/778 20060101ALI20240419BHJP
H01L 21/28 20060101ALN20240419BHJP
H01L 29/423 20060101ALN20240419BHJP
H01L 29/41 20060101ALN20240419BHJP
【ＦＩ】
H01L29/80 F
H01L29/80 H
H01L21/28 301B
H01L29/58 Z
H01L21/28 L
H01L29/44 S
【請求項の数】
2
(21)【出願番号】P 2022507607
(86)(22)【出願日】2020-06-30
(65)【公表番号】
(43)【公表日】2022-10-12
(86)【国際出願番号】 US2020040210
(87)【国際公開番号】W WO2021061252
(87)【国際公開日】2021-04-01
【審査請求日】2022-02-07
(31)【優先権主張番号】16/583,984
(32)【優先日】2019-09-26
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】503455363
【氏名又は名称】レイセオン カンパニー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】ラロシュ，ジェフリー，アール．
(72)【発明者】
【氏名】ベッテンコート，ジョン，ピー．
(72)【発明者】
【氏名】デュヴァル，ポール，ジェイ．
(72)【発明者】
【氏名】アイピー，ケリー，ピー．
【審査官】恩田 和彦
(56)【参考文献】
【文献】特開平０７－０２２３１０（ＪＰ，Ａ）
【文献】特開２０１９－１１４５８１（ＪＰ，Ａ）
【文献】特開２０１３－１６５１４７（ＪＰ，Ａ）
【文献】特開２０１７－０８５０６０（ＪＰ，Ａ）
【文献】特開２００４－２２１３２５（ＪＰ，Ａ）
【文献】特開２００８－１５３３３０（ＪＰ，Ａ）
【文献】特開２０１９－００９２３１（ＪＰ，Ａ）
【文献】特開２００５－２６８６２０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０２４０７５３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３３８
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２９／４２３
Ｈ０１Ｌ ２９／４１
Ｈ０１Ｌ ２９／７７８
Ｈ０１Ｌ ２９／８１２
(57)【特許請求の範囲】
【請求項1】
電界効果トランジスタを形成する方法であって、（i）半導体本体の表面にマンドレルを形成するステップと、
（ii）前記マンドレルの外側側壁に内側側壁を有し、前記半導体本体上に底部を有する、第1の誘電体スペーサ層を形成するステップと、
（iii）第2の誘電体スペーサ層を形成するステップであって、前記第2の誘電体スペーサ層は、前記第1の誘電体スペーサ層の外側側壁上に内側側壁を有する、ステップと、
（iv）第3の誘電体スペーサ層を形成するステップであって、前記第3の誘電体スペーサ層は、前記第2の誘電体スペーサ層の外側側壁上に内側側壁を有し、前記第1の誘電体スペーサ層は、前記第3の誘電体スペーサ層とは異なる幅を有する、ステップと、
（v）前記マンドレルを除去するステップと、
（vi）前記第2の誘電体スペーサ層を除去するステップと、
（vii）前記第1の誘電体スペーサ層の前記外側側壁に内側側壁を有し、前記第3の誘電体スペーサ層の前記内側側壁に外側側壁を有し、前記半導体本体上に底部を有するゲート電極を形成するステップと、
をこの順に有し、または前記ステップ（v）とステップ（vi）は、逆順に実施される、方法。
【請求項2】
電気的に相互接続されたゲート電極の組を有する電界効果トランジスタを形成する方法であって、前記ゲート電極の組の一方は、第1のソース電極と第1のドレイン電極の間に配置され、前記ゲート電極の組の他方は、前記第1のドレイン電極と第2のソース電極の間に配置され、
当該方法は、
（i）半導体本体の表面にマンドレルを形成するステップと、
（ii）第1の組の誘電体スペーサ層を形成するステップであって、各々は、前記マンドレルの対向する外側側壁の組の対応する1つに内側側壁を有する、ステップと、
（iii）第2の組の誘電体スペーサ層を形成するステップであって、各々は、前記第1の組の誘電体スペーサ層の対応する1つの外側側壁上に内側側壁を有する、ステップと、
（iv）第3の組の誘電体スペーサ層を形成するステップであって、各々は、前記第2の組の誘電体スペーサ層の対応する1つの外側側壁上に内側側壁を有し、前記第1の組の誘電体スペーサ層は、前記第3の組の誘電体スペーサ層とは異なる幅を有する、ステップと、
（v）前記マンドレルを除去するステップと、
（vi）前記第2の組の誘電体スペーサ層を除去し、前記第1の組の誘電体スペーサ層の一つと、対応する前記第3の組の誘電体スペーサの一つとの間に、空間を形成するステップと、
（vii）ゲート電極の組を形成するステップであって、前記ゲート電極の組のそれぞれのゲート電極は、対応する前記空間に形成される、ステップと、
をこの順に有し、または前記ステップ（v）と（vi）は、逆順に実施される、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、全般に、電界効果トランジスタに関し、特に、銅ダマシン系インターコネクトと接触され、これに接続された際に、キャパシタンスおよび抵抗が低いゲート構造を有するFETSに関する。
【背景技術】
【0002】
従来から知られているように、電界効果トランジスタ装置寸法のサイズの形状のスケールダウンは、高周波特性に大きなインパクトを及ぼす。通常、トランジスタがサイズについてスケールダウンされると、ゲート長は、ソースドレイン間隔とともに減少する。この寸法減少により、ソースドレイン領域内のゲートの配置に大きな影響が生じ、最大の潜在的な特性上昇は、ゲートがドレインよりもソースに接近して配置されることにより達成される。また、抵抗のスケーリングも増大し、特に、ゲートの抵抗は、トランジスタのノイズ特性および周波数応答に悪影響を及ぼす。また、ゲート電極に接近した誘電体の負荷も、トランジスタの周波数応答に悪影響を及ぼし得る。
【0003】
同様に、従来から知られているように、GaNのHEMTトランジスタ装置および集積回路の製造は、シリコンCMOS「的」な単一のまたはジュアルのダマシンウェハプロセスで実証されている（「CuダマシンBEOLを用いた高抵抗率＜111＞ SiでのSiファウンドリ互換、高特性、≦0.25μmゲート、GaN-on-SiMMICプロセスに向けて」、LaRocheら、CS Man Conference、5月16日～19日、マイアミFL参照）。これは、CMOS集積プロセスおよびGaN集積回路プロセスを用いた金属化方式の互換性により可能となる。このため、GaNのHEMTのゲート長は、サイズがスケールダウンされ、CMOS「的」プロセスを用いた際に、前述のように誘電体負荷が最小化されるため、ゲートのサイズ、配置、抵抗、およびゲートに接近した誘電体負荷に注意を払う必要がある。
【発明の概要】
【発明が解決しようとする課題】
【0004】
CMOS的プロセスでは、従来のフォトリソグラフィまたは電子ビーム（e-ビーム）リソグラフィアプローチによるスケール化されたFETの微細ライン形状のリソグラフィの定義により、ソースドレイン領域内のゲートのサイズ、アスペクト比、および配置が制限され得る。犠牲コアまたはマンドレルの周囲に薄膜側壁が定められる、側壁像転写技術は、しばしば、ナノメートルCMOSプロセスにおいて使用される。また、CMOSプロセスにおけるダマシンインターコネクトにより、金属化の周囲の空気ギャップは、しばしば、パッシブインターコネクトの周波数応答の改善に使用される。「次世代相互接続用の空気ギャップ構造を有するマルチレベルインターコネクト」、Junji Noguchiら、IEEE translactions on Electron Devices、第56巻、第11号、2009年11月、参照。しかしながら、トランジスタ自体は、ダマシン酸化物により、依然として誘電的に負荷され、その周波数応答が低下する。
【課題を解決するための手段】
【0005】
本開示では、垂直構造を形成するゲートコンタクトおよびゲート金属を有する電界効果トランジスタが提供され、前記垂直構造は、当該電界効果トランジスタのソース電極とドレイン電極の間に形成された空気ギャップにより取り囲まれた側部および上部を有する。
【0006】
ある実施形態では、ソース電極およびドレイン電極は、ダマシン構造である。
【0007】
ある実施形態では、ゲートコンタクトおよびゲート金属は、垂直構造を形成し、該垂直構造は、ダマシン構造の上部に平行なレベルまで垂直に延在する空気ギャップにより取り囲まれた側部および上部を有する。
【0008】
ある実施形態では、ゲートコンタクトは、複数の積層されたダマシン金属層で構成される。
【0009】
ある実施形態では、ゲートコンタクトは、ダマシン構造の上部に平行なレベルまで垂直に延在する、複数の積層されたダマシン金属層で構成される。
【0010】
ある実施形態では、電界効果トランジスタは、メサ構造であり、ゲートコンタクトおよびゲート金属は、垂直構造を形成し、該垂直構造は、空気ギャップにより取り囲まれた側部および上部を有し、前記空気ギャップは、ソース電極とドレイン電極の間であって、ゲートの方向に対して垂直なメサ端部同士の間に形成される。
【0011】
ある実施形態では、電界効果トランジスタ構造が提供され、これは、III-Nバッファ層と、該III-Nバッファ層上に設置されたIII-Nチャネル層と、該チャネル層上に設置されたバリア層と、を有し、前記チャネル層内に2DEGが形成される。電界効果トランジスタ構造は、前記III-Nバッファ層上に設置された均一な厚い水平に延在するドープされたGaN層であって、それを貫通して垂直に延在する開口を有し、該開口は、III-Nバッファ層の水平に延在する上部表面で終端化される、垂直に延在する側壁を有する、GaN層と、ゲート電極とを有し、前記ゲート電極は、前記開口に延在する垂直ステム部を有し、該垂直ステム部は、前記III-Nバッファ層の一と、前記III-Nチャネル層の一部、および前記バッファ層の一部、を有し、前記III-Nバッファ層の一部、前記III-Nチャネル層の一部、および前記バッファ層の一部は、前記III-Nバッファ層の一部、前記III-Nチャネル層の一部、および、前記バッファ層の一部の垂直スタックを形成し、該垂直スタックは、前記開口内に上方に垂直に延在し、前記開口の垂直に延在する側壁の間に延在する。電界効果トランジスタ構造は、スタック上に配置されたゲート金属と、ドープされたGaNの均一な厚い水平に延在する層の上部表面部分とオーミック接触するソースおよびドレインコンタクトと、を有し、前記ゲート電極は、ソース電極と前記ドレイン電極の間に設置される。
【0012】
ある実施形態では、ゲートコンタクトは、ゲート金属上に配置され、ソースコンタクトおよびドレインコンタクトは、下側部分を有し、ゲートコンタクトと、ソースコンタクトおよびドレインコンタクトの下側部分とは、共通面内に配置された上部表面を有する。
【0013】
ある実施形態では、ソース電極およびドレイン電極は、ダマシン構造である。
【0014】
ある実施形態では、ゲートコンタクトおよびゲート金属は、垂直構造を形成し、該垂直構造は、ダマシン構造の上部に平行なレベルまで垂直に延在する空気ギャップにより取り囲まれた側部および上部を有する。
【0015】
ある実施形態では、ゲートコンタクトおよびゲート金属は、垂直構造を形成し、該垂直構造は、空気ギャップにより取り囲まれた側部および上部を有する。
【0016】
ある実施形態では、ゲートコンタクトは、複数の積層されたダマシン金属層で構成される。
【0017】
ある実施形態では、ゲートコンタクトは、ダマシン構造の上部に平行なレベルまで垂直に延在する複数の積層されたダマシン金属層で構成される。
【0018】
ある実施形態では、ゲートコンタクトは、金属層の周囲に配置された非共形酸化物を有する複数の積層されたダマシン金属層で構成され、ダマシン構造の上部に平行なレベルまで垂直に延在する金属層に隣接する空気ギャップが形成される。
【0019】
ある実施形態では、電界効果トランジスタを形成する方法が提供される。当該方法は、
半導体体の表面にマンドレルを形成するステップと、
マンドレルの外側側壁上に内側側壁を有し、半導体本体上に底部を有する、第1の誘電体スペーサ層を形成するステップと、
第1の誘電体スペーサ層の外側側壁上に内側側壁を有し、半導体本体上に底部を有する、ゲート電極を形成するステップと、
ゲート電極の外側側壁上に内側側壁を有し、半導体本体上に底部を有する、第2の誘電体層を形成するステップであって、第1の誘電体スペーサ層は、第2の誘電体スペーサ層とは異なる幅を有する、ステップと、
第1の誘電体層および第2の誘電体層を形成した後、半導体本体上に底部を有するゲート電極を残した状態で、マンドレルを除去するステップと、
を有する。
半導体体の表面にマンドレルを形成するステップと、
マンドレルの外側側壁上に内側側壁を有し、半導体本体上に底部を有する、第1の誘電体スペーサ層を形成するステップと、
第1の誘電体スペーサ層の外側側壁上に内側側壁を有し、半導体本体上に底部を有する、ゲート電極を形成するステップと、
ゲート電極の外側側壁上に内側側壁を有し、半導体本体上に底部を有する、第2の誘電体層を形成するステップであって、第1の誘電体スペーサ層は、第2の誘電体スペーサ層とは異なる幅を有する、ステップと、
第1の誘電体層および第2の誘電体層を形成した後、半導体本体上に底部を有するゲート電極を残した状態で、マンドレルを除去するステップと、
を有する。
【0020】
ある実施形態では、電気的に相互接続されたゲート電極の組を有する電界効果トランジスタを形成する方法が提供され、ゲート電極の組の一方は、第1のソース電極とドレイン電極の間に配置され、ゲート電極の組の他方は、ドレイン電極と第2のソース電極の間に配置される。当該方法は、
半導体本体の表面上にマンドレルを形成するステップと、
第1の組の誘電体スペーサ層を形成するステップであって、各々は、マンドレルの対向する外側側壁の組の対応する1つの上に内側側壁を有する、ステップと、
ゲート電極の組を形成するステップであって、ゲート電極の組の一方は、第1の組の誘電体スペーサ層の第1のものの外側側壁上に形成され、ゲート電極の組の別の1つは、第1の誘電体スペーサ層の第2のものの上に形成される、ステップと、
第2の組の誘電体スペーサ層を形成するステップであって、各々は、ゲート電極の組の対応する1つの外側側壁上に内側側壁を有し、第1の組の誘電体スペーサ層は、第2の組の誘電体スペーサ層とは異なる幅を有する、ステップと、
第1の組の誘電体スペーサ層および第2の組の誘電体スペーサ層を形成した後、マンドレルを除去するステップと、
を有する。
半導体本体の表面上にマンドレルを形成するステップと、
第1の組の誘電体スペーサ層を形成するステップであって、各々は、マンドレルの対向する外側側壁の組の対応する1つの上に内側側壁を有する、ステップと、
ゲート電極の組を形成するステップであって、ゲート電極の組の一方は、第1の組の誘電体スペーサ層の第1のものの外側側壁上に形成され、ゲート電極の組の別の1つは、第1の誘電体スペーサ層の第2のものの上に形成される、ステップと、
第2の組の誘電体スペーサ層を形成するステップであって、各々は、ゲート電極の組の対応する1つの外側側壁上に内側側壁を有し、第1の組の誘電体スペーサ層は、第2の組の誘電体スペーサ層とは異なる幅を有する、ステップと、
第1の組の誘電体スペーサ層および第2の組の誘電体スペーサ層を形成した後、マンドレルを除去するステップと、
を有する。
【0021】
そのような構成では、平面ゲートプロセスおよびCuダマシン構造を利用する自己整合ゲートおよび再成長オーミックにより、より厳密に制御された寸法が提供され、ゲート誘電体がスペーサとして機能し、これにより、ダマシンメタライゼーションに接触することによるアクセス抵抗およびゲートアスペクト比が改善される。このアプローチにより、ソースドレインギャップを小さくすることができる。このプロセスの高歩留まり製造可能性は、リフトオフベースのプロセスに対して完全に減算された性質と、フロントエンドオブライン（FEoL）処理の最後に、空気ギャップ（これは、寄生容量を低下させ、ゲインを改善する）が形成されるまで酸化物においてゲートが安定化されるという事実により、確実化される。自己整合GAN HEMT、平坦隣接するHEMT空気ギャップを有するCuダマシンでは、キャパシタンスが抑制される。
【図面の簡単な説明】
【0022】
【図1】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図2】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図3】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図4A】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な平面図である。
【図5A】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な平面図である。
【図6A】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な平面図である。
【図7A】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な平面図である。
【図7B】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な平面図である。
【図8A】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な平面図である。
【図9】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図10】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図11】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図12】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図12A】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図13A】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な平面図である。
【図14A】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な平面図である。
【図15A】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図15B】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図16A】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図16B】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図17A】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図17B】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図18A】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図18B】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図18C】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図18D】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図18E】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図18F】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図18G】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図18H】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図18I】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図19】本開示による電界効果トランジスタの形成に使用されるステップの単純化された概略的な平面図である。
【図20A】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20B】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20C】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20D】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20E】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20G】製造の各種段階での、本開示の第2の別の実施形態による電界効果トランジスタの単純化された概略的な平面図である。
【図20H】製造の各種段階での、本開示の第2の別の実施形態による電界効果トランジスタの単純化された概略的な平面図である。
【図20I】製造の各種段階での、本開示の第2の別の実施形態による電界効果トランジスタの単純化された概略的な平面図である。
【図20K】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20L】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20M】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20N】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20O】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20P】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20Q】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20R】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20S】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20T】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20U】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図20V】本開示の第2の別の実施形態による電界効果トランジスタの形成に使用されるステップの単純化された概略的な断面図である。
【図21】別の実施形態による電界効果トランジスタの単純化された概略的な断面図である。
【発明を実施するための形態】
【0023】
各種図面において、同様の参照符号は、同様の素子を表す。
【0024】
図1を参照すると、ここでは例えば、シリコン（Si）またはシリコンカーバイドのような基板10は、III-V族の層、ここでは、アルミニウム窒化物（AlN）、ガリウム窒化物（GaN）、またはこれらの組み合わせと、基板10の上部表面にエピタキシャルに形成された核発生層またはバッファ／背面バリア層12と、該層12の上部表面にエピタキシャルに形成された未ドープIII-V族の層14、ここではガリウム窒化物（GaN）層14と、該GaN層14の上部表面にエピタキシャルに形成されたIII-V族の層16、ここではAlGaN層16と、を有する。GaN層14は、キャリアチャネルを提供する。
【0025】
図2を参照すると、層14の上部表面には、シリコン酸化物層18が形成される。
【0026】
図3を参照すると、二酸化ケイ素層18、AlGaN層16、GaN層14の一部を介して、およびバッファ層12の上部の一部に、分離領域20が形成される。ここでは、例えば、そのような分離領域20は、酸素イオン注入により形成される。層がエッチングされ、従来のメサ分離タイプの構造が形成され得ることを理解する必要がある。
【0027】
図4および4Aを参照すると、4側面の矩形状のマンドレル、またはコア状の犠牲ハードマスク22、ここでは例えば、ポリシリコン、窒化ケイ素、酸化アルミニウム、アモルファスカーボン、または他の好適なハードマスク材料が、任意の従来の方法で、シリコン酸化物層18の上部表面の部分に形成されることが示されている。
【0028】
図5および5Aを参照すると、コンフォーマルな誘電体スペーサ層24、ここでは酸化アルミニウム（Al2O3）ポリシリコン、窒化ケイ素、酸化ケイ素、アモルファスカーボン、または他の好適な材料が、例えば、化学気相成膜（CVD）法、スパッタ法、または原子層成膜（ALD）法により、図4に示す構造の上部表面全体を覆うように成膜される。
【0029】
図6および6Aを参照すると、プラズマ、誘導性結合プラズマ（ICP）エッチング、または反応性イオンエッチング（RIE）による方向性エッチングを用いて、誘電体スペーサ層24の部分は、マンドレル22の上部表面、および酸化層18の上部表面部分から除去され、構造が形成されることが示されている。
【0030】
図7Aを参照すると、マンドレル22は、選択性の湿式または乾式エッチングにより除去され、その後、トリムマスクリソグラフィプロセスを用いて、対向する誘電体スペーサ層24Bの組が除去される一方、図7A、7B、7Cに示すように、他の対向する誘電体スペーサ層の組は残留する。
【0031】
図8および8Aには、例えば、プラズマエッチングにより、シリコン酸化物層18の露出された部分が除去され、GaNエピタキシャル層14の上部が露出される。誘電体スペーサ層24の下のシリコン酸化物層18の部分は、残留していることが留意される。
【0032】
図9を参照すると、その後、AlGaN層16の露出部の一部が除去された後、GaN層14の露出した部分が除去され、その後、AlN層12の露出した上部が除去される。ここでは、選択的な湿式または乾式エッチングが使用される。誘電体スペーサ層12の下のAlGaN層16の一部、GaN層14の一部、およびAlN層12の一部は、分離領域20の一部とともに、残留されることが留意される。
【0033】
図10を参照すると、AlN層12の露出部の上部には、再成長層と称される、N++ドープされたGaNの層30が形成され、部分30Aが、分子ビームエピタキシーまたは金属有機化学気相成膜（MOCVD）法を用いて、誘電体スペーサ層24の上部に成膜される。
【0034】
【0035】
図12Aを参照すると、N++再成長オーミック層30の部分30を露出させるため、構造の一部の上に、フォトレジスト層32が形成される。図12Aに示すように、フォトレジスト層32は、注入領域20の一部にわたって延在する端部を有することが留意される。図13および13Aに示すように、好適な湿式または乾式のエッチングプロセスが使用され、再成長オーミック層30の露出部30がエッチングされ、除去される。その後、誘電体スペーサ層24の露出部およびフォトレジスト層32が除去され、図14および図14Aに示す構造が得られる。
【0036】
【0037】
図16を参照すると、二酸化ケイ素層18の露出部は、選択的な湿式または乾式のエッチングにより除去され、これにより、AlGaN層16の下側部分が露出される。
【0038】
図16Aを参照すると、最初に、構造上に、誘電体ライナ材料70A、例えばSiNxまたはAl2O3が共形に成膜され、次に図16Bに示すように方向性エッチングされ、図16に示すように、再成長オーミック層30の側壁およびゲート開口に、誘電体ライナ層の部分70Bが残留する。
【0039】
次に、図17Aを参照すると、図に示すように、ゲート金属層42a、例えば、窒化チタンの下側層およびタングステンの上側層が、構造上にスパッタ成膜される。図17Bに示すように、ドライエッチングのためフォトレジストマスク46が使用され、層42aが一組のショットキーゲート金属コンタクト42a、42bにパターン化される。
【0040】
次に、図18A～図18Iを参照すると、ダマシン構造、例えば、ここでは、N++再成長オーミック層30とオーム接触するダマシン構造として、一組のソースコンタクト50Sおよびドレインコンタクト50D（図18D、I）を形成するプロセスが記載される。従って、図18Aを参照すると、図18Aに示されるように、SiNx層38の上、ならびに一組のショットキーゲート金属コンタクト42aおよび42bの上に、追加の窒化ケイ素（SiNx）停止エッチング層47aが成膜される。
【0041】
図18Bを参照すると、化学気相成膜（CVD）により、SiNx層47a上に、誘電体層48a、例えば二酸化ケイ素が成膜され、化学機械的平坦化（CMP）により平坦化され、フォトリソグラフィでパターン化され、エッチングされ、最初に、ゲートコンタクト42a、42b（図18B）の一組の窓48WG1および48WG2が形成され、次に、一組のソースコンタクト50Sおよびドレインコンタクト50D（図18D、18I）の窓48WS1、48WS2、48WDが形成される。図18Dに示すように、SiNx層47の露出部が除去され、窓501、502（図18C）が形成され、ゲートおよびN++再成長オーミック層30の一部が露出され、ソースコンタクト50S、ドレインコンタクト50D、および2つのゲートコンタクト50Gの組が、窓501、502内の金属層Vo（ここでは銅）の追加のめっきおよび化学的機械的研磨（CMP）により形成される。
【0042】
図18Eを参照すると、同様の方法で、誘電体層47b、ここでは、例えば窒化ケイ素が成膜され、その後二酸化ケイ素の層44bが成膜される。図には示されていないが、窓がその中に形成され、窓を介して金属層Voの上に、ここでは銅である上部金属層M1が成膜される。その後、図18Eに示すように、窒化ケイ素の別の層47cが形成され、それぞれ、ソースおよびドレインコンタクトS、Dの下側部分と接触するダマシン構造49S1、49D1が形成される（図18H）。
【0043】
【0044】
次に、従来のフォトリソグラフィエッチング技術を用いて、空気ギャップ60が構造内にエッチングされ、図18Iに示す構造が形成される。
【0045】
前述のように、ここでは、ソースおよびドレインコンタクト50Sおよび50（図18I）が形成され、図18Iに示すように、SiNxおよびSiOのダマシン構造の誘電体層が形成され、ソースおよびドレイン電極50Sおよび50Dに、ここでは銅（Cu）の上部コンタクト金属層V0、M1、V1、およびM2が提供され、図18Iに示すように、ゲートコンタクト42a、42b（図18B）が提供される。
【0046】
図19、19Aおよび19Bを参照すると、非共形のダマシン酸化物を有する別のダマシン構造が形成され、ソースおよびドレイン電極50S、50Dの空気ポケット51が形成される。
【0047】
次に、図20A～20Vを参照して別の実施形態について説明する。ここでは、ゲート電極とソース電極との間の分離がゲート電極とドレイン電極との間の分離とは異なっており、いわゆる非対称ゲートFETゲート構造である。
【0048】
従って、前述のように、図4においてマンドレル22が形成された後、均一な厚さW1を有する層241が、図4に示す構造の表面にわたって形成され、ここでは、例えば、CVD、ALD、スパッタにより、Al2O3、SiO2、SiN、多結晶シリコン、またはアモルファス炭素層が成膜され、図20Aに示す構造が形成される。
【0049】
図20Bを参照すると、層241の一部は、例えば、プラズマ、ICPまたはRIEによる方向性エッチングを用いて、示されるように除去される。マンドレル、およびスペーサ材料＋エッチング条件は、良好なドライエッチング選択性を提供し、図20Bに示される構造が形成される。層241の一部は、示されるように、マンドレル22の垂直側壁上に残留することが留意される。
【0050】
図20Cを参照すると、図に示すように、構造の上に層242が成膜される。ここで、層242は、Al2O3、SiO2、SiN、多結晶シリコン、アモルファス炭素層、または他の好適な材料であり、CVD、ALD、またはスパッタリングにより成膜される。
【0051】
図20Dを参照すると、例えば、プラズマ、ICPまたはRIEによる方向性エッチングを用いて層242の一部が除去され、図20Dに示す構造が形成される。層242の一部は、層241の垂直側壁に残留し、これは、前述のように、マンドレル22の垂直側壁であることが留意される。
【0052】
図20Eを参照すると、層243が均一に成膜され、ここでは、厚さW2を有する。W2は、W1とは異なり、図に示すように、構造の上部である。ここで、層243は、Al2O3、SiO2、SiN、多結晶シリコン、アモルファス炭素層、またはCVD、ALD、またはスパッタリングにより成膜された他の好適な材料である。
【0053】
図20Fおよび20Gを参照すると、プラズマ、ICPまたはRIEによる方向性エッチングを用いて層243の一部が除去され、例えば、図20Fに示す構造が形成される。図に示すように、層243の一部は、層242の垂直側壁に残留することが留意される。
【0054】
図20H乃至図20Jを参照すると、図7Aに関して説明したように、選択的湿式エッチングまたはドライエッチングによりマンドレル22が除去され、次に、トリムマスキングリソグラフィプロセスを用いて対向する層241、242および243の組が除去される一方、図7Bおよび7Cに関して説明したように、対向する層241、242および243の他の組が残され、図20Iおよび20Jに示した構造が形成される。
【0055】
【0056】
【0057】
【0058】
【0059】
図20Oを参照すると、N++再成長オーミック層30の露出部30Aのため、フォトレジスト層32が構造の一部の上に形成される。フォトレジスト層32は、図12Aで示したように、注入領域30の一部の上に延在する端部を有することが留意される。前述の図14および14Aに示したように、次に、図20Pに示すように、マスク34が除去された後、エッチングプロセスを用いてメサ構造35が形成される。
【0060】
図20Qを参照すると、表面にわたって、誘電体層38、例えば、ここではSiNxが形成され、その後、図20Rに示されるように、化学的機械的研磨が実施され、層241、242および243の上側表面が露出される。
【0061】
図20Sを参照すると、構造の表面は、矢印39で示された露出部に対して窓でマスクされ、次に、そのような露出部が選択的ドライエッチングに供され、層242が除去される。これにより、酸化層18の下側部分が露出され、その後、図20Sに示すように、層18のそのような露出部がプラズマエッチングまたはICPまたはRIEにより除去され、構造が形成され、層16の下側部分が露出される。
【0062】
図20Tを参照すると、ゲート金属層構造44、例えば、窒化チタン（TiN）の下側層およびタングステン（W）の上側層が構造上にブランケット成膜される。
【0063】
図20Uを参照すると、フォトレジストマスク46を用いてドライエッチングが実施され、図17Bに関して説明され、および図20Vに示されるように、一組のショットキーゲート金属コンタクト44a、44b内に層44がパターン形成される。
【0064】
図20Wを参照すると、図18Aに示すように、SiNx層38の上、および一組のショットキーゲート金属コンタクト44a、44bの上に、窒化ケイ素（SiNx）エッチング停止層47が成膜される。次に、このプロセスは、図18B乃至図18Iに記載されるように継続される。
【0065】
ゲート抵抗を低下させ、これにより周波数応答を改善するため、ゲート金属層42a、42bと接触するV0ゲートCuダマシン層V0の上に、例えば、追加のCuダマシン金属層M1およびV1およびM2が積層されることを理解する必要がある。ある程度、Cuダマシン層がV0ゲートの上に積層されてもよいことを理解する必要がある。図21に示すように、断面は、前述のように形成される。
【0066】
ここで、本開示による電界効果トランジスタは、垂直構造を形成するゲート金属と、ゲートコンタクトと、を有し、そのような垂直構造は、電界効果トランジスタのソース電極とドレイン電極との間に形成された空気ギャップにより囲まれた上部、および側部を有することを理解する必要がある。電界効果トランジスタは、個々に、または組み合わせて、以下の特徴部の1つまたは複数を有してもよい：ソース電極およびドレイン電極は、ダマシン構造である；ゲートコンタクトおよびゲート金属は、垂直構造を形成し、そのような垂直構造は、ダマシン構造の上部に対して平行なレベルまで垂直に延在する空気ギャップにより囲まれた上部および側部を有する；ゲートコンタクトは、複数の積層されたダマシン金属層から構成される；ゲートコンタクトは、複数の積層されたダマシン金属層で構成され、ダマシン構造の上部に対して平行なレベルまで垂直に延在する；または前記電界効果トランジスタは、メサ構造であり、前記ゲートコンタクトおよびゲート金属は、垂直構造を形成し、そのような垂直構造は、前記ソース電極とドレイン電極との間、およびメサ構造の端部の間に形成された空気ギャップにより囲まれた側面および上部を有し、ゲートの方向に対して垂直である。
【0067】
また、本開示による電界効果トランジスタ構造は、
III-Nバッファ層と、
該III-Nバッファ層上に設置されたIII-Nチャネル層と、
該チャネル層上に設置されたバリア層であって、チャネル層内に2DEGが形成される、バリア層と、
III-Nバッファ層上に設置された、均一で厚い水平に延在するドープ化GaN層であって、そのような均一で厚いドープ化GaN層は、垂直に延在する開口を有し、そのような開口は、水平に延在するIII-Nバッファ層の上部表面部分で終端する、垂直に延在する側壁を有する、ドープ化GaN層と、
ゲート電極と、
を有し、
該ゲート電極は、
開口内に延在する垂直ステム部を有し、該垂直ステム部は、III-Nバッファ層の一部、III-Nチャネル層の一部、およびバッファ層の一部を有し、そのようなIII-Nバッファ層の一部、III-Nチャネル層の一部、およびバッファ層の一部は、III-Nバッファ層の一部、III-Nチャネル層の一部、およびバッファ層の一部の垂直スタックを形成する。垂直スタックは、開口内で垂直に上方に向かって延在し、垂直に延在する開口の側壁の間に延在する。スタックには、ゲート金属が設置される。電界効果トランジスタ構造は、さらに、ドープ化GaNの均一な厚い、水平に延在する層の上部表面部分とオーミック接触するソースおよびドレインコンタクトを有し、ゲート電極は、ソース電極とドレイン電極の間に配置される。電界効果トランジスタ構造は、以下の特徴部の1または2以上を個々に、または組み合わせて、有してもよい：ゲート金属上に設置されたゲートコンタクトであって、ソースコンタクトおよびドレインコンタクトは、下側部分を有し；ゲートコンタクト、ならびにソースコンタクトおよびドレインコンタクトの下側部分は、共通平面に配置された上部表面を有し；ソース電極およびドレイン電極は、ダマシン構造であり；ゲートコンタクトおよびゲート金属は、垂直構造を形成し、そのような垂直構造は、ダマシン構造の上部に平行なレベルに対して垂直に延在する空気ギャップにより囲まれた上部と側部とを有し；ゲートコンタクトおよびゲート金属は、垂直構造を形成し、そのような垂直構造は、空気ギャップにより囲まれた上部および側部を有し；ゲートコンタクトは、複数の積層されたダマシン金属層で構成され；またはゲートコンタクトは、ダマシン構造の上部に平行なレベルに対して垂直に延在する、複数の積層されたダマシン金属層で構成される。
III-Nバッファ層と、
該III-Nバッファ層上に設置されたIII-Nチャネル層と、
該チャネル層上に設置されたバリア層であって、チャネル層内に2DEGが形成される、バリア層と、
III-Nバッファ層上に設置された、均一で厚い水平に延在するドープ化GaN層であって、そのような均一で厚いドープ化GaN層は、垂直に延在する開口を有し、そのような開口は、水平に延在するIII-Nバッファ層の上部表面部分で終端する、垂直に延在する側壁を有する、ドープ化GaN層と、
ゲート電極と、
を有し、
該ゲート電極は、
開口内に延在する垂直ステム部を有し、該垂直ステム部は、III-Nバッファ層の一部、III-Nチャネル層の一部、およびバッファ層の一部を有し、そのようなIII-Nバッファ層の一部、III-Nチャネル層の一部、およびバッファ層の一部は、III-Nバッファ層の一部、III-Nチャネル層の一部、およびバッファ層の一部の垂直スタックを形成する。垂直スタックは、開口内で垂直に上方に向かって延在し、垂直に延在する開口の側壁の間に延在する。スタックには、ゲート金属が設置される。電界効果トランジスタ構造は、さらに、ドープ化GaNの均一な厚い、水平に延在する層の上部表面部分とオーミック接触するソースおよびドレインコンタクトを有し、ゲート電極は、ソース電極とドレイン電極の間に配置される。電界効果トランジスタ構造は、以下の特徴部の1または2以上を個々に、または組み合わせて、有してもよい：ゲート金属上に設置されたゲートコンタクトであって、ソースコンタクトおよびドレインコンタクトは、下側部分を有し；ゲートコンタクト、ならびにソースコンタクトおよびドレインコンタクトの下側部分は、共通平面に配置された上部表面を有し；ソース電極およびドレイン電極は、ダマシン構造であり；ゲートコンタクトおよびゲート金属は、垂直構造を形成し、そのような垂直構造は、ダマシン構造の上部に平行なレベルに対して垂直に延在する空気ギャップにより囲まれた上部と側部とを有し；ゲートコンタクトおよびゲート金属は、垂直構造を形成し、そのような垂直構造は、空気ギャップにより囲まれた上部および側部を有し；ゲートコンタクトは、複数の積層されたダマシン金属層で構成され；またはゲートコンタクトは、ダマシン構造の上部に平行なレベルに対して垂直に延在する、複数の積層されたダマシン金属層で構成される。
【0068】
また、本開示による電界効果トランジスタを形成する方法は、
半導体本体の表面にマンドレルを形成するステップと、
マンドレルの外側側壁に内壁を有し、半導体本体に底部を有する、第1の誘電体スペーサ層を形成するステップと、
第1の誘電体スペーサ層の外側側壁に内壁を有し、半導体本体に底部を有する、ゲート電極を形成するステップと、
ゲート電極の外側側壁に内壁を有し、半導体本体に底部を有する、第2の誘電体層を形成するステップと、
を有し、
第1の誘電体スペーサ層は、第2の誘電体スペーサ層とは異なる幅を有し、第1の誘電体層および第2の誘電体層が形成された後、ゲート電極を半導体本体に底部を有するゲート電極を残した状態で、マンドレルが除去されることを理解する必要がある。
半導体本体の表面にマンドレルを形成するステップと、
マンドレルの外側側壁に内壁を有し、半導体本体に底部を有する、第1の誘電体スペーサ層を形成するステップと、
第1の誘電体スペーサ層の外側側壁に内壁を有し、半導体本体に底部を有する、ゲート電極を形成するステップと、
ゲート電極の外側側壁に内壁を有し、半導体本体に底部を有する、第2の誘電体層を形成するステップと、
を有し、
第1の誘電体スペーサ層は、第2の誘電体スペーサ層とは異なる幅を有し、第1の誘電体層および第2の誘電体層が形成された後、ゲート電極を半導体本体に底部を有するゲート電極を残した状態で、マンドレルが除去されることを理解する必要がある。
【0069】
また、一組の電気的に相互接続されたゲート電極を有する電界効果トランジスタを形成する方法において、一組のゲート電極の一方は、第1のソース電極とドレイン電極との間に配置され、一組のゲート電極の他方は、ドレイン電極と、本開示による第2のソース電極の間に配置されることが理解される必要がある。当該方法は、
半導体本体の表面にマンドレルを形成するステップと、
誘電体スペーサ層の第1の組を形成するステップであって、各々は、マンドレルの一組の対向する外側側壁の対応する1つの内側壁を有する、ステップと、
ゲート電極の組を形成するステップであって、ゲート電極の組の一方は、外側側壁に形成され、誘電体スペーサ層の第1の組の第1のもの、およびゲート電極の組の別の1つは、第1の誘電体スペーサ層の第2のものに形成される、ステップと、
誘電体スペーサ層の第2の組を形成するステップであって、各々は、ゲート電極の組の対応する1つの外側側壁に内側側壁を有し、誘電体スペーサ層の第1の組は、誘電体スペーサ層の第2の組とは異なる幅を有する、ステップと、
誘電体スペーサ層の第1の組および誘電体スペーサ層の第2の組を形成した後、マンドレルを除去するステップと、
を有する。
半導体本体の表面にマンドレルを形成するステップと、
誘電体スペーサ層の第1の組を形成するステップであって、各々は、マンドレルの一組の対向する外側側壁の対応する1つの内側壁を有する、ステップと、
ゲート電極の組を形成するステップであって、ゲート電極の組の一方は、外側側壁に形成され、誘電体スペーサ層の第1の組の第1のもの、およびゲート電極の組の別の1つは、第1の誘電体スペーサ層の第2のものに形成される、ステップと、
誘電体スペーサ層の第2の組を形成するステップであって、各々は、ゲート電極の組の対応する1つの外側側壁に内側側壁を有し、誘電体スペーサ層の第1の組は、誘電体スペーサ層の第2の組とは異なる幅を有する、ステップと、
誘電体スペーサ層の第1の組および誘電体スペーサ層の第2の組を形成した後、マンドレルを除去するステップと、
を有する。
【0070】
本開示の多くの実施形態について説明した。しかしながら、本開示の技術的思想および範囲から逸脱せずに、各種変更がなされてもよいことが理解される。従って、他の実施形態は、以下の特許請求の範囲に属する。
【図1】
【図2】
【図3】
【図4】
【図4A】
【図5】
【図5A】
【図6】
【図6A】
【図7A】
【図7B】
【図7C】
【図8】
【図8A】
【図9】
【図10】
【図11】
【図12】
【図12A】
【図13】
【図13A】
【図14】
【図14A】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図18C】
【図18D】
【図18E】
【図18F】
【図18G】
【図18H】
【図18I】
【図19】
【図19A】
【図19B】
【図20A】
【図20B】
【図20C】
【図20D】
【図20E】
【図20F】
【図20G】
【図20H】
【図20I】
【図20J】
【図20K】
【図20L】
【図20M】
【図20N】
【図20O】
【図20P】
【図20Q】
【図20R】
【図20S】
【図20T】
【図20U】
【図20V】
【図20W】
【図20X】
【図21】