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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-19
(45)【発行日】2024-04-30
(54)【発明の名称】不揮発性メモリ及びメモリシステム
(51)【国際特許分類】
G06F 11/10 20060101AFI20240422BHJP
【ＦＩ】
G06F11/10 668
G06F11/10 662
【請求項の数】
21
(21)【出願番号】P 2020049649
(22)【出願日】2020-03-19
(65)【公開番号】P2021149618
(43)【公開日】2021-09-27
【審査請求日】2022-09-20
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】鈴木 智哉
【審査官】坂東 博司
(56)【参考文献】
【文献】特開２００９－２１１７４２（ＪＰ，Ａ）
【文献】特開２０１６－１４３０８５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０２２４４１９（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ １１／１０
(57)【特許請求の範囲】
【請求項1】
第１ワード線に共通接続された複数の第１メモリセルトランジスタと、制御回路と、
を備え、
前記制御回路は、第１動作において、
前記複数の第１メモリセルトランジスタから、少なくとも１つの第１部分データ列を含む第１データ列を読み出し、
前記第１部分データ列が誤りを含むか否かを判定し、
前記第１部分データ列が誤りを含むと判定されかつ前記第１部分データ列の誤りを訂正する第１訂正処理に失敗した場合、又は前記第１部分データ列が誤りを含むと判定されかつ前記第１訂正処理を実行しない場合、前記第１データ列をメモリコントローラに出力し、
前記第１部分データ列が誤りを含まないと判定された場合、又は前記第１部分データ列が誤りを含むと判定されかつ前記第１訂正処理に成功した場合、前記第１部分データ列が厳密条件を満たすか否かを更に判定し、
前記第１部分データ列が前記厳密条件を満たすと判定された場合、前記第１部分データ列を前記メモリコントローラに選択的に出力し、
前記第１部分データ列が前記厳密条件を満たさないと判定された場合、前記メモリコントローラに前記第１部分データ列を出力しない
ように構成された、
不揮発性メモリ。
【請求項2】
前記制御回路は、前記第１動作において、前記第１部分データ列が誤りを含まないと判定された場合、又は前記第１部分データ列が誤りを含むと判定されかつ前記第１訂正処理に成功した場合、前記第１部分データ列が、第２部分データ列に対して前記厳密条件を満たすか否かを判定する
ように構成された、
請求項１記載の不揮発性メモリ。
【請求項3】
前記第１データ列は、２つ以上の第１部分データ列を含み、前記制御回路は、前記第１動作において、
前記２つ以上の第１部分データ列の少なくとも１つが前記厳密条件を満たすと判定された場合、前記第１データ列を前記メモリコントローラに出力し、
前記２つ以上の第１部分データ列の全てが前記厳密条件を満たさないと判定された場合、前記メモリコントローラにデータ列を出力しない
ように構成された、
請求項１記載の不揮発性メモリ。
【請求項4】
前記第１データ列は、２つ以上の第１部分データ列を含み、前記制御回路は、前記第１動作において、
前記２つ以上の第１部分データ列のうちの１つが前記厳密条件を満たすと判定された場合、前記厳密条件を満たすと判定された第１部分データ列を前記メモリコントローラに選択的に出力し、
前記２つ以上の第１部分データ列のうちの１つが前記厳密条件を満たさないと判定された場合、前記厳密条件を満たさないと判定された第１部分データ列を前記メモリコントローラに出力しない
ように構成された、
請求項１記載の不揮発性メモリ。
【請求項5】
前記２つ以上の第１部分データのうちの少なくとも２つは、互いに異なるデータ長を有する、請求項３又は請求項４記載の不揮発性メモリ。
【請求項6】
前記制御回路は、前記第１訂正処理に硬判定復号処理を適用するように構成された、請求項１記載の不揮発性メモリ。
【請求項7】
前記制御回路は、前記メモリコントローラから前記厳密条件及び前記第２部分データ列を含む第１コマンドを受けると、前記第１動作を実行するように構成された、請求項２記載の不揮発性メモリ。
【請求項8】
前記厳密条件は、前記第１部分データ列が、前記第２部分データ列と一致することである、請求項２記載の不揮発性メモリ。
【請求項9】
前記メモリコントローラとの間の通信は、ＳＤＲ（Single data rate）インタフェース、トグルＤＤＲ（Double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する、請求項１記載の不揮発性メモリ。
【請求項10】
第１ワード線に共通接続された複数の第１メモリセルトランジスタと、制御回路と、を備えた不揮発性メモリと、前記不揮発性メモリに第１コマンドを発行可能に構成されたメモリコントローラと、
を備え、
前記制御回路は、前記第１コマンドを受けると、
前記複数の第１メモリセルトランジスタから、少なくとも１つの第１部分データ列を含む第１データ列を読み出し、
前記第１部分データ列が誤りを含むか否かを判定し、
前記第１部分データ列が誤りを含むと判定されかつ前記第１部分データ列の誤りを訂正する第１訂正処理に失敗した場合、又は前記第１部分データ列が誤りを含むと判定されかつ前記第１訂正処理を実行しない場合、前記第１データ列を前記メモリコントローラに出力し、
前記第１部分データ列が誤りを含まないと判定された場合、又は前記第１部分データ列が誤りを含むと判定されかつ前記第１訂正処理に成功した場合、前記第１部分データ列が厳密条件を満たすか否かを更に判定し、
前記第１部分データ列が前記厳密条件を満たすと判定された場合、前記第１部分データ列を前記メモリコントローラに選択的に出力し、
前記第１部分データ列が前記厳密条件を満たさないと判定された場合、前記メモリコントローラにデータ列を出力しない
ように構成され、
前記メモリコントローラは、前記制御回路から出力された第１部分データ列をホスト機器へ出力するように構成された、
メモリシステム。
【請求項11】
前記制御回路は、前記第１部分データ列が誤りを含まないと判定された場合、又は前記第１部分データ列が誤りを含むと判定されかつ前記第１訂正処理に成功した場合、前記第１部分データ列が、第２部分データ列に対して前記厳密条件を満たすか否かを判定するように構成され、前記第１コマンドは、前記厳密条件及び前記第２部分データ列を含む、
請求項１０記載のメモリシステム。
【請求項12】
前記厳密条件は、前記第１部分データ列が、前記第２部分データ列と一致することである、請求項１１記載のメモリシステム。
【請求項13】
前記メモリコントローラは、前記第１コマンドに応じて前記不揮発性メモリから出力された第１データ列の誤りを訂正する第２訂正処理を実行するように構成された、請求項１０記載のメモリシステム。
【請求項14】
前記メモリコントローラは、前記第１コマンドに応じて前記不揮発性メモリから出力された第１データ列の誤りを訂正する第２訂正処理を実行するように構成され、前記メモリコントローラによる前記第２訂正処理は、前記制御回路による前記第１訂正処理より誤り訂正能力が高い、
請求項１０記載のメモリシステム。
【請求項15】
前記メモリコントローラは、前記第２訂正処理に軟判定復号処理を適用するように構成された、請求項１３記載のメモリシステム。
【請求項16】
前記メモリコントローラは、前記第１コマンドに応じて前記不揮発性メモリから出力された第１データ列の誤りを訂正する第２訂正処理を実行するように構成され、前記第１部分データ列は、前記制御回路において誤りを含むか否かを判定するデータ列の単位であり、
前記第１データ列は、前記メモリコントローラにおいて前記第２訂正処理を実行するデータ列の単位である、
請求項１０記載のメモリシステム。
【請求項17】
前記第１部分データ列は、前記第１データ列よりも小さいデータサイズを有する、請求項１６記載のメモリシステム。
【請求項18】
前記不揮発性メモリは、１又は複数のチップで構成された、請求項１０記載のメモリシステム。
【請求項19】
前記不揮発性メモリは、第２ワード線に共通接続された複数の第２メモリセルトランジスタを更に備え、前記メモリコントローラは、前記第１コマンドに応じて前記不揮発性メモリから出力された第１部分データ列に基づき、
前記複数の第２メモリセルトランジスタから第２データ列を読み出し、
前記第２データ列のうち、前記第１部分データ列に対応する第３部分データ列を出力させる
ように構成され、
前記複数の第１メモリセルトランジスタの各々に記憶されるデータのビット数は、前記複数の第２メモリセルトランジスタの各々に記憶されるデータのビット数より少ない、
請求項１０記載のメモリシステム。
【請求項20】
前記複数の第１メモリセルトランジスタの各々は、２ビット以上のデータを記憶可能に構成され、前記メモリコントローラは、前記第１コマンドに応じて前記不揮発性メモリから出力された第１部分データ列に基づき、
前記複数の第１メモリセルトランジスタから前記第１データ列と異なる第３データ列を読み出し、
前記第３データ列のうち、前記第１部分データ列に対応する第４部分データ列を出力させる
ように構成された、
請求項１０記載のメモリシステム。
【請求項21】
前記不揮発性メモリと前記メモリコントローラとの間の通信は、ＳＤＲ（Single data rate）インタフェース、トグルＤＤＲ（Double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する、請求項１０記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、不揮発性メモリ及びメモリシステムに関する。
【背景技術】
【0002】
不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、当該ＮＡＮＤフラッシュメモリを制御するメモリコントローラと、を備えるメモリシステムが知られている。
【先行技術文献】
【特許文献】
【0003】
【文献】米国特許第８６３４２４７号明細書
【非特許文献】
【0004】
【文献】Boncheol Gu, 外12名, “Biscuit: A framework for Near-Data Processing of Big Data Workloads”, 2016 ACM/IEEE 43rd International Symposium on Computer Architecture, [令和2年2月20日検索], インターネット<https://www.cs.virginia.edu/~smk9u/CS6501F16/p153-gu.pdf>
【発明の概要】
【発明が解決しようとする課題】
【0005】
不揮発性メモリからメモリコントローラへの通信量の増加を抑制する。
【課題を解決するための手段】
【0006】
実施形態の不揮発性メモリは、第１ワード線に共通接続された複数の第１メモリセルトランジスタと、制御回路と、を備える。上記制御回路は、第１動作において、上記複数の第１メモリセルトランジスタから少なくとも１つの第１部分データ列を含む第１データ列を読み出し、上記第１部分データ列が誤りを含むか否かを判定し、上記第１部分データ列が誤りを含むと判定されかつ前記第１部分データ列の誤りを訂正する第１訂正処理に失敗した場合、又は前記第１部分データ列が誤りを含むと判定されかつ前記第１訂正処理を実行しない場合、上記第１データ列をメモリコントローラに出力し、上記第１部分データ列が誤りを含まないと判定された場合、又は前記第１部分データ列が誤りを含むと判定されかつ前記第１訂正処理に成功した場合、上記第１部分データ列が厳密条件を満たすか否かを更に判定し、上記第１部分データ列が上記厳密条件を満たすと判定された場合、上記第１部分データ列を上記メモリコントローラに選択的に出力し、上記第１部分データ列が上記厳密条件を満たさないと判定された場合、上記メモリコントローラに上記第１部分データ列を出力しないように構成される。
【図面の簡単な説明】
【0007】
【図1】第１実施形態に係るメモリシステムの構成を説明するためのブロック図。
【図2】第１実施形態に係るＮＡＮＤコントローラ及びＮＡＮＤフラッシュメモリの構成を説明するためのブロック図。
【図3】第１実施形態に係るメモリセルアレイの構成を説明するための回路図。
【図4】第１実施形態に係るページデータの構成を説明するための模式図。
【図5】第１実施形態に係るメモリシステムにおけるスキャン処理を説明するためのフローチャート。
【図6】第１実施形態の第１変形例に係るメモリシステムにおけるスキャン処理を説明するためのフローチャート。
【図7】第１実施形態の第２変形例に係るメモリシステムにおけるスキャン処理を説明するためのフローチャート。
【図8】第２実施形態に係るページデータの構成を説明するための模式図。
【図9】第２実施形態に係るメモリシステムにおけるパトロール処理を説明するためのフローチャート。
【図10】第２実施形態に係るメモリシステムにおけるスキャン処理を説明するためのフローチャート。
【図11】第２実施形態の第１変形例に係るページデータの構成を説明するための模式図。
【図12】第２実施形態の第１変形例に係るメモリシステムにおけるスキャン処理を説明するためのフローチャート。
【図13】第２実施形態の第２変形例に係るメモリシステムにおけるパトロール処理を説明するためのフローチャート。
【図14】第３実施形態に係るページデータの構成を説明するための模式図。
【図15】第３実施形態に係るメモリシステムにおけるスキャン処理を説明するためのフローチャート。
【図16】第３実施形態の第１変形例に係るメモリセルトランジスタの閾値電圧分布を説明するための模式図。
【図17】第３実施形態の第１変形例に係るページデータの構成を説明するための模式図。
【図18】第３実施形態の第２変形例に係るメモリセルトランジスタの閾値電圧分布を説明するための模式図。
【図19】第３実施形態の第２変形例に係るページデータの構成を説明するための模式図。
【図20】第４実施形態に係るページデータの構成を説明するための模式図。
【図21】第４実施形態に係るメモリシステムにおけるスキャン処理を説明するためのフローチャート。
【図22】その他の変形例に係るメモリシステムにおけるスキャン処理を説明するためのフローチャート。
【発明を実施するための形態】
【0008】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【0009】
１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。以下では、不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、当該ＮＡＮＤフラッシュメモリを備えたメモリシステムを例に挙げて説明する。
第１実施形態に係るメモリシステムについて説明する。以下では、不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、当該ＮＡＮＤフラッシュメモリを備えたメモリシステムを例に挙げて説明する。
【0010】
１．１ 構成
第１実施形態に係るメモリシステムの構成について説明する。
第１実施形態に係るメモリシステムの構成について説明する。
【0011】
１．１．１ メモリシステム
まず、第１実施形態に係るメモリシステムを含む構成の概要について、図１を用いて説明する。
まず、第１実施形態に係るメモリシステムを含む構成の概要について、図１を用いて説明する。
【0012】
図１に示すように、メモリシステム１は、複数のＮＡＮＤフラッシュメモリ（図１では、「ＮＡＮＤ」と記載）１００（１００ａ－１、１００ａ－２、１００ａ－３、１００ａ－４、１００ｂ－１、１００ｂ－２、１００ｂ－３、１００ｂ－４、１００ｃ－１、１００ｃ－２、１００ｃ－３、１００ｃ－４、１００ｄ－１、１００ｄ－２、１００ｄ－３、及び１００ｄ－４）と、メモリコントローラ２００と、を備えている。複数のＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリシステム１は、複数のＮＡＮＤフラッシュメモリ１００を記憶媒体として用いるデータベース又はビッグデータ処理システムにも適用され得る。以下の説明では、複数のＮＡＮＤフラッシュメモリ１００のうちの任意の１つを、「ＮＡＮＤフラッシュメモリ１００」とも称する。
【0013】
ＮＡＮＤフラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する不揮発性メモリである。メモリコントローラ２００は、ＮＡＮＤバスによってＮＡＮＤフラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてメモリコントローラ２００は、ＮＡＮＤフラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤフラッシュメモリ１００にアクセスする。
【0014】
ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインタフェース、ＳＡＳ（Serial attached SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technology attachment)）、又はＰＣＩｅ（Peripheral component interconnect express）に従ったバスである。
【0015】
ＮＡＮＤバスは、例えば、ＳＤＲ（Single data rate）インタフェース、トグルＤＤＲ（Double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）等に準拠したバスである。
【0016】
１．１．２ メモリコントローラ
引き続き図１を用いて、メモリコントローラ２００の構成の詳細について説明する。
引き続き図１を用いて、メモリコントローラ２００の構成の詳細について説明する。
【0017】
メモリコントローラ２００は、例えば、ＳｏＣ（System on a chip）であり、ホストインタフェース回路２１０、ＲＡＭ（Random access memory）２２０、ＣＰＵ（Central processing unit）２３０、バッファメモリ２４０、及びＮＡＮＤインタフェース回路２５０を備える。なお、以下に説明されるメモリコントローラ２００の各部２１０－２５０の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
【0018】
ホストインタフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
【0019】
ＲＡＭ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そしてＲＡＭ２２０は、ＮＡＮＤフラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【0020】
ＣＰＵ２３０は、メモリコントローラ２００全体の動作を制御する。例えば、ＣＰＵ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路２５０に対して書き込み命令を発行する。読出し処理及び消去処理の際も同様である。またＣＰＵ２３０は、ＮＡＮＤフラッシュメモリ１００を管理するための様々な処理を実行する。
【0021】
バッファメモリ２４０は、書込みデータや読出しデータを一時的に保持する。
【0022】
ＮＡＮＤインタフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤフラッシュメモリ１００と接続され、ＮＡＮＤフラッシュメモリ１００との通信を司る。そして、ＣＰＵ２３０から受信した命令に基づき、各種信号をＮＡＮＤフラッシュメモリ１００へ出力する。また書込み処理時には、ＣＰＵ２３０で発行された書込みコマンド、及びバッファメモリ２４０内の書込みデータを、入力信号としてＮＡＮＤフラッシュメモリ１００へ転送する。更に読出し処理時には、ＣＰＵ２３０で発行された読出しコマンドを、入力信号としてＮＡＮＤフラッシュメモリ１００へ転送し、更にＮＡＮＤフラッシュメモリ１００から読み出されたデータを出力信号として受信し、これをバッファメモリ２４０へ転送する。
【0023】
より具体的には、ＮＡＮＤインタフェース回路２５０は、複数のＮＡＮＤコントローラ（図１では、「ＣＮＴ」と記載）２５０ａ、２５０ｂ、２５０ｃ、及び２５０ｄを含む。複数のＮＡＮＤコントローラ２５０ａ、２５０ｂ、２５０ｃ、及び２５０ｄの各々は、複数のＮＡＮＤフラッシュメモリ１００のうちのいくつかを含むＮＡＮＤフラッシュメモリ１００の組と対応づけられ、当該対応づけられたＮＡＮＤフラッシュメモリ１００の組とのデータの送受信を担う。図１の例では、ＮＡＮＤコントローラ２５０ａは、複数のＮＡＮＤフラッシュメモリ１００ａ－１、１００ａ－２、１００ａ－３、及び１００ａ－４と接続される。ＮＡＮＤコントローラ２５０ｂは、複数のＮＡＮＤフラッシュメモリ１００ｂ－１、１００ｂ－２、１００ｂ－３、及び１００ｂ－４と接続される。ＮＡＮＤコントローラ２５０ｃは、複数のＮＡＮＤフラッシュメモリ１００ｃ－１、１００ｃ－２、１００ｃ－３、及び１００ｃ－４と接続される。ＮＡＮＤコントローラ２５０ｄは、複数のＮＡＮＤフラッシュメモリ１００ｄ－１、１００ｄ－２、１００ｄ－３、及び１００ｄ－４と接続される。
【0024】
続いて、ＮＡＮＤコントローラ２５０ａの構成の詳細を、図２を参照して説明する。
【0025】
図２は、第１実施形態に係るＮＡＮＤコントローラとＮＡＮＤフラッシュメモリの組との接続構成を説明するためのブロック図である。図２では、ＮＡＮＤコントローラ２５０ａと、当該ＮＡＮＤコントローラ２５０ａに接続されるＮＡＮＤフラッシュメモリ１００のうちの１つ（１００ａ－１）の構成、並びにこれらの間の接続の一例が示される。なお、図２では、ＮＡＮＤコントローラ２５０ａの構成が一例として示されるが、その他のＮＡＮＤコントローラ２５０ｂ～２５０ｄについても、ＮＡＮＤコントローラ２５０ａと同等の構成を有する。
【0026】
図２に示すように、ＮＡＮＤコントローラ２５０ａは、高訂正能力ＥＣＣ回路２５１と、外部比較回路２５２と、を備える。なお、高訂正能力ＥＣＣ回路２５１及び外部比較回路２５２は、ＮＡＮＤコントローラ２５０ａ～２５０ｄの各々に設けられなくてもよく、メモリコントローラ２００内に少なくとも１つ設けられていればよい。
【0027】
高訂正能力ＥＣＣ回路２５１は、ＮＡＮＤフラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわち高訂正能力ＥＣＣ回路２５１は、データの書き込み時には誤り訂正符号を生成して、これを書込みデータに付与し、データの読出し処理時にはこれを復号し、誤りビットの有無を検出する。そして誤りビットが検出された際には、その誤りビットの位置を特定し、誤りを訂正する。誤り訂正の方法は、例えば、硬判定復号（Hard bit decoding）処理及び軟判定復号（Soft bit decoding）処理を含む。硬判定復号処理に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose - Chaudhuri - Hocquenghem）符号やＲＳ（Reed- Solomon）符号等を用いることができ、軟判定復号処理に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等を用いることができる。
【0028】
外部比較回路２５２は、ＮＡＮＤフラッシュメモリ１００の外部に設けられた比較回路であり、ＮＡＮＤフラッシュメモリ１００から読み出されたデータが所定の比較条件を満たすか否かを判定し、当該比較結果をＣＰＵ２３０に送出する。外部比較回路２５２は、例えば、後述するスキャン処理における所定の比較条件として、読出しデータが真のデータと完全一致するか否かを判定する完全一致条件（厳密条件）を設定し得る。
【0029】
以上のように構成されたＮＡＮＤコントローラ２５０ａは、上述したように、ＮＡＮＤフラッシュメモリ１００ａ－１～１００ａ－４にＮＡＮＤバスを介して接続される。
【0030】
ＮＡＮＤインタフェースの信号は、例えば、チップイネーブル信号ＣＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏを含む。
【0031】
信号ＣＥｎは、ＮＡＮＤフラッシュメモリ１００をイネーブルにするための信号であり、“Ｌ（Low）”レベルでアサートされる。信号ＣＬＥ及びＡＬＥは、ＮＡＮＤフラッシュメモリ１００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤフラッシュメモリ１００に通知する信号である。信号ＷＥｎは“Ｌ”レベルでアサートされ、入力信号Ｉ／ＯをＮＡＮＤフラッシュメモリ１００に取り込ませるための信号である。信号ＲＥｎも“Ｌ”レベルでアサートされ、ＮＡＮＤフラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号ＲＢｎは、ＮＡＮＤフラッシュメモリ１００がレディ状態（メモリコントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（メモリコントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、“Ｌ”レベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビットの信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、並びに書込みデータ及び読出しデータ等のデータＤＡＴである。
【0032】
ＮＡＮＤコントローラ２５０ａは、上述した各種信号のうち信号ＣＥｎ及びＲＢｎを、ＮＡＮＤフラッシュメモリ１００ａ－１～１００ａ－４の各々と個別に通信する。また、ＮＡＮＤコントローラ２５０ａは、上述した各種信号のうち信号ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、Ｉ／Ｏの各々を、ＮＡＮＤフラッシュメモリ１００ａ－１～１００ａ－４に対して共通の信号線を用いて通信する。
【0033】
１．１．３ ＮＡＮＤフラッシュメモリ
次に、ＮＡＮＤフラッシュメモリ１００の構成について、引き続き図２を参照して説明する。なお、図２では、ＮＡＮＤフラッシュメモリ１００ａ－１の構成が一例として示されるが、その他のＮＡＮＤフラッシュメモリ１００ａ－２～１００ａ－４、１００ｂ－１～１００ｂ－４、１００ｃ－１～１００ｃ－４、及び１００ｄ－１～１００ｄ－４についても、ＮＡＮＤフラッシュメモリ１００ａ－１と同等の構成を有する。
次に、ＮＡＮＤフラッシュメモリ１００の構成について、引き続き図２を参照して説明する。なお、図２では、ＮＡＮＤフラッシュメモリ１００ａ－１の構成が一例として示されるが、その他のＮＡＮＤフラッシュメモリ１００ａ－２～１００ａ－４、１００ｂ－１～１００ｂ－４、１００ｃ－１～１００ｃ－４、及び１００ｄ－１～１００ｄ－４についても、ＮＡＮＤフラッシュメモリ１００ａ－１と同等の構成を有する。
【0034】
図２に示すように、ＮＡＮＤフラッシュメモリ１００は、１又は複数のチップで構成され、メモリセルアレイ１１０、入出力回路１２０、ロジック制御回路１３０、アドレスレジスタ１４０、コマンドレジスタ１５０、ドライバ１６０、ロウデコーダ１７０、センスアンプ１８０、出力データ選定回路１９０、及びシーケンサ１９５を備える。
【0035】
メモリセルアレイ１１０は、各々がビット線及びワード線に関連付けられた複数の不揮発性のメモリセルトランジスタの集合である複数のブロックＢＬＫを含む。ブロックＢＬＫは、例えば、データの消去単位となる。図２では一例として４つのブロックＢＬＫ０～ＢＬＫ３が図示されている。
【0036】
入出力回路１２０は、メモリコントローラ２００と信号Ｉ／Ｏを送受信する。入出力回路１２０は、信号Ｉ／Ｏ内のアドレスＡＤＤ及びコマンドＣＭＤをそれぞれアドレスレジスタ１４０及びコマンドレジスタ１５０に転送する。入出力回路１２０は、書込みデータ及び読出しデータＤＡＴをセンスアンプ１８０と送受信する。
【0037】
ロジック制御回路１３０は、メモリコントローラ２００から信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎを受信する。また、ロジック制御回路１３０は、信号ＲＢｎをメモリコントローラ２００に転送してＮＡＮＤフラッシュメモリ１００の状態を外部に通知する。
【0038】
アドレスレジスタ１４０は、入出力回路１２０を介してメモリコントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、ブロックアドレスＢＡとページアドレスＰＡとが含まれる。コマンドレジスタ１５０は、入出力回路１２０を介してメモリコントローラ２００から受信したコマンドＣＭＤを保持する。
【0039】
ドライバ１６０は、アドレスレジスタ１４０内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１７０を介して電圧を供給する。
【0040】
ロウデコーダ１７０は、アドレスレジスタ１４０内のブロックアドレスＢＡに基づいてブロックＢＬＫ０～ＢＬＫ３のいずれかを選択し、更に選択したブロックＢＬＫにおいてワード線を選択する。
【0041】
センスアンプ１８０は、データの書込み処理において、メモリコントローラ２００から受信した書込みデータＤＡＴを、メモリセルアレイ１１０に転送する。また、センスアンプ１８０は、データの読出し処理において、メモリセルアレイ１１０内のメモリセルトランジスタの閾値電圧をセンスし、当該センス結果に基づく読出しデータＤＡＴをセンスアンプ１８０内の図示せぬラッチ回路を介してメモリコントローラ２００に出力する。また、センスアンプ１８０は、読出しデータＤＡＴのうち、出力データ選定回路１９０によって選定された読出しデータＤＡＴの一部を選択的に出力し得る。なお、センスアンプ１８０は、図示せぬページバッファを備えていてもよく、当該ページバッファに読出しデータＤＡＴを一時的に記憶し、当該ページバッファを介して出力データ選定回路１９０との間の通信を行ってもよい。
【0042】
出力データ選定回路１９０は、センスアンプ１８０から読出しデータＤＡＴを受け、当該読出しデータＤＡＴのうち、メモリコントローラ２００に出力すべきデータを選定する。具体的には、出力データ選定回路１９０は、部分データ抽出回路１９１と、高スループットＥＣＣ回路１９２と、内部比較回路１９３と、を含む。
【0043】
部分データ抽出回路１９１は、読出しデータＤＡＴから、高スループットＥＣＣ回路１９２で処理可能な最小単位のデータ（部分データ）を抽出する。
【0044】
高スループットＥＣＣ回路１９２は、上述した高訂正能力ＥＣＣ回路２５１によって符号化されたデータを復号する機能を有する。高スループットＥＣＣ回路１９２は、当該復号処理において、高訂正能力ＥＣＣ２５１よりも高いスループットで動作可能に構成されたＥＣＣ回路である。なお、高スループットＥＣＣ回路１９２の訂正能力は、高訂正能力ＥＣＣ回路２５１よりも低くてもよい。例えば、高スループットＥＣＣ回路１９２は、硬判定復号処理を実行可能な構成を含み、かつ軟判定復号処理を実行可能な構成は含まなくてもよい。このように、高スループットＥＣＣ回路１９２は、高訂正能力ＥＣＣ回路２５１よりも訂正に失敗する場合が許容される分、高速に動作し得る。
【0045】
内部比較回路１９３は、ＮＡＮＤフラッシュメモリ１００の内部に設けられる比較回路であり、例えば、外部比較回路２５２と同等の機能を有し得る。内部比較回路１９３は、高スループットＥＣＣ回路１９２によって誤り訂正された部分データが、所定の比較条件を満たすか否かを判定し、当該比較結果をセンスアンプ１８０に送出する。なお、内部比較回路１９３は、上述の内部比較処理に使用される比較条件を、メモリコントローラ２００からの指示に応じて設定可能に構成される。
【0046】
シーケンサ１９５は、コマンドレジスタ１５０に保持されたコマンドＣＭＤに基づき、ＮＡＮＤフラッシュメモリ１００全体の動作を制御する。
【0047】
１．１．４ メモリセルアレイ
図３は、第１実施形態に係るメモリセルアレイの構成を説明するための回路図である。図３では、メモリセルアレイ１１０に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫが示される。
図３は、第１実施形態に係るメモリセルアレイの構成を説明するための回路図である。図３では、メモリセルアレイ１１０に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫが示される。
【0048】
図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば８個のメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データに対応する電荷（電子）を不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0049】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0050】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0051】
つまり、ブロックＢＬＫは、同一のワード線ＷＬ０～ＷＬ７を共有する複数のストリングユニットＳＵの集合体である。ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴに保持されるデータは、一括して消去される。
【0052】
ストリングユニットＳＵは、各々が異なるビット線ＢＬに接続され且つ同一のセレクトゲート線ＳＧＤに接続された、複数のＮＡＮＤストリングＮＳの集合体である。ストリングユニットＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルトランジスタＭＴの集合体を、セルユニットＣＵとも呼ぶ。例えば、セルユニットＣＵ内の複数のメモリセルトランジスタＭＴ内に記憶された同位ビットの集合が、「１ページ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
【0053】
なお、以上で説明したメモリセルアレイ１１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【0054】
１．１．５ ページデータ
次に、セルユニットＣＵ内に記憶される１ページ分のデータの詳細について図４に示す模式図を参照して説明する。
次に、セルユニットＣＵ内に記憶される１ページ分のデータの詳細について図４に示す模式図を参照して説明する。
【0055】
図４に示すように、１ページデータは、複数の部分データＤ（Ｄ１、Ｄ２、…）を含む。部分データＤは、例えば、高スループットＥＣＣ回路１９２及び高訂正能力ＥＣＣ回路２５１における誤り検出及び誤り訂正処理が実行される最小単位である。複数の部分データＤの各々には、同一のデータ長が割り当てられる。
【0056】
図４の例では、部分データＤ１は、例えば、３つのデータセットＤｓ１、Ｄｓ２、及びＤｓ３と、パリティｐ１と、を含む。部分データＤ２は、例えば、３つのデータセットＤｓ４、Ｄｓ５、及びＤｓ６と、パリティｐ２と、を含む。データセットＤｓは、互いに関連づけられたキーｋ及びバリューｖの組を含む。
【0057】
キーｋには、例えば、バリューｖの属性を識別する値が記憶される。互いに対応づけられたキーｋ及びバリューｖによって構成されるデータセットＤｓをメモリセルアレイ１１０内に記憶する手法は、ＫＶＳ（key-value store）とも称される。
【0058】
全てのキーｋには、同一のデータ長Ｌｋが割り当てられ、全てのバリューｖには、同一のデータ長Ｌｖが割り当てられる。すなわち、図４の例では、隣り合う２つのキーｋの間のデータ長Ｌｓは、Ｌｓ＝Ｌｋ＋Ｌｖとなる。データ長Ｌｋは「キー長Ｌｋ」とも称され、データ長Ｌｓは、「ストライド長Ｌｓ」とも称される。
【0059】
パリティｐは、例えば、メモリコントローラ２００によって生成され、チェックサムやＣＲＣ（Cyclic redundancy check）符号等の誤り検出符号、又は硬判定復号符号や軟判定復号符号等の誤り訂正符号を含む。
【0060】
１．２ 動作
次に、第１実施形態に係るメモリシステムの動作について説明する。
次に、第１実施形態に係るメモリシステムの動作について説明する。
【0061】
１．２．１ スキャン処理
次に、第１実施形態に係るメモリシステムにおけるスキャン処理について、図５に示すフローチャートを参照して説明する。
次に、第１実施形態に係るメモリシステムにおけるスキャン処理について、図５に示すフローチャートを参照して説明する。
【0062】
図５に示すように、ステップＳＴ３１において、メモリコントローラ２００は、スキャンコマンドを発行し、ＮＡＮＤフラッシュメモリ１００に送出する。スキャンコマンドには、キー長Ｌｋ、ストライド長Ｌｓ、真キーｋ０、厳密条件、及びスキャン範囲が含まれる。
【0063】
より具体的には、例えば、まず、メモリコントローラ２００は、コマンドＸＸｈ及び数サイクルにわたるデータＤＡＴを送出する。コマンドＸＸｈは、スキャン処理の実行を指示するコマンドである。当該コマンドＸＸｈに後続するデータＤＡＴには、キー長Ｌｋ、ストライド長Ｌｓ、真キーｋ０、及び厳密条件が含まれ得る。厳密条件には、例えば、比較対象が真キーｋ０と完全一致することを示す情報が含まれ得る。また、厳密条件には、例えば、真キーｋ０との完全一致比較に限らず、真キーｋ０の部分との完全一致比較、真キーｋ０との不等号比較、及びこれらの組み合わせを含む。
【0064】
続いて、メモリコントローラ２００は、コマンド００ｈ、数サイクルにわたるアドレスＡＤＤ、及びコマンド３０ｈを送出する。コマンド００ｈは、読出し処理の実行を指示するコマンドであり、コマンド００ｈに後続するアドレスＡＤＤには、スキャン範囲が含まれ得る。コマンド３０ｈは、直前に送信されたアドレスＡＤＤに基づいてデータの読出し処理を実行させるためのコマンドである。以上のようなシーケンスを含むスキャンコマンドによって、ＮＡＮＤフラッシュメモリ１００は、スキャン処理の実行を開始する。
【0065】
まず、スキャンコマンドが発行された後の、ＮＡＮＤフラッシュメモリ１００の処理（ステップＳＴ３２～ＳＴ３９）について説明する。
【0066】
ステップＳＴ３２において、ＮＡＮＤフラッシュメモリ１００は、スキャン範囲内のページデータの読出し処理を実行する。センスアンプ１８０は、メモリセルアレイ１１０からページデータを読み出し、センスアンプ１８０内のラッチ回路に記憶する。
【0067】
ステップＳＴ３３において、部分データ抽出回路１９１は、ステップＳＴ３２において読み出されたページデータから、判定対象キーｋを含む部分データＤを抽出する。
【0068】
ステップＳＴ３４において、高スループットＥＣＣ回路１９２は、ステップＳＴ３３において抽出された部分データＤ内のパリティｐに基づき、誤り検出及び誤り訂正処理を実行する。部分データＤの訂正に成功した場合（ステップＳＴ３４；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３５に進み、訂正に失敗した場合（ステップＳＴ３４；ｎｏ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３５を省略し、ステップＳＴ３６に進む。
【0069】
ステップＳＴ３５において、内部比較回路１９３は、スキャンコマンド内に含まれる厳密条件を満たす訂正後の判定対象キーｋ’が部分データＤ内にあるか否かを判定する。具体的には、内部比較回路１９３は、キー長Ｌｋ及びストライド長Ｌｓに基づいて、部分データＤ内から訂正後の判定対象キーｋ’を全て取り出し、例えば、当該誤り訂正後の判定対象キーｋ’が真キーｋ０と完全に一致するか否かを判定する。厳密条件を満たす判定対象キーｋ’がある場合（ステップＳＴ３５；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３６に進み、判定対象キーｋ’が厳密条件を満たさない場合（ステップＳＴ３５；ｎｏ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３６を省略し、ステップＳＴ３７に進む。なお、ステップＳＴ３５では、部分データＤ内の厳密条件を満たす判定対象キーｋ’に対応するデータセットＤｓは全て、後述するステップＳＴ３６のおける出力データとして選定される。
【0070】
以上のステップＳＴ３３～ＳＴ３５によって、出力データ選定回路１９０による１つの部分データＤに対する出力データの選定（スキャン）が終了する。
【0071】
ステップＳＴ３６において、ＮＡＮＤフラッシュメモリ１００は、ステップＳＴ３２においてラッチ回路内に記憶したページデータのうち、出力対象となる読出しデータをメモリコントローラ２００に出力する。
【0072】
具体的には、ステップＳＴ３４において誤り検出及び誤り訂正処理に失敗した場合（ステップＳＴ３４；ｎｏ）、ＮＡＮＤフラッシュメモリ１００は、当該誤り検出及び誤り訂正処理に失敗した部分データＤ、及び当該誤り検出及び誤り訂正処理に基づく誤り情報をメモリコントローラ２００に送出する。誤り情報には、同時に送出された部分データＤに誤りがあるか否か、を示す情報が含まれる。
【0073】
また、ステップＳＴ３５において厳密条件を満たすと判定された場合（ステップＳＴ３５；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００は、当該厳密条件を満たす訂正後の判定対象キーｋ’を含む全てのデータセットＤｓを選択的にメモリコントローラ２００に送出する。
【0074】
ステップＳＴ３７において、ＮＡＮＤフラッシュメモリ１００は、ステップＳＴ３２において読み出されたページデータ内の全ての部分データＤがスキャン済みであるか否かを判定する。スキャン済みでない部分データＤが存在する場合（ステップＳＴ３７；ｎｏ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３３に戻る。これにより、ページデータ内の全ての部分データＤに対するスキャンが終了するまで、ステップＳＴ３３～ＳＴ３６が繰り返される。全ての部分データＤがスキャン済みの場合（ステップＳＴ３７；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３８に進む。
【0075】
なお、１つのページデータ内に、厳密条件を満たすキーｋを含むデータセットＤｓが複数存在する場合、ＮＡＮＤフラッシュメモリ１００は、当該複数のデータセットＤｓを、ステップＳＴ３６において個別にメモリコントローラ２００に出力してもよいし、まとめて出力してもよい。
【0076】
ステップＳＴ３８において、ＮＡＮＤフラッシュメモリ１００は、スキャンコマンド内で指定されたスキャン範囲内の全てのページがスキャン済みであるか否かを判定する。スキャン済みでないページが存在する場合（ステップＳＴ３８；ｎｏ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３２に戻る。これにより、スキャン範囲内の全てのページデータに対するスキャンが終了するまで、ステップＳＴ３２～ＳＴ３７が繰り返される。全てのページデータがスキャン済みの場合（ステップＳＴ３８；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３９に進む。
【0077】
ステップＳＴ３９において、ＮＡＮＤフラッシュメモリ１００は、スキャン範囲内の全てのページデータについてスキャン処理が完了した旨を通知する完了応答をメモリコントローラ２００に送出する。これにより、ＮＡＮＤフラッシュメモリ１００におけるスキャン処理が終了する。
【0078】
次に、スキャンコマンドが発行された後の、メモリコントローラ２００の処理（ステップＳＴ４０～ＳＴ４４）について説明する。
【0079】
ステップＳＴ３６において部分データＤ又はデータセットＤｓを受けると、メモリコントローラ２００の処理は、ステップＳＴ４０に進む。
【0080】
ステップＳＴ４０において、メモリコントローラ２００は、ステップＳＴ３６において誤り情報を受信したか否かに基づき、ＮＡＮＤフラッシュメモリ１００から受信した読出しデータに誤りがあるか否かを判定する。誤りがある場合（ステップＳＴ４０；ｙｅｓ）、メモリコントローラ２００の処理はステップＳＴ４１に進み、誤りが無い場合（ステップＳＴ４０；ｎｏ）、メモリコントローラ２００の処理はステップＳＴ４３に進む。
【0081】
ステップＳＴ４１において、高訂正能力ＥＣＣ回路２５１は、ステップＳＴ３６において受信した部分データＤ内のパリティｐに基づき、誤り検出及び誤り訂正処理を実行する。部分データＤの訂正に成功した場合（ステップＳＴ４１；ｙｅｓ）、メモリコントローラ２００の処理はステップＳＴ４２に進み、訂正に失敗した場合（ステップＳＴ４１；ｎｏ）、メモリコントローラ２００は、ＥＣＣフェイルと判定してステップＳＴ４４に進む。なお、ＥＣＣフェイルの場合、ホスト機器３００にＥＣＣフェイルを通知する等してもよい。
【0082】
なお、上述の通り、高訂正能力ＥＣＣ回路２５１による誤り検出及び誤り訂正処理は、軟判定復号処理等の、より誤り訂正能力の高い方式に基づく処理を含む。このため、処理がステップＳＴ４２に進む段階において、メモリコントローラ２００は、誤りを含み得る部分データＤと、当該部分データＤの誤りが完全に訂正された部分データ＾Ｄと、を記憶する。
【0083】
ステップＳＴ４２において、メモリコントローラ２００内の外部比較回路２５２は、誤り訂正後の判定対象キーｋ”が、真キーｋ０に対して厳密条件を満たすか否かを判定する。具体的には、外部比較回路２５２は、真キーｋ０と、誤り訂正後の判定対象キーｋ”とが完全に一致するか否かを判定する。厳密条件を満たす場合（ステップＳＴ４２；ｙｅｓ）、メモリコントローラ２００の処理はステップＳＴ４３に進み、厳密条件を満たさない場合（ステップＳＴ４２；ｎｏ）、メモリコントローラ２００の処理はステップＳＴ４３を省略し、ステップＳＴ４４に進む。
【0084】
ステップＳＴ４３において、メモリコントローラ２００は、ステップＳＴ４２において厳密条件を満たすと判定された判定対象キーｋ”を含むデータセットＤｓ、又はステップＳＴ３５において厳密条件を満たすと判定された判定対象キーｋ’を含むデータセットＤｓを、ホスト機器３００に出力する。
【0085】
ステップＳＴ４４において、メモリコントローラ２００は、ＮＡＮＤフラッシュメモリ１００からスキャン処理の応答完了を受信済みであるか否かを判定する。応答完了を受信済みでない場合（ステップＳＴ４４；ｎｏ）、処理はステップＳＴ４０に戻る。これにより、メモリコントローラ２００は、応答完了を受信するまで、ステップＳＴ４０～ＳＴ４３の処理を繰り返す。応答完了を受信済みである場合（ステップＳＴ４４；ｙｅｓ）、メモリコントローラ２００は、スキャン範囲内において真キーｋ０に一致するキーｋを含む全てのデータセットＤｓをホスト機器３００に出力したと判定し、スキャン処理を終了する。
【0086】
１．３ 本実施形態に係る効果
第１実施形態によれば、ＮＡＮＤフラッシュメモリ１００は、メモリコントローラ２００からスキャンコマンドを受けると、ページデータを読み出す。部分データ抽出回路１９１は、当該ページデータから判定対象キーｋを含む部分データＤを抽出する。高スループットＥＣＣ回路１９２は、抽出された部分データＤを誤り訂正する。内部比較回路１９３は、誤り訂正された判定対象キーｋ’が真キーｋ０に対して厳密条件を満たすか否かを判定する。そして、ＮＡＮＤフラッシュメモリ１００は、厳密条件を満たす判定対象キーｋ’を含むデータセットＤｓと、誤り訂正処理に失敗した判定対象キーｋを含む部分データＤと、をメモリコントローラ２００に出力する。これにより、メモリコントローラ２００がホスト機器３００に最終的に出力すべきデータを選定するための処理の一部分を、ＮＡＮＤフラッシュメモリ１００が担うことができる。具体的には、ＮＡＮＤフラッシュメモリ１００は、誤り訂正処理に成功した部分データＤのうち、厳密条件を満たす判定対象キーｋ’を含まない部分データＤをメモリコントローラ２００への出力対象から除外することができる。このため、メモリセルアレイ１１０からメモリコントローラ２００に出力すべきデータを、当該選定処理によって絞り込むことができる。したがって、ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００との間のデータ通信量の増加を抑制することができ、ひいてはＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００との間のデータ通信に要する消費電力の増加を抑制できる。
第１実施形態によれば、ＮＡＮＤフラッシュメモリ１００は、メモリコントローラ２００からスキャンコマンドを受けると、ページデータを読み出す。部分データ抽出回路１９１は、当該ページデータから判定対象キーｋを含む部分データＤを抽出する。高スループットＥＣＣ回路１９２は、抽出された部分データＤを誤り訂正する。内部比較回路１９３は、誤り訂正された判定対象キーｋ’が真キーｋ０に対して厳密条件を満たすか否かを判定する。そして、ＮＡＮＤフラッシュメモリ１００は、厳密条件を満たす判定対象キーｋ’を含むデータセットＤｓと、誤り訂正処理に失敗した判定対象キーｋを含む部分データＤと、をメモリコントローラ２００に出力する。これにより、メモリコントローラ２００がホスト機器３００に最終的に出力すべきデータを選定するための処理の一部分を、ＮＡＮＤフラッシュメモリ１００が担うことができる。具体的には、ＮＡＮＤフラッシュメモリ１００は、誤り訂正処理に成功した部分データＤのうち、厳密条件を満たす判定対象キーｋ’を含まない部分データＤをメモリコントローラ２００への出力対象から除外することができる。このため、メモリセルアレイ１１０からメモリコントローラ２００に出力すべきデータを、当該選定処理によって絞り込むことができる。したがって、ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００との間のデータ通信量の増加を抑制することができ、ひいてはＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００との間のデータ通信に要する消費電力の増加を抑制できる。
【0087】
具体的には、高スループットＥＣＣ回路１９２は、メモリコントローラ２００内の高訂正能力ＥＣＣ回路２５１ほど高い訂正能力を有さないものの、高訂正能力ＥＣＣ回路２５１よりも高いスループットを有する。これにより、ＮＡＮＤフラッシュメモリ１００内でのスキャン処理に要する時間的負荷を増加させることなく誤り訂正処理を実行することができる。
【0088】
また、内部比較回路１９３は、判定対象キーｋ’が真キーｋ０に対して、完全に一致するか否かを判定する。これにより、判定対象キーｋ’に誤りが含まれないことを前提に、真キーｋ０と一致しない判定対象キーｋ’を出力対象から外しつつ、一致する判定対象キーｋ’を出力データとして選定することができる。
【0089】
また、メモリコントローラ２００は、ＮＡＮＤフラッシュメモリ１００に、キー長Ｌｋ、ストライド長Ｌｓ、真キーｋ０、厳密条件、及びスキャン範囲を含むコマンドセットを送出する。これにより、部分データ抽出回路１９１は、ページデータ内における判定対象キーｋのアドレスを正確に把握することができる。また、内部比較回路１９３は、メモリコントローラ２００から指定された厳密条件に応じて、メモリコントローラ２００に出力する部分データＤを判定することができる。
【0090】
また、メモリコントローラ２００内の高訂正能力ＥＣＣ回路２５１は、ＮＡＮＤフラッシュメモリ１００から出力された厳密条件を満たす部分データＤに対して、高スループットＥＣＣ回路１９２よりも訂正能力の高い誤り訂正処理を実行する。これにより、外部比較回路２５２は、判定対象キーｋ”が真キーｋ０と完全に一致するか否かを判定することができ、最終的にホスト機器３００に出力すべきデータを決定することができる。
【0091】
１．４ 第１実施形態の変形例
第１実施形態は、上述の例に限られず、種々の変形が適用可能である。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
第１実施形態は、上述の例に限られず、種々の変形が適用可能である。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【0092】
１．４．１ 第１実施形態の第１変形例
例えば、上述した第１実施形態では、高スループットＥＣＣ回路１９２が誤り訂正処理を実行する場合について説明したが、これに限られない。例えば、高スループットＥＣＣ回路１９２は、誤り訂正処理は実行せずに、誤り検出処理を実行することによって、内部比較回路１９３による内部比較処理を実行する判定対象キーｋを選定してもよい。
例えば、上述した第１実施形態では、高スループットＥＣＣ回路１９２が誤り訂正処理を実行する場合について説明したが、これに限られない。例えば、高スループットＥＣＣ回路１９２は、誤り訂正処理は実行せずに、誤り検出処理を実行することによって、内部比較回路１９３による内部比較処理を実行する判定対象キーｋを選定してもよい。
【0093】
図６は、第１実施形態の第１変形例に係るメモリシステムにおけるスキャン処理を説明するためのフローチャートである。図６は、第１実施形態における図５に対応し、図５に示されたステップＳＴ３４及びＳＴ３５に代えて、ステップＳＴ３４Ａ及びＳＴ３５Ａが実行される場合が示される。
【0094】
図６に示すように、ステップＳＴ３１～ＳＴ３３は、第１実施形態の場合と同等であるため、説明を省略する。
【0095】
ステップＳＴ３４Ａにおいて、高スループットＥＣＣ回路１９２は、部分データＤに対して誤り訂正処理を実行することなく誤り検出処理を実行し、当該部分データＤから誤りが検出されたか否かを判定する。誤り検出処理は、例えば、ＣＲＣやチェックサム計算を含む。判定の結果、部分データＤから誤りが検出されなかった場合（ステップＳＴ３４Ａ；ｎｏ）、処理はステップＳＴ３５Ａに進み、誤りが検出された場合（ステップＳＴ３４Ａ；ｙｅｓ）、処理はステップＳＴ３５Ａを省略してステップＳＴ３６に進む。
【0096】
ステップＳＴ３５Ａにおいて、内部比較回路１９３は、厳密条件を満たす判定対象キーｋが部分データＤ内にあるか否かを判定する。判定の結果、厳密条件を満たす判定対象キーｋが部分データＤ内にある場合（ステップＳＴ３５Ａ；ｙｅｓ）、処理はステップＳＴ３６に進み、部分データＤ内の全ての判定対象キーｋが厳密条件を満たさない場合（ステップＳＴ３５Ａ；ｎｏ）、処理はステップＳＴ３７に進む。なお、ステップＳＴ３５Ａでは、部分データＤ内の厳密条件を満たす判定対象キーｋ’に対応するデータセットＤｓは全て、後述するステップＳＴ３６のおける出力データとして選定される。
【0097】
ステップＳＴ３６以降の処理については、第１実施形態と同等であるため、説明を省略する。
【0098】
以上のように動作することにより、ＮＡＮＤフラッシュメモリ１００内でのスキャン処理を高速化することができる。
【0099】
１．４．２ 第１実施形態の第２変形例
上述した第１実施形態では、メモリコントローラ２００内の外部比較回路２５２によってホスト機器３００に最終的に出力されるデータを判定する場合について説明したが、これに限られない。
上述した第１実施形態では、メモリコントローラ２００内の外部比較回路２５２によってホスト機器３００に最終的に出力されるデータを判定する場合について説明したが、これに限られない。
【0100】
図７は、第１実施形態の第２変形例に係るメモリシステムにおけるスキャン処理を説明するためのフローチャートである。図７は、第１実施形態における図５に対応し、図５に示されたステップＳＴ４０～ＳＴ４２が省略されると共に、ステップＳＴ４３に代えて、ステップＳＴ４３Ｂが実行される場合が示される。
【0101】
図７に示すように、ステップＳＴ３１～ＳＴ３９は、第１実施形態の場合と同等であるため、説明を省略する。
【0102】
ステップＳＴ４３Ｂにおいて、メモリコントローラ２００は、ＮＡＮＤフラッシュメモリ１００から部分データＤ及びデータセットＤｓを受けると、当該部分データＤに対して誤り訂正処理や厳密条件判定処理を実行することなく、当該部分データＤ及びデータセットＤｓをホスト機器３００に出力する。
【0103】
以上のように動作することにより、メモリコントローラ２００は、自らがホスト機器３００に出力するデータを選定することなく、誤り訂正処理に失敗した全ての部分データＤ及び厳密条件を満たす全てのデータセットＤｓをホスト機器３００に出力する。これにより、ホスト機器３００が内部で誤り訂正処理及び厳密条件判定処理を実行可能に構成される場合においても、ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００との間の通信量の増加を抑制できる。
【0104】
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第１実施形態では、高訂正能力ＥＣＣ回路２５１と高スループットＥＣＣ回路１９２との間で誤り検出及び誤り訂正処理されるデータサイズが一致する場合について説明した。第２実施形態では、高訂正能力ＥＣＣ回路２５１と高スループットＥＣＣ回路１９２との間で誤り検出及び誤り訂正処理されるデータサイズが異なる。以下では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
次に、第２実施形態に係るメモリシステムについて説明する。第１実施形態では、高訂正能力ＥＣＣ回路２５１と高スループットＥＣＣ回路１９２との間で誤り検出及び誤り訂正処理されるデータサイズが一致する場合について説明した。第２実施形態では、高訂正能力ＥＣＣ回路２５１と高スループットＥＣＣ回路１９２との間で誤り検出及び誤り訂正処理されるデータサイズが異なる。以下では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【0105】
【0106】
図８に示すように、部分データＤ１は部分データＤ１’及びバリューｖ１の組と、部分データＤ２’及びバリューｖ２の組と、部分データＤ３’及びバリューｖ３の組と、を含む。部分データＤ’は、例えば、高スループットＥＣＣ回路１９２における誤り検出及び誤り訂正処理が実行される最小単位である。具体的には、部分データＤ１’～Ｄ３’はそれぞれ、キーｋ１及びパリティｐｋ１の組、キーｋ２及びパリティｐｋ２の組、キーｋ３及びパリティｐｋ３の組を含む。すなわち、高スループットＥＣＣ回路１９２は、バリューｖについては誤り検出及び誤り訂正処理をスキップし、キーｋについては対応するパリティｐｋによって誤り検出及び誤り訂正処理を行うことができる。なお、パリティｐｋは、例えば、パリティｐと同様、メモリコントローラ２００によって生成されてもよいし、ホスト機器３００等のメモリコントローラ２００より上位の機器内、又はＮＡＮＤフラッシュメモリ１００等のメモリコントローラ２００より下位の機器内で生成されてもよい。
【0107】
以上のように構成されることにより、スキャン処理において、高スループットＥＣＣ回路１９２は、部分データＤより小さいデータサイズの部分データＤ’に対して選択的に誤り検出及び誤り訂正処理を実行することができる。
【0108】
２．２ 動作
次に、第２実施形態に係るメモリシステムにおける動作について説明する。
次に、第２実施形態に係るメモリシステムにおける動作について説明する。
【0109】
２．２．１ パトロール処理
第２実施形態では、通常のパトロール処理に加え、キーｋを対象とするパトロール処理が実行される。パトロール処理は、ＮＡＮＤフラッシュメモリ１００内に記憶されたデータを正しく読み出すことができるか否かをメモリコントローラ２００が定期的に確認する処理である。パトロール処理は、例えば、メモリコントローラ２００がＮＡＮＤフラッシュメモリ１００に対して指示する読出し処理と、当該読出し処理によってデータが正しく読み出せない場合にデータの書き直しを指示する書込み処理と、を含む。パトロール処理は、例えば、ホスト機器３００からの指示を受けることなく、メモリコントローラ２００によって定期的に実行され得る。本実施形態では、メモリシステム１は、キーｋを対象とするパトロール処理において、キーｋに含まれる誤りビット数が所定の閾値未満となるように維持する。以下の説明では、説明の便宜上、キーｋに対応するパトロール処理を、単に「パトロール処理」と称する。
第２実施形態では、通常のパトロール処理に加え、キーｋを対象とするパトロール処理が実行される。パトロール処理は、ＮＡＮＤフラッシュメモリ１００内に記憶されたデータを正しく読み出すことができるか否かをメモリコントローラ２００が定期的に確認する処理である。パトロール処理は、例えば、メモリコントローラ２００がＮＡＮＤフラッシュメモリ１００に対して指示する読出し処理と、当該読出し処理によってデータが正しく読み出せない場合にデータの書き直しを指示する書込み処理と、を含む。パトロール処理は、例えば、ホスト機器３００からの指示を受けることなく、メモリコントローラ２００によって定期的に実行され得る。本実施形態では、メモリシステム１は、キーｋを対象とするパトロール処理において、キーｋに含まれる誤りビット数が所定の閾値未満となるように維持する。以下の説明では、説明の便宜上、キーｋに対応するパトロール処理を、単に「パトロール処理」と称する。
【0110】
第２実施形態に係るメモリシステムにおけるパトロール処理について、図９に示すフローチャートを参照して説明する。
【0111】
図９に示すように、ステップＳＴ１１において、メモリコントローラ２００は、読出しコマンドを発行し、ＮＡＮＤフラッシュメモリ１００に送出する。読出しコマンドには、データを読み出す読出し元のアドレス情報が含まれる。なお、上述の通り、パトロール処理は、メモリコントローラ２００によって定期的に実行されるため、メモリコントローラ２００は、ホスト機器３００からの指示に依らず、読出しコマンドを発行する。
【0112】
ステップＳＴ１２において、ＮＡＮＤフラッシュメモリ１００は、読出しコマンドを受けると、読出し処理を実行する。ＮＡＮＤフラッシュメモリ１００は、読出しコマンド内のアドレス情報に対応する読出しデータをメモリセルアレイ１１０から読み出し、当該読出しデータをメモリコントローラ２００に出力する。
【0113】
ステップＳＴ１３において、メモリコントローラ２００内の高訂正能力ＥＣＣ回路２５１は、読出しデータの誤り検出及び誤り訂正処理を実行する。誤り訂正処理に成功した場合（ステップＳＴ１３；ｙｅｓ）、処理はステップＳＴ１４に進み、失敗した場合（ステップＳＴ１３；ｎｏ）、メモリコントローラ２００は、ＥＣＣフェイルと判定して、当該情報をホスト機器３００に通知し、パトロール処理を終了する。
【0114】
なお、上述の通り、高訂正能力ＥＣＣ回路２５１による誤り検出及び誤り訂正処理は、軟判定復号処理等の、硬判定復号処理より誤り訂正能力の高い方式に基づく処理を含む。このため、処理がステップＳＴ１４に進む段階において、メモリコントローラ２００は、誤りを含み得る読出しデータと、当該読出しデータの誤りが完全に訂正された読出しデータと、を記憶する。
【0115】
ステップＳＴ１４において、メモリコントローラ２００は、訂正前の読出しデータから外部比較回路２５２による外部比較処理の対象となるキー（判定対象キー）ｋを抽出する。また、メモリコントローラ２００は、訂正後の読出しデータからも同様に、当該判定対象キーｋに対応する判定対象キーｋ”を抽出する。
【0116】
ステップＳＴ１５において、メモリコントローラ２００内の外部比較回路２５２は、訂正後の判定対象キーｋ”に対する訂正前の判定対象キーｋの誤りビット数が閾値以上であるか否かを判定する。誤りビット数が閾値未満である場合（ステップＳＴ１５；ｙｅｓ）、パトロール処理は終了し、誤りビット数が閾値以上である場合（ステップＳＴ１５；ｎｏ）、処理はステップＳＴ１６に進む。
【0117】
なお、所定の閾値は、例えば、高スループットＥＣＣ回路１９２で誤り訂正可能なビット数の上限値以下の値であり得る。
【0118】
ステップＳＴ１６において、メモリコントローラ２００は、書込みコマンドを発行し、ＮＡＮＤフラッシュメモリ１００に送出する。書込みコマンドには、ステップＳＴ１３において訂正された訂正後の読出しデータ、及び書込み先のアドレス情報が含まれる。
【0119】
ステップＳＴ１７において、ＮＡＮＤフラッシュメモリ１００は、書込みコマンドを受けると、書込み処理を実行する。なお、書込みコマンドにおいて指定される書込み先のアドレスは、ステップＳＴ１１においてデータの読出し元として指定されたアドレスと同一でもよいし、異なっていてもよい。ただし、読出し元のアドレスと書込み先のアドレスとが同一の場合、当該メモリ領域を含むブロックＢＬＫに記憶されたデータが消去された後に、書込み処理が実行される。
【0120】
以上のように動作することにより、読出しデータ内の判定対象キーｋが高スループットＥＣＣ回路１９２で訂正できない程度に誤りを多く含む場合、当該読出しデータが、高訂正能力ＥＣＣ回路２５１で誤り訂正されたデータによってＮＡＮＤフラッシュメモリ１００内に書き直される。これにより、ＮＡＮＤフラッシュメモリ１００内のキーｋが、高スループットＥＣＣ回路１９２で訂正可能な状態を維持することができる。
【0121】
２．２．２ スキャン処理
図１０は、第２実施形態に係るメモリシステムにおけるスキャン処理を説明するためのフローチャートである。図１０は、第１実施形態における図５に対応し、図５に示されたステップＳＴ３３～ＳＴ３７に代えて、ステップＳＴ３３Ｃ～ＳＴ３７Ｃが実行され、ステップＳＴ４０が省略される場合が示される。
図１０は、第２実施形態に係るメモリシステムにおけるスキャン処理を説明するためのフローチャートである。図１０は、第１実施形態における図５に対応し、図５に示されたステップＳＴ３３～ＳＴ３７に代えて、ステップＳＴ３３Ｃ～ＳＴ３７Ｃが実行され、ステップＳＴ４０が省略される場合が示される。
【0122】
図１０に示すように、ステップＳＴ３１及びＳＴ３２は、第１実施形態の場合と同等であるため、説明を省略する。
【0123】
ステップＳＴ３３Ｃにおいて、部分データ抽出回路１９１は、ステップＳＴ３２において読み出されたページデータから部分データＤを抽出し、当該部分データＤから判定対象キーｋを含む部分データＤ’を抽出する。例えば、部分データ抽出回路１９１は、キー長Ｌｋ及びストライド長Ｌｓに基づいて部分データＤ’を抽出し、部分データＤ’内のキーｋ（例えば、図１０における部分データＤ’１内のキーｋ１）を判定対象とみなす。
【0124】
ステップＳＴ３４Ｃにおいて、ステップＳＴ３３Ｃにおいて抽出された部分データＤ’内のパリティｐｋに基づき、誤り検出及び誤り訂正処理を実行する。部分データＤ’の訂正に成功した場合（ステップＳＴ３４Ｃ；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３５に進み、訂正に失敗した場合（ステップＳＴ３４Ｃ；ｎｏ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３５を省略し、ステップＳＴ３６に進む。
【0125】
ステップＳＴ３５Ｃにおいて、内部比較回路１９３は、厳密条件を満たす訂正後の判定対象キーｋ’が部分データＤ内に少なくとも１つあるか否かを判定する。厳密条件を満たす判定対象キーｋ’が部分データＤ内に少なくとも１つある場合（ステップＳＴ３５Ｃ；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３６Ｃに進み、部分データＤ内の全ての判定対象キーｋ’が厳密条件を満たさない場合（ステップＳＴ３５Ｃ；ｎｏ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３７Ｃに進む。
【0126】
ステップＳＴ３６Ｃにおいて、ＮＡＮＤフラッシュメモリ１００は、出力対象となる読出しデータをメモリコントローラ２００に出力する。
【0127】
具体的には、ステップＳＴ３４Ｃにおいて誤り検出及び誤り訂正処理に失敗した場合（ステップＳＴ３４Ｃ；ｎｏ）、ＮＡＮＤフラッシュメモリ１００は、当該誤り訂正処理に失敗した部分データＤ’を含む部分データＤをメモリコントローラ２００に送出する。
【0128】
また、ステップＳＴ３５Ｃにおいて厳密条件を満たすと判定された判定対象キーｋ’が部分データＤ内に少なくとも１つある場合（ステップＳＴ３５Ｃ；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００は、当該厳密条件を満たす訂正後の判定対象キーｋ’を含む部分データＤをメモリコントローラ２００に送出する。
【0129】
ステップＳＴ３７Ｃにおいて、ＮＡＮＤフラッシュメモリ１００は、ステップＳＴ３２において読み出されたページデータ内の全ての部分データＤ’がスキャン済みであるか否かを判定する。スキャン済みでない部分データＤ’が存在する場合（ステップＳＴ３７Ｃ；ｎｏ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３３に戻る。これにより、ページデータ内の全ての部分データＤ’に対するスキャンが終了するまで、ステップＳＴ３３Ｃ～ＳＴ３６Ｃが繰り返される。全ての部分データＤ’がスキャン済みの場合（ステップＳＴ３７Ｃ；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３８に進む。
【0130】
ステップＳＴ３８以降の処理については、ステップＳＴ４０が実施されることなくステップＳＴ４１が実施される点を除いて第１実施形態と同等であるため、説明を省略する。
【0131】
２．３ 本実施形態に係る効果
第２実施形態によれば、メモリコントローラ２００は、ページデータ内に、高訂正能力ＥＣＣ２５１に適用されるパリティｐと、高スループットＥＣＣ回路１９２に適用されるパリティｐｋと、を付与する。１つのパリティｐｋを含む部分データＤ’のデータサイズは、１つのパリティｐを含む部分データＤのデータサイズより小さい。これにより、高訂正能力ＥＣＣ２５１による誤り検出及び誤り訂正処理に要する負荷を低減することができる。このため、ＮＡＮＤフラッシュメモリ１００によるスキャン処理を高速化することができる。
第２実施形態によれば、メモリコントローラ２００は、ページデータ内に、高訂正能力ＥＣＣ２５１に適用されるパリティｐと、高スループットＥＣＣ回路１９２に適用されるパリティｐｋと、を付与する。１つのパリティｐｋを含む部分データＤ’のデータサイズは、１つのパリティｐを含む部分データＤのデータサイズより小さい。これにより、高訂正能力ＥＣＣ２５１による誤り検出及び誤り訂正処理に要する負荷を低減することができる。このため、ＮＡＮＤフラッシュメモリ１００によるスキャン処理を高速化することができる。
【0132】
また、パトロール処理を実行することにより、ページデータ内に高スループットＥＣＣ回路１９２で誤り訂正できない程度に誤りビットが存在する可能性がある場合には、メモリセルアレイ１１０に正しいページデータを書き込むことができる。このため、スキャン処理の際に、高スループットＥＣＣ回路１９２が誤り訂正処理に成功できる可能性を高めることができる。
【0133】
２．４ 第２実施形態の変形例
第２実施形態は、上述の例に限られず、種々の変形が適用可能である。以下の説明では、第２実施形態と同等の構成及び動作については説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
第２実施形態は、上述の例に限られず、種々の変形が適用可能である。以下の説明では、第２実施形態と同等の構成及び動作については説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
【0134】
２．４．１ 第２実施形態の第１変形例
例えば、上述した第２実施形態では、パリティｐｋが、キーｋの全データに対して割り当てられる場合について説明したが、これに限られない。例えば、パリティｐｋは、キーｋの一部のデータに対して割り当てられてもよい。
例えば、上述した第２実施形態では、パリティｐｋが、キーｋの全データに対して割り当てられる場合について説明したが、これに限られない。例えば、パリティｐｋは、キーｋの一部のデータに対して割り当てられてもよい。
【0135】
【0136】
図１１に示すように、部分データＤ１’～Ｄ３’はそれぞれ、キーｋ１の一部及びパリティｐｋ１の組、キーｋ２の一部及びパリティｐｋ２の組、キーｋ３の一部及びパリティｐｋ３の組を含む。すなわち、高スループットＥＣＣ回路１９２は、バリューｖ及びキーｋのうちパリティｐｋが割り当てられない部分については誤り検出及び誤り訂正処理をスキップし、キーｋのうちパリティｐｋが割り当てられている部分については対応する誤り検出及び誤り訂正処理を行うことができる。
【0137】
図１２は、第２実施形態の第１変形例に係るメモリシステムにおけるスキャン処理を説明するためのフローチャートである。図１２は、第２実施形態における図１０に対応し、図１０に示されたステップＳＴ３５Ｃに代えて、ステップＳＴ３５Ｃ’が実行される場合が示される。
【0138】
図１２に示すように、ステップＳＴ３５Ｃ’において、内部比較回路１９３は、厳密条件を満たす訂正後の判定対象キーｋ’の部分（すなわち、ステップＳＴ３４Ｃにおいて誤り訂正処理が実行された部分）が、部分データＤ内に少なくとも１つあるか否かを判定する。具体的には、内部比較回路１９３は、真キーｋ０の部分と、誤り訂正後の判定対象キーｋ’の部分とが完全に一致するか否かを判定する。厳密条件を満たす訂正後の判定対象キーｋ’の部分が部分データＤ内に少なくとも１つある場合（ステップＳＴ３５Ｃ’；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３６Ｃに進み、部分データＤ内における全ての訂正後の判定対象キーｋ’の部分が厳密条件を満たさない場合（ステップＳＴ３５Ｃ’；ｎｏ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３６Ｃを省略し、ステップＳＴ３７Ｃに進む。
【0139】
なお、上述のステップＳＴ３５Ｃ’における内部比較回路１９３の処理は、言い換えれば、真キーｋ０の全部と誤り訂正後の判定対象キーｋ’の全部とが部分的に一致するか否かを判定する処理ともみなすことができる。以上のように動作することにより、誤り訂正処理の範囲を適切に絞り込むことにより、高スループットＥＣＣ回路１９２のスループットを更に向上させることができ、スキャン処理を高速に実行することができる。
【0140】
２．４．２ 第２実施形態の第２変形例
上述した第２実施形態では、パトロール処理において、メモリコントローラ２００は、高スループットＥＣＣ回路１９２で誤り訂正されることなく出力された判定対象キーｋを、高訂正能力ＥＣＣ回路２５１で誤り訂正された判定対象キーｋ”と比較する場合について説明したが、これに限られない。例えば、パトロール処理において、メモリコントローラ２００は、高スループットＥＣＣ回路１９２で誤り訂正が試みられた判定対象キーｋを、高訂正能力ＥＣＣ回路２５１で誤り訂正された判定対象キーｋ”と比較してもよい。
上述した第２実施形態では、パトロール処理において、メモリコントローラ２００は、高スループットＥＣＣ回路１９２で誤り訂正されることなく出力された判定対象キーｋを、高訂正能力ＥＣＣ回路２５１で誤り訂正された判定対象キーｋ”と比較する場合について説明したが、これに限られない。例えば、パトロール処理において、メモリコントローラ２００は、高スループットＥＣＣ回路１９２で誤り訂正が試みられた判定対象キーｋを、高訂正能力ＥＣＣ回路２５１で誤り訂正された判定対象キーｋ”と比較してもよい。
【0141】
図１３は、第２実施形態の第２変形例に係るメモリシステムにおけるパトロール処理を説明するためのフローチャートである。図１３は、第２実施形態における図９に対応し、ステップＳＴ１２＿１、ＳＴ１２＿２、ＳＴ１２＿３、及びＳＴ１３＿１が更に実行されると共に、図９に示されたステップＳＴ１５に代えて、ステップＳＴ１５Ｄが実行される場合が示される。
【0142】
図１３に示すように、ステップＳＴ１２において、ＮＡＮＤフラッシュメモリ１００は、読出しコマンドを受けると、読出し処理を実行する。ＮＡＮＤフラッシュメモリ１００は、読出しコマンド内のアドレス情報に対応する読出しデータをメモリセルアレイ１１０から読み出す。
【0143】
ステップＳＴ１２＿１において、ＮＡＮＤフラッシュメモリ１００内の高スループットＥＣＣ回路１９２は、読出しデータの誤り検出及び誤り訂正処理を実行する。誤り訂正処理に失敗した場合（ステップＳＴ１２＿１；ｎｏ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ１２＿２に進み、誤り訂正処理に成功した場合（ステップＳＴ１２＿１；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ１２＿３に進む。
【0144】
ステップＳＴ１２＿２において、ＮＡＮＤフラッシュメモリ１００は、ステップＳＴ１２＿１において誤り訂正処理に失敗した読出しデータを、メモリコントローラ２００に出力する。
【0145】
ステップＳＴ１２＿３において、ＮＡＮＤフラッシュメモリ１００は、ステップＳＴ１２＿１において誤り訂正処理に成功した読出しデータを、メモリコントローラ２００に出力する。
【0146】
ステップＳＴ１３において、メモリコントローラ２００内の高訂正能力ＥＣＣ回路２５１は、読出しデータの誤り検出及び誤り訂正処理を実行する。誤り訂正処理に成功した場合（ステップＳＴ１３；ｙｅｓ）、処理はステップＳＴ１３＿１に進み、失敗した場合（ステップＳＴ１３；ｎｏ）、メモリコントローラ２００は、ＥＣＣフェイルと判定して、当該情報をホスト機器３００に通知し、パトロール処理を終了する。
【0147】
ステップＳＴ１３＿１において、メモリコントローラ２００は、ＮＡＮＤフラッシュメモリ１００から受信した読出しデータについて、ＮＡＮＤフラッシュメモリ１００の高スループットＥＣＣ回路１９２による誤り訂正処理が成功したか否かを判定する。ＮＡＮＤフラッシュメモリ１００による誤り訂正処理が成功していた場合（ステップＳＴ１３＿１；ｙｅｓ）、メモリコントローラ２００の処理はステップＳＴ１４に進み、失敗していた場合（ステップＳＴ１３＿１；ｎｏ）、メモリコントローラ２００の処理はステップＳＴ１６に進む。
【0148】
メモリコントローラ２００の処理のうち、ステップＳＴ１４は、第２実施形態と同等であるため、説明を省略する。
【0149】
ステップＳＴ１５Ｄにおいて、メモリコントローラ２００は、高訂正能力ＥＣＣ回路２９１による訂正前の判定対象キーｋと、訂正後の判定対象キーｋ”とが異なるか否かを判定する。両者が一致する場合（ステップＳＴ１５Ｄ；ｙｅｓ）、パトロール処理は終了し、異なる場合（ステップＳＴ１５Ｄ；ｎｏ）、処理はステップＳＴ１６に進む。
【0150】
以降のステップＳＴ１６及びＳＴ１７は、第２実施形態と同等であるため、説明を省略する。
【0151】
以上のように動作することにより、パトロール処理によって、高スループットＥＣＣ回路１９２によって誤り訂正できない程度に誤りビット数が増加した場合には、メモリセルアレイ１１０に正しいページデータを書き込むことができる。このため、スキャン処理の際に、高スループットＥＣＣ回路１９２が誤り訂正処理に成功できる可能性を高めることができる。
【0152】
３． 第３実施形態
次に、第３実施形態に係るメモリシステムについて説明する。第１実施形態及び第２実施形態では、キーｋ及び当該キーｋに対応するバリューｖの組が同一のページデータ内に記憶される場合について説明した。第３実施形態では、キーｋと当該キーｋに対応するバリューｖとが互いに異なるページデータ内に記憶される点において、第１実施形態及び第２実施形態と異なる。以下では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
次に、第３実施形態に係るメモリシステムについて説明する。第１実施形態及び第２実施形態では、キーｋ及び当該キーｋに対応するバリューｖの組が同一のページデータ内に記憶される場合について説明した。第３実施形態では、キーｋと当該キーｋに対応するバリューｖとが互いに異なるページデータ内に記憶される点において、第１実施形態及び第２実施形態と異なる。以下では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【0153】
【0154】
図１４に示すように、１ページデータは、複数の部分データＤ（Ｄ１、Ｄ２、…）を含む。図１４の例では、部分データＤ１は、例えば、１１個のキーｋ１～ｋ１１と、パリティｐ１と、を含む。部分データＤ２は、例えば、１１個のキーｋ１２～ｋ２２と、パリティｐ２と、を含む。
【0155】
キーｋに対応づけられるバリューｖは、図１４に図示しない他のページデータに別途記憶される。すなわち、第３実施形態では、１つのデータセットＤｓ内のキーｋとバリューｖとは、互いに異なる２つのページデータ内にそれぞれ分けて記憶される。この場合、ストライド長Ｌｓは、キー長Ｌｋと一致する。
【0156】
なお、キーｋとバリューｖとの対応関係は、メモリコントローラ２００内で予め管理される。
【0157】
３．２ スキャン処理
次に、第３実施形態に係るメモリシステムにおけるスキャン処理について、図１５に示すフローチャートを用いて説明する。図１５は、第１実施形態における図７に対応し、ステップＳＴ４２＿１及びＳＴ４２＿２が実行される。なお、図１５では、説明の便宜上、スキャンコマンドの発行の後のＮＡＮＤフラッシュメモリ１００の処理の一部（ステップＳＴ３２～ＳＴ３５及びＳＴ３７～ＳＴ３９）、並びにメモリコントローラ２００の処理の一部（ステップＳＴ４４）の図示が省略されている。
次に、第３実施形態に係るメモリシステムにおけるスキャン処理について、図１５に示すフローチャートを用いて説明する。図１５は、第１実施形態における図７に対応し、ステップＳＴ４２＿１及びＳＴ４２＿２が実行される。なお、図１５では、説明の便宜上、スキャンコマンドの発行の後のＮＡＮＤフラッシュメモリ１００の処理の一部（ステップＳＴ３２～ＳＴ３５及びＳＴ３７～ＳＴ３９）、並びにメモリコントローラ２００の処理の一部（ステップＳＴ４４）の図示が省略されている。
【0158】
図１５に示すように、ステップＳＴ３１におけるスキャンコマンドでは、上述の通り、キー長Ｌｋと同一の値のストライド長Ｌｓが含まれる。これにより、ＮＡＮＤフラッシュメモリ１００は、スキャン範囲におけるページデータ内に、複数のキーｋが集中的に記憶されていることを認識することができる。
【0159】
ステップＳＴ３２～ＳＴ３５については、第１実施形態と同等であるため、説明を省略する。
【0160】
ステップＳＴ３６において、ＮＡＮＤフラッシュメモリ１００は、ステップＳＴ３２において読み出されたページデータのうち、ステップＳＴ３４において誤り検出及び誤り訂正処理に失敗した部分データＤ及び誤り情報、又はステップＳＴ３５において厳密条件を満たすと判定された訂正後の判定対象キーｋ’（出力対象キーｋ）を選択的にメモリコントローラ２００に送出する。また、ＮＡＮＤフラッシュメモリ１００は、出力対象キーを送出する場合、当該出力対象キーｋのアドレス情報についても、メモリコントローラ２００に送出する。なお、出力対象キーｋが以降の処理に不要であれば（すなわち、以降の処理でバリューｖのみが得られればよければ）、出力対象キーｋ’については送出せず、アドレス情報のみ送出してもよい。
【0161】
ステップＳＴ４０において、メモリコントローラ２００は、ステップＳＴ３６でＮＡＮＤフラッシュメモリ１００から出力されたデータに誤りがあるか否かを判定する。誤りがあると判定された場合（すなわち、ステップＳＴ４５において誤り検出及び誤り訂正処理に失敗した部分データＤが出力された場合）、メモリコントローラ２００の処理はステップＳＴ４１に進む。誤りが無いと判定された場合（すなわち、ステップＳＴ４５において厳密条件を満たす出力対象キーｋのデータ及びアドレスが出力された場合）、メモリコントローラ２００の処理はステップＳＴ４２＿１に進む。
【0162】
ステップＳＴ４１において、高訂正能力ＥＣＣ回路２５１は、誤り検出及び誤り訂正処理を実行する。部分データＤの訂正に成功した場合（ステップＳＴ４１；ｙｅｓ）、メモリコントローラ２００の処理はステップＳＴ４２に進み、訂正に失敗した場合（ステップＳＴ４１；ｎｏ）、メモリコントローラ２００は、ＥＣＣフェイルと判定してステップＳＴ４２、ＳＴ４２＿１、及びＳＴ４３を省略する。なお、ＥＣＣフェイルの場合、ホスト機器３００にＥＣＣフェイルを通知する等してもよい。
【0163】
ステップＳＴ４２において、メモリコントローラ２００内の外部比較回路２５２は、誤り訂正後の判定対象キーｋ”が、真キーｋ０に対して厳密条件を満たすか否かを判定する。厳密条件を満たす場合（ステップＳＴ４２；ｙｅｓ）、メモリコントローラ２００の処理はステップＳＴ４２＿１に進み、厳密条件を満たさない場合（ステップＳＴ４２；ｎｏ）、メモリコントローラ２００の処理はステップＳＴ４２＿１及びＳＴ４３を省略する。
【0164】
これにより、メモリコントローラ２００は、ＮＡＮＤフラッシュメモリ１００から出力されたデータから、出力対象キーｋに対応するバリューｖを特定することができる。
【0165】
ステップＳＴ４２＿１において、メモリコントローラ２００は、読出しコマンドを発行し、ＮＡＮＤフラッシュメモリ１００に送出する。読出しコマンドには、出力対象キーｋに対応するバリューｖのアドレス情報が含まれる。
【0166】
ステップＳＴ４２＿２において、ＮＡＮＤフラッシュメモリ１００は、読出しコマンドを受けると、読出しコマンド内のアドレス情報に対応するページデータをセンスアンプ１８０内のラッチ回路に読み出す。そして、ＮＡＮＤフラッシュメモリ１００は、当該ページデータのうち、読出しコマンドにて指定されたバリューｖを含む部分データＤを選択的にメモリコントローラ２００に出力する。
【0167】
ステップＳＴ４３において、厳密条件を満たすデータセットＤｓ（すなわち、出力対象キーｋ及び当該出力対象キーｋに対応するバリューｖ）をホスト機器３００に出力する。
【0168】
なお、図１５の例では、ステップＳＴ４２＿１及び４２＿２によるバリューｖの読出し処理がスキャン処理の中で実行される場合について説明したが、これに限られない。例えば、ステップＳＴ４２＿１及び４２＿２は、スキャン処理の後に実行されてもよい。
【0169】
３．３ 本実施形態に係る効果
第３実施形態によれば、メモリコントローラ２００は、キー長Ｌｋと一致するストライド長Ｌｓを含むスキャンコマンドを発行する。これにより、ＮＡＮＤフラッシュメモリ１００は、互いに異なるページデータ内にキーｋとバリューｖとが記憶されていることを認識することができる。
第３実施形態によれば、メモリコントローラ２００は、キー長Ｌｋと一致するストライド長Ｌｓを含むスキャンコマンドを発行する。これにより、ＮＡＮＤフラッシュメモリ１００は、互いに異なるページデータ内にキーｋとバリューｖとが記憶されていることを認識することができる。
【0170】
また、ＮＡＮＤフラッシュメモリ１００は、キーｋを含む部分データＤに対して誤り検出及び誤り訂正処理、並びに厳密条件に基づく内部比較処理を実行する。ＮＡＮＤフラッシュメモリ１００は、誤り訂正に失敗した部分データＤ及び誤り情報、又は厳密条件を満たす訂正後のキーｋ’とそのアドレス情報をメモリコントローラ２００に出力する。これにより、メモリコントローラ２００は、出力対象キーｋに対応するバリューｖを特定することができ、当該バリューｖを読み出す旨の読出しコマンドを発行することができる。
【0171】
なお、ＮＡＮＤフラッシュメモリ１００は、バリューｖの出力に際し、当該バリューｖを含むページデータの部分データＤを出力する。これにより、ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００間の通信量を低減することができる。
【0172】
３．４ 第３実施形態の変形例
第３実施形態は、上述の例に限られず、種々の変形が適用可能である。以下の説明では、第３実施形態と同等の構成及び動作については説明を省略し、第３実施形態と異なる構成及び動作について主に説明する。
第３実施形態は、上述の例に限られず、種々の変形が適用可能である。以下の説明では、第３実施形態と同等の構成及び動作については説明を省略し、第３実施形態と異なる構成及び動作について主に説明する。
【0173】
３．４．１ 第３実施形態の第１変形例
例えば、メモリシステム１は、いくつかの書込みモードを使用することが出来る。具体的には、メモリシステム１は、ＳＬＣ（Single-Level Cell）モード、ＭＬＣ（Multi-Level Cell）モード、及びＴＬＣ（Triple-Level Cell）モード等の異なる書込みモードを併用して使用可能である。ＳＬＣモード、ＭＬＣモード、及びＴＬＣモードは、１つのメモリセルトランジスタＭＴに対して、それぞれ１ビットデータ、２ビットデータ、及び３ビットデータを記憶させる書込みモードである。
例えば、メモリシステム１は、いくつかの書込みモードを使用することが出来る。具体的には、メモリシステム１は、ＳＬＣ（Single-Level Cell）モード、ＭＬＣ（Multi-Level Cell）モード、及びＴＬＣ（Triple-Level Cell）モード等の異なる書込みモードを併用して使用可能である。ＳＬＣモード、ＭＬＣモード、及びＴＬＣモードは、１つのメモリセルトランジスタＭＴに対して、それぞれ１ビットデータ、２ビットデータ、及び３ビットデータを記憶させる書込みモードである。
【0174】
図１６は、第３実施形態の第１変形例に係るメモリシステムにおけるメモリセルトランジスタＭＴの閾値電圧の分布の一例であり、ＳＬＣモード、ＭＬＣモード、及びＴＬＣモードがそれぞれ使用された場合における３種類の閾値電圧分布及び読出し電圧のグループを示している。図１６に示すように、複数のメモリセルトランジスタＭＴは、適用される書込みモード、すなわち記憶するデータのビット数に応じて複数の閾値電圧分布を形成する。
【0175】
図１６に示すように、ＳＬＣモード（１bit/cell）が使用された場合、複数のメモリセルトランジスタＭＴの閾値電圧は２個の閾値電圧分布を形成する。この２個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ“ＥＲ”状態、“Ａ”状態と称される。ＳＬＣモードにおいて、“ＥＲ”状態、及び“Ａ”状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる１ビットデータが割り当てられる。
【0176】
ＭＬＣモード（２bit/cell）が使用された場合、複数のメモリセルトランジスタＭＴの閾値電圧は４個の閾値電圧分布を形成する。この４個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ“ＥＲ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態と称される。ＭＬＣモードにおいて、“ＥＲ”状態～“Ｃ”状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる２ビットデータが割り当てられる。
【0177】
ＴＬＣモード（３bit/cell）が使用された場合、複数のメモリセルトランジスタＭＴの閾値電圧は８個の閾値電圧分布を形成する。この８個の閾値電圧分布は、例えば閾値電圧の低い方から順に、それぞれ“ＥＲ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、“Ｇ”状態と称される。ＴＬＣ方式において、“ＥＲ”状態～“Ｇ”状態のそれぞれの閾値電圧分布には、それぞれ互いに異なる３ビットデータが割り当てられる。
【0178】
各書込みモードにおいて、隣り合う閾値電圧分布の間にそれぞれ読出し電圧が設定される。具体的には、“ＥＲ”状態における最大の閾値電圧と“Ａ”状態における最小の閾値電圧との間に、読出し電圧ＶＡが設定される。同様に、“Ａ”状態及び“Ｂ”状態間に読出し電圧ＶＢが設定され、“Ｂ”状態及び“Ｃ”状態間に読出し電圧ＶＣが設定され、“Ｃ”状態及び“Ｄ”状態間に読出し電圧ＶＤが設定され、“Ｄ”状態及び“Ｅ”状態間に読出し電圧ＶＥが設定され、“Ｅ”状態及び“Ｆ”状態間に読出し電圧ＶＦが設定され、“Ｆ”状態及び“Ｇ”状態間に読出し電圧ＶＧが設定される。
【0179】
各書込みモードにおいて、最も高い閾値電圧分布における最大の閾値電圧よりも高い電圧に、読出しパス電圧ＶＲＥＡＤが設定される。読出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。なお、読出し電圧及び読出しパス電圧の各々は、各書込みモードで同じ電圧値に設定されても良いし、異なる電圧値に設定されても良い。
【0180】
なお、図１６では、メモリセルトランジスタＭＴに１ビットデータ～３ビットデータが記憶される場合について説明したが、これに限られない。例えば、メモリセルトランジスタＭＴには、４ビットデータ以上のデータが記憶されても良く、これに対応する書込みモードが設定されてもよい。
【0181】
ＭＬＣモード及びＴＬＣモードのように、メモリセルトランジスタＭＴに複数ビットデータを書込み可能なモードを使用すると、ＳＬＣモードよりも多くのデータを記憶することができる。しかしながら、読出しパス電圧ＶＲＥＡＤ及びメモリセルトランジスタＭＴに設定可能な閾値電圧には上限があるため、ＭＬＣモード及びＴＬＣにおける状態間の閾値電圧のマージンは、ＳＬＣモードよりも小さくなる。このため、記憶されるデータの信頼性の観点では、ＳＬＣモードの方が、ＭＬＣモード及びＴＬＣモードよりも有利になり得る。
【0182】
図１７は、第３実施形態の第１変形例に係るメモリセルアレイ内に記憶されるページデータを説明するための模式図である。図１７では、キーｋとバリューｖとがそれぞれ、ＳＬＣモードが適用されたセルユニットＣＵにおける１ページ分のデータ領域と、ＴＬＣモードが適用されたセルユニットＣＵにおける３ページ分のデータ領域（上位ページ、中位ページ、及び下位ページ）と、に分けて記憶される場合の例が示される。
【0183】
図１７に示すように、本変形例では、ＳＬＣモードが適用されたセルユニットＣＵにおける１ページ分のデータ領域に、複数のキーｋ１～ｋ２２が選択的に記憶される。また、ＴＬＣモードが適用されたセルユニットＣＵにおける３ページ分のデータ領域に、複数のバリューｖ＿ｕ１～ｖ＿ｕ６、ｖ＿ｍ１～ｖ＿ｍ６、及びｖ＿ｌ１～ｖ＿ｌ６が選択的に記憶される。これにより、スキャン処理の対象であるキーｋの信頼性をＳＬＣモードによって高めることができ、スキャン処理の実効性を高めることができる。
【0184】
また、キーｋに対してサイズが大きくなりやすいバリューｖは、データ密度が高いＴＬＣモードによって記憶されるため、データ容量に対する負荷の増加を抑制することができる。
【0185】
３．４．２ 第３実施形態の第２変形例
上述した第３実施形態の第１変形例では、互いに異なる書込みモードを使用した２つのセルユニットＣＵにキーｋとバリューｖとを分けて記憶する場合について説明したが、これに限られない。
上述した第３実施形態の第１変形例では、互いに異なる書込みモードを使用した２つのセルユニットＣＵにキーｋとバリューｖとを分けて記憶する場合について説明したが、これに限られない。
【0186】
図１８は、ＴＬＣモードを使用した場合にセルユニットＣＵに書き込まれる３ページ分のデータと、メモリセルトランジスタＭＴの閾値電圧との関係について示したダイアグラムである。
【0187】
図１８に示すように、閾値電圧分布は、上述の下位ビット、中位ビット及び上位ビットからなる３ビット（３ページ）データを書き込むことで実現される。すなわち、上記“Ｅｒ”状態から“Ｇ”状態と、下位ビット、中位ビット、及び上位ビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１１”（“上位／中位／下位”の順で表記）
“Ａ”状態：“１１０”
“Ｂ”状態：“１００”
“Ｃ”状態：“０００”
“Ｄ”状態：“０１０”
“Ｅ”状態：“０１１”
“Ｆ”状態：“００１”
“Ｇ”状態：“１０１”
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、３ビットのうちの１ビットのみが変化する。
“Ｅｒ”状態：“１１１”（“上位／中位／下位”の順で表記）
“Ａ”状態：“１１０”
“Ｂ”状態：“１００”
“Ｃ”状態：“０００”
“Ｄ”状態：“０１０”
“Ｅ”状態：“０１１”
“Ｆ”状態：“００１”
“Ｇ”状態：“１０１”
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、３ビットのうちの１ビットのみが変化する。
【0188】
従って、下位ビットを読み出す際には、下位ビットの値（“０”ｏｒ“１”）が変化する境界に相当する電圧を用いれば良く、このことは中位ビット及び上位ビットでも同様である。
【0189】
すなわち、図１８の例で示されるようなコーディングでは、下位ページ読出しは、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＶＡ、及び“Ｄ”状態と“Ｅ”状態とを区別する電圧ＶＥを読出しレベルとして用いる。電圧ＶＡ及びＶＥを用いた読出し動作を、それぞれ読出し動作ＡＲ及びＥＲと呼ぶ。
【0190】
読出し動作ＡＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＡ未満か否かを判定する。つまり、読出し動作ＡＲにより、消去状態のメモリセルトランジスタＭＴが特定される。読出し動作ＥＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＥ未満か否かを判定する。
【0191】
中位ページ読出しは、“Ａ”状態と“Ｂ”状態とを区別する電圧ＶＢ、“Ｃ”状態と“Ｄ”状態とを区別する電圧ＶＤ、及び“Ｅ”状態と“Ｆ”状態とを区別する電圧ＶＦを読出しレベルとして用いる。電圧ＶＢ、ＶＤ、及びＶＦを用いた読出し動作を、それぞれ読出し動作ＢＲ、ＤＲ、及びＦＲと呼ぶ。
【0192】
読出し動作ＢＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＢ未満か否かを判定する。読出し動作ＤＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＤ未満か否かを判定する。読出し動作ＦＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＦ未満か否かを判定する。
【0193】
上位ページ読出しは、“Ｂ”状態と“Ｃ”状態とを区別する電圧ＶＣ、及び“Ｆ”状態と“Ｇ”状態とを区別する電圧ＶＧを読出しレベルとして用いる。電圧ＶＣ及びＶＧを用いた読出し動作を、それぞれ読出し動作ＣＲ及びＧＲと呼ぶ。
【0194】
読出し動作ＣＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＣ未満か否かを判定する。読出し動作ＧＲは、メモリセルトランジスタＭＴの閾値電圧が電圧ＶＧ未満か否かを判定する。
【0195】
このように、ＴＬＣモードにおいて、上位ページ、中位ページ、及び下位ページは、使用される読出し電圧の高さ、及び数が異なる。このため、ページによって、記憶されるデータの信頼性に差が生じ得る。
【0196】
具体的には、例えば、ＴＬＣモードにおける８つの状態のうち、“Ｅｒ”状態に属するメモリセルトランジスタＭＴの閾値電圧は、他の状態よりも上昇しやすい。これにより、“Ｅｒ”状態の閾値電圧分布と“Ａ”状態の閾値電圧分布とは比較的重なりが生じやすい。このため、電圧ＶＡを使用してデータを確定させる下位ページデータは、他のページデータよりも信頼性が低くなり得る。
【0197】
また、例えば、“Ｇ”状態に属するメモリセルトランジスタＭＴの閾値電圧は、他の状態よりも低下しやすい。これにより、“Ｆ”状態の閾値電圧分布と“Ｇ”状態の閾値電圧分布とは比較的重なりが生じやすい。このため、電圧ＶＧを使用してデータを確定させる上位ページデータは、他のページデータよりも信頼性が低くなり得る。
【0198】
したがって、ＴＬＣモードを使用して記憶された３ビットデータのうち、中位ページデータは、上位ページデータ及び下位ページデータよりも相対的に高い信頼性を有する場合がある。
【0199】
図１９は、第３実施形態の第２変形例に係るメモリセルアレイ内に記憶されるページデータを説明するための模式図である。図１９では、ＴＬＣモードが適用されたセルユニットＣＵにおける３ページ分のデータ領域（上位ページ、中位ページ、及び下位ページ）に、キーｋとバリューｖとが分けて記憶される場合の例が示される。
【0200】
図１９に示すように、本変形例では、中位ページに、複数のキーｋ１～ｋ２２が選択的に記憶される。また、下位ページ及び上位ページに、それぞれ複数のバリューｖ＿ｕ１～ｖ＿ｕ６、及びｖ＿ｌ１～ｖ＿ｌ６が選択的に記憶される。これにより、キーｋを下位ページ又は上位ページに記憶した場合よりも、スキャン処理の対象であるキーｋの信頼性を高めることができ、スキャン処理の実効性を高めることができる。
【0201】
また、データ密度が高いＴＬＣモードによって、キーｋ及びバリューｖを記憶することにより、データ容量に対する負荷の増加を抑制することができる。
【0202】
４． 第４実施形態
上述した第１実施形態乃至第３実施形態では、キー長Ｌｋ及びストライド長Ｌｓが固定長である場合について説明したが、これに限られない。例えば、キー長Ｌｋ及びストライド長Ｌｓは、可変長であってもよい。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
上述した第１実施形態乃至第３実施形態では、キー長Ｌｋ及びストライド長Ｌｓが固定長である場合について説明したが、これに限られない。例えば、キー長Ｌｋ及びストライド長Ｌｓは、可変長であってもよい。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【0203】
【0204】
図２０に示すように、部分データＤ１はキーｋ１、データ長さ情報ｓ１、及びバリューｖ１の組と、キーｋ２、データ長さ情報ｓ２、及びバリューｖ２の組と、パリティｐ１と、を含む。図２０の例では、キーｋ１のキー長Ｌｋ１と、キーｋ２のキー長Ｌｋ２とが互いに異なり、ストライド長Ｌｓ１とストライド長Ｌｓ２とが互いに異なる場合が示される。
【0205】
データ長さ情報ｓ１には、例えば、キー長Ｌｋ１及びストライド長Ｌｓ１を示す情報が記憶される。データ長さ情報ｓ２には、例えば、キー長Ｌｋ２及びストライド長Ｌｓ２を示す情報が記憶される。
【0206】
以上のように構成されることにより、部分データＤに誤りが無ければ、ＮＡＮＤフラッシュメモリ１００は、データ長さ情報ｓ１及びｓ２を参照することにより、キーｋ１及びｋ２の位置を特定することができる。
【0207】
４．２ スキャン処理
図２１は、第４実施形態に係るメモリシステムにおけるスキャン処理を説明するためのフローチャートである。図２１は、第１実施形態における図５に対応し、ステップＳＴ３４＿１が追加されると共に、ステップＳＴ３１に代えて、ステップＳＴ３１Ｅが実行される場合が示される。
図２１は、第４実施形態に係るメモリシステムにおけるスキャン処理を説明するためのフローチャートである。図２１は、第１実施形態における図５に対応し、ステップＳＴ３４＿１が追加されると共に、ステップＳＴ３１に代えて、ステップＳＴ３１Ｅが実行される場合が示される。
【0208】
図２１に示すように、ステップＳＴ３１Ｅにおいて、メモリコントローラ２００は、真キーｋ０、厳密条件、及びスキャン範囲を含むスキャンコマンドを発行し、ＮＡＮＤフラッシュメモリ１００に送出する。すなわち、第４実施形態では、キー長Ｌｋ及びストライド長Ｌｓが可変長であるため、スキャンコマンド内に当該情報が含まれない。
【0209】
ステップＳＴ３２において、ＮＡＮＤフラッシュメモリ１００は、スキャン範囲内のページデータの読出し処理を実行する。センスアンプ１８０は、メモリセルアレイ１１０からページデータを読み出し、センスアンプ１８０内のラッチ回路に記憶する。
【0210】
ステップＳＴ３３において、部分データ抽出回路１９１は、ステップＳＴ３２において読み出されたページデータから、判定対象キーｋを含む部分データＤを抽出する。なお、この時点では、部分データＤ内におけるキーｋ及びバリューｖの位置は特定されない。
【0211】
ステップＳＴ３４において、高スループットＥＣＣ回路１９２は、ステップＳＴ３３において抽出された部分データＤ内のパリティｐに基づき、誤り検出及び誤り訂正処理を実行する。部分データＤの訂正に成功した場合（ステップＳＴ３４；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３４＿１に進み、訂正に失敗した場合（ステップＳＴ３４；ｎｏ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３４＿１及びＳＴ３５を省略し、ステップＳＴ３６に進む。
【0212】
ステップＳＴ３４＿１において、部分データ抽出回路１９１は、誤り訂正後の部分データＤからデータ長情報ｓを抽出する。そして、部分データ抽出回路１９１は、当該データ長情報ｓ内のキー長Ｌｋ及びストライド長Ｌｓに基づいて、部分データＤ内の判定対象キーｋを特定する。
【0213】
ステップＳＴ３５以降の動作は、第１実施形態と同等であるため、説明を省略する。
【0214】
以上により、スキャン処理が終了する。
【0215】
４．３ 本実施形態に係る効果
第４実施形態によれば、ページデータには、キーｋ及びバリューｖに加え、データ長情報ｓが含まれる。キー長Ｌｋ及びストライド長Ｌｓを含まないスキャンコマンドを受けると、高スループットＥＣＣ回路１９２は、誤り訂正処理を実行する。これにより、ＮＡＮＤフラッシュメモリ１００は、誤り訂正処理に成功した場合、可変長データのどこにキーｋがあるかを、データ長情報ｓに基づいて特定することができる。これにより、内部比較回路１９３は、真キーｋ０と一致しない判定対象キーｋをメモリコントローラ２００への出力対象から除外することができる。このため、キーｋ及びバリューｖが可変長の場合においても、ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００との間のデータの通信量の増加を抑制できる。
第４実施形態によれば、ページデータには、キーｋ及びバリューｖに加え、データ長情報ｓが含まれる。キー長Ｌｋ及びストライド長Ｌｓを含まないスキャンコマンドを受けると、高スループットＥＣＣ回路１９２は、誤り訂正処理を実行する。これにより、ＮＡＮＤフラッシュメモリ１００は、誤り訂正処理に成功した場合、可変長データのどこにキーｋがあるかを、データ長情報ｓに基づいて特定することができる。これにより、内部比較回路１９３は、真キーｋ０と一致しない判定対象キーｋをメモリコントローラ２００への出力対象から除外することができる。このため、キーｋ及びバリューｖが可変長の場合においても、ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００との間のデータの通信量の増加を抑制できる。
【0216】
５．その他
上述した第１実施形態乃至第３実施形態では、内部比較回路１９３が厳密条件に基づく内部比較処理を実行する場合について説明したが、これに限られない。例えば、内部比較回路１９３は、緩和条件に基づく内部比較処理を実行してもよい。
上述した第１実施形態乃至第３実施形態では、内部比較回路１９３が厳密条件に基づく内部比較処理を実行する場合について説明したが、これに限られない。例えば、内部比較回路１９３は、緩和条件に基づく内部比較処理を実行してもよい。
【0217】
すなわち、内部比較回路１９３は、厳密条件を内包し、かつ当該厳密条件よりも緩和された条件（緩和条件）を設定し得る。緩和条件には、例えば、読出しデータが真のデータに対して所定のハミング距離内であるか否かを判定する部分一致比較条件、読出しデータが真のデータ以上（又は以下）であるか否かを判定する大小比較条件、及び上述の部分一致比較条件と大小比較条件との組み合わせた条件が含まれる。
【0218】
図２２は、その他の変形例に係るメモリシステムにおけるスキャン処理を説明するためのフローチャートである。図２２は、第１実施形態における図５に対応し、図５に示されたステップＳＴ３４及びＳＴ４０が省略されると共に、ステップＳＴ３１、ＳＴ３５、及びＳＴ３６に代えて、ステップＳＴ３１Ｆ、ＳＴ３５Ｆ、及びＳＴ３６Ｆが実行される場合が示される。
【0219】
図２２に示すように、ステップＳＴ３１Ｆにおいて、メモリコントローラ２００は、キー長Ｌｋ、ストライド長Ｌｓ、真キーｋ０、緩和条件、及びスキャン範囲を含むスキャンコマンドを発行し、ＮＡＮＤフラッシュメモリ１００に送出する。緩和条件は、例えば、判定対象キーｋと真キーｋ０との間で許容されるハミング距離を示す情報を含む。
【0220】
ステップＳＴ３２及びＳＴ３３の処理は、第１実施形態と同等であるため、説明を省略する。
【0221】
ステップＳＴ３３が終了すると、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３５Ｆに進む。すなわち、ＮＡＮＤフラッシュメモリ１００は、スキャン処理において、高スループットＥＣＣ回路１９２の処理をスキップする。
【0222】
ステップＳＴ３５Ｆにおいて、内部比較回路１９３は、判定対象キーｋが、真キーｋ０に対して、緩和条件を満たすか否かを判定する。具体的には、内部比較回路１９３は、真キーｋ０と、判定対象キーｋとの間のハミング距離が、スキャンコマンド内に含まれる緩和条件を満たすか否かを判定する。緩和条件を満たす場合（ステップＳＴ３５Ｆ；ｙｅｓ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３６に進み、緩和条件を満たさない場合（ステップＳＴ３５Ｆ；ｎｏ）、ＮＡＮＤフラッシュメモリ１００の処理はステップＳＴ３６を省略し、ステップＳＴ３７に進む。
【0223】
ステップＳＴ３６Ｆにおいて、ＮＡＮＤフラッシュメモリ１００は、ステップＳＴ３５Ｆにおいて緩和条件を満たすと判定された判定対象キーｋを少なくとも１つ含む部分データＤを、メモリコントローラ２００に出力する。この際、ＮＡＮＤフラッシュメモリ１００では高スループットＥＣＣ回路１９２による誤り検出及び誤り訂正処理が実行されないため、誤り情報は出力されない。
【0224】
ステップＳＴ３７以降の処理は、ステップＳＴ４０が省略されることを除き、第１実施形態と同等であるため、説明を省略する。
【0225】
以上のように動作することにより、ＮＡＮＤフラッシュメモリ１００は、誤り検出及び誤り訂正処理を実行することなく、部分的な誤りを許容した内部比較処理を実行することができる。これにより、誤り検出及び誤り訂正処理を実行することなく、メモリコントローラ２００に出力するデータを選定することができる。
【0226】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0227】
１…メモリシステム、１００…ＮＡＮＤフラッシュメモリ、１１０…メモリセルアレイ、１２０…入出力回路、１３０…ロジック制御回路、１４０…アドレスレジスタ、１５０…コマンドレジスタ、１６０…ドライバ、１７０…ロウデコーダ、１８０…センスアンプ、１９０…出力データ選定回路、１９１…部分データ抽出回路、１９２…高スループットＥＣＣ回路、１９３…内部比較回路、１９５…シーケンサ、２００…メモリコントローラ、２１０…ホストインタフェース回路、２２０…ＲＡＭ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインタフェース回路、２５０ａ，２５０ｂ，２５０ｃ，２５０ｄ…ＮＡＮＤコントローラ、２５１…高訂正能力ＥＣＣ回路、２５２…外部比較回路、３００…ホスト機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
