特許 7476389 半導体記憶装置の初期設定装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-04-19

(45)【発行日】2024-04-30

(54)【発明の名称】半導体記憶装置の初期設定装置

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240422BHJP

   G06F 12/06 20060101ALI20240422BHJP

   G11C 5/14 20060101ALI20240422BHJP

【ＦＩ】

G06F12/00 550A

G06F12/06 520F

G11C5/14 500

【請求項の数】 10

(21)【出願番号】P 2023062895

(22)【出願日】2023-04-07

【審査請求日】2023-04-07

(73)【特許権者】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】佐藤 貴彦

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０２２－３３４３８（ＪＰ，Ａ）

【文献】特開２０１９－１２１４１４（ＪＰ，Ａ）

【文献】特開２００４－１５２４０５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／００

Ｇ０６Ｆ １２／０６

Ｇ１１Ｃ ５／１４

(57)【特許請求の範囲】

【請求項1】

半導体記憶装置の初期設定装置であって、
電源の電圧を検出する電圧検出部と、
前記半導体記憶装置の動作条件を設定するための第１初期設定情報が記憶された第１不揮発性記憶装置と、
検出された電源の電圧のレベルに応じて、前記第１不揮発性記憶装置に対して前記第１初期設定情報の読み出しを行う制御部と、
読み出された前記第１初期設定情報が有効であるか否かを判別する判別部と、を備え、
前記制御部は、前記第１初期設定情報が無効であると判別された場合に、前記第１初期設定情報が有効であると判別されるまで、前記第１初期設定情報が無効であると判別される毎に前記第１初期設定情報の読み出し条件を変更しながら前記第１初期設定情報の読み出しを行うように構成されている、
初期設定装置。

【請求項2】

前記制御部は、前記第１初期設定情報が無効であると判別される毎に、前記第１初期設定情報の読み出しを行うための信号の電圧を上げることによって、前記第１初期設定情報の読み出し条件を変更する、請求項１に記載の初期設定装置。

【請求項3】

前記制御部は、前記第１初期設定情報が無効であると判別される毎に、前記第１初期設定情報の読み出し時間を長くすることによって、前記第１初期設定情報の読み出し条件を変更する、請求項１又は２に記載の初期設定装置。

【請求項4】

前記第１不揮発性記憶装置は、前記第１初期設定情報に関する情報を記憶する一組の不揮発性記憶部を備え、
前記判別部は、前記一組の不揮発性記憶部の各々から読み出された情報を比較することによって、前記第１初期設定情報が有効であるか否かを判別する、請求項１に記載の初期設定装置。

【請求項5】

前記判別部は、前記第１初期設定情報を表すビット値が前記一組の不揮発性記憶部のうち第１不揮発性記憶部に記憶されており、前記第１初期設定情報を表すビット値が反転した状態で前記一組の不揮発性記憶部のうち第２不揮発性記憶部に記憶されている場合であって、前記第１不揮発性記憶部及び前記第２不揮発性記憶部の各々から読み出したビット値が異なる場合に、前記第１初期設定情報が有効であると判別する、請求項４に記載の初期設定装置。

【請求項6】

前記第１不揮発性記憶装置は、前記第１初期設定情報を記憶する１つの不揮発性記憶部を備え、
前記判別部は、前記第１初期設定情報の１回の読み出しにおいて前記不揮発性記憶部から複数回読み出された前記第１初期設定情報を比較することによって、前記第１初期設定情報が有効であるか否かを判別する、請求項１に記載の初期設定装置。

【請求項7】

前記判別部は、前記第１初期設定情報を表すビット値が前記不揮発性記憶部に記憶されている場合であって、前記不揮発性記憶部から複数回読み出したビット値が同じ場合に、前記第１初期設定情報が有効であると判別する、請求項６に記載の初期設定装置。

【請求項8】

前記不揮発性記憶部は、ヒューズＲＯＭで構成されている、請求項４に記載の初期設定装置。

【請求項9】

前記制御部は、前記第１初期設定情報が有効であると判別された場合に、前記第１初期設定情報とは異なる第２初期設定情報が記憶された第２不揮発性記憶装置に対して前記第２初期設定情報の読み出しを行う、請求項１に記載の初期設定装置。

【請求項10】

前記第１初期設定情報は、前記電源の電圧を調整するための情報を含み、
前記電源の電圧を調整するための情報に基づいて前記電源の電圧を生成する電圧生成部をさらに備える、請求項１に記載の初期設定装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置の初期設定を行う初期設定装置に関する。

【背景技術】

【0002】

従来の初期設定装置として、外部電源が半導体記憶装置に投入されると、半導体記憶装置に設けられた不揮発性記憶装置であって、半導体記憶装置の動作条件（例えば、半導体記憶装置内の動作電圧等）を設定するための初期設定情報を記憶する不揮発性記憶装置から初期設定情報を読み出すように構成されたものが知られている（例えば、特許文献１）。ここで、不揮発性記憶装置には、例えば、ヒューズＲＯＭ（Read Only Memory）等のＯＴＰＲＯＭ（One Time Programmable ROM）や、レーザーヒューズや、他の不揮発性メモリ等が用いられている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００１－１７６２９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

このような初期設定装置では、外部電源が半導体記憶装置に投入されたときに初期設定情報の読み出しを行っているので、外部電源や、外部電源に基づいて生成される内部電源の電圧の状況によっては、初期設定情報を正しく読み出すことができない場合がある。この場合、有効な初期設定情報に基づく初期設定動作が適切に行われないことから、例えば、半導体記憶装置の誤動作や故障等が発生する可能性がある。

【0005】

本発明は上記課題に鑑みてなされたものであり、有効な初期設定情報に基づいて半導体記憶装置の初期設定を行うことの可能な半導体記憶装置の初期設定装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するために、本発明は、半導体記憶装置の初期設定装置であって、電源の電圧を検出する電圧検出部と、前記半導体記憶装置の動作条件を設定するための第１初期設定情報が記憶された第１不揮発性記憶装置と、検出された電源の電圧のレベルに応じて、前記第１不揮発性記憶装置に対して前記第１初期設定情報の読み出しを行う制御部と、読み出された前記第１初期設定情報が有効であるか否かを判別する判別部と、を備え、前記制御部は、前記第１初期設定情報が無効であると判別された場合に、前記第１初期設定情報が有効であると判別されるまで、前記第１初期設定情報が無効であると判別される毎に前記第１初期設定情報の読み出し条件を変更しながら前記第１初期設定情報の読み出しを行うように構成されている、初期設定装置を提供する（発明１）。

【0007】

かかる発明（発明１）によれば、第１初期設定情報が有効であると判別されるまで第１初期設定情報の読み出しが繰り返し行われるので、有効な第１初期設定情報をより確実に読み出すことが可能になる。これにより、有効な初期設定情報に基づいて半導体記憶装置の初期設定を行うことができる。

【0008】

また、従来の初期設定装置では、不揮発性記憶装置の製造ばらつきや温度特性等を考慮した上で、不揮発性記憶装置から初期設定情報を正しく読み出すための条件（例えば、電源の電圧レベルや読み出し時間等）が狭い範囲に制限されていた。一方、かかる発明（発明１）によれば、第１初期設定情報の読み出し条件が上記の範囲外の場合であっても、第１不揮発性記憶装置から読み出された第１初期設定情報が有効であると判別された場合には、有効な第１初期設定情報を得ることが可能になる。これにより、従来の初期設定装置と比較して、初期設定情報を正しく読み出すための条件の範囲を広げることができるので、初期設定装置の設計自由度を向上させることができる。

【0009】

上記発明（発明１）においては、前記制御部は、前記第１初期設定情報が無効であると判別される毎に、前記第１初期設定情報の読み出しを行うための信号の電圧を上げることによって、前記第１初期設定情報の読み出し条件を変更してもよい（発明２）。

【0010】

かかる発明（発明２）によれば、第１初期設定情報が無効であると判別される毎に、第１初期設定情報の読み出しを行うための信号の電圧を上げた状態で第１初期設定情報の読み出しが再度行われるので、第１初期設定情報の読み出しが繰り返される毎に、有効な第１初期設定情報を読み出す可能性を向上させることができる。

【0011】

上記発明（発明１～２）においては、前記制御部は、前記第１初期設定情報が無効であると判別される毎に、前記第１初期設定情報の読み出し時間を長くすることによって、前記第１初期設定情報の読み出し条件を変更してもよい（発明３）。

【0012】

かかる発明（発明３）によれば、第１初期設定情報が無効であると判別される毎に、第１初期設定情報の読み出し時間を長くした状態で第１初期設定情報の読み出しが再度行われるので、第１初期設定情報の読み出しが繰り返される毎に、有効な第１初期設定情報を読み出す可能性を向上させることができる。

【0013】

上記発明（発明１～３）においては、前記第１不揮発性記憶装置は、前記第１初期設定情報に関する情報を記憶する一組の不揮発性記憶部を備え、前記判別部は、前記一組の不揮発性記憶部の各々から読み出された情報を比較することによって、前記第１初期設定情報が有効であるか否かを判別するように構成されてもよい（発明４）。

【0014】

かかる発明（発明４）によれば、一組の不揮発性記憶部の各々から読み出された情報を比較することによって、第１初期設定情報が有効であるか否かを容易に判別することが可能になる。

【0015】

上記発明（発明４）においては、前記判別部は、前記第１初期設定情報を表すビット値が前記一組の不揮発性記憶部のうち第１不揮発性記憶部に記憶されており、前記第１初期設定情報を表すビット値が反転した状態で前記一組の不揮発性記憶部のうち第２不揮発性記憶部に記憶されている場合であって、前記第１不揮発性記憶部及び前記第２不揮発性記憶部の各々から読み出したビット値が異なる場合に、前記第１初期設定情報が有効であると判別してもよい（発明５）。

【0016】

かかる発明（発明５）によれば、第１不揮発性記憶部から読み出されたビット値と、第２不揮発性記憶部から読み出されたビット値とが異なる場合に、第１初期設定情報が有効であると判別されるので、第１初期設定情報の有効性をより容易に判別することができる。

【0017】

上記発明（発明１～５）においては、前記第１不揮発性記憶装置は、前記第１初期設定情報を記憶する１つの不揮発性記憶部を備え、前記判別部は、前記第１初期設定情報の１回の読み出しにおいて前記不揮発性記憶部から複数回読み出された前記第１初期設定情報を比較することによって、前記第１初期設定情報が有効であるか否かを判別してもよい（発明６）。

【0018】

かかる発明（発明６）によれば、１つの不揮発性記憶部から複数回読み出された第１初期設定情報を比較することによって、第１初期設定情報が有効であるか否かを容易に判別することが可能になる。

【0019】

上記発明（発明６）においては、前記判別部は、前記第１初期設定情報を表すビット値が前記不揮発性記憶部に記憶されている場合であって、前記不揮発性記憶部から複数回読み出したビット値が同じ場合に、前記第１初期設定情報が有効であると判別してもよい（発明７）。

【0020】

かかる発明（発明７）によれば、第１不揮発性記憶部から複数回読み出されたビット値が同じ場合に、第１初期設定情報が有効であると判別されるので、第１初期設定情報の有効性をより容易に判別することができる。

【0021】

上記発明（発明４～７）においては、前記不揮発性記憶部は、ヒューズＲＯＭで構成されてもよい（発明８）。

【0022】

かかる発明（発明８）によれば、ヒューズＲＯＭに記憶された第１初期設定情報が正しく読み出されることによって、半導体記憶装置の初期設定を行うことができる。

【0023】

上記発明（発明１～８）においては、前記制御部は、前記第１初期設定情報が有効であると判別された場合に、前記第１初期設定情報とは異なる第２初期設定情報が記憶された第２不揮発性記憶装置に対して前記第２初期設定情報の読み出しを行ってもよい（発明９）。

【0024】

かかる発明（発明９）によれば、第１初期設定情報が有効であると判別された場合と同じ設定で、第２不揮発性記憶装置に対して第２初期設定情報の読み出しが行われるので、例えば、第１初期設定情報が有効であるか否かに関わらず第２初期設定情報を読み出す場合と比較して、有効な第２初期設定情報を読み出す可能性を向上させることができる。

【0025】

上記発明（発明１～９）においては、前記第１初期設定情報は、前記電源の電圧を調整するための情報を含み、前記電源の電圧を調整するための情報に基づいて前記電源の電圧を生成する電圧生成部をさらに備えてもよい（発明１０）。

【0026】

かかる発明（発明１０）によれば、有効な第１初期設定情報に基づいて電源の電圧を生成することが可能になる。

【発明の効果】

【0027】

本発明の初期設定装置によれば、有効な初期設定情報に基づいて半導体記憶装置の初期設定を行うことができる。

【図面の簡単な説明】

【0028】

【図1】本発明の第１実施形態に係る初期設定装置の構成例を示すブロック図である。

【図2】初期設定装置の各部の詳細な構成例を示す図である。

【図3】初期設定装置内の信号の時間推移を示すタイムチャートである。

【図4】本発明の第２実施形態に係る初期設定装置の各部の詳細な構成例を示す図である。

【図5】初期設定装置内の信号の時間推移を示すタイムチャートである。

【発明を実施するための形態】

【0029】

以下、本発明の実施形態に係る初期設定装置について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。

【0030】

また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。

【0031】

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の初期設定装置の構成例を示すブロック図である。初期設定装置は、半導体記憶装置（例えば、ＤＲＡＭ（Dynamic Random Access Memory））に設けられており、半導体記憶装置の初期設定を行うように構成されている。本実施形態において、初期設定装置は、基準電圧生成部１１と、内部電圧生成部１２と、内部電圧検出部１３と、初期制御部１４と、第１ヒューズ１５と、判別部１６と、１つ以上の第２ヒューズ１７と、を備える。

【0032】

本実施形態において、初期設定装置は、外部電源が半導体記憶装置に投入されると、半導体記憶装置の動作条件（例えば、半導体記憶装置内の動作電圧等）を設定するための第１初期設定情報を記憶する第１ヒューズ１５に対して第１初期設定情報の読み出しを行い、読み出された第１初期設定情報が有効であるか否かを判別するように構成されている。

【0033】

また、初期設定装置は、第１初期設定情報が無効であると判別された場合に、第１初期設定情報が有効であると判別されるまで、第１初期設定情報が無効であると判別される毎に第１初期設定情報の読み出し条件を変更しながら第１初期設定情報の読み出しを行うように構成されている。

【0034】

さらに、初期設定装置は、第１初期設定情報が有効であると判別された場合に、第１初期設定情報とは異なる第２初期設定情報が記憶された１つ以上の第２ヒューズ１７に対して第２初期設定情報の読み出しを行うように構成されている。

【0035】

基準電圧生成部１１は、外部電源が供給されるように構成されており、外部電源の電圧ＶＤＤに基づいて基準電圧ＶＲＥＦを生成する。基準電圧生成部１１は、周知の構成を有していてもよい。また、基準電圧ＶＲＥＦは、外部電源の電圧ＶＤＤより低くてもよい。さらに、基準電圧生成部１１は、生成した基準電圧ＶＲＥＦを内部電圧生成部１２に供給する。なお、基準電圧生成部１１は、生成した基準電圧ＶＲＥＦを、基準電圧ＶＲＥＦによって駆動する他の回路（図示省略）に供給してもよい。また、基準電圧生成部１１は、基準電圧ＶＲＥＦが供給される他の回路に応じて基準電圧ＶＲＥＦのレベルを変換するレベルコンバータや制御回路等を備えてもよい。

【0036】

本実施形態において、基準電圧生成部１１は、第１ヒューズ１５に記憶された第１初期設定情報が基準電源の電圧（基準電圧ＶＲＥＦ）を調整するための情報を含む場合に、基準電源の電圧（基準電圧ＶＲＥＦ）を調整するための情報に基づいて、基準電圧ＶＲＥＦを生成する。これにより、有効な第１初期設定情報に基づいて基準電源の電圧（基準電圧ＶＲＥＦ）を生成することが可能になる。なお、基準電圧生成部１１は、本発明における「電圧生成部」の一例である。

【0037】

さらに、基準電圧生成部１１は、第１ヒューズ１５から読み出された第１初期設定情報に基づいて基準電圧ＶＲＥＦを調整するように指示するための信号ＳＥＴＴＲＩＭＶＲＥＦがアサート（ハイレベル）された状態で初期制御部１４から入力されると、第１ヒューズ１５から入力された信号ＦＤＡＴＡＶＲＥＦによって示される第１初期設定情報に基づいて基準電圧ＶＲＥＦを調整する。なお、基準電圧生成部１１は、信号ＳＥＴＴＲＩＭＶＲＥＦがネゲート（ローレベル）された状態で初期制御部１４から入力されている場合には、信号ＦＤＡＴＡＶＲＥＦによって示される第１初期設定情報に基づいて基準電圧ＶＲＥＦを調整しなくてもよい。

【0038】

内部電圧生成部１２は、外部電源が供給されるように構成されており、外部電源の電圧ＶＤＤ及び基準電圧ＶＲＥＦに基づいて内部電圧ＶＩＮＴを生成する。内部電圧生成部１２は、周知の構成を有していてもよい。また、内部電圧ＶＩＮＴは、基準電圧ＶＲＥＦより高くてもよい。さらに、内部電圧生成部１２は、生成した内部電圧ＶＩＮＴを内部電圧検出部１３に供給する。なお、内部電圧生成部１２は、生成した内部電圧ＶＩＮＴを、内部電圧ＶＩＮＴによって駆動する他の回路（図示省略）に供給してもよい。また、内部電圧生成部１２は、内部電圧ＶＩＮＴが供給される他の回路に応じて内部電圧ＶＩＮＴのレベルを変換するレベルコンバータや制御回路等を備えてもよい。

【0039】

内部電圧検出部１３は、内部電源の電圧（内部電圧ＶＩＮＴ）を検出する。また、内部電圧検出部１３は、検出した内部電圧ＶＩＮＴが所定のターゲットレベルに達する毎に、第１ヒューズ１５に対して第１初期設定情報の読み出し動作を開始するためのトリガ信号ＶＩＮＴＯＮをアサート（ハイレベル）して初期制御部１４及び第１ヒューズ１５に出力する。なお、内部電圧検出部１３は、本発明における「電圧検出部」の一例である。

【0040】

ここで、外部電源が半導体記憶装置に投入されたタイミングでは、基準電圧ＶＲＥＦが未調整の状態であることから、トリガ信号ＶＩＮＴＯＮがアサートされる電圧レベルは、例えば半導体記憶装置の製造条件のばらつきや使用環境等の影響によって、ターゲットレベルからずれた値となり得る。

【0041】

また、内部電圧検出部１３は、トリガ信号ＶＩＮＴＯＮをアサート（ハイレベル）して出力した後に、第１ヒューズ１５から読み出された第１初期設定情報が有効であるか否かの判別結果を示す信号ＥＲＲＩＮＩＴＦＲＤがアサート（ハイレベル）された状態（つまり、第１初期設定情報が無効であると判別された状態）で判別部１６から入力された場合に、内部電圧ＶＩＮＴのターゲットレベルを上げるように構成されている。すなわち、内部電圧ＶＩＮＴのターゲットレベルは、第１初期設定情報が無効であると判別される毎に上がるように構成されている。

【0042】

初期制御部１４は、検出された内部電源の電圧（内部電圧ＶＩＮＴ）のレベルに応じて、トリガ信号ＶＩＮＴＯＮをアサート（ハイレベル）し、半導体記憶装置の動作条件を設定するための第１初期設定情報が記憶された第１ヒューズ１５に対して第１初期設定情報の読み出しを行うように構成されている。具体的に説明すると、初期制御部１４は、アサート（ハイレベル）されたトリガ信号ＶＩＮＴＯＮが内部電圧検出部１３から入力されると、第１初期設定情報の読み出しを行うための信号ＩＮＩＴＦＲＤＶＲＥＦをアサート（ハイレベル）して第１ヒューズ１５に出力する。また、初期制御部１４は、第１初期設定情報が有効であるか否かを判別するように指示するための信号ＣＨＫＦＲＤＥＲＲをアサート（ハイレベル）して判別部１６に出力する。なお、初期制御部１４は、本発明における「制御部」の一例である。

【0043】

また、初期制御部１４は、信号ＥＲＲＩＮＩＴＦＲＤがネゲート（ローレベル）された状態（つまり、第１初期設定情報が有効であると判別された状態）で判別部１６から入力されると、信号ＳＥＴＴＲＩＭＶＲＥＦをアサート（ハイレベル）して基準電圧生成部１１に出力してもよい。これにより、基準電圧生成部１１は、有効であると判別された第１初期設定情報に基づいて基準電圧ＶＲＥＦを生成することが可能になる。

【0044】

さらに、初期制御部１４は、第１初期設定情報が有効であると判別されるまで、第１初期設定情報が無効であると判別される毎に第１初期設定情報の読み出し条件を変更しながら第１初期設定情報の読み出しを行うように構成されている。

【0045】

ここで、初期制御部１４は、第１初期設定情報が無効であると判別される毎に、第１初期設定情報の読み出しを行うための信号（本実施形態では、信号ＩＮＩＴＦＲＤＶＲＥＦ）の電圧を上げることによって、第１初期設定情報の読み出し条件を変更してもよい。ここで、信号ＩＮＩＴＦＲＤＶＲＥＦの電圧レベルの変更（例えば、上昇等）は、内部電圧検出部１３のトリガ信号ＶＩＮＴＯＮの検出レベルが変更（例えば、上昇等）されることによって行われてもよい。これにより、第１初期設定情報が無効であると判別される毎に、第１初期設定情報の読み出しを行うための信号ＩＮＩＴＦＲＤＶＲＥＦの電圧を上げた状態で第１初期設定情報の読み出しが再度行われるので、第１初期設定情報の読み出しが繰り返される毎に、有効な第１初期設定情報を読み出す可能性を向上させることができる。

【0046】

さらに、初期制御部１４は、第１初期設定情報が無効であると判別される毎に、第１初期設定情報の読み出し時間を長くする（例えば、信号ＩＮＩＴＦＲＤＶＲＥＦのパルス幅を長くする）ことによって、第１初期設定情報の読み出し条件を変更してもよい。これにより、第１初期設定情報が無効であると判別される毎に、第１初期設定情報の読み出し時間を長くした状態で第１初期設定情報の読み出しが再度行われるので、第１初期設定情報の読み出しが繰り返される毎に、有効な第１初期設定情報を読み出す可能性を向上させることができる。

【0047】

また、本実施形態において、初期制御部１４は、第１初期設定情報が有効であると判別された場合に、第１初期設定情報とは異なる第２初期設定情報が記憶された１つ以上の第２ヒューズ１７に対して第２初期設定情報の読み出しを行う。具体的に説明すると、初期制御部１４は、信号ＥＲＲＩＮＩＴＦＲＤがネゲート（ローレベル）された状態（つまり、第１初期設定情報が有効であると判別された状態）で判別部１６から入力された場合に、第２初期設定情報を読み出すための信号ＩＮＩＴＦＲＤ^＊をアサート（ハイレベル）して１つ以上の第２ヒューズ１７に出力する。これにより、第１初期設定情報が有効であると判別された場合と同じ設定で、１つ以上の第２ヒューズ１７に対して第２初期設定情報の読み出しが行われるので、例えば、第１初期設定情報が有効であるか否かに関わらず第２初期設定情報を読み出す場合と比較して、有効な第２初期設定情報を読み出す可能性を向上させることができる。

【0048】

第１ヒューズ１５は、半導体記憶装置の動作条件を設定するための第１初期設定情報を記憶するように構成されている。また、第１ヒューズ１５は、信号ＩＮＩＴＦＲＤＶＲＥＦが初期制御部１４から入力されると、内部に記憶されている第１初期設定情報を示す信号ＦＤＡＴＡＶＲＥＦを、判別部１６及び基準電圧生成部１１に出力する。なお、第１ヒューズ１５は、本発明における「第１不揮発性記憶装置」の一例である。

【0049】

本実施形態において、第１ヒューズ１５は、第１初期設定情報に関する情報を記憶する一組（本実施形態では、２つ）の不揮発性記憶部１５ａ，１５ｂを備えている。ここで、一組の不揮発性記憶部１５ａ，１５ｂの各々は、ヒューズＲＯＭで構成されていてもよい。この場合、ヒューズＲＯＭに記憶された第１初期設定情報が正しく読み出されることによって、半導体記憶装置の初期設定を行うことができる。また、一組の不揮発性記憶部１５ａ，１５ｂの各々は、例えばレーザーヒューズ等の他のヒューズで構成されてもよい。

【0050】

また、本実施形態において、一方の不揮発性記憶部１５ａには、第１初期設定情報を表す所定数のビット（例えば、１ビット等）の値が記憶されており、他方の不揮発性記憶部１５ｂには、第１初期設定情報を表す所定数のビットの値が反転した状態で記憶されている。例えば、第１初期設定情報が１ビットで構成されている場合であって、当該１ビットの値が「１」である場合には、一方の不揮発性記憶部１５ａにビット値「１」が記憶されており、他方の不揮発性記憶部１５ｂにビット値「０」が記憶されている。なお、一方の不揮発性記憶部１５ａは、本発明における「第１不揮発性記憶部」の一例であり、他方の不揮発性記憶部１５ｂは、本発明における「第２不揮発性記憶部」の一例である。

【0051】

判別部１６は、第１ヒューズ１５から読み出された第１初期設定情報が有効であるか否かを判別する。具体的に説明すると、判別部１６は、信号ＣＨＫＦＲＤＥＲＲがアサート（ハイレベル）された状態で初期制御部１４から入力された場合に、第１ヒューズ１５から入力された信号ＦＤＡＴＡＶＲＥＦによって示される第１初期設定情報が有効であるか否かを判別する。そして、判別部１６は、第１初期設定情報が無効であると判別した場合に、信号ＥＲＲＩＮＩＴＦＲＤをアサート（ハイレベル）して内部電圧検出部１３及び初期制御部１４に出力する。一方、判別部１６は、第１初期設定情報が有効であると判別した場合に、信号ＥＲＲＩＮＩＴＦＲＤをネゲート（ローレベル）して内部電圧検出部１３及び初期制御部１４に出力する。なお、判別部１６は、本発明における「判別部」の一例である。

【0052】

また、本実施形態において、判別部１６は、一組の不揮発性記憶部１５ａ，１５ｂの各々から読み出された情報を比較することによって、第１初期設定情報が有効であるか否かを判別するように構成されている。この場合、一組の不揮発性記憶部１５ａ，１５ｂの各々から読み出された情報を比較することによって、第１初期設定情報が有効であるか否かを容易に判別することが可能になる。

【0053】

さらに、本実施形態において、判別部１６は、一方の不揮発性記憶部１５ａ及び他方の不揮発性記憶部１５ｂの各々から読み出したビット値が異なる場合に、第１初期設定情報が有効であると判別する。この場合、一方の不揮発性記憶部１５ａから読み出されたビット値と、他方の不揮発性記憶部１５ｂから読み出されたビット値とが異なる場合に、第１初期設定情報が有効であると判別されるので、第１初期設定情報の有効性をより容易に判別することができる。

【0054】

１つ以上の第２ヒューズ１７は、半導体記憶装置の動作条件を設定するための第２初期設定情報であって、第１初期設定情報とは異なる第２初期設定情報を記憶するように構成されている。また、１つ以上の第２ヒューズ１７の各々は、第２初期設定情報を読み出すための信号ＩＮＩＴＦＲＤ^＊が初期制御部１４から入力されると、内部に記憶されている第２初期設定情報を示す信号ＦＤＡＴＡ^＊を、半導体記憶装置内の所定の装置又は回路（例えば、故障したメモリセルの冗長救済回路（図示省略）等）に出力する。ここで、１つ以上の第２ヒューズ１７の各々は、ヒューズＲＯＭで構成されてもよいし、例えばレーザーヒューズ等の他のヒューズで構成されてもよい。なお、１つ以上の第２ヒューズ１７は、本発明における「第２不揮発性記憶装置」の一例である。

【0055】

図２は、本実施形態に係る初期設定装置の各部の詳細な構成例を示す図である。図２を参照すると、内部電圧検出部１３は、カウンタ１３ａと、可変抵抗１３ｂと、抵抗１３ｃと、コンパレータ１３ｄと、直列に接続された２つのインバータ１３ｅ，１３ｆと、を備える。

【0056】

カウンタ１３ａは、アサート（ハイレベル）された信号ＥＲＲＩＮＩＴＦＲＤが判別部１６から入力される（つまり、第１初期設定情報が無効と判別される）毎に、第１初期設定情報が無効と判別された回数を示すカウント値を１つ増加させる。また、カウンタ１３ａは、カウント値を示す信号を可変抵抗１３ｂに出力する。さらに、カウンタ１３ａは、カウント値が所定の最大値に達すると、カウント値が最大値に達したことを示す信号ＶＩＮＴＯＮＳＥＬＭＡＸをアサート（ハイレベル）して判別部１６に出力する。ここで、カウンタ１３ａは、カウント値が最大値に達した場合に、カウント値を初期値（例えば、０）にリセットしてもよい。さらに、カウンタ１３ａは、半導体記憶装置に電源が投入された場合、又は、半導体記憶装置への電源投入が遮断された場合に、カウント値を初期値にリセットしてもよい。

【0057】

可変抵抗１３ｂ及び抵抗１３ｃは、内部電源の電圧ＶＩＮＴと接地との間に直列に接続されている。可変抵抗１３ｂは、カウンタ１３ａから出力されたカウント値に応じて抵抗値を変化させるように構成されている。例えば、可変抵抗１３ｂの抵抗値は、カウント値が大きくなるほど大きくなるように変化してもよい。また、可変抵抗１３ｂと抵抗１３ｃとの間の接続ノードは、コンパレータ１３ｄの＋端子に接続されている。

【0058】

コンパレータ１３ｄの－端子には、基準電圧生成部１１によって生成された基準電圧ＶＲＥＦが供給される。また、コンパレータ１３ｄの出力端子は、インバータ１３ｅの入力端子に接続されている。

【0059】

インバータ１３ｆは、インバータ１３ｅを介して入力された信号を論理反転し、論理反転した信号をトリガ信号ＶＩＮＴＯＮとして初期制御部１４及び第１ヒューズ１５に出力する。

【0060】

次に、初期制御部１４の構成について説明する。図２を参照すると、初期制御部１４は、遅延回路１４ａと、インバータ１４ｂと、ＮＡＮＤ回路１４ｃと、インバータ１４ｄと、遅延回路１４ｅと、インバータ１４ｆと、ＮＡＮＤ回路１４ｇと、インバータ１４ｈと、１つ以上の遅延回路１４ｉと、を備える。

【0061】

遅延回路１４ａは、トリガ信号ＶＩＮＴＯＮが入力されるように構成されており、入力されたトリガ信号ＶＩＮＴＯＮを所定時間遅延させ、遅延した信号をインバータ１４ｂに出力する。

【0062】

インバータ１４ｂは、遅延回路１４ａから入力された信号を論理反転し、論理反転した信号をＮＡＮＤ回路１４ｃに出力する。

【0063】

ＮＡＮＤ回路１４ｃの一方の入力端子には、トリガ信号ＶＩＮＴＯＮが入力される。また、ＮＡＮＤ回路１４ｃの他方の入力端子には、インバータ１４ｂから出力された信号が入力される。さらに、ＮＡＮＤ回路１４ｃは、入力された信号に基づいてＮＡＮＤ演算を行い、演算結果となる信号をインバータ１４ｄに出力する。

【0064】

インバータ１４ｄは、ＮＡＮＤ回路１４ｃから入力された信号を論理反転し、論理反転した信号を信号ＩＮＩＴＦＲＤＶＲＥＦとして遅延回路１４ｅ及び第１ヒューズ１５に出力する。ここで、インバータ１４ｄは、後述する図３に示すように、トリガ信号ＶＩＮＴＯＮの立ち上がりに応じて、Ｈｉｇｈパルスを信号ＩＮＩＴＦＲＤＶＲＥＦとして出力する。

【0065】

遅延回路１４ｅは、インバータ１４ｄから入力された信号ＩＮＩＴＦＲＤＶＲＥＦを所定時間遅延させ、遅延した信号を信号ＣＨＫＦＲＤＥＲＲとしてＮＡＮＤ回路１４ｇ及び判別部１６に出力する。

【0066】

インバータ１４ｆは、判別部１６から入力された信号ＥＲＲＩＮＩＴＦＲＤを論理反転し、論理反転した信号をＮＡＮＤ回路１４ｇに出力する。

【0067】

ＮＡＮＤ回路１４ｇの一方の入力端子には、信号ＣＨＫＦＲＤＥＲＲが入力される。また、ＮＡＮＤ回路１４ｇの他方の入力端子には、インバータ１４ｆから出力された信号が入力される。さらに、ＮＡＮＤ回路１４ｇは、入力された信号に基づいてＮＡＮＤ演算を行い、演算結果となる信号をインバータ１４ｈに出力する。

【0068】

インバータ１４ｈは、ＮＡＮＤ回路１４ｇから入力された信号を論理反転し、論理反転した信号を１つ以上の遅延回路１４ｉに出力する。

【0069】

１つ以上の遅延回路１４ｉは、インバータ１４ｈから入力された信号を所定時間ずつ遅延させ、遅延した信号の各々を信号ＩＮＩＴＦＲＤ^＊として１つ以上の第２ヒューズ１７に出力する。また、１つ以上の遅延回路１４ｉは、１つ以上の第２ヒューズ１７の各々に対して信号ＩＮＩＴＦＲＤ^＊を出力すると、信号ＳＥＴＴＲＩＭＶＲＥＦをアサート（ハイレベル）して基準電圧生成部１１に出力する。

【0070】

次に、第１ヒューズ１５の構成について説明する。図２を参照すると、第１ヒューズ１５は、一方の不揮発性記憶部１５ａと、他方の不揮発性記憶部１５ｂと、を備える。これらの不揮発性記憶部１５ａ，１５ｂの各々は、Ｐチャンネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）１５ｃと、ヒューズ抵抗１５ｄと、Ｎチャンネル型のＭＯＳＦＥＴ１５ｅと、２つのインバータで構成されたラッチ回路１５ｆと、を備える。ここで、本実施形態では、一方の不揮発性記憶部１５ａのヒューズ抵抗１５ｄが接続された状態であり、他方の不揮発性記憶部１５ｂのヒューズ抵抗１５ｄが切断された状態である場合を一例として説明するが、例えば、一方の不揮発性記憶部１５ａのヒューズ抵抗１５ｄが切断された状態であり、他方の不揮発性記憶部１５ｂのヒューズ抵抗１５ｄが接続された状態であってもよい。

【0071】

不揮発性記憶部１５ａ，１５ｂの各々のＭＯＳＦＥＴ１５ｃのソースは内部電圧ＶＩＮＴに接続されており、ＭＯＳＦＥＴ１５ｃのドレインはヒューズ抵抗１５ｄの一端に接続されている。また、ＭＯＳＦＥＴ１５ｃのゲートには、トリガ信号ＶＩＮＴＯＮが入力される。さらに、ＭＯＳＦＥＴ１５ｃのドレインとヒューズ抵抗１５ｄとの間の接続ノードは、ラッチ回路１５ｆを構成する２つのインバータのうち何れかのインバータの入力端子に接続されている。

【0072】

不揮発性記憶部１５ａ，１５ｂの各々のＭＯＳＦＥＴ１５ｅのドレインはヒューズ抵抗１５ｄの他端に接続されており、ＭＯＳＦＥＴ１５ｅのソースは低電圧電源に接続されている。また、ＭＯＳＦＥＴ１５ｅのゲートには、信号ＩＮＩＴＦＲＤＶＲＥＦが入力される。

【0073】

一方の不揮発性記憶部１５ａのラッチ回路１５ｆは、ＭＯＳＦＥＴ１５ｃのドレインとヒューズ抵抗１５ｄとの間の接続ノードを介して入力された信号を論理反転し、論理反転した信号を、一方の不揮発性記憶部１５ａに記憶された１ビットの第１初期設定情報を示す信号ＦＤＡＴＡＶＲＥＦＡ（図１に示す信号ＦＤＡＴＡＶＲＥＦに対応する）として基準電圧生成部１１及び判別部１６に出力する。

【0074】

他方の不揮発性記憶部１５ｂのラッチ回路１５ｆは、ＭＯＳＦＥＴ１５ｃのドレインとヒューズ抵抗１５ｄとの間の接続ノードを介して入力された信号を論理反転し、論理反転した信号を、他方の不揮発性記憶部１５ｂに記憶された１ビットの第１初期設定情報を示す信号ＦＤＡＴＡＶＲＥＦＢ（図１に示す信号ＦＤＡＴＡＶＲＥＦに対応する）として判別部１６に出力する。

【0075】

次に、判別部１６の構成について説明する。図２を参照すると、判別部１６は、ＥＸＮＯＲ回路１６ａと、ラッチ回路１６ｂと、インバータ１６ｃと、ＮＯＲ回路１６ｄと、を備える。

【0076】

ＥＸＮＯＲ回路１６ａの一方の入力端子には、一方の不揮発性記憶部１５ａから出力された信号ＦＤＡＴＡＶＲＥＦＡが入力される。また、ＥＸＮＯＲ回路１６ａの他方の入力端子には、他方の不揮発性記憶部１５ｂから出力された信号ＦＤＡＴＡＶＲＥＦＢが入力される。さらに、ＥＸＮＯＲ回路１６ａは、入力された信号に基づいてＥＸＮＯＲ演算を行い、演算結果となる信号をラッチ回路１６ｂに出力する。

【0077】

ラッチ回路１６ｂは、ＥＸＮＯＲ回路１６ａから出力された信号をラッチし、アサート（ハイレベル）された信号ＣＨＫＦＲＤＥＲＲが初期制御部１４から入力されると、ラッチしている信号をインバータ１６ｃに出力する。

【0078】

インバータ１６ｃは、ラッチ回路１６ｂから入力された信号を論理反転し、論理反転した信号をＮＯＲ回路１６ｄに出力する。

【0079】

ＮＯＲ回路１６ｄの一方の入力端子には、内部電圧検出部１３から出力された信号ＶＩＮＴＯＮＳＥＬＭＡＸが入力される。また、ＮＯＲ回路１６ｄの他方の入力端子には、インバータ１６ｃから出力された信号が入力される。さらに、ＮＯＲ回路１６ｄは、入力された信号に基づいてＮＯＲ演算を行い、演算結果となる信号を信号ＥＲＲＩＮＩＴＦＲＤとして内部電圧検出部１３及び初期制御部１４に出力する。

【0080】

図３を参照して、本実施形態に係る初期設定装置の動作について説明する。図３は、初期設定装置内の信号の時間推移を示すタイムチャートである。先ず、半導体記憶装置に外部電源が投入されると、基準電圧生成部１１は、外部電源の電圧ＶＤＤに基づいて基準電圧ＶＲＥＦを生成する。また、内部電圧生成部１２は、外部電源の電圧ＶＤＤ及び基準電圧ＶＲＥＦに基づいて内部電圧ＶＩＮＴを生成する。

【0081】

ここで、内部電圧ＶＩＮＴのレベルを抵抗１３ｂ及び抵抗１３ｃで分割したレベルが基準電圧ＶＲＥＦのレベルよりも低い期間では、内部電圧検出部１３のコンパレータ１３ｄからローレベルの信号が出力されることによって、トリガ信号ＶＩＮＴＯＮがローレベルになる。この場合、第１ヒューズ１５の２つの不揮発性記憶部１５ａ，１５ｂの各々のＭＯＳＦＥＴ１５ｃがオン状態になる。一方、第１ヒューズ１５の２つの不揮発性記憶部１５ａ，１５ｂの各々のＭＯＳＦＥＴ１５ｅは、信号ＩＮＩＴＦＲＤＶＲＥＦがローレベルであるため、オフ状態となる。これにより、第１ヒューズ１５の２つの不揮発性記憶部１５ａ，１５ｂの各々から出力される信号ＦＤＡＴＡＶＲＥＦＡ，ＦＤＡＴＡＶＲＥＦＢは共にローレベルとなる。

【0082】

次に、内部電圧ＶＩＮＴのレベルを抵抗１３ｂ及び抵抗１３ｃで分割したレベルが基準電圧ＶＲＥＦのレベルよりも高い所定のターゲットレベルに達すると、内部電圧検出部１３のコンパレータ１３ｄからハイレベルの信号が出力される。これにより、トリガ信号ＶＩＮＴＯＮがハイレベルになる。この場合、第１ヒューズ１５の２つの不揮発性記憶部１５ａ，１５ｂの各々のＭＯＳＦＥＴ１５ｃがオフ状態になる。また、トリガ信号ＶＩＮＴＯＮがハイレベルになってから所定時間経過した後に、ハイレベルの信号ＩＮＩＴＦＲＤＶＲＥＦが初期制御部１４から出力される。これにより、第１ヒューズ１５に対する第１初期設定情報の読み出しが行われる。

【0083】

ここで、第１ヒューズ１５の一方の不揮発性記憶部１５ａは、ハイレベルの信号ＩＮＩＴＦＲＤＶＲＥＦが入力されることによってＭＯＳＦＥＴ１５ｅがオン状態になると、電流がヒューズ抵抗１５ｄ及びＭＯＳＦＥＴ１５ｅを介して低電圧電源に流れることによって、ラッチ回路１５ｆの電位を下げる（つまり、ラッチ回路１５ｆにラッチされているビット値を反転させる）ように動作する。しかしながら、信号ＩＮＩＴＦＲＤＶＲＥＦの電圧レベルが低い状態では、ラッチ回路１５ｆの電位を十分に下げることができず、結果として、ローレベルの信号ＦＤＡＴＡＶＲＥＦＡが一方の不揮発性記憶部１５ａから出力される。

【0084】

一方、第１ヒューズ１５の他方の不揮発性記憶部１５ｂは、ヒューズ抵抗１５ｄが切断されている。このため、ハイレベルの信号ＩＮＩＴＦＲＤＶＲＥＦが入力されることによってＭＯＳＦＥＴ１５ｅがオン状態になった場合であっても、ラッチ回路１５ｆの電位が下がらない。これにより、ローレベルの信号ＦＤＡＴＡＶＲＥＦＢが他方の不揮発性記憶部１５ｂから出力される。

【0085】

したがって、第１ヒューズ１５の２つの不揮発性記憶部１５ａ，１５ｂの各々は、第１初期設定情報のビット値が０であることを示すローレベルの信号ＦＤＡＴＡＶＲＥＦＡ，ＦＤＡＴＡＶＲＥＦＢを出力する。この場合、判別部１６は、アサート（ハイレベル）された信号ＣＨＫＦＲＤＥＲＲが入力されると、アサート（ハイレベル）された信号ＥＲＲＩＮＩＴＦＲＤ（この場合、第１初期設定情報が無効であることを示す）を出力する。このようにして、判別部１６は、２つの不揮発性記憶部１５ａ，１５ｂから読み出したビット値が同じ場合に、第１初期設定情報が無効であると判別する。

【0086】

また、内部電圧検出部１３のカウンタ１３ａは、アサート（ハイレベル）された信号ＥＲＲＩＮＩＴＦＲＤが入力されると、カウンタ値を１つ増加させる。これにより、内部電圧検出部１３は、内部電圧ＶＩＮＴのターゲットレベルを上げる。この場合、内部電圧検出部１３の可変抵抗１３ｂの抵抗値がカウンタ値に応じて大きくなることによって、コンパレータ１３ｄの＋端子に入力される信号の電圧レベルが、－端子に入力される信号（基準電圧ＶＲＥＦ）の電圧レベルよりも低くなる。これにより、コンパレータ１３ｄからローレベルの信号が出力され、トリガ信号ＶＩＮＴＯＮが一時的にローレベルになる。

【0087】

そして、内部電圧ＶＩＮＴがターゲットレベルまで高くなると、内部電圧検出部１３のコンパレータ１３ｄからハイレベルの信号が出力されることによって、トリガ信号ＶＩＮＴＯＮがハイレベルになる。そして、上述したように、第１ヒューズ１５に対する第１初期設定情報の読み出しが再度行われる。

【0088】

第１初期設定情報が無効であると判別される毎に内部電圧ＶＩＮＴのターゲットレベルが上げられることを繰り返すことによって内部電圧ＶＩＮＴのレベルが高くなると、内部電圧ＶＩＮＴのレベルに応じてトリガ信号ＶＩＮＴＯＮ及び信号ＩＮＩＴＦＲＤＶＲＥＦの電圧レベルも高くなる。そして、信号ＩＮＩＴＦＲＤＶＲＥＦが所定の電圧レベルに達すると、一方の不揮発性記憶部１５ａは、ラッチ回路１５ｆの電位が十分に下げられることによって、第１初期設定情報のビット値が１であることを示すハイレベルの信号ＦＤＡＴＡＶＲＥＦＡを出力する。この場合、判別部１６は、アサート（ハイレベル）された信号ＣＨＫＦＲＤＥＲＲが入力されると、ネゲート（ローレベル）された信号ＥＲＲＩＮＩＴＦＲＤ（この場合、第１初期設定情報が有効であることを示す）を出力する。このようにして、判別部１６は、２つの不揮発性記憶部１５ａ，１５ｂから読み出したビット値が異なる場合に、第１初期設定情報が有効であると判別する。

【0089】

初期制御部１４は、ネゲート（ローレベル）された信号ＥＲＲＩＮＩＴＦＲＤが入力されると、アサート（ハイレベル）された信号ＩＮＩＴＦＲＤ^＊を１つ以上の遅延回路１４ｉの各々から出力することによって、１つ以上の第２ヒューズ１７に対して第２初期設定情報の読み出しを行う。一方、１つ以上の第２ヒューズ１７の各々は、１つ以上の遅延回路１４ｉのうち対応する遅延回路１４ｉから信号ＩＮＩＴＦＲＤ^＊が入力されると、図１に示すように、内部に記憶されている第２初期設定情報を示す信号ＦＤＡＴＡ^＊を出力する。このようにして、第１初期設定情報が有効であると判別された場合に、１つ以上の第２ヒューズ１７に対する第２初期設定情報の読み出しが行われる。

【0090】

また、初期制御部１４は、１つ以上の第２ヒューズ１７の各々に対して信号ＩＮＩＴＦＲＤ^＊を出力すると、信号ＳＥＴＴＲＩＭＶＲＥＦをアサート（ハイレベル）して基準電圧生成部１１に出力する。この場合、基準電圧生成部１１は、信号ＳＥＴＴＲＩＭＶＲＥＦがアサート（ハイレベル）された状態で初期制御部１４から入力されると、第１ヒューズ１５から入力された信号ＦＤＡＴＡＶＲＥＦによって示される第１初期設定情報に基づいて基準電圧ＶＲＥＦを調整する。ここで、第１初期設定情報が、基準電圧ＶＲＥＦを所定値又は所定の割合だけ上げるように設定されている場合には、基準電圧生成部１１は、第１初期設定情報に基づいて基準電圧ＶＲＥＦのレベルを所定値又は所定の割合だけ上げることによって、基準電圧ＶＲＥＦを調整してもよい。また、内部電圧生成部１２は、調整された基準電圧ＶＲＥＦに基づいて、内部電圧ＶＩＮＴのレベルを所定値又は所定の割合だけ上げることによって、内部電圧ＶＩＮＴを調整してもよい。したがって、図３に示す例では、信号ＳＥＴＴＲＩＭＶＲＥＦの立ち上がりに応じて、基準電圧ＶＲＥＦ及び内部電圧ＶＩＮＴの各々のレベルが所定値又は所定の割合だけ上昇している。

【0091】

なお、ここでは、初期制御部１４が、１つ以上の第２ヒューズ１７の各々に対して信号ＩＮＩＴＦＲＤ^＊を出力した後に信号ＳＥＴＴＲＩＭＶＲＥＦをアサート（ハイレベル）する場合を一例として説明したが、初期制御部１４は、第１初期設定情報が有効であると判別部１６によって判別されたタイミングで信号ＳＥＴＴＲＩＭＶＲＥＦをアサート（ハイレベル）してもよい。

【0092】

また、判別部１６は、内部電圧検出部１３のカウンタ１３ａにおけるカウント値が最大値に達した場合（信号ＶＩＮＴＯＮＳＥＬＭＡＸがアサート（ハイレベル）された場合）に、ネゲート（ローレベル）された信号ＥＲＲＩＮＩＴＦＲＤを出力してもよい。この場合、判別部１６は、読み出しの繰り返しにおいて最後に読み出された第１初期設定情報が有効であると判別する。

【0093】

なお、本実施形態では、第１初期設定情報が無効であると判別される毎に、第１初期設定情報の読み出しを行うための信号ＩＮＩＴＦＲＤＶＲＥＦの電圧を上げることによって、第１初期設定情報の読み出し条件を変更する場合を一例として説明している。ここで、第１初期設定情報が無効であると判別される毎に第１初期設定情報の読み出し時間を長くすることによって、第１初期設定情報の読み出し条件を変更する場合には、例えば、第１初期設定情報が無効であると判別される毎に、初期制御部１４の遅延回路１４ａにおける遅延時間が長くなるように制御されてもよい。これにより、第１初期設定情報が無効であると判別される毎に信号ＩＮＩＴＦＲＤＶＲＥＦのパルス幅が長くなるので、第１初期設定情報の読み出し時間を長くすることが可能になる。

【0094】

また、本実施形態では、２つの不揮発性記憶部１５ａ，１５ｂの各々が１ビットの第１初期設定情報を記憶するように構成されている場合を一例として説明したが、例えば、第１初期設定情報が複数のビットで構成されている場合には、２つの不揮発性記憶部１５ａ，１５ｂの各々は、第１初期設定情報の複数のビットを記憶するように構成されてもよい。

【0095】

また、第１初期設定情報が複数のビットで構成されている場合には、第１初期設定情報の複数のビット毎に一組の不揮発性記憶部１５ａ，１５ｂが設けられてもよく、判別部１６において複数のビット毎に有効性が判別されてもよい。これにより、第１初期設定情報の有効性を向上させることが可能になる。

【0096】

上述したように、本実施形態の初期設定装置によれば、第１初期設定情報が有効であると判別されるまで第１初期設定情報の読み出しが繰り返し行われるので、有効な第１初期設定情報をより確実に読み出すことが可能になる。これにより、有効な初期設定情報に基づいて半導体記憶装置の初期設定を行うことができる。

【0097】

また、従来の初期設定装置では、不揮発性記憶装置の製造ばらつきや温度特性等を考慮した上で、不揮発性記憶装置から初期設定情報を正しく読み出すための条件（例えば、電源の電圧レベルや読み出し時間等）が狭い範囲に制限されていた。一方、本実施形態の初期設定装置によれば、第１初期設定情報の読み出し条件が上記の範囲外の場合であっても、第１ヒューズ１５から読み出された第１初期設定情報が有効であると判別された場合には、有効な第１初期設定情報を得ることが可能になる。これにより、従来の初期設定装置と比較して、第１初期設定情報を正しく読み出すための条件の範囲を広げることができるので、初期設定装置の設計自由度を向上させることができる。

【0098】

（第２実施形態）
以下、本発明の第２実施形態について説明する。本実施形態の初期設定装置は、第１初期設定情報の１回の読み出しにおいて第１ヒューズ１５から複数回読み出された第１初期設定情報を比較することによって、第１初期設定情報が有効であるか否かを判別する点において、第１実施形態と異なっている。以下、第１実施形態と異なる構成について説明する。

【0099】

本実施形態において、第１ヒューズ１５は、第１初期設定情報を記憶する１つの不揮発性記憶部１５ａを備えている。また、本実施形態において、判別部１６は、第１初期設定情報の１回の読み出しにおいて不揮発性記憶部１５ａから複数回読み出された第１初期設定情報を比較することによって、第１初期設定情報が有効であるか否かを判別する。

【0100】

また、本実施形態において、判別部１６は、第１初期設定情報を表すビット値が不揮発性記憶部１５ａに記憶されている場合であって、不揮発性記憶部１５ａから複数回読み出したビット値が同じ場合に、第１初期設定情報が有効であると判別する。これにより、不揮発性記憶部１５ａから複数回読み出されたビット値が同じ場合に、第１初期設定情報が有効であると判別されるので、第１初期設定情報の有効性をより容易に判別することができる。

【0101】

図４を参照して、本実施形態に係る初期設定装置の構成例を説明する。初期設定装置は、基準電圧生成部１１（図４において図示省略）と、内部電圧生成部１２と、内部電圧検出部１３と、初期制御部１４と、第１ヒューズ１５と、判別部１６と、１つ以上の第２ヒューズ１７（図４において図示省略）と、内部電圧制御部１８と、を備える。

【0102】

本実施形態において、内部電圧生成部１２は、コンパレータ１２ａと、Ｐチャンネル型のＭＯＳＦＥＴ１２ｂと、可変抵抗１２ｃと、抵抗１２ｄと、を備える。

【0103】

コンパレータ１２ａの－端子には、基準電圧生成部１１によって生成された基準電圧ＶＲＥＦが供給される。また、コンパレータ１２ａの＋端子は、可変抵抗１２ｃと抵抗１２ｄとの間の接続ノードに接続されている。さらに、コンパレータ１２ａの出力端子は、ＭＯＳＦＥＴ１２ｂのゲートに接続されている。

【0104】

ＭＯＳＦＥＴ１２ｂのソースは、外部電源の電圧ＶＤＤに接続されている。また、ＭＯＳＦＥＴ１２ｂのドレインは、内部電圧ＶＩＮＴに接続されている。

【0105】

可変抵抗１２ｃ及び抵抗１２ｄは、内部電源の電圧ＶＩＮＴと接地との間に直列に接続されている。可変抵抗１２ｃは、内部電圧制御部１８から出力された信号ＴＲＩＭＩＮＴの値に応じて抵抗値を変化させるように構成されている。例えば、可変抵抗１２ｃの抵抗値は、信号ＴＲＩＭＩＮＴの値が大きくなるほど大きくなるように変化してもよい。

【0106】

次に、内部電圧検出部１３の構成について説明する。図４を参照すると、内部電圧検出部１３は、抵抗１３ｃと、コンパレータ１３ｄと、インバータ１３ｅ，１３ｆと、抵抗１３ｇと、を備える。ここで、抵抗１３ｃ、コンパレータ１３ｄ及びインバータ１３ｅ，１３ｆの構成は、第１実施形態と同様である。

【0107】

抵抗１３ｇは、第１実施形態における内部電圧検出部１３の可変抵抗１３ｂの代わりに設けられている。すなわち、抵抗１３ｇ及び抵抗１３ｃは、内部電源の電圧ＶＩＮＴと接地との間に直列に接続されており、抵抗１３ｇと抵抗１３ｃとの間の接続ノードは、コンパレータ１３ｄの＋端子に接続されている。

【0108】

次に、初期制御部１４の構成について説明する。図４を参照すると、初期制御部１４は、タイマ１４ｊと、遅延回路１４ｋと、インバータ１４ｌ，１４ｍ，１４ｎと、ＮＡＮＤ回路１４ｏと、インバータ１４ｐと、遅延回路１４ｑと、分周器１４ｒと、を備える。

【0109】

タイマ１４ｊは、トリガ信号ＶＩＮＴＯＮが入力されるように構成されており、トリガ信号ＶＩＮＴＯＮがアサート（ハイレベル）されている場合には、所定時間が経過する毎に、トリガ信号ＶＩＮＴＯＮと同じレベルを有するパルス信号を遅延回路１４ｋ、インバータ１４ｍ、ＮＡＮＤ回路１４ｏ及び分周器１４ｒに出力する。

【0110】

遅延回路１４ｋは、タイマ１４ｊから入力された信号を所定時間遅延させ、遅延した信号をインバータ１４ｌに出力する。インバータ１４ｌは、遅延回路１４ｋから入力された信号を論理反転し、論理反転した信号をＮＡＮＤ回路１４ｏに出力する。

【0111】

インバータ１４ｍは、タイマ１４ｊから入力された信号を論理反転し、論理反転した信号をインバータ１４ｎに出力する。

【0112】

インバータ１４ｎは、インバータ１４ｍから入力された信号を論理反転し、論理反転した信号を、第１ヒューズ１５をリセットするための信号ＲＳＴＦＵＳＥ＿ｃとして第１ヒューズ１５に出力する。

【0113】

ＮＡＮＤ回路１４ｏの一方の入力端子には、タイマ１４ｊから出力された信号が入力される。また、ＮＡＮＤ回路１４ｏの他方の入力端子には、インバータ１４ｌから出力された信号が入力される。さらに、ＮＡＮＤ回路１４ｏは、入力された信号に基づいてＮＡＮＤ演算を行い、演算結果となる信号をインバータ１４ｐに出力する。

【0114】

インバータ１４ｐは、ＮＡＮＤ回路１４ｏから入力された信号を論理反転し、論理反転した信号を信号ＩＮＩＴＦＲＤＶＲＥＦとして遅延回路１４ｑ及び第１ヒューズ１５に出力する。ここで、インバータ１４ｐは、タイマ１４ｊから出力された信号の立ち上がりに応じて、第１ヒューズ１５をセットするためのＨｉｇｈパルスを信号ＩＮＩＴＦＲＤＶＲＥＦとして出力する。

【0115】

遅延回路１４ｑは、インバータ１４ｐから入力された信号ＩＮＩＴＦＲＤＶＲＥＦを所定時間遅延させ、遅延した信号を、第１ヒューズ１５から読み出された情報をラッチするように指示するための信号ＬＡＴＦＵＳＥＶＲＥＦとして判別部１６に出力する。

【0116】

分周器１４ｒは、タイマ１４ｊから出力された信号を分周（例えば、２分周）し、分周した信号を、信号ＴＲＩＭＳＥＬ２として判別部１６及び内部電圧制御部１８に出力する。

【0117】

次に、第１ヒューズ１５の構成について説明する。図４を参照すると、第１ヒューズ１５は、１つの不揮発性記憶部１５ａを備える。なお、不揮発性記憶部１５ａの構成は、第１実施形態と同様である。また、本実施形態では、不揮発性記憶部１５ａのヒューズ抵抗１５ｄが接続された状態である場合を一例として説明するが、切断された状態のヒューズ抵抗１５ｄが不揮発性記憶部１５ａに設けられてもよい。

【0118】

次に、判別部１６の構成について説明する。図４を参照すると、判別部１６は、インバータ１６ｅと、ＮＡＮＤ回路１６ｆ，１６ｇと、ラッチ回路１６ｈ，１６ｉと、ＥＸＯＲ回路１６ｊと、ラッチ回路１６ｋと、遅延回路１６ｌ，１６ｍと、を備える。

【0119】

インバータ１６ｅは、初期制御部１４から入力された信号ＴＲＩＭＳＥＬ２を論理反転し、論理反転した信号をＮＡＮＤ回路１６ｆに出力する。

【0120】

ＮＡＮＤ回路１６ｆの一方の入力端子には、初期制御部１４から出力された信号ＬＡＴＦＵＳＥＶＲＥＦが入力される。また、ＮＡＮＤ回路１６ｆの他方の入力端子には、インバータ１６ｅから出力された信号が入力される。さらに、ＮＡＮＤ回路１６ｆは、入力された信号に基づいてＮＡＮＤ演算を行い、演算結果となる信号ＬＡＴ１をラッチ回路１６ｈに出力する。

【0121】

ＮＡＮＤ回路１６ｇの一方の入力端子には、初期制御部１４から出力された信号ＬＡＴＦＵＳＥＶＲＥＦが入力される。また、ＮＡＮＤ回路１６ｇの他方の入力端子には、初期制御部１４から出力された信号ＴＲＩＭＳＥＬ２が入力される。さらに、ＮＡＮＤ回路１６ｇは、入力された信号に基づいてＮＡＮＤ演算を行い、演算結果となる信号ＬＡＴ２をラッチ回路１６ｉ及び遅延回路１６ｌに出力する。

【0122】

ラッチ回路１６ｈは、第１ヒューズ１５から出力された信号ＦＤＡＴＡＶＲＥＦＡが入力されるように構成されている。また、ラッチ回路１６ｈは、ネゲート（ローレベル）された信号ＬＡＴ１が入力されると、信号ＦＤＡＴＡＶＲＥＦＡをラッチする。さらに、ラッチ回路１６ｈは、ラッチした信号ＦＤＡＴＡＶＲＥＦＡの値を示す信号ＦＴＲＩＭ１をＥＸＯＲ回路１６ｊ及び内部電圧制御部１８に出力する。

【0123】

ラッチ回路１６ｉは、第１ヒューズ１５から出力された信号ＦＤＡＴＡＶＲＥＦＡが入力されるように構成されている。また、ラッチ回路１６ｉは、ネゲート（ローレベル）された信号ＬＡＴ２が入力されると、信号ＦＤＡＴＡＶＲＥＦＡをラッチする。さらに、ラッチ回路１６ｉは、ラッチした信号ＦＤＡＴＡＶＲＥＦＡの値を示す信号ＦＴＲＩＭ２をＥＸＯＲ回路１６ｊに出力する。

【0124】

ＥＸＯＲ回路１６ｊの一方の入力端子には、ラッチ回路１６ｈから出力された信号ＦＴＲＩＭ１が入力される。また、ＥＸＯＲ回路１６ｊの他方の入力端子には、ラッチ回路１６ｉから出力された信号ＦＴＲＩＭ２が入力される。さらに、ＥＸＯＲ回路１６ｊは、入力された信号に基づいてＥＸＯＲ演算を行い、演算結果となる信号をラッチ回路１６ｋに出力する。

【0125】

ラッチ回路１６ｋは、ＥＸＯＲ回路１６ｊから出力された信号をラッチし、アサート（ハイレベル）された信号ＣＨＫＦＲＤＥＲＲが遅延回路１６ｌから入力されると、ラッチしている信号を信号ＥＲＲＩＮＩＴＦＲＤとして内部電圧制御部１８に出力する。

【0126】

遅延回路１６ｌは、ＮＡＮＤ回路１６ｇから入力された信号ＬＡＴ２を所定時間遅延させ、遅延した信号を、信号ＣＨＫＦＲＤＥＲＲとしてラッチ回路１６ｋ及び遅延回路１６ｍに出力する。遅延回路１６ｍは、遅延回路１６ｌから入力された信号を所定時間遅延させ、遅延した信号を、信号ＣＨＫＦＲＤＥＲＲＤＬＹとして内部電圧制御部１８に出力する。

【0127】

次に、内部電圧制御部１８の構成について説明する。図４を参照すると、内部電圧制御部１８は、インバータ１８ａと、ＮＯＲ回路１８ｂと、ＮＡＮＤ回路１８ｃと、カウンタ１８ｄと、セレクタ１８ｅと、ＮＯＲ回路１８ｆと、を備える。

【0128】

インバータ１８ａは、判別部１６から入力された信号ＥＲＲＩＮＩＴＦＲＤを論理反転し、論理反転した信号をＮＯＲ回路１８ｂに出力する。

【0129】

ＮＯＲ回路１８ｂの一方の入力端子には、カウンタ１８ｄから出力された信号ＶＩＮＴＯＮＳＥＬＭＡＸが入力される。また、ＮＯＲ回路１８ｂの他方の入力端子には、インバータ１８ａから出力された信号が入力される。さらに、ＮＯＲ回路１８ｂは、入力された信号に基づいてＮＯＲ演算を行い、演算結果となる信号をＮＡＮＤ回路１８ｃに出力する。

【0130】

ＮＡＮＤ回路１８ｃの第１入力端子には、インバータ１８ａから出力された信号が入力される。また、ＮＡＮＤ回路１８ｃの第２入力端子には、判別部１６から出力された信号ＣＨＫＦＲＤＥＲＲＤＬＹが入力される。さらに、ＮＡＮＤ回路１８ｃの第３入力端子には、初期制御部１４から出力された信号ＴＲＩＭＳＥＬ２が入力される。ＮＡＮＤ回路１８ｃは、入力された信号に基づいてＮＡＮＤ演算を行い、演算結果となる信号をカウンタ１８ｄに出力する。

【0131】

カウンタ１８ｄは、例えば、信号ＥＲＲＩＮＩＴＦＲＤがハイレベルの場合（つまり、第１初期設定情報が無効と判別された場合）であって、信号ＴＲＩＭＳＥＬ２がハイレベルの場合（後述するように、第１初期設定情報の１回の読み出しにおける２回目の読み出しが行われた場合）にネゲート（ローレベル）された信号がＮＡＮＤ回路１８ｃから入力される毎に、カウント値を１つ増加させる。また、カウンタ１８ｄは、カウント値を示す信号ＣＮＴＴＲＩＭをセレクタ１８ｅに出力する。さらに、カウンタ１８ｄは、カウント値が所定の最大値に達すると、カウント値が最大値に達したことを示す信号ＶＩＮＴＯＮＳＥＬＭＡＸをアサート（ハイレベル）してＮＯＲ回路１８ｂに出力する。ここで、カウンタ１８ｄは、カウント値が最大値に達した場合に、カウント値を初期値（例えば、０）にリセットしてもよい。さらに、カウンタ１８ｄは、半導体記憶装置に電源が投入された場合、又は、半導体記憶装置への電源投入が遮断された場合に、カウント値を初期値にリセットしてもよい。

【0132】

セレクタ１８ｅの一方の入力端子には、判別部１６から出力された信号ＦＴＲＩＭ１が入力される。また、セレクタ１８ｅの他方の入力端子には、カウンタ１８ｄから出力された信号ＣＮＴＴＲＩＭが入力される。さらに、セレクタ１８ｅには、ＮＯＲ回路１８ｆから出力された信号が制御信号として入力される。ここで、セレクタ１８ｅは、アサート（ハイレベル）された信号がＮＯＲ回路１８ｆから入力された場合に、信号ＣＮＴＴＲＩＭの値を示す信号を、信号ＴＲＩＭＩＮＴとして内部電圧生成部１２に出力する。また、セレクタ１８ｅは、ネゲート（ローレベル）された信号がＮＯＲ回路１８ｆから入力された場合に、信号ＦＴＲＩＭ１の値を示す信号を、信号ＴＲＩＭＩＮＴとして内部電圧生成部１２に出力する。

【0133】

ＮＯＲ回路１８ｆの第１入力端子には、インバータ１８ａから出力された信号が入力される。また、ＮＯＲ回路１８ｆの第２入力端子には、カウンタ１８ｄから出力された信号ＶＩＮＴＯＮＳＥＬＭＡＸが入力される。さらに、ＮＯＲ回路１８ｆの第３入力端子には、初期制御部１４から出力された信号ＴＲＩＭＳＥＬ２が入力される。ＮＯＲ回路１８ｆは、入力された信号に基づいてＮＯＲ演算を行い、演算結果となる信号をセレクタ１８ｅに出力する。ここで、ＮＯＲ回路１８ｆは、何れかの入力端子にハイレベルの信号が入力された場合に、ネゲート（ローレベル）された信号をセレクタ１８ｅに出力する。この場合、セレクタ１８ｅにおいて、信号ＦＴＲＩＭ１の値を示す信号が、信号ＴＲＩＭＩＮＴとして内部電圧生成部１２に出力される。また、ＮＯＲ回路１８ｆは、全ての入力端子にローレベルの信号が入力された場合に、アサート（ハイレベル）された信号をセレクタ１８ｅに出力する。この場合、セレクタ１８ｅにおいて、信号ＣＮＴＴＲＩＭの値を示す信号が、信号ＴＲＩＭＩＮＴとして内部電圧生成部１２に出力される。

【0134】

図５を参照して、本実施形態に係る初期設定装置の動作について説明する。図５は、初期設定装置内の信号の時間推移を示すタイムチャートである。ここで、本実施形態に係る初期設定装置の動作の概要について説明する。初期設定装置は、第１ヒューズ１５に対して第１初期設定情報の読み出しを行う際に、信号ＣＮＴＴＲＩＭが信号ＴＲＩＭＶＩＮＴとして選択された状態での第１ヒューズ１５に対する１回目の読み出しと、信号ＦＴＲＩＭ１が信号ＴＲＩＭＶＩＮＴとして選択された状態での第１ヒューズ１５に対する２回目の読み出しと、を実行する。

【0135】

なお、第１ヒューズ１５に対する１回目の読み出しが行われる場合（つまり、信号ＣＮＴＴＲＩＭが信号ＴＲＩＭＩＮＴとして選択されている場合）には、内部電圧ＶＩＮＴが、第１ヒューズ１５に記憶された第１初期設定情報に基づいて調整されていない状態で第１ヒューズ１５の読み出しが行われる。ここで、本実施形態では、内部電圧生成部１２において生成される内部電圧ＶＩＮＴのレベルは、例えば製造ばらつき等の影響によって、内部電圧制御部１８のカウンタ１８ｄの初期状態（つまり、信号ＣＮＴＴＲＩＭの値が初期値の状態）においても十分に高い場合を想定している。

【0136】

また、第１ヒューズ１５に対する２回目の読み出しが行われる場合（つまり、信号ＦＴＲＩＭ１が信号ＴＲＩＭＩＮＴとして選択されている場合）には、内部電圧ＶＩＮＴが、１回目の読み出しによって第１ヒューズ１５から読み出された第１初期設定情報に基づいて調整された状態で読み出しが行われる。ここで、本実施形態では、第１初期設定情報が、例えば製造ばらつき等の影響を受けた内部電圧ＶＩＮＴのレベルを所定値又は所定の割合だけ下げるように設定されている場合を想定している。この場合、第１ヒューズ１５に対する２回目の読み出しは、１回目の読み出しと比較して内部電圧ＶＩＮＴのレベルが所定値又は所定の割合だけ低い状態で行われる。

【0137】

そして、初期設定装置は、１回目に読み出された第１初期設定情報と、２回目に読み出された第１初期設定情報と、が同じ場合に、第１初期設定情報が有効であると判別する。一方、初期設定装置は、１回目に読み出された第１初期設定情報と、２回目に読み出された第１初期設定情報と、が異なる場合に、第１初期設定情報が無効であると判別する。そして、初期設定装置は、第１初期設定情報が有効であると判別されるまで、信号ＣＮＴＴＲＩＭが信号ＴＲＩＭＶＩＮＴとして選択された状態での第１ヒューズ１５に対する１回目の読み出しと、信号ＦＴＲＩＭ１が信号ＴＲＩＭＶＩＮＴとして選択された状態での第１ヒューズ１５に対する２回目の読み出しと、を繰り返し実行する。

【0138】

先ず、半導体記憶装置に外部電源が投入されると、基準電圧生成部１１は、外部電源の電圧ＶＤＤに基づいて基準電圧ＶＲＥＦを生成する。

【0139】

また、半導体記憶装置に外部電源が投入された時点では、信号ＥＲＲＩＮＩＴＦＲＤ、信号ＣＨＫＦＲＤＥＲＲ及び信号ＶＩＮＴＯＮＳＥＬＭＡＸがローレベルとなっている。この場合、内部電圧制御部１８のカウンタ１８ｄは、初期値（例えば、０）に初期化されている。また、内部電圧制御部１８のセレクタ１８ｅは、アサート（ハイレベル）された信号がＮＯＲ回路１８ｆから入力されることによって、信号ＣＮＴＴＲＩＭの値を示す信号を、信号ＴＲＩＭＩＮＴとして内部電圧生成部１２に出力する。

【0140】

内部電圧生成部１２では、内部電圧制御部１８から入力された信号ＣＮＴＴＲＩＭの値に応じて、可変抵抗１２ｃの抵抗値が変化する。また、内部電圧ＶＩＮＴのレベルが基準電圧ＶＲＥＦのレベルよりも低い場合には、ＭＯＳＦＥＴ１２ｂがオン状態になる。これにより、内部電圧ＶＩＮＴが外部電源の電圧ＶＤＤによって充電される。また、内部電圧生成部１２から出力される内部電圧ＶＩＮＴのレベルは、可変抵抗１２ｃの抵抗値の変化に応じて変化する。例えば、内部電圧ＶＩＮＴのレベルは、可変抵抗１２ｃの抵抗値が大きくなるほど、高くなる。

【0141】

上述した第１実施形態と同様に、内部電圧ＶＩＮＴのレベルが基準電圧ＶＲＥＦのレベルよりも高い所定のターゲットレベルに達すると、内部電圧検出部１３のコンパレータ１３ｄからハイレベルの信号が出力されることによって、トリガ信号ＶＩＮＴＯＮがハイレベルになる。これにより、信号ＣＮＴＴＲＩＭが信号ＴＲＩＭＶＩＮＴとして選択された状態での第１ヒューズ１５に対する１回目の読み出しが行われる。

【0142】

ハイレベルのトリガ信号ＶＩＮＴＯＮが初期制御部１４に入力されると、初期制御部１４は、先ず、ネゲート（ローレベル）された信号ＲＳＴＦＵＳＥ＿ｃを第１ヒューズ１５に出力する。この場合、第１ヒューズ１５の不揮発性記憶部１５ａのＭＯＳＦＥＴ１５ｃがオン状態になる。一方、第１ヒューズ１５の不揮発性記憶部１５ａのＭＯＳＦＥＴ１５ｅは、信号ＩＮＩＴＦＲＤＶＲＥＦがローレベルであるため、オフ状態となる。これにより、第１ヒューズ１５の不揮発性記憶部１５ａから出力される信号ＦＤＡＴＡＶＲＥＦＡはローレベルとなる。

【0143】

次に、初期制御部１４は、タイマ１４ｊから出力された信号がハイレベルになると、アサート（ハイレベル）された信号ＲＳＴＦＵＳＥ＿ｃを出力し、タイマ１４ｊから出力された信号の立ち上がりに応じて、アサート（ハイレベル）された信号ＩＮＩＴＦＲＤＶＲＥＦを第１ヒューズ１５に出力する。なお、上述したように、本実施形態では、第１ヒューズ１５に対する１回目の読み出しが行われる場合（つまり、信号ＣＮＴＴＲＩＭが信号ＴＲＩＭＩＮＴとして選択されている場合）には、内部電圧生成部１２において生成される内部電圧ＶＩＮＴのレベルが、内部電圧制御部１８のカウンタ１８ｄの初期状態（つまり、信号ＣＮＴＴＲＩＭの値が初期値の状態）においても十分に高い場合を想定している。このとき、トリガ信号ＶＩＮＴＯＮ及び信号ＩＮＩＴＦＲＤＶＲＥＦのレベルも、第１ヒューズ１５の不揮発性記憶部１５ａ内のラッチ回路１５ｆのビット状態を反転させるのに十分高いレベルとなっている。これにより、第１ヒューズ１５の不揮発性記憶部１５ａは、ラッチ回路１５ｆの電位が十分に下げられることによって、第１初期設定情報のビット値が１であることを示すハイレベルの信号ＦＤＡＴＡＶＲＥＦＡを出力する。

【0144】

また、初期制御部１４は、アサート（ハイレベル）された信号ＩＮＩＴＦＲＤＶＲＥＦを出力してから所定時間経過後に、アサート（ハイレベル）された信号ＬＡＴＦＵＳＥＶＲＥＦを判別部１６に出力する。さらに、初期制御部１４は、ネゲート（ローレベル）された信号ＴＲＩＭＳＥＬ２を判別部１６及び内部電圧制御部１８に出力する。

【0145】

この場合、判別部１６は、信号ＬＡＴ１がローレベルになり、信号ＬＡＴ２がハイレベルになることによって、第１ヒューズ１５から出力された信号ＦＤＡＴＡＶＲＥＦＡをラッチ回路１６ｈにおいてラッチする。また、ラッチ回路１６ｈは、ラッチした信号ＦＤＡＴＡＶＲＥＦＡの値を示す信号ＦＴＲＩＭ１をＥＸＯＲ回路１６ｊに出力する。なお、図５に示す例では、信号ＦＴＲＩＭ１の値が（接続）として示されているが、これは、第１初期設定情報のビット値が１である（つまり、信号ＦＤＡＴＡＶＲＥＦＡがハイレベルである）場合に、不揮発性記憶部１５ａのヒューズ抵抗１５ｄが接続された状態であると判別されたことを意味している。

【0146】

次に、初期制御部１４は、アサート（ハイレベル）された信号ＴＲＩＭＳＥＬ２を判別部１６及び内部電圧制御部１８に出力する。この場合、内部電圧制御部１８のセレクタ１８ｅは、ネゲート（ローレベル）された信号がＮＯＲ回路１８ｆから入力されることによって、信号ＦＴＲＩＭ１の値を示す信号を、信号ＴＲＩＭＩＮＴとして内部電圧生成部１２に出力する。

【0147】

内部電圧生成部１２では、内部電圧制御部１８から入力された信号ＴＲＩＭＩＮＴの値に応じて、可変抵抗１２ｃの抵抗値が変化する。なお、上述したように、本実施形態では、信号ＦＴＲＩＭ１が信号ＴＲＩＭＩＮＴとして選択されている場合に、内部電圧ＶＩＮＴのレベルを、１回目に読み出された第１初期設定情報に基づいて所定値又は所定の割合だけ下げるように調整することを想定している。このため、信号ＦＴＲＩＭ１の値は、信号ＣＮＴＴＲＩＭの値よりも小さい値に設定されている。したがって、内部電圧生成部１２から出力される内部電圧ＶＩＮＴのレベルは、信号ＣＮＴＴＲＩＭが信号ＴＲＩＭＩＮＴとして選択されている場合と比較して所定値又は所定の割合だけ低くなる。

【0148】

また、内部電圧ＶＩＮＴのレベルが変更されたことによってトリガ信号ＶＩＮＴＯＮが一旦ローレベルになり、その後、内部電圧ＶＩＮＴのレベルが上昇して内部電圧検出部１３のコンパレータ１３ｄの＋端子のレベルが基準電圧ＶＲＥＦよりも高くなった場合に、コンパレータ１３ｄからハイレベルの信号が出力されることによって、トリガ信号ＶＩＮＴＯＮがハイレベルになる。これにより、信号ＦＴＲＩＭ１が信号ＴＲＩＭＶＩＮＴとして選択された状態での第１ヒューズ１５に対する２回目の読み出しが行われる。なお、上述したように、信号ＦＴＲＩＭ１が信号ＴＲＩＭＩＮＴとして選択されている場合には、信号ＣＮＴＴＲＩＭが信号ＴＲＩＭＩＮＴとして選択されている場合と比較して内部電圧ＶＩＮＴのレベルが低くなる。このため、図５に示すように、信号ＦＴＲＩＭ１が信号ＣＮＴＴＲＩＭとして選択されている場合のトリガ信号ＶＩＮＴＯＮの電圧レベルは、信号ＣＮＴＴＲＩＭが信号ＴＲＩＭＩＮＴとして選択されている場合と比較して低くなる。

【0149】

初期制御部１４は、１回目の読み出しと同様に、ネゲート（ローレベル）された信号ＲＳＴＦＵＳＥ＿ｃを出力し、所定時間経過後に、アサート（ハイレベル）された信号ＩＮＩＴＦＲＤＶＲＥＦを第１ヒューズ１５に出力する。ここで、信号ＩＮＩＴＦＲＤＶＲＥＦの電圧レベルが低い状態では、不揮発性記憶部１５ａのラッチ回路１５ｆの電位を十分に下げることができず、結果として、ローレベルの信号ＦＤＡＴＡＶＲＥＦＡが不揮発性記憶部１５ａから出力される。

【0150】

また、初期制御部１４は、アサート（ハイレベル）された信号ＩＮＩＴＦＲＤＶＲＥＦを出力してから所定時間経過後に、アサート（ハイレベル）された信号ＬＡＴＦＵＳＥＶＲＥＦを判別部１６に出力する。なお、信号ＴＲＩＭＳＥＬ２は、アサート（ハイレベル）された状態である。

【0151】

この場合、判別部１６は、信号ＬＡＴ１がハイレベルになり、信号ＬＡＴ２がローレベルになることによって、第１ヒューズ１５から出力された信号ＦＤＡＴＡＶＲＥＦＡをラッチ回路１６ｉにおいてラッチする。また、ラッチ回路１６ｉは、ラッチした信号ＦＤＡＴＡＶＲＥＦＡの値を示す信号ＦＴＲＩＭ２をＥＸＯＲ回路１６ｊに出力する。なお、図５に示す例では、信号ＦＴＲＩＭ２の値が（切断）として示されているが、これは、第１初期設定情報のビット値が０である（つまり、信号ＦＤＡＴＡＶＲＥＦＡがローレベルである）場合に、不揮発性記憶部１５ａのヒューズ抵抗１５ｄが切断された状態であると判別されたことを意味している。

【0152】

このとき、判別部１６のＥＸＯＲ回路１６ｊは、アサート（ハイレベル）された信号をラッチ回路１６ｋに出力する。また、ラッチ回路１６ｋは、アサート（ハイレベル）された信号ＣＨＫＦＲＤＥＲＲが遅延回路１６ｌから入力されると、アサート（ハイレベル）された信号ＥＲＲＩＮＩＴＦＲＤ（この場合、第１初期設定情報が無効であることを示す）を内部電圧制御部１８に出力する。このようにして、判別部１６は、１回目に読み出された第１初期設定情報と、２回目に読み出された第１初期設定情報と、が異なる場合に、第１初期設定情報が無効であると判別する。

【0153】

また、内部電圧制御部１８のカウンタ１８ｄは、アサート（ハイレベル）された信号ＥＲＲＩＮＩＴＦＲＤが入力されることによって、カウンタ値を１つ増加させる。また、内部電圧制御部１８のセレクタ１８ｅは、アサート（ハイレベル）された信号がＮＯＲ回路１８ｆから入力されることによって、信号ＣＮＴＴＲＩＭの値を示す信号を、信号ＴＲＩＭＩＮＴとして内部電圧生成部１２に出力する。さらに、内部電圧生成部１２は、信号ＴＲＩＭＩＮＴの値に応じて、内部電圧ＶＩＮＴのターゲットレベルを上げる。そして、内部電圧ＶＩＮＴのレベルが所定のターゲットレベルに達すると、内部電圧検出部１３のコンパレータ１３ｄからハイレベルの信号が出力されることによって、トリガ信号ＶＩＮＴＯＮがハイレベルになる。これ以降の動作については、上述した動作と同様である。

【0154】

このようにして、信号ＣＮＴＴＲＩＭが信号ＴＲＩＭＶＩＮＴとして選択された状態での第１ヒューズ１５に対する１回目の読み出しと、信号ＦＴＲＩＭ１が信号ＴＲＩＭＶＩＮＴとして選択された状態での第１ヒューズ１５に対する２回目の読み出しと、が再度行われる。

【0155】

第１初期設定情報が無効であると判別される毎に内部電圧ＶＩＮＴのターゲットレベルが上げられることを繰り返すことによって内部電圧ＶＩＮＴのレベルが高くなると、内部電圧ＶＩＮＴのレベルに応じてトリガ信号ＶＩＮＴＯＮ及び信号ＩＮＩＴＦＲＤＶＲＥＦの電圧レベルも高くなる。そして、信号ＩＮＩＴＦＲＤＶＲＥＦが所定の電圧レベルに達すると、１回目の読み出し及び２回目の読み出しにおいて、不揮発性記憶部１５ａは、第１初期設定情報のビット値が１であることを示すハイレベルの信号ＦＤＡＴＡＶＲＥＦＡを出力する。この場合、判別部１６は、ネゲート（ローレベル）された信号ＥＲＲＩＮＩＴＦＲＤ（この場合、第１初期設定情報が有効であることを示す）を出力する。このようにして、判別部１６は、１回目に読み出された第１初期設定情報と、２回目に読み出された第１初期設定情報と、が同じ場合に、第１初期設定情報が有効であると判別する。

【0156】

なお、本実施形態では、第１初期設定情報が無効であると判別された場合であって、トリガ信号ＶＩＮＴＯＮがアサート（ハイレベル）されている場合に、初期制御部１４のタイマ１４ｊが、所定時間が経過する毎にパルス信号を出力することによって、第１ヒューズ１５に対する２回の読み出しが再度行われる。この場合、タイマ１４ｊから出力されるパルスの間隔を広げる（タイマ１４ｊにおける遅延時間を長くする）ことによって、信号ＩＮＩＴＦＲＤＶＲＥＦの電圧レベルを所定のターゲットレベルまで確実に上げることが可能になる。

【0157】

なお、本実施形態では、第１初期設定情報が無効であると判別される毎に、第１初期設定情報の読み出しを行うための信号ＩＮＩＴＦＲＤＶＲＥＦの電圧を上げることによって、第１初期設定情報の読み出し条件を変更する場合を一例として説明している。ここで、第１初期設定情報が無効であると判別される毎に第１初期設定情報の読み出し時間を長くすることによって、第１初期設定情報の読み出し条件を変更する場合には、例えば、第１初期設定情報が無効であると判別される毎に、初期制御部１４の遅延回路１４ｋにおける遅延時間が長くなるように制御されてもよい。これにより、第１初期設定情報が無効であると判別される毎に信号ＩＮＩＴＦＲＤＶＲＥＦのパルス幅が長くなるので、第１初期設定情報の読み出し時間を長くすることが可能になる。

【0158】

また、本実施形態では、不揮発性記憶部１５ａが１ビットの第１初期設定情報を記憶するように構成されている場合を一例として説明したが、例えば、第１初期設定情報が複数のビットで構成されている場合には、不揮発性記憶部１５ａは、第１初期設定情報の複数のビットを記憶するように構成されてもよい。

【0159】

また、第１初期設定情報が複数のビットで構成されている場合には、第１初期設定情報の複数のビット毎に不揮発性記憶部１５ａが設けられてもよく、判別部１６において複数のビット毎に有効性が判別されてもよい。これにより、第１初期設定情報の有効性を向上させることが可能になる。

【0160】

上述したように、本実施形態の初期設定装置によれば、１つの不揮発性記憶部１５ａから２回読み出された第１初期設定情報を比較することによって、第１初期設定情報が有効であるか否かを容易に判別することが可能になる。

【0161】

以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

【0162】

例えば、上述した各実施形態では、初期設定装置がＤＲＡＭに設けられている場合を一例として説明したが、本発明はこの場合に限定されない。例えば、初期設定装置は、ＳＲＡＭ（Static Random Access Memory）や、フラッシュメモリや、他の半導体記憶装置に設けられてもよい。

【0163】

また、上述した各実施形態では、第１不揮発性記憶装置及び第２不揮発性記憶装置の各々がヒューズで構成されている場合を一例として説明したが、本発明はこの場合に限定されない。例えば、第１不揮発性記憶装置及び第２不揮発性記憶装置は、ヒューズ以外のＯＴＰＲＯＭや、他の不揮発性メモリ等で構成されてもよい。

【0164】

さらに、上述した第１実施形態では、判別部１６が、一方の不揮発性記憶部１５ａから読み出されたビット値と、他方の不揮発性記憶部１５ｂから読み出されたビット値とが異なる場合に、第１初期設定情報が有効であると判別する場合を一例として説明したが、本発明はこの場合に限定されない。例えば、判別部１６は、一組の不揮発性記憶部１５ａ，１５ｂの各々に同じビット値が記憶されている場合であって、一方の不揮発性記憶部１５ａから読み出されたビット値と、他方の不揮発性記憶部１５ｂから読み出されたビット値とが同じ場合に、第１初期設定情報が有効であると判別するように構成されてもよい。

【0165】

さらにまた、上述した第１実施形態では、第１ヒューズ１５が、２つの不揮発性記憶部１５ａ，１５ｂを備え、判別部１６が、２つの不揮発性記憶部１５ａ，１５ｂの各々から読み出された情報を比較することによって、第１初期設定情報が有効であるか否かを判別する場合を一例として説明したが、本発明はこの場合に限定されない。例えば、第１ヒューズ１５が、３つ以上の不揮発性記憶部を備え、判別部１６が、３つ以上の不揮発性記憶部の各々から読み出された情報を比較することによって、第１初期設定情報が有効であるか否かを判別してもよい。

【0166】

また、上述した第２実施形態では、判別部１６が、第１初期設定情報の１回の読み出しにおいて第１ヒューズ１５から２回読み出された第１初期設定情報を比較することによって、第１初期設定情報が有効であるか否かを判別する場合を一例として説明したが、本発明はこの場合に限られない。例えば、判別部１６が、第１初期設定情報の１回の読み出しにおいて第１ヒューズ１５から３回以上読み出された第１初期設定情報の各々を比較することによって、第１初期設定情報が有効であるか否かを判別してもよい。

【0167】

さらに、上述した第１実施形態では、第１初期設定情報に基づいて基準電圧ＶＲＥＦが調整される場合を一例として説明したが、第１初期設定情報に基づいて内部電圧ＶＩＮＴが調整されてもよい。また、上述した第２実施形態では、第１初期設定情報に基づいて内部電圧ＶＩＮＴが調整される場合を一例として説明したが、第１初期設定情報に基づいて基準電圧ＶＲＥＦが調整されてもよい。

【0168】

さらにまた、上述した第２実施形態では、第１初期設定情報が、未調整の内部電圧ＶＩＮＴのレベルを所定値又は所定の割合だけ下げるように設定されている場合を一例として説明したが、第１初期設定情報は、未調整の内部電圧ＶＩＮＴのレベルを所定値又は所定の割合だけ上げるように設定されてもよい。

【0169】

また、上述した各実施形態では、不揮発性記憶部１５ａ，１５ｂの各々のＭＯＳＦＥＴ１５ｃのソースが内部電圧ＶＩＮＴに接続されている場合を一例として説明したが、ＭＯＳＦＥＴ１５ｃのソースは、例えば、外部電源の電圧ＶＤＤに接続されてもよい。ここで、ヒューズの電源として外部電源が用いられる場合には、初期設定装置は、例えば、内部電圧検出部１３の代わりに、外部電源の電圧ＶＤＤを検出する外部電圧検出部（図示省略）を備えてもよい。この場合、外部電圧検出部は、外部電源の電圧ＶＤＤのレベルに応じて、アサート（ハイレベル）されたトリガ信号ＶＩＮＴＯＮを出力するように構成されてもよい。

【0170】

また、図２及び／又は図４に示す各部１１～１８の構成は一例であり、適宜変更されてもよいし、周知の構成や他の様々な構成が採用されてもよい。

【符号の説明】

【0171】

１１…基準電圧生成部
１２…内部電圧生成部
１３…内部電圧検出部
１４…初期制御部
１５…第１ヒューズ
１５ａ…一方の不揮発性記憶部
１５ｂ…他方の不揮発性記憶部
１６…判別部
１７…第２ヒューズ
１８…内部電圧制御部

【要約】

【課題】有効な初期設定情報に基づいて半導体記憶装置の初期設定を行うことの可能な半導体記憶装置の初期設定装置を提供する。
【解決手段】半導体記憶装置の初期設定装置は、電源の電圧を検出する内部電圧検出部１３と、半導体記憶装置の動作条件を設定する第１初期設定情報が記憶された第１ヒューズ１５と、検出された電源の電圧に応じて、第１ヒューズ１５に対して第１初期設定情報の読み出しを行う初期制御部１４と、読み出された第１初期設定情報が有効であるか否かを判別する判別部１６と、を備え、初期制御部１４は、第１初期設定情報が無効であると判別された場合に、第１初期設定情報が有効であると判別されるまで、第１初期設定情報が無効であると判別される毎に第１初期設定情報の読み出し条件を変更しながら第１初期設定情報の読み出しを行うように構成されている。
【選択図】図１

【図1】

【図2】

【図3】

【図4】

【図5】