▶ 京東方科技集團股▲ふん▼有限公司の特許一覧 ▶ 成都京東方光電科技有限公司の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-22
(45)【発行日】2024-05-01
(54)【発明の名称】表示基板及び表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240423BHJP
H10K 50/10 20230101ALI20240423BHJP
H10K 59/123 20230101ALI20240423BHJP
H10K 59/124 20230101ALI20240423BHJP
【ＦＩ】
G09F9/30 338
G09F9/30 339Z
H10K50/10
H10K59/123
H10K59/124
【請求項の数】
18
(21)【出願番号】P 2022504709
(86)(22)【出願日】2020-03-25
(65)【公表番号】
(43)【公表日】2023-07-03
(86)【国際出願番号】 CN2020081228
(87)【国際公開番号】W WO2021189331
(87)【国際公開日】2021-09-30
【審査請求日】2023-03-23
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(73)【特許権者】
【識別番号】511121702
【氏名又は名称】成都京東方光電科技有限公司
【氏名又は名称原語表記】ＣＨＥＮＧＤＵ ＢＯＥ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１１８８，Ｈｅｚｕｏ Ｒｄ．，（Ｗｅｓｔ Ｚｏｎｅ），Ｈｉ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｃｈｅｎｇｄｕ，Ｓｉｃｈｕａｎ，６１１７３１，Ｐ．Ｒ．ＣＨＩＮＡ
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】ヤン ルル
(72)【発明者】
【氏名】シャン ティンファ
(72)【発明者】
【氏名】チュー イ
(72)【発明者】
【氏名】ジャン シン
(72)【発明者】
【氏名】リ フイジュン
(72)【発明者】
【氏名】ジャン シャオフェン
(72)【発明者】
【氏名】ワン メンチ
(72)【発明者】
【氏名】ジャン メン
(72)【発明者】
【氏名】ワン シユ
【審査官】西田 光宏
(56)【参考文献】
【文献】米国特許出願公開第２０１６／０２８４７８４（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０３５１５５４４（ＣＮ，Ａ）
【文献】中国特許出願公開第１１０２６５４５８（ＣＮ，Ａ）
【文献】中国特許出願公開第１１０７２９３２４（ＣＮ，Ａ）
【文献】中国特許出願公開第１０８１２２９５６（ＣＮ，Ａ）
【文献】米国特許出願公開第２０１６／００７８８０９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０３２１９９５（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０４２１７６７５（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ ９／００－９／４６
Ｇ０９Ｇ ３／１２－３／１４
Ｇ０９Ｇ ３／３０－３／３２９１
Ｈ０１Ｌ ２１／０２
Ｈ０１Ｌ ２１／３１２－２１／３２１３
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／４７－２１／４７５
Ｈ０１Ｌ ２１／７６
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２１／８２２
Ｈ０１Ｌ ２１／８２３２－２１／８２３８
Ｈ０１Ｌ ２１／８２４９
Ｈ０１Ｌ ２３／５２－２３／５２２
Ｈ０１Ｌ ２３／５３２
Ｈ０１Ｌ ２７／００－２７／１３
Ｈ０１Ｌ ２９／７８６
Ｈ１０Ｋ ５０／００－９９／００
(57)【特許請求の範囲】
【請求項1】
表示基板であって、ベース基板と、
前記ベース基板に位置する第１のゲート層と、
前記第１のゲート層の前記ベース基板から離れた一側に位置する第２のゲート層と、
前記第２のゲート層の前記ベース基板から離れた一側に位置する第１の導電層と、
を備え、
前記第１のゲート層は、第１の方向に沿って延伸するリセット信号線及び第１の電極ブロックを備え、
前記第２のゲート層は、前記第１の電極ブロックとストレージコンデンサを形成するように構成される第２の電極ブロックを備え、
前記第１の導電層は、第２の方向に沿って延伸する電源線を備え、
前記リセット信号線と前記電源線は、第１の重なり領域を有し、
前記第２の電極ブロックと前記電源線は、第２の重なり領域を有し、
前記第１の重なり領域に位置する前記電源線の幅が前記第２の重なり領域に位置する前記電源線の幅未満であり、
前記第１の方向と前記第２の方向とは交差し、
前記第１の導電層は、前記第２の方向に沿って延伸するデータ線をさらに備え、
前記データ線と前記リセット信号線は、第４の重なり領域を有し、前記リセット信号線の前記第４の重なり領域での幅は前記リセット信号線の平均幅未満である、
表示基板。
【請求項2】
前記電源線の前記第１の重なり領域での幅は、前記電源線の平均幅未満である、請求項１に記載の表示基板。
【請求項3】
前記電源線は、本体延伸部及び縮小部を備え、前記縮小部の幅は、前記本体延伸部の幅未満であり、
前記縮小部の前記ベース基板での正射影と前記リセット信号線の前記ベース基板での正射影とが重なる、
請求項１に記載の表示基板。
【請求項4】
前記第１のゲート層は、前記第１の方向に沿って延伸するゲート線をさらに備え、前記ゲート線と前記電源線は、第３の重なり領域を有し、前記第３の重なり領域に位置する前記電源線の幅は、前記第２の重なり領域に位置する前記電源線の幅未満である、
請求項１又は２に記載の表示基板。
【請求項5】
前記電源線の前記第１の重なり領域での幅は、前記電源線の平均幅未満である、請求項４に記載の表示基板。
【請求項6】
前記電源線は、本体延伸部及び縮小部を備え、前記縮小部の幅は、前記本体延伸部の幅未満であり、
前記縮小部の前記ベース基板での正射影と前記ゲート線の前記ベース基板での正射影とが重なる、
請求項４に記載の表示基板。
【請求項7】
前記第４の重なり領域に位置する前記リセット信号線の幅は、前記リセット信号線の最大幅の３／４未満である、請求項１に記載の表示基板。
【請求項8】
前記第１のゲート層の前記ベース基板に近い一側に位置する半導体層をさらに備え、前記第２のゲート層は、前記第１の方向に沿って延伸する初期化信号線を備え、
前記データ線と前記初期化信号線は、第５の重なり領域を有し、
前記初期化信号線と前記半導体層は、第６の重なり領域を有し、
前記第５の重なり領域に位置する前記初期化信号線の幅は、前記第６の重なり領域に位置する前記初期化信号線の幅未満である、
請求項１又は７に記載の表示基板。
【請求項9】
前記第５の重なり領域に位置する前記初期化信号線の幅は、前記初期化信号線の平均幅未満である、請求項８に記載の表示基板。
【請求項10】
前記電源線は、本体延伸部及び縮小部を備え、前記縮小部の幅は、前記本体延伸部の幅未満であり、
前記縮小部の前記ベース基板での正射影と前記半導体層の前記ベース基板での正射影とが重ならない、
請求項８に記載の表示基板。
【請求項11】
前記第２のゲート層は、導電ブロックをさらに備え、前記本体延伸部は、前記導電ブロックと接続されている接続部を備え、
前記接続部のベース基板での正射影と前記半導体層の前記ベース基板での正射影とが部分的に重なり、
前記接続部は、前記縮小部と前記第２の方向に隣接する、
請求項１０に記載の表示基板。
【請求項12】
前記半導体層は、第１のユニット、第２のユニット、第３のユニット、第４のユニット、第５のユニット、第６のユニット及び第７のユニットを備え、前記第１のユニットは、第１のチャネル領域及び前記第１のチャネル領域の両側に位置する第１のソース領域と第１のドレイン領域を備え、
前記第２のユニットは、第２のチャネル領域及び前記第２のチャネル領域の両側に位置する第２のソース領域と第２のドレイン領域を備え、
前記第３のユニットは、第３のチャネル領域及び前記第３のチャネル領域の両側に位置する第３のソース領域と第３のドレイン領域を備え、
前記第４のユニットは、第４のチャネル領域及び前記第４のチャネル領域の両側に位置する第４のソース領域と第４のドレイン領域を備え、
前記第５のユニットは、第５のチャネル領域及び前記第５のチャネル領域の両側に位置する第５のソース領域と第５のドレイン領域を備え、
前記第６のユニットは、第６のチャネル領域及び前記第６のチャネル領域の両側に位置する第６のソース領域と第６のドレイン領域を備え、
前記第７のユニットは、第７のチャネル領域及び前記第７のチャネル領域の両側に位置する第７のソース領域と第７のドレイン領域を備える、
請求項８～１１のいずれか一項に記載の表示基板。
【請求項13】
前記第６のドレイン領域は、前記第３のドレイン領域と接続されており、前記第３のソース領域、前記第１のドレイン領域及び前記第５のソース領域は、第１のノードに接続され、
前記第１のソース領域、前記第２のドレイン領域及び前記第４のドレイン領域は、第２のノードに接続され、
前記第５のドレイン領域は、前記第７のドレイン領域と接続されている、
請求項１２に記載の表示基板。
【請求項14】
前記第６のソース領域及び前記第７のソース領域は、前記初期化信号線と接続されている、請求項１３に記載の表示基板。
【請求項15】
前記第２のソース領域は、前記データ線と接続されている、請求項１３に記載の表示基板。
【請求項16】
前記第４のソース領域は、前記電源線と接続されている、請求項１３に記載の表示基板。
【請求項17】
前記第１の導電層の前記ベース基板から離れた一側に位置する第１の平坦層と、前記第１の平坦層の前記第１の導電層から離れた一側に位置し、且つ接続電極を備える第２の導電層と、
前記第２の導電層の前記第１の平坦層から離れた一側に位置する第２の平坦層と、
前記第２の平坦層の前記第２の導電層から離れた一側に位置するアノードと、をさらに備え、
前記第１の平坦層は、第１のビアを備え、
前記接続電極は、前記第１のビアを介して第５のドレイン領域と接続されており、
前記第２の平坦層は、第２のビアを備え、
前記アノードは、前記第２のビアを介して前記接続電極と接続されている、
請求項８～１６のいずれか一項に記載の表示基板。
【請求項18】
請求項１～１７のいずれか一項に記載の表示基板を備える、表示装置。【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施例は表示基板及び表示装置に関する。
【背景技術】
【0002】
表示技術の継続的な発展に伴って、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示技術は自己発光、広視野角、高コントラスト、低電力、高応答速度等のメリットによりさまざまな電子機器に適用されている。
【0003】
一方では、有機発光ダイオード表示技術の継続的な発展に伴って、有機発光ダイオード表示製品の電力、色かぶり、輝度、安定性等の性能に対する要求が高まっている。
【発明の概要】
【課題を解決するための手段】
【0004】
本開示の実施例は表示基板及び表示装置を提供する。リセット信号線と電源線が重なる第１の重なり領域内の電源線の幅を減少させることにより、該表示基板は、リセット信号線の負荷を低減させることができ、それにより、画素駆動回路の充電時間を長くし、さらに該表示基板の表示効果を向上させることができる。
【0005】
本開示の少なくとも１つの実施例は、ベース基板と、前記ベース基板に位置する第１のゲート層と、前記第１のゲート層の前記ベース基板から離れた一側に位置する第２のゲート層と、前記第２のゲート層の前記ベース基板から離れた一側に位置する第１の導電層と、を備え、前記第１のゲート層は第１の方向に沿って延伸するリセット信号線及び第１の電極ブロックを備え、前記第２のゲート層は前記第１の電極ブロックとストレージコンデンサを形成するように構成される第２の電極ブロックを備え、前記第１の導電層は第２の方向に沿って延伸する電源線を備え、前記リセット信号線と前記電源線は第１の重なり領域を有し、前記第２の電極ブロックと前記電源線は第２の重なり領域を有し、前記第１の重なり領域に位置する前記電源線の幅は前記第２の重なり領域に位置する前記電源線の幅未満であり、前記第１の方向と前記第２の方向とは交差する表示基板を提供する。
【0006】
たとえば、本開示の一実施例に係る表示基板において、前記電源線の前記第１の重なり領域での幅は前記電源線の平均幅未満である。
【0007】
たとえば、本開示の一実施例に係る表示基板において、前記電源線は本体延伸部及び縮小部を備え、前記縮小部の幅は前記本体延伸部の幅未満であり、前記縮小部の前記ベース基板での正射影と前記リセット信号線の前記ベース基板での正射影とが重なる。
【0008】
たとえば、本開示の一実施例に係る表示基板において、前記第１のゲート層は前記第１の方向に沿って延伸するゲート線をさらに含み、前記ゲート線と前記電源線は第３の重なり領域を有し、前記第３の重なり領域に位置する前記電源線の幅は前記第２の重なり領域に位置する前記電源線の幅未満である。
【0009】
たとえば、本開示の一実施例に係る表示基板において、前記電源線の前記第２の重なり領域での幅は前記電源線の平均幅未満である。
【0010】
たとえば、本開示の一実施例に係る表示基板において、前記電源線は本体延伸部及び縮小部を備え、前記縮小部の幅は前記本体延伸部の幅未満であり、前記縮小部の前記ベース基板での正射影と前記ゲート線の前記ベース基板での正射影とが重なる。
【0011】
たとえば、本開示の一実施例に係る表示基板において、前記第１の導電層は前記第２の方向に沿って延伸するデータ線をさらに備え、前記データ線と前記リセット信号線は第４の重なり領域を有し、前記リセット信号線の前記第４の重なり領域での幅は前記リセット信号線の平均幅未満である。
【0012】
たとえば、本開示の一実施例に係る表示基板において、前記第４の重なり領域に位置する前記リセット信号線の幅は前記リセット信号線の最大幅の３／４未満である。
【0013】
たとえば、本開示の一実施例に係る表示基板は、前記第１のゲート層の前記ベース基板に近い一側に位置する半導体層をさらに備え、前記第２のゲート層は前記第１の方向に沿って延伸する初期化信号線を備え、前記データ線と前記初期化信号線は第５の重なり領域を有し、前記初期化信号線と前記半導体層は第６の重なり領域を有し、前記第５の重なり領域に位置する前記初期化信号線の幅は前記第６の重なり領域に位置する前記初期化信号線の幅未満である。
【0014】
たとえば、本開示の一実施例に係る表示基板において、前記第５の重なり領域に位置する前記初期化信号線の幅は前記初期化信号線の平均幅未満である。
【0015】
たとえば、本開示の一実施例に係る表示基板において、前記電源線は本体延伸部及び縮小部を備え、前記縮小部の幅は前記本体延伸部の幅未満であり、前記縮小部の前記ベース基板での正射影と前記半導体層の前記ベース基板での正射影とが重ならない。
【0016】
たとえば、本開示の一実施例に係る表示基板において、前記第２のゲート層は導電ブロックをさらに備え、前記本体延伸部は前記導電ブロックと接続されている接続部を備え、前記接続部のベース基板での正射影と前記半導体層の前記ベース基板での正射影とが部分的に重なり、前記接続部は前記縮小部と前記第２の方向に隣接する。
【0017】
たとえば、本開示の一実施例に係る表示基板において、前記半導体層は第１のユニット、第２のユニット、第３のユニット、第４のユニット、第５のユニット、第６のユニット及び第７のユニットを備え、前記第１のユニットは第１のチャネル領域及び前記第１のチャネル領域の両側に位置する第１のソース領域と第１のドレイン領域を備え、前記第２のユニットは第２のチャネル領域及び前記第２のチャネル領域の両側に位置する第２のソース領域と第２のドレイン領域を備え、前記第３のユニットは第３のチャネル領域及び前記第３のチャネル領域の両側に位置する第３のソース領域と第３のドレイン領域を備え、前記第４のユニットは第４のチャネル領域及び前記第４のチャネル領域の両側に位置する第４のソース領域と第４のドレイン領域を備え、前記第５のユニットは第５のチャネル領域及び前記第５のチャネル領域の両側に位置する第５のソース領域と第５のドレイン領域を備え、前記第６のユニットは第６のチャネル領域及び前記第６のチャネル領域の両側に位置する第６のソース領域と第６のドレイン領域を備え、前記第７のユニットは第７のチャネル領域及び前記第７のチャネル領域の両側に位置する第７のソース領域と第７のドレイン領域を備える。
【0018】
たとえば、本開示の一実施例に係る表示基板において、前記第６のドレイン領域は前記第３のドレイン領域と接続されており、前記第３のソース領域、前記第１のドレイン領域及び前記第５のソース領域は第１のノードに接続され、前記第１のソース領域、前記第２のドレイン領域及び前記第４のドレイン領域は第２のノードに接続され、前記第５のドレイン領域は前記第７のドレイン領域と接続されている。
【0019】
たとえば、本開示の一実施例に係る表示基板において、前記第６のソース領域及び前記第７のソース領域は前記初期化信号線と接続されている。
【0020】
たとえば、本開示の一実施例に係る表示基板において、前記第２のソース領域は前記データ線と接続されている。
【0021】
たとえば、本開示の一実施例に係る表示基板において、前記第４のソース領域は前記電源線と接続されている。
【0022】
たとえば、本開示の一実施例に係る表示基板は、前記第１の導電層の前記ベース基板から離れた一側に位置する第１の平坦層と、前記第１の平坦層の前記第１の導電層から離れた一側に位置し、且つ接続電極を備える第２の導電層と、前記第２の導電層の前記第１の平坦層から離れた一側に位置する第２の平坦層と、前記第２の平坦層の前記第２の導電層から離れた一側に位置するアノードと、をさらに備え、前記第１の平坦層は第１のビアを備え、前記接続電極は前記第１のビアを介して第５のドレイン領域と接続されており、前記第２の平坦層は第２のビアを備え、前記アノードは前記第２のビアを介して前記接続電極と接続されている。
【0023】
本開示の少なくとも１つの実施例は上記いずれか一項に記載の表示基板を備える表示装置をさらに提供する。
【0024】
本開示の実施例の技術案をより明確に説明するために、以下、実施例の図面を簡単に説明し、明らかなように、以下の記述における図面は本開示のいくつかの実施例に過ぎず、本開示を限定するものではない。
【図面の簡単な説明】
【0025】
本開示の実施例の技術案をより明確に説明するために、以下、実施例の図面を簡単に説明し、明らかなように、以下の記述における図面は本開示のいくつかの実施例に過ぎず、本開示を限定するものではない。
【発明を実施するための形態】
【0026】
本開示の実施例の目的、技術案、及びメリットをより明確に説明するために、以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術案について明確かつ完全に説明する。明らかなように、説明される実施例は本開示のいくつかの実施例に過ぎず、すべての実施例ではない。説明される本開示の実施例に基づいて、当業者が創造的な労働を必要とせずに得ることができるその他の実施例は、いずれも本開示の範囲に属するものとなる。
【0027】
特に定義されていない限り、ここで使用される専門用語又は科学用語は当業者が理解できる通常の意味であるべきである。本開示において使用される「第１」、「第２」及び類似の用語は、いかなる順序、数量又は重要性も示さず、異なる構成要素を区別するためにのみ使用される。「備える」又は「含む」等のような用語は、該用語の前に示される素子又は要素が該用語の後に挙げられた素子又は要素及びその同等物をカバーするが、その他の素子又は要素を排除しないことを意味する。
【0028】
表示装置は電力、輝度、色座標等の多くの性能仕様があり、色かぶりはそのうちの１つの重要なパラメータである。通常、有機発光ダイオード（ＯＬＥＤ）表示装置の色かぶりに影響を与える要素は多く、表示基板（有機発光ダイオードのアレイ基板又はリアパネル）の設計の視点から、アノードの平坦度は色かぶりに対して大きな影響を与えている。
【0029】
図１は表示基板の部分断面概略図である。図２は図１に示されている表示基板が発光する概略図を示す。図１に示すように、該表示基板のサブ画素は、順に設置されているベース基板１１０と、半導体層１２０と、第１のゲート層１３０と、第２のゲート層１４０と、第１の導電層１５０と、第１の平坦層２４１と、第２の導電層１６０と、第２の平坦層２４２と、アノード１７５と、画素画定層１９０と、を備える。
【0030】
半導体層１２０、第１のゲート層１３０、第２のゲート層１４０、及び第１の導電層１５０は、薄膜トランジスタ及びストレージコンデンサを備える画素駆動回路を形成でき、第２の導電層１６０は、第１の平坦層２４１のビア（図示せず）を介して画素駆動回路と接続されている接続電極１６１を備え、アノード１７０は、第２の平坦層２４２のビア２７１を介して接続電極１６１と接続されている。画素画定層１９０は、一部のアノード１７０を露出させるための開口部１９１を備え、後続の有機発光層１８０が開口部１９１内に形成される場合、アノード１７５は有機発光層１８０に接触して有機発光層が発光するように駆動でき、開口部１９１により画定された領域は該サブ画素の有効発光領域である。
【0031】
第２の平坦層２４２のビア２７１はアノード１７５の平坦性に影響を与え、ビア２７１と開口部１９１（すなわち、有効発光領域）との距離が近い場合、開口部１９１の位置にあるアノード１７５は「傾斜」して、該サブ画素の発光方向がずれることを引き起こす。異なる色のサブ画素のアノードの「傾斜」方向が異なる場合、異なる色（たとえば赤色、緑色、青色）のサブ画素から異なる方向へ発する光の強度が一致せず、色かぶり現象が発生する。たとえば、該表示基板を有する表示装置の一側から観察する時に表示画面が赤くなるが、該表示装置の他側から観察する時に表示画面が青くなるという現象である。
【0032】
これに対して、本開示の実施例は表示基板及び表示装置を提供している。該表示基板は、ベース基板と、第１の導電層と、第１の平坦層と、第２の導電層と、第２の平坦層と、複数の発光素子群と、を備え、第１の導電層は、ベース基板上に位置し、第１の平坦層は、第１の導電層のベース基板から離れた一側に位置し、第２の導電層は、第１の平坦層の第１の導電層から離れた一側に位置し、第２の平坦層は、第２の導電層の第１の平坦層から離れた一側に位置し、複数の発光素子群は、第２の平坦層のベース基板から離れた一側に位置する。
【0033】
複数の発光素子群は、第１の方向に沿って配置することで複数の発光素子列を形成し、第２の方向に沿って配置することで複数の発光素子行を形成し、発光素子群のそれぞれは、１つの第１の発光素子と、１つの第２の発光素子と、１つの第３の発光素子と、１つの第４の発光素子と、を備え、第２の発光素子及び第３の発光素子は、第２の方向に沿って配置して発光素子対を形成し、第１の発光素子、発光素子対及び第３の発光素子は第１の方向に沿って配置しており、第１の発光素子は第１のアノードを備え、第２の発光素子は第２のアノードを備え、第３の発光素子は第３のアノードを備え、第４の発光素子は第４のアノードを備え、第２の導電層は第１の接続電極、第２の接続電極、第３の接続電極及び第４の接続電極を備え、第２の平坦層は第１のビア、第２のビア、第３のビア及び第４のビアを備え、第１のアノードは、第１のビアを介して第１の接続電極と接続されており、第２のアノードは、第２のビアを介して第２の接続電極と接続されており、第３のアノードは、第３のビアを介して第３の接続電極と接続されており、第４のアノードは、第４のビアを介して第４の接続電極と接続されており、１つの発光素子行に対応する複数の第３のビアは、ほぼ、第１の方向に沿って延伸する第１の直線上にあり、第１の直線との距離が最も近い第４のビアのベース基板での正射影が第１の直線の第４のビアに対応する第４のアノードに近い一側に位置する。
【0034】
それによって、該表示基板は第４のビアの位置を第４のアノードに近い方向へ移動することで、第４のビアと隣接する第１の発光素子の有効発光領域との間の距離を増加させ、それにより第１の発光素子の有効発光領域に位置する第１のアノードの平坦性を確保し、さらに色かぶり現象の発生を回避し、第４のビアと第４の発光素子の有効発光領域との間の距離を短縮させることにより、第４の発光素子の有効発光領域に位置する第４のアノードと第４の接続電極との間の抵抗を低減させ、且つ第１のアノードと第４のアノードとの間の距離を増加することで、製造過程での残留物による第１のアノードと第４のアノードとの短絡を回避できる。
【0035】
以下、図面を参照しながら、本開示の実施例により提供されている表示基板及び表示装置を詳細に説明する。
【0036】
本開示の一実施例は表示基板を提供している。図３は本開示の一実施例に係る表示基板の概略平面図であり、図４Ａ及び図４Ｂは本開示の一実施例に係る図３のＡＡ方向における表示基板の断面概略図であり、図５Ａは本開示の一実施例に係る図３のＢＢ方向における表示基板の断面概略図であり、図５Ｂは本開示の一実施例に係る図３のＧＧ方向における表示基板の断面概略図であり、図６は本開示の一実施例に係る表示基板の発光素子の概略平面図である。
【0037】
図３、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、及び図６に示すように、該表示基板１００は、ベース基板１１０と、第１の導電層１５０と、第１の平坦層２４１と、第２の導電層１６０と、第２の平坦層２４２と、複数の発光素子群３１０と、を備え、第１の導電層１５０は、ベース基板１１０上に位置し、第１の平坦層２４１は、第１の導電層１５０のベース基板１１０から離れた一側に位置し、第２の導電層１６０は、第１の平坦層２４１の第１の導電層１５０から離れた一側に位置し、第２の平坦層２４２は、第２の導電層１６０の第１の平坦層２４１から離れた一側に位置し、複数の発光素子群３１０は、第２の平坦層２４２のベース基板１１０から離れた一側に位置する。
【0038】
複数の発光素子群３１０は第１の方向に沿って配置することで複数の発光素子列３２０を形成し、第２の方向に沿って配置することで複数の発光素子行３３０を形成し、発光素子群３１０のそれぞれは、１つの第１の発光素子３１１と、１つの第２の発光素子３１２と、１つの第３の発光素子３１３と、１つの第４の発光素子３１４と、を備え、第２の発光素子３１２及び第３の発光素子３１３は第２の方向に沿って配置して発光素子対３１５を形成し、第１の発光素子３１１、発光素子対３１５及び第４の発光素子３１４は第１の方向に沿って配置しており、第１の発光素子３１１は第１のアノード１７５１を備え、第２の発光素子３１２は第２のアノード１７５２を備え、第３の発光素子３１３は第３のアノード１７５３を備え、第４の発光素子３１４は第４のアノード１７５４を備え、第２の導電層１６０は、第１の接続電極１６１１、第２の接続電極１６１２、第３の接続電極１６１３及び第４の接続電極１６１４を備え、第２の平坦層２４２は、第１のビア２４２１、第２のビア２４２２、第３のビア２４２３及び第４のビア２４２４を備え、第１のアノード１７５１は、第１のビア２４２１を介して第１の接続電極１６１１と接続されており、第２のアノード１７５２は、第２のビア２４２２を介して第２の接続電極１６１２と接続されており、第３のアノード１７５３は、第３のビア２４２３を介して第３の接続電極１６１３と接続されており、第４のアノード１７５４は、第４のビア２４２４を介して第４の接続電極１６１４と接続されており、１つの発光素子行３３０に対応する複数の第３のビア２４２３は、ほぼ、第１の方向に沿って延伸する第１の直線３０１上にあり、第１の直線３０１との距離が最も近い第４のビア２４２４のベース基板１１０での正射影が、第１の直線３０１の第４のビア２４２４に対応する第４のアノード１７５４に近い一側に位置する。ただし、上記第１の導電層及び第２の導電層はベース基板から離れる方向に沿って順に積層して設けられる。
【0039】
本開示の実施例により提供されている表示基板において、第２の発光素子及び第３の発光素子は、第２の方向に沿って配置して発光素子対を形成し、第１の発光素子、発光素子対及び第３の発光素子は第１の方向に沿って配置しており、つまり、第２のアノード及び第３のアノードは第２の方向に沿って配置してアノード対を形成し、第１のアノード、アノード対及び第３のアノードは第１の方向に沿って配置している。
【0040】
第１の直線との距離が最も近い第４のビアのベース基板での正射影が、第１の直線の第４のアノードに近い一側に位置し、すなわち、該表示基板は第４のビアの位置を第４のアノードに近い方向へ移動する。それにより、該表示基板は、以下の有益な効果を有する。（１）第４のビアと隣接する第１の発光素子の有効発光領域との間の距離を増加することで、第１の発光素子の有効発光領域に位置する第１のアノードの平坦性を確保し、さらに色かぶり現象の発生を回避し、（２）第４のビアと第４の発光素子の有効発光領域との間の距離を短縮させることにより、第４の発光素子の有効発光領域に位置する第４のアノードと第４の接続電極との間の抵抗を低減させ、（３）第１のアノードと第４のアノードとの間の距離を増加することで、製造過程での残留物による第１のアノードと第４のアノードとの短絡を回避できる。
【0041】
たとえば、図５Ａ、図５Ｂ、及び図６に示すように、該表示基板は第４のビア２４２４の位置を第４のアノード１７５４に近い方向へ移動し、従って第４のビア２４２４と隣接する第１の発光素子の有効発光領域（すなわち、開口部１９５１により画定された領域）との間の距離が増加する。且つ、第４のアノードはその下方の画素駆動回路と接続されている接続部を有するため、第４のビア２４２４の位置を第４のアノード１７５４に近い方向に移動しても、第４の発光素子の有効発光領域（すなわち、開口部１９５４により画定された領域）と重なることがない。
【0042】
この時、第４のビア２４２４と隣接する第１の発光素子の有効発光領域及び第４の発光素子の有効発光領域との間にいずれも適切な距離があり、それにより第１の発光素子の有効発光領域に位置する第１のアノード及び第４の発光素子の有効発光領域に位置する第４のアノードの平坦性を同時に確保でき、さらに色かぶり現象の発生を回避する。
【0043】
たとえば、図５Ａ、図５Ｂ、及び図６に示すように、該表示基板は第４のビア２４２４の位置を第４のアノード１７５４に近い方向へ移動することにより、さらに第４のビア２４２４と第４の発光素子の有効発光領域との間の距離を短縮させ、それにより第４の発光素子の有効発光領域に位置する第４のアノードと第４の接続電極との間の抵抗を低減させる。一方、該表示基板は第４のビア２４２４の位置を第４のアノード１７５４に近い方向へ移動することにより、さらに第１のアノード１７５１と第４のアノード１７５４との間の距離を増加させ、それにより製造過程での残留物による第１のアノード１７５１と第４のアノード１７５４との短絡を回避できる。
【0044】
たとえば、第１のアノードのベース基板での正射影と隣接する第４のアノードのベース基板での正射影との間の最短距離は第１の発光素子の有効発光領域の第１の方向における幅の０．８倍を超えることで、製造過程での残留物による第１のアノードと第４のアノードとの短絡を効果的に回避できる。
【0045】
たとえば、図６に示すように、第４のアノード１７５４は、本体部１７５４Ａと、接続部１７５４Ｂとを備え、第４の発光素子３１４の有効発光領域は本体部１７５４Ａのベース基板１１０での正射影の内部にあり、接続部１７５４Ｂは第４のビア２４２４を介して対応する第４の接続電極１６１４と接続されており、第１の直線３０１の本体部１７５４Ａに近い一側に位置し、それにより接続部の面積を効果的に減少させることができ、それにより、第４の発光素子の有効発光領域に位置する第４のアノードと第４の接続電極との間の抵抗を低減させる。
【0046】
たとえば、図６に示すように、第４のアノード１７５４は、第１の補足部１７５４Ｃをさらに備え、第１の補足部１７５４Ｃは、対応する画素駆動回路の補償薄膜トランジスタの２つのチャネル領域をカバーでき、それにより補償薄膜トランジスタの安定性を高め、耐用年数を延ばし、該表示基板の長期発光安定性を高め、耐用年数を延ばすことができる。
【0047】
いくつかの例において、図６に示すように、第１の補足部１７５４Ｃは、第４の本体部１７５４Ａから第３のアノード１７５３へ突出し、第４の接続部１７５４Ｂの第４の本体部１７５４Ａに近い一側に位置する。
【0048】
いくつかの例において、図６に示すように、第１の補足部１７５４Ｃは、第４の本体部１７５４Ａ及び第４の接続部１７５４Ｂの両方と接続されている。それにより、該表示基板は、表示基板上の面積を十分に利用して、第１のアノード、第２のアノード、第３のアノード及び第４のアノードを密接に配置して、それにより表示基板の解像度を確保できる。
【0049】
たとえば、図４Ａに示すように、該表示基板は、順に設置されたベース基板１１０と、半導体層１２０と、第１の絶縁層３６１と、第１のゲート層１３０と、第２の絶縁層３６２と、第２のゲート層１４０と、層間絶縁層３６３と、第１の導電層１５０と、第１の平坦層２４１と、第２の導電層１６０と、第２の平坦層２４２と、を備える。第１のゲート層１３０は、ゲート線１３１及び第１の電極ブロックＣＥ１を備えてもよく、第２のゲート層は、第２のゲートブロックＣＥ２を備えてもよく、第１の電極ブロックＣＥ１のベース基板１１０での正射影と第２の電極ブロックＣＥ２のベース基板１１０での正射影とが少なくとも部分的に重なり、それによりストレージコンデンサを形成できる。
【0050】
たとえば、図４Ａに示すように、第１の導電層１５０は、電源線及びデータ線をさらに備えてもよく、第２の導電層１６０は、電源線と重なり、電源線と電気的に接続されてもよく、電源線の抵抗を低減させることができる導電部を備えてもよい。
【0051】
たとえば、図４Ｂに示すように、該表示基板は、第１の導電層１５０と第１の平坦層２４１との間に位置する保護層３６４をさらに備えてもよい。もちろん、本開示の実施例はこれに制限されず、該表示基板には保護層が設置されなくてもよい。
【0052】
いくつかの例において、図６に示すように、第１の直線３０１に対応する発光素子行３３０に隣接する発光素子行３３０に対応する複数の第２のビア２４２２もほぼ第１の直線３０１上にある。
【0053】
いくつかの例において、図３に示すように、１つの発光素子群３１０の第４のビア２４２４は、第２の方向において該発光素子群３１０に隣接する発光素子群３１０の第１のアノード１７５１の第２の方向に沿う二等分線の一側、たとえば、第１のアノード１７５１の第２の方向に沿う二等分線の、該第１のアノード１７５１の位置する発光素子群３１０の第２のアノード１７５２に近い一側に位置する。つまり、１つの発光素子群の第４のビアは、第２の方向において発光素子群に隣接する発光素子群の第１のアノードの第２の方向に沿う二等分線の一側に位置する。いくつかの例において、図３に示すように、１つの発光素子群３１０において、第１のビア２４２１は第１のアノード１７５１の第２の方向に沿う二等分線の一側、たとえば、第１のアノード１７５１の第２の方向に沿う二等分線の、第３のアノード１７５３に近い一側に位置し、第２のビア２４２２は、第２のアノード１７５２の第２の方向に沿う二等分線の、第１のアノード１７５１に近い一側に位置し、第３のビア２４２３は、第３のアノード１７５３の第２の方向に沿う二等分線の、第１のアノード１７５１に近い一側に位置する。
【0054】
いくつかの例において、図６に示すように、１つの発光素子行３３０に対応する複数の第４のビア２４２４は、ほぼ、第１の方向に沿って延伸し、該発光素子行３３０に対応する複数の第１のアノード１７５１又は複数の第１のビア２４２１を通過する直線上にある。
【0055】
いくつかの例において、図６に示すように、１つの発光素子列３２０に対応する複数の第４のビア２４２４は、ほぼ、第２の方向に沿って延伸し、該発光素子列３２０に対応する複数の第１のアノード１７５１又は複数の第１の発光素子３１１の有効発光領域を通過する第２の直線上にある。
【0056】
いくつかの例において、図６に示すように、第４のアノード１７５４からそれとの距離が最も近い第１のアノード１７５１までの距離は、同じ行に位置する第１のアノード１７５１からそれとの距離が最も近い第４のアノード１７５４までの距離よりも小さい。
【0057】
いくつかの例において、図６に示すように、発光素子群３１０は、第２の方向において隣接して、それぞれ隣接する２つの発光素子行３３０内に設置されている第１の発光素子群と、第２の発光素子群とを備え、第１の発光素子群の第４のアノード１７５４の接続部と第２の発光素子群の第１のアノード１７５１の接続部とはいずれも、該第４のアノード１７５４の第２の方向に沿う二等分線の同じ側に位置する。つまり、第４のアノードの本体部の第２の方向に沿う二等分線の同じ側には、第４のアノードの接続部及び第２の方向において第４のアノードに隣接する第１のアノードの接続部が設置されている。
【0058】
いくつかの例において、図６に示すように、第１のアノード１７５１の本体部の形状は六角形を含み、第１のアノード１７５１の、第２の方向において第１のアノード１７５１に隣接する第４のアノード１７５４との距離が最も近い点は六角形の頂点である。
【0059】
いくつかの例において、図６に示すように、隣接する２つの発光素子行３３０は１／２ピッチずれて設置されており、上記ピッチは、第１の方向に隣接する２つの発光素子群３１０の２つの第１の発光素子３１１の有効発光領域の中心間の距離に等しい。
【0060】
いくつかの例において、図６に示すように、第１の直線３０１は隣接する２つの発光素子行３３０の間に位置する。
【0061】
いくつかの例において、図５Ａ、図５Ｂ、及び図６に示すように、第１の直線３０１との距離が最も近い第１のビア２４２１のベース基板１１０での正射影は、第１の直線３０１の該第１のビア２４２１に対応する第１のアノード１７５１に近い一側に位置する。つまり、該表示基板は、第１のビアの位置を第１のアノードに近い方向へ移動する。それにより、該表示基板は以下の有益な効果を有する。（１）第１のビアと第２の方向に距離が最も近い第４の発光素子の有効発光領域との間の距離を増加させ、それにより隣接する第４の発光素子の有効発光領域に位置する第４のアノードの平坦性を確保し、さらに色かぶり現象の発生を回避し、（２）第１のビアと第１の発光素子の有効発光領域との間の距離を短縮させ、それにより第１の発光素子の有効発光領域に位置する第１のアノードと第１の接続電極との間の抵抗を低減させ、（３）第１のアノードと第４のアノードとの間の距離を増加させ、それにより製造過程での残留物による第１のアノードと第４のアノードとの短絡を回避できる。もちろん、本開示の実施例はこれに制限されず、第１のビアのベース基板での正射影は第１の直線上にあってもよい。
【0062】
いくつかの例において、図６に示すように、第４のビア２４２４のベース基板１１０での正射影と第１の直線３０１のベース基板１１０での正射影との間の距離は、第１のビア２４２１のベース基板１１０での正射影と第１の直線３０１のベース基板１１０での正射影との間の距離よりも大きい。つまり、第１の直線に比べて、第４のビアのオフセット量の方が大きい。もちろん、本開示の実施例はこれに制限されず、第１の直線に比べて、第４のビアのオフセット量は第１のビアのオフセット量と同じであってもよい。
【0063】
いくつかの例において、図６に示すように、第２の発光素子３１２の有効発光領域のベース基板１１０での正射影と第２のビア２４２２のベース基板１１０での正射影との間には第１の最短距離Ｌ１を有し、第３の発光素子３１３の有効発光領域のベース基板１１０での正射影と前記第３のビア２４２３のベース基板１１０での正射影との間には第２の最短距離Ｌ２を有し、第１の最短距離Ｌ１と第２の最短距離Ｌ２とはほぼ同じである。ただし、上記第１の最短距離と第２の最短距離とがほぼ同じであることは、第１の最短距離と第２の最短距離とが完全に同じである場合を含むだけでなく、第１の最短距離と第２の最短距離との差が１ミクロン未満である場合を含む。
【0064】
それにより、該表示基板によれば、第２の発光素子の有効発光領域に位置する第２のアノードと第３の発光素子の有効発光領域に位置する第３のアノードの傾斜程度が同じであるが、傾斜方向が反対であることを可能にすることで、色かぶり現象の発生を効果的に回避できる。ただし、第２の発光素子の有効発光領域に位置する第２のアノードと第３の発光素子の有効発光領域に位置する第３のアノードが傾斜しない場合、第２の発光素子の有効発光領域の第２のアノードと第３の発光素子の有効発光領域に位置する第３のアノードの傾斜程度はゼロであると考えられ、また、上記第２の発光素子の有効発光領域のベース基板での正射影と第２のビアのベース基板での正射影との間の第１の最短距離は、第２の発光素子の有効発光領域のベース基板での正射影のエッジと第２のビアのベース基板での正射影のエッジとの間の最短距離であってもよく、同様に、第３の発光素子の有効発光領域のベース基板での正射影と前記第３のビアのベース基板での正射影との間の第２の最短距離は、第３の発光素子の有効発光領域のベース基板での正射影のエッジと前記第３のビアのベース基板での正射影のエッジとの間の最短距離であってもよい。
【0065】
いくつかの例において、図６に示すように、第４のビア２４２４のベース基板１１０での正射影と第２の方向に隣接する第１の発光素子３１１の有効発光領域のベース基板１１０での正射影との間の距離Ｃは、第２の方向に隣接する第１の発光素子３１１の有効発光領域の第１の方向における幅Ａの１．２倍を超えている。それにより、該表示基板は、第１の発光素子の有効発光領域に位置する第１のアノードが比較的高い平坦性を有することを確保できる。
【0066】
いくつかの例において、図６に示すように、１つの発光素子群３１０の第４のビア２４２４と、隣接する発光素子群３１０の第１のアノード１７５１との最短距離Ｂは、該発光素子群３１０の第４のビア２４２４と、対応する第４の発光素子３１４の有効発光領域との間の距離Ｅ未満である。
【0067】
いくつかの例において、図６に示すように、１つの発光素子群３１０の第４のアノード１７５４と第２の方向において該第４のアノード１７５４との距離が最も近い発光素子群３１０の第１のアノード１７５１との最短距離は、隣接する発光素子群３１０の第１のアノード１７５１の頂点と発光素子群３１０の第４のアノード１７５４との間の距離である。つまり、隣接する発光素子群３１０の第１のアノード１７５１の頂点は、発光素子群３１０の第４のアノード１７５４との距離が最も近い点である。たとえば、第１のアノード１７５１のベース基板１１０での正射影の形状は六角形であり、上記頂点は六角形の長軸上の頂点である。
【0068】
いくつかの例において、図３、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、及び図６に示すように、該表示基板１００は、第１のアノード１７５１、第２のアノード１７５２、第３のアノード１７５３及び第４のアノード１７５４のベース基板１１０から離れた一側に位置し、第１の開口部１９５１、第２の開口部１９５２、第３の開口部１９５３及び第４の開口部１９５４を有する画素画定層１９０をさらに備える。第１の発光素子３１１は第１の発光部１８５１を備え、第２の発光素子３１２は第２の発光部１８５２を備え、第３の発光素子３１３は第３の発光部１８５３を備え、第４の発光素子３１４は第４の発光部１８５４を備える。第１の開口部１９５１は、第１のアノード１７５１のベース基板１１０での正射影の内部にあり、第１の発光部１８５１の少なくとも一部は第１の開口部１９５１に位置して第１のアノード１７５１の露出された部分をカバーし、第２の開口部１９５２は、第２のアノード１７５２のベース基板１１０での正射影の内部にあり、第２の発光部１８５２の少なくとも一部は第２の開口部１９５２に位置して第２のアノード１７５２の露出された部分をカバーし、第３の開口部１９５３は、第３のアノード１７５３のベース基板１１０での正射影の内部にあり、第３の発光部１８５３の少なくとも一部は第３の開口部１９５３に位置して第３のアノード１７５３の露出された部分をカバーし、第４の開口部１９５４は、第４のアノード１７５４のベース基板１１０での正射影の内部にあり、第４の発光部１８５４の少なくとも一部は第４の開口部１９５４に位置して第４のアノード１７５４の露出された部分をカバーする。第１の開口部１９５１により画定された領域は第１の発光素子３１３の有効発光領域であり、第２の開口部１９５２により画定された領域は第２の発光素子３１２の有効発光領域であり、第３の開口部１９５３により画定された領域は第３の発光素子３１３の有効発光領域であり、第４の開口部１９５４により画定された領域は第４の発光素子３１４の有効発光領域である。
【0069】
いくつかの例において、図６に示すように、第４のビア２４２４のベース基板１１０での正射影と第２の方向に隣接する第１の開口部１９５１のベース基板１１０での正射影との間の距離Ｃは、第１の開口部１９５１の第１の方向における幅Ａの１．２倍を超えている。それにより、該表示基板は、第１の開口部に位置する第１のアノード（すなわち、第１のアノードの第１の開口部により露出された部分）が比較的高い平坦性を有することを確保できる。
【0070】
いくつかの例において、図３、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、及び図６に示すように、該表示基板１００は、第１の平坦層２４１と、第１の導電層１５０とを備え、第１の平坦層２４１は第２の導電層１６０のベース基板１１０に近い一側に位置し、第１の導電層１５０は第１の平坦層２４１のベース基板１１０に近い一側に位置する。第１の導電層１５０は、第１のドレイン１５１１、第２のドレイン１５１２、第３のドレイン１５１３及び第４のドレイン１５１４を備え、第１の平坦層２４１は、第５のビア２４１５、第６のビア２４１６、第７のビア２４１７及び第８のビア２４１８を備え、第１の接続電極１６１１は第５のビア２４１５を介して第１のドレイン１５１１と接続されており、第２の接続電極１６１２は第６のビア２４１６を介して第２のドレイン１５１２と接続されており、第３の接続電極１６１３は第７のビア２４１７を介して第３のドレイン１５１３と接続されており、第４の接続電極１６１４は第８のビア２４１８を介して第４のドレイン１５１４と接続されている。
【0071】
いくつかの例において、図４Ａ及び図４Ｂに示すように、該表示基板１００は、第１の画素駆動回路２６５１と、第２の画素駆動回路２６５２と、第３の画素駆動回路２６５３と、第４の画素駆動回路２６５４と、をさらに備え、第１のドレイン１５１１は第１の画素駆動回路２６５１の一部であり、第２のドレイン１５１２は第２の画素駆動回路２６５２の一部であり、第３のドレイン１５１３は第３の画素駆動回路２６５３の一部であり、第４のドレイン１５１４は第４の画素駆動回路２６５４の一部である。第１の画素駆動回路２６５１は、第１の接続電極１６１１を介して第１のアノード１７５１と接続して、第１のアノード１７５１に駆動信号を印加し、第２の画素駆動回路２６５２は、第２の接続電極１６１２を介して第２のアノード１７５２と接続して、第２のアノード１７５２に駆動信号を印加し、第３の画素駆動回路２６５３は、第３の接続電極１６１３を介して第３のアノード１７５３と接続して、第３のアノード１７５３に駆動信号を印加し、第４の画素駆動回路２６５４は、第４の接続電極１６１４を介して第４のアノード１７５４と接続して、第４のアノード１７５４に駆動信号を印加する。
【0072】
図７は本開示の一実施例に係る表示基板の第２の導電層とアノード層との平面関係の概略図である。図６及び図７に示すように、第２のアノード１７５２及び第３のアノード１７５３は第２の方向に沿って配置してアノード対１７５５を形成し、第１のアノード１７５１、アノード対１７５５及び第４のアノード１７５４は第１の方向に沿って配置しており、第２の導電層１６０は、第２の方向に沿って延伸する第１の導電部１６２１、第２の導電部１６２２、第３の導電部１６２３及び第４の導電部１６２４をさらに備え、第１の導電部１６２１は、第１のアノード１７５１のアノード対１７５５から離れた一側に位置し、第２の導電部１６２２は第１のアノード１７５１とアノード対１７５５との間に位置し、第３の導電部１６２３はアノード対１７５５と第４のアノード１７５４との間に位置し、第４の導電部１６２４と第４のアノード１７５４とは重なる。該表示基板において、第２の方向に沿って延伸する第１の導電部１６２１、第２の導電部１６２２、第３の導電部１６２３及び第４の導電部１６２４は、第１の導電層１５０の電源線と接続して、電源線の抵抗を低減させることができる。
【0073】
いくつかの例において、図７に示すように、第１の導電部１６２１及び第２の導電部１６２２のベース基板１１０での正射影と第１のアノード１７５１のベース基板１１０での正射影とが重ならず、第２の導電部１６２２及び第３の導電部１６２３のベース基板１１０での正射影と前記アノード対１７５５のベース基板１１０での正射影とが重ならない。それにより、第１の導電部１６２１及び第２の導電部１６２２は第１のアノード１７５の平坦性に対してほとんど影響を与えず、第２の導電部１６２２及び第３の導電部１６２３はアノード対１７５５の第２のアノード１７５２及び第３のアノード１７５３の平坦性に対してほとんど影響を与えない。もちろん、本開示の実施例はこれに制限されず、第１の導電部、第２の導電部及び第３の導電部はアノードと重なってもよい。
【0074】
たとえば、第１の導電部１６２１及び第２の導電部１６２２のベース基板１１０での正射影は、それぞれ第１のアノード１７５１のベース基板１１０での正射影と第１の重なり部及び第２の重なり部を有し、第１の重なり部と第２の重なり部の面積はほぼ同じであり、それにより第１のアノード１７５１の平坦性を向上させることができる。同様に、第２の導電部１６２２及び第３の導電部１６２３のベース基板１１０での正射影は、それぞれアノード対１７５５のベース基板１１０での正射影と第３の重なり部及び第４の重なり部を有し、第３の重なり部と第４の重なり部の面積はほぼ同じであり、それによりアノード対１７５５の第２のアノード１７５２及び第３のアノード１７５３の平坦性を向上させることができる。ただし、上記「ほぼ同じ」は、完全に同じである場合と、両者の差が両者の平均値の１０％未満である場合とを含む。
【0075】
たとえば、第１の重なり部及び第２の重なり部は第１のアノード１７５１の本体部、すなわち、第１の発光素子３１１の有効発光領域の第２の方向に沿う二等分線に対して対称的であり、それにより第１の発光素子３１１の有効発光領域の平坦性をさらに高めることができ、第３の重なり部及び第４の重なり部は、アノード対１７５５の第２の方向に沿う二等分線に対して対称的であり、それによりアノード対１７５５の第２のアノード１７５２及び第３のアノード１７５３の平坦性をさらに高めることもできる。
【0076】
いくつかの例において、図７に示すように、第４の導電部１６２４のベース基板１１０での正射影は第４のアノード１７５４のベース基板１１０での正射影の中心を通過し、第４の導電部１６２４の第２の方向に沿う二等分線のベース基板１１０での正射影と、第４の発光素子３１４の有効発光領域の第２の方向に沿う二等分線のベース基板１１０での正射影とが重なる。それにより第４のアノード１７５４の平坦性を向上させることもできる。
【0077】
いくつかの例において、図７に示すように、第２の導電層１６０は、第１の方向に沿って延伸する第５の導電部１６２５及び第６の導電部１６２６をさらに備え、第５の導電部１６２５は、第２の導電部１６２２及び第３の導電部１６２３とそれぞれ接続されており、且つ第２のアノード１７５２と第３のアノード１７５３との間に位置し、第６の導電部１６２６は、第３の導電部１６２３及び第４の導電部１６２４とそれぞれ接続されており、且つ第２の方向において隣接する第１のアノード１７５１と第４のアノード１７５４との間に位置する。それにより、上記第１の導電部１６２１、第２の導電部１６２２、第３の導電部１６２３、第４の導電部１６２４、第５の導電部１６２５及び第６の導電部１６２６は網状の構造を形成でき、それにより、第１の導電層の電源線の抵抗をさらに低減させ、さらに該表示基板の電気的性能を高めることができる。
【0078】
いくつかの例において、図７に示すように、第２の導電部１６２２は、第２の方向に沿って延伸する本体部１６２２Ａ、スペーサーブロック１６２２Ｂ及び接続ブロック１６２２Ｃを備え、スペーサーブロック１６２２Ｂは、本体部１６２２Ａの第１のアノード１７５１に近い一側に位置し、且つ本体部１６２２Ａと間隔をおいて設置されており、接続ブロック１６２２Ｃを介して本体部１６２２Ａと接続されている。一般的には、第１のアノードの第１の方向におけるサイズ（すなわち、幅）が小さいため、第１の導電部と第２の導電部の本体部との間の距離が大きく、上記スペーサーブロックを設置すると、第１のアノードの両側の第１の導電部と第２の導電部の対称性を向上させることができ、それにより、第１のアノードの平坦性を向上させることができる。
【0079】
いくつかの例において、第１の発光素子は第１の色の光を発するように構成されており、第２の発光素子及び第３の発光素子は、第２の色の光を発するように構成されており、第４の発光素子は、第３の色の光を発するように構成されている。
【0080】
たとえば、第１の色は赤色（Ｒ）、第２の色は緑色（Ｇ）、第３の色は青色（Ｂ）である。つまり、該表示基板はＧＧＲＢの画素配置構造を用いている。
【0081】
本開示の一実施例は表示装置をさらに提供している。図８は本開示の一実施例に係る表示装置の概略図である。図８に示すように、該表示装置４００は、上記いずれかに記載の表示基板１００を備える。それにより、該表示装置は、該表示基板の有益な効果に対応する有益な効果を有する。たとえば、該表示装置は、第１の発光素子の有効発光領域に位置する第１のアノードの平坦性を確保して、それにより色かぶり現象の発生を回避でき、第４の発光素子の有効発光領域に位置する第４のアノードと第４の接続電極との間の抵抗を低減させることができ、且つ第１のアノードと第４のアノードとの間の距離を増加させ、それにより製造過程での残留物による第１のアノードと第４のアノードとの短絡を回避できる。
【0082】
たとえば、該表示装置は表示パネルであってもよく、テレビ、コンピュータ、ノートパソコン、タブレットコンピュータ、携帯電話、ナビゲータ、及びデジタルフォトフレームなど表示機能を有する電子製品であってもよい。
【0083】
一方、本願の発明者は、アノード下の第２のソース／ドレイン金属層の厚さが大きく、不均一に分布しているため、第２のソース／ドレイン金属層もアノードが平坦ではない現象を引き起こすことを見出した。
【0084】
図９は他の表示基板の部分断面概略図であり、図１０は他の表示基板の部分断面概略図である。図９に示すように、第２のソース／ドレイン金属層１６０は、複数の配線１６８を備え、アノード１７５の下方の一側に配線１６８があるが、他側に配線１６８がない場合、該アノード１７５の両側に高さ差があり、それによりアノード１７５の「傾斜」現象を引き起こし、さらに色かぶり現象を引き起こす。図１０に示すように、アノード１７５の両側にはいずれも配線１６８があるかアノード１７５の下方に配線１６８がない場合、アノード１７５はより高い平坦度を確保でき、それによりアノード１７５の異なる方向における発光強度が一致することを確保でき、さらに色かぶり現象を効果的に改善できる。
【0085】
これに対して、本開示の実施例は表示基板及び表示装置を提供している。該表示基板は、ベース基板と、第１の導電層と、第１の平坦層と、第２の導電層と、第２の平坦層と、複数の発光素子群と、を備え、第１の導電層は、ベース基板上に位置し、第１の平坦層は第１の導電層のベース基板から離れた一側に位置し、第２の導電層は第１の平坦層の第１の導電層から離れた一側に位置し、第２の平坦層は第２の導電層の第１の平坦層から離れた一側に位置し、複数の発光素子群は第２の平坦層の第２の導電層から離れた一側に位置する。複数の発光素子群は、第１の方向に沿って配置することで複数の発光素子列を形成し、第２の方向に沿って配置することで複数の発光素子行を形成し、発光素子群のそれぞれは、１つの第１の発光素子と、１つの第２の発光素子と、１つの第３の発光素子と、１つの第４の発光素子と、を備え、第１の発光素子は第１のアノードを備え、第２の導電層は第２の方向に沿って延伸する第１の導電部及び第２の導電部を備え、第１の導電部は第１のアノードの一側に位置し、第２の導電部は第１のアノードの第１の導電部から離れた一側に位置し、第１の導電部は延伸部及びオフセット部を備え、第１の発光素子の有効発光領域の第２の方向に沿って延伸する直線上での正射影がオフセット部の該直線上での正射影により被覆され、オフセット部のベース基板での正射影と第１のアノードのベース基板での正射影とが間隔をおいて設置されており、延伸部は第２の導電部に近く且つ第２の方向に沿って延伸するエッジの位置する直線が第１の直線であり、オフセット部は第１の直線と間隔をおいて設置されており且つ第１の直線の第２の導電部から離れた一側に位置する。それにより、第１の導電部は第１のアノードの一側に位置し、第２の導電部は第１のアノードの第１の導電部から離れた一側に位置し、且つオフセット部のベース基板での正射影と第１のアノードのベース基板での正射影とが間隔をおいて設置されているため、第２の導電層の第１の導電部及び第２の導電部は第１のアノードの平坦度に対してほとんど影響を与えず、それにより、第１のアノードはより高い平坦度を確保でき、それにより、第１のアノードの異なる方向における発光強度が一致することを確保でき、さらに色かぶり現象を効果的に改善できる。
【0086】
以下、図面を参照しながら本開示の実施例により提供されている表示基板及び表示装置を詳細に説明する。
【0087】
本開示の一実施例は表示基板を提供している。図１１は本開示の一実施例に係る他の表示基板の概略平面図であり、図１２Ａは本開示の一実施例に係る図１１のＨＨ方向における表示基板の断面概略図であり、図１２Ｂは本開示の一実施例に係る図１１のＪＪ方向における表示基板の断面概略図であり、図１３は本開示の一実施例に係る他の表示基板の概略平面図であり、図１４は本開示の一実施例に係る他の表示基板の概略平面図である。第２の導電層の各導電部とアノードとの位置関係を明確に示すために、図１４には第２の導電層及びアノード層のみが示されている。
【0088】
図１１－１４に示すように、該表示基板１００は、ベース基板１１０と、第１の導電層１５０と、第１の平坦層２４１と、第２の導電層１６０と、第２の平坦層２４２と、複数の発光素子群３１０と、を備え、第２の導電層１６０はベース基板１１０上に位置し、第２の平坦層２４２は第２の導電層１６０のベース基板１１０から離れた一側に位置し、複数の発光素子群３１０は、第２の平坦層２４２のベース基板１１０から離れた一側に位置する。複数の発光素子群３１０は第１の方向に沿って配置することで複数の発光素子列３２０を形成し、第２の方向に沿って配置することで複数の発光素子行３３０を形成し、発光素子群３１０のそれぞれは、１つの第１の発光素子３１１と、１つの第２の発光素子３１２と、１つの第３の発光素子３１３と、１つの第４の発光素子３１４と、を備え、第１の発光素子３１１は第１のアノード１７５１を備え、第２の発光素子３１２は第２のアノード１７５２を備え、第３の発光素子３１３は第３のアノード１７５３を備え、第４の発光素子３１４は第４のアノード１７５４を備え、第２のアノード１７５２及び第３のアノード１７５３は第２の方向に沿って配置してアノード対１７５５を形成し、第１のアノード１７５１、アノード対１７５５及び第４のアノード１７５４は第１の方向に沿って配置している。第２の導電層１６０は、第２の方向に沿って延伸する第１の導電部１６２１及び第２の導電部１６２２を備え、第１の導電部１６２１は、第１のアノード１７５１のアノード対１７５５から離れた一側に位置し、第２の導電部１６２２は第１のアノード１７５１とアノード対１７５５との間、すなわち第１のアノード１７５１の第１の導電部１６２１から離れた一側に位置する。第１の導電部１６２１は、延伸部１６２１Ａ及びオフセット部１６２１Ｂを備え、第１の発光素子３１１の有効発光領域の第２の方向に沿って延伸する直線上での正射影がオフセット部１６２１Ｂの直線上での正射影により被覆され、すなわち、第１の発光素子３１１の有効発光領域の第１の導電部１６２１での正射影がオフセット部１６２１Ｂの位置にあり、つまり、オフセット部１６２１Ｂは第１の発光素子３１１の有効発光領域に対応する。オフセット部１６２１Ｂのベース基板１１０での正射影と第１のアノード１７５１のベース基板１１０での正射影とが間隔をおいて設置されており、延伸部１６２１Ａは第２の導電部１６２２に近く且つ第２の方向に沿って延伸するエッジの位置する直線が第１の直線３０２であり、オフセット部１６２１Ｂは第１の直線３０２と間隔をおいて設置されており且つ第１の直線３０２の第２の導電部１６２２から離れた一側に位置する。ただし、上記第１の導電層及び第２の導電層はベース基板から離れる方向に沿って順に積層して設けられている。
【0089】
本開示の実施例により提供されている表示基板において、第１の導電部は第１のアノードの一側に位置し、第２の導電部は第１のアノードの第１の導電部から離れた一側に位置し、且つオフセット部のベース基板での正射影と第１のアノードのベース基板での正射影とが間隔をおいて設置されているため、第２の導電層の第１の導電部及び第２の導電部は第１のアノードの平坦度に対してほとんど影響を与えず、それにより第１のアノードはより高い平坦度を確保でき、それにより、第１のアノードの異なる方向における発光強度が一致することを確保でき、さらに色かぶり現象を効果的に改善できる。また、オフセット部は第１の直線と間隔をおいて設置されており且つ第１の直線の第２の導電部から離れた一側に位置するため、オフセット部は第１のアノードから離れる方向へオフセットし、第１のアノードの設置のために空間を提供し、それによりアノードの密接配置を実現すると同時に第１のアノードのより高い平坦度を確保できる。
【0090】
ただし、上記複数の発光素子の配置態様は図６に示される配置態様を参照してもよく、すなわち、隣接する２つの発光素子行は１／２ピッチずれて設置されており、上記ピッチは第１の方向に隣接する２つの発光素子群の２つの第１の発光素子の有効発光領域の中心間の距離に等しい。
【0091】
いくつかの例において、第１の発光素子３１１は第１の色の光を発するように構成されており、第２の発光素子３１２及び第３の発光素子３１３は第２の色の光を発するように構成されており、第４の発光素子３１４は第３の色の光を発するように構成されている。
【0092】
いくつかの例において、第１の色は赤色、第２の色は緑色、第３の色は青色である。
【0093】
いくつかの例において、図１１－１４に示すように、第１の直線３０２のベース基板１１０での正射影は第１のアノード１７５１のベース基板１１０での正投影を通過する。それにより、該表示基板はアノードの密接配置を実現すると同時に第１のアノードのより高い平坦度を確保できる。
【0094】
いくつかの例において、図１１－１４に示すように、延伸部１６２１Ａの第２の方向に延伸する二等分線の位置する直線は第２の直線３０３であり、オフセット部１６２１Ｂは第２の直線３０３と間隔をおいて設置されており且つ第２の直線３０３の第２の導電部１６２２から離れた一側に位置する。それにより、オフセット部が第２の直線と間隔をおいて設置されており且つ第２の直線のアノード対から離れた一側に位置するため、オフセット部は第１のアノードから離れる方向へオフセットし、第１のアノードの設置のために空間を提供しており、それによりアノードの密接配置を実現すると同時に第１のアノードのより高い平坦度を確保できる。
【0095】
いくつかの例において、図１１－１４に示すように、第２の直線３０３のベース基板１１０での正射影は第１のアノード１７５１のベース基板１１０での正投影を通過する。それにより、該表示基板はアノードの密接配置を実現すると同時に第１のアノードのより高い平坦度を確保できる。
【0096】
いくつかの例において、図１１－１４に示すように、第１のアノード１７５１は第２の方向に沿って延伸し、第２の導電部１６２２は第２の方向に沿って延伸する本体部１６２２Ａ及びスペーサーブロック１６２２Ｂを備え、本体部１６２２Ａのベース基板１１０での正射影と第１のアノード１７５１のベース基板１１０での正射影とが間隔をおいて設置されており、スペーサーブロック１６２２Ｂは、本体部１６２２Ａの第１のアノード１７５１に近い一側に位置し、スペーサーブロック１６２２Ｂのベース基板１１０での正射影と第１の発光素子３１１の有効発光領域の中心のベース基板１１０での正射影との間の距離と、第１の導電部１６２１のベース基板１１０での正射影と第１の発光素子３１１の有効発光領域の中心のベース基板１１０での正射影との間の距離とはほぼ同じである。
【0097】
該表示基板において、一般的には、第１のアノードの第１の方向におけるサイズ（すなわち、幅）が小さいため、第１の導電部と第２の導電部の本体部との間の距離が大きく、スペーサーブロックのベース基板での正射影と第１の発光素子の有効発光領域の中心のベース基板での正射影との間の距離と、第１の導電部のベース基板での正射影と第１の発光素子の有効発光領域の中心のベース基板での正射影との間の距離とはほぼ同じであり、従って上記スペーサーブロックを設置すると、第１のアノードの両側の第１の導電部と第２の導電部との対称性を向上させることができ、さらに第１のアノードの平坦性を向上させることができる。
【0098】
いくつかの例において、図１１－１４に示すように、第１の導電部１６２１のベース基板１１０での正射影と第１の発光素子３１１の有効発光領域の中心のベース基板１１０での正射影との間の距離は、本体部１６２２Ａのベース基板１１０での正射影と第１の発光素子３１１の有効発光領域の中心のベース基板１１０での正射影との間の距離未満である。
【0099】
たとえば、第１の導電部１６２１のベース基板１１０での正射影と第１の発光素子３１１の有効発光領域の中心のベース基板１１０での正射影との間の距離と、本体部１６２２Ａのベース基板１１０での正射影と第１の発光素子３１１の有効発光領域の中心のベース基板１１０での正射影との間の距離の比は、１／３以下である。
【0100】
いくつかの例において、図１１－１４に示すように、スペーサーブロック１６２２Ｂのベース基板１１０での正射影と本体部１６２２Ａのベース基板１１０での正射影とが間隔をおいて設置されており、第２の導電部１６２２は接続部１６２２Ｃをさらに備え、スペーサーブロック１６２２Ｂは接続部１６２２Ｃを介して本体部１６２２Ａと接続されている。それにより、スペーサーブロック１６２２Ｂは接続部１６２２Ｃを介して本体部１６２２Ａと接続されており、本体部１６２２Ａと一体に形成するものではないため、第２の導電部１６２２と、半導体層、ゲート層等のような下方のフィルム層との間の過度の重なりを回避でき、それにより第２の導電部１６２２下のフィルム層の負荷を増加させることを回避する。それにより、該表示基板はスペーサーブロックを増加させるとともに、各サブ画素の通常動作を確保できる。
【0101】
たとえば、図１２Ｂに示すように、第１の導電層１５０は、第２の方向に沿って延伸する電源線１５１及びデータ線１５２、第１の接続ブロック１５４１及び第２の接続ブロック１５４２を備える。第１の接続ブロック１５４１は初期化信号線と画素駆動回路の対応するソース領域を接続し、第２の接続ブロック１５４２は補償薄膜トランジスタのドレイン領域と第１の電極ブロックＣＥ１を接続し、第１の電極ブロックＣＥ１は第２の電極ブロックＣＥ２とストレージコンデンサを形成できるとともに、薄膜トランジスタを駆動するためのゲートとして使用されている。従って、スペーサーブロック１６２２Ｂは接続部１６２２Ｃを介して本体部１６２２Ａと接続されており、本体部１６２２Ａと一体に形成するものではないため、第２の導電部１６２２と第２の接続ブロック１５４２との過度の重なりを回避でき、それにより第２の接続ブロック１５４２の負荷、すなわち、補償薄膜トランジスタのドレインと駆動薄膜トランジスタのゲートの負荷を低減させることができ、さらに該表示基板の性能を向上させることができる。ただし、該表示基板が用いたのは７Ｔ１Ｃの画素駆動回路であり、もちろん、本開示の実施例はこれに制限されず、該表示基板はその他の適切な画素駆動回路構造を用いてもよい。
【0102】
たとえば、図１２Ｂに示すように、オフセット部１６２１Ｂのベース基板１１０での正射影と第１のアノード１７５１のベース基板での正射影とが間隔をおいて設置されており、スペーサーブロック１６２２Ｂのベース基板１１０での正射影と第１のアノード１７５１のベース基板１１０での正射影とが間隔をおいて設置されている。たとえば、図１２Ｂに示すように、該表示基板は、第１の導電層１５０と第１の平坦層２４１との間に位置する保護層３６４をさらに備えてもよい。もちろん、本開示の実施例はこれに制限されず、該表示基板には保護層が設置されなくてもよい。
【0103】
いくつかの例において、図１１－１４に示すように、スペーサーブロック１６２２Ｂのベース基板１１０での正射影と本体部１６２２Ａのベース基板１１０での正射影との間の距離は、スペーサーブロック１６２２Ｂのベース基板１１０での正射影の前記第１の方向に沿う幅を超えている。それにより、該表示基板は、第２の導電部１６２２と、半導体層、ゲート層等のような下方のフィルム層との過度の重なりをさらに回避でき、それにより半導体層、ゲート層等のフィルム層の負荷を増加させることを回避できる。それにより、該表示基板はスペーサーブロックを増加させるとともに、各サブ画素の通常動作を確保できる。
【0104】
いくつかの例において、図１１－１４に示すように、第２の導電部１６２２は２つの接続部１６２２Ｃを備え、２つの接続部１６２２Ｃはそれぞれスペーサーブロック１６２２Ｂの第２の方向における両端に位置し、スペーサーブロック１６２２Ｂ、２つの接続部１６２２Ｃ及び本体部１６２２Ａは１つの長方形開口部を囲む。それにより、該表示基板は、第２の導電部１６２２と、半導体層、ゲート層等のような下方のフィルム層との過度の重なりをさらに回避でき、それにより半導体層、ゲート層等の負荷を増加させることを回避できる。それにより、該表示基板はスペーサーブロックを増加させるとともに、各サブ画素の通常動作を確保できる。
【0105】
いくつかの例において、スペーサーブロックの第１の方向における幅と本体部の第１の方向における幅との比は１／２以下であり、スペーサーブロックの第１の方向における幅と、本体部からスペーサーブロックまでの距離との比は１／２以下である。
【0106】
いくつかの例において、スペーサーブロックの第２の方向における長さと第１の発光素子の有効発光領域の第２の方向における長さとの比は７／８以上である。
【0107】
いくつかの例において、第１の発光素子の有効発光領域とスペーサーブロックとの中心接続線と、第１の方向との間の夾角は３０度未満である。たとえば、第１の発光素子の有効発光領域とスペーサーブロックとの中心接続線と、第１の方向との間の夾角はゼロであり、すなわち、第１の発光素子の有効発光領域とスペーサーブロックとの中心接続線は第１の方向に平行である。
【0108】
いくつかの例において、スペーサーブロックのベース基板での正射影と第１のアノードのベース基板での正射影とが間隔をおいて設置されており、第１の導電部のベース基板での正射影と第１のアノードのベース基板での正射影とが間隔をおいて設置されている。
【0109】
いくつかの例において、スペーサーブロックのベース基板での正射影と第１のアノードのベース基板での正射影との重なり面積と、第１の導電部のベース基板での正射影と第１のアノードのベース基板での正射影との重なり面積とはほぼ同じである。いくつかの例において、図１１－１４に示すように、第２の導電層１６０は、第２の方向に沿って延伸する第３の導電部１６２３及び第４の導電部１６２４をさらに備え、第３の導電部１６２３はアノード対１７５５と第４のアノード１７５４との間に位置し、第４の導電部１６２４と第４のアノード１７５４とは重なる。
【0110】
いくつかの例において、図１１－１４に示すように、第２の導電部１６２２の本体部１６２２Ａのベース基板１１０での正射影と第２の発光素子３１２の有効発光領域の第２の方向に沿う二等分線のベース基板１１０での正射影との間の距離と、第３の導電部１６２のベース基板１１０での正射影と第２の発光素子３１２の有効発光領域の第２の方向に沿う二等分線のベース基板１１０での正射影との間の距離とはほぼ同じである。それにより、該表示基板はアノード対の両側の第２の導電部と第３の導電部との対称性を向上させることができ、それにより第２のアノードと第３のアノードの平坦性をさらに向上させることができる。
【0111】
いくつかの例において、図１１－１４に示すように、第４のアノード１７５４は第２の方向に沿って延伸し、第４の導電部１６２４のベース基板１１０での正射影は第４の発光素子３１４の有効発光領域のベース基板１１０での正射影の中心を通過する。それにより、第４の導電部１６２と第４のアノード１７５４とが重なっても、第４の導電部１６２４のベース基板１１０での正射影が第４の発光素子３１４の有効発光領域のベース基板１１０での正射影の中心を通過するため、第４の導電部は第４のアノードのより高い平坦度を確保でき、それにより第４のアノードの異なる方向における発光強度が一致することを確保でき、さらに色かぶり現象を効果的に改善できる。
【0112】
いくつかの例において、図１１－１４に示すように、第２の導電層１６０は、第１の方向に沿って延伸する第５の導電部１６２５及び第６の導電部１６２６をさらに備え、第５の導電部１６２５は本体部１６２２Ａ及び第３の導電部１６２３とそれぞれ接続されており、アノード対１７５５の第２のアノード１７５２と第３のアノード１７５３との間に位置し、第６の導電部１６２６は第３の導電部１６２３及び第４の導電部１６２４とそれぞれ接続されており、第２の方向において隣接する第１のアノード１７５１と第４のアノード１７５４との間に位置する。それにより、上記第１の導電部１６２１、第２の導電部１６２２、第３の導電部１６２３、第４の導電部１６２４、第５の導電部１６２５及び第６の導電部１６２６は網状の構造を形成でき、それにより第１の導電層の電源線の抵抗をさらに低減させることができ、さらに該表示基板の電気的性能を向上させることができる。
【0113】
いくつかの例において、図１１－１４に示すように、第２の導電層１６０は、第１の接続電極１６１１、第２の接続電極１６１２、第３の接続電極１６１３及び第４の接続電極１６１４を備え、第２の平坦層２４２は、第１のビア２４２１、第２のビア２４２２、第３のビア２４２３及び第４のビア２４２４を備え、第１のアノード１７５１は、第１のビア２４２１を介して第１の接続電極１６１１と接続されており、第２のアノード１７５２は、第２のビア２４２２を介して第２の接続電極１６１２と接続されており、第３のアノード１７５３は、第３のビア２４２３を介して第３の接続電極１６１３と接続されており、第４のアノード１７５４は、第４のビア２４２４を介して第４の接続電極１６１４と接続されている。
【0114】
いくつかの例において、図１１－１４に示すように、第１の平坦層２４１は第２の導電層１６０のベース基板１１０に近い一側に位置し、第１の導電層１５０は第１の平坦層２４１のベース基板１１０に近い一側に位置する。第１の導電層１５０は、第１のドレイン１５１１、第２のドレイン１５１２、第３のドレイン１５１３及び第４のドレイン１５１４を備え、第１の平坦層２４１は第５のビア２４１５、第６のビア２４１６、第７のビア２４１７及び第８のビア２４１８を備え、第１の接続電極１６１１は第５のビア２４１５を介して第１のドレイン１５１１と接続されており、第２の接続電極１６１２は第６のビア２４１６を介して第２のドレイン１５１２と接続されており、第３の接続電極１６１３は第７のビア２４１７を介して第３のドレイン１５１３と接続されており、第４の接続電極１６１４は第８のビア２４１８を介して第４のドレイン１５１４と接続されている。
【0115】
いくつかの例において、図１１－１４に示すように、該表示基板１００は、第１の画素駆動回路２６５１と、第２の画素駆動回路２６５２と、第３の画素駆動回路２６５３と、第４の画素駆動回路２６５４と、をさらに備え、第１のドレイン１５１１は第１の画素駆動回路２６５１の一部であり、第２のドレイン１５１２は第２の画素駆動回路２６５２の一部であり、第３のドレイン１５１３は第３の画素駆動回路２６５３の一部であり、第４のドレイン１５１４は第４の画素駆動回路２６５４の一部である。第１の画素駆動回路２６５１は、第１の接続電極１６１１を介して第１のアノード１７５１と接続して、第１のアノード１７５１に駆動信号を印加し、第２の画素駆動回路２６５２は、第２の接続電極１６１２を介して第２のアノード１７５２と接続して、第２のアノード１７５２に駆動信号を印加し、第３の画素駆動回路２６５３は、第３の接続電極１６１３を介して第３のアノード１７５３と接続して、第３のアノード１７５３に駆動信号を印加し、第４の画素駆動回路２６５４は、第４の接続電極１６１４を介して第４のアノード１７５４と接続して、第４のアノード１７５４に駆動信号を印加する。
【0116】
たとえば、第２の導電層の厚さ範囲は０．６－０．８ミクロンであってもよく、たとえば０．７ミクロンであり、第２の平坦層の厚さ範囲は１．３－１．７ミクロンであってもよく、たとえば１．５ミクロンである。
【0117】
図１５は本開示の一実施例に係る他の表示基板の概略平面図である。第２の導電層の各導電部とアノードとの位置関係を明確に示すために、図１５には第２の導電層及びアノード層のみが示されている。図１５に示すように、第２の導電層１６０の第２の導電部１６２２にはスペーサーブロックが設置されておらず、第２の導電層１６０の第１の導電部１６２１は延伸部１６２１Ａ及びオフセット部１６２１Ｂを備え、第１の発光素子３１１の有効発光領域の第１の導電部１６２１での正射影がオフセット部１６２１Ｂの位置にあり、つまり、オフセット部１６２１Ｂは第１の発光素子３１１の有効発光領域に対応する。オフセット部１６２１Ｂのベース基板１１０での正射影と第１のアノード１７５１のベース基板１１０での正射影とが間隔をおいて設置されており、延伸部１６２１Ａは第１のアノード１７５１に近く且つ第２の方向に沿って延伸するエッジの位置する直線は第１の直線３０２であり、オフセット部１６２１Ｂは第１の直線３０２と間隔をおいて設置されており且つ第１の直線３０２のアノード対１７５５から離れた一側に位置する。
【0118】
本開示の実施例により提供されている表示基板において、第１の導電部は第１のアノードのアノード対から離れた一側に位置し、第２の導電部は第１のアノードとアノード対との間に位置し、且つオフセット部のベース基板での正射影と第１のアノードのベース基板での正射影とが間隔をおいて設置されているため、第２の導電層の第１の導電部及び第２の導電部は第１のアノードの平坦度に対してほとんど影響を与えず、それにより第１のアノードのより高い平坦度を確保でき、それにより、第１のアノードの異なる方向における発光強度が一致することを確保でき、さらに色かぶり現象を効果的に改善できる。また、オフセット部と第１の直線とが間隔をおいて設置されており且つ第１の直線のアノード対から離れた一側に位置するため、オフセット部は第１のアノードから離れる方向へオフセットし、第１のアノードの設置のために空間を提供しており、それによりアノードの密接配置を実現すると同時に第１のアノードのより高い平坦度を確保できる。
【0119】
たとえば、図１５に示すように、第１のアノード１７５１は本体部１７５１Ａ、接続部１７５１Ｂ及び補足部１７５１Ｃを備えてもよく、第１の発光素子の有効発光領域は本体部１７５１Ａにあり、接続部１７５１Ｂは第１のアノード１７５１を対応する画素駆動回路と接続し、補足部１７５１Ｃは対応する画素駆動回路の駆動薄膜トランジスタＴ１のゲートＧ１と補償薄膜トランジスタＴ３のドレインＤ３での電位をカバーし、それにより駆動薄膜トランジスタＴ１のゲートＧ１と補償薄膜トランジスタＴ３のドレインＤ３での電位を安定化して、さらに該表示基板の長期発光安定性を高め、耐用年数を延ばす。
【0120】
たとえば、図１５に示すように、第１のアノード１７５１とオフセット部１６２１Ｂとの間の距離の範囲は２．５－３．２ミクロンであってもよく、たとえば２．９ミクロンであり、第１のアノード１７５１の本体部１７５１Ａと第２の導電部１６２２との間の距離の範囲は９－１１ミクロンであってもよく、たとえば、１０．５ミクロンであり、第１のアノード１７５１の接続部１７５１Ｂと第２の導電部１６２２との間の距離の範囲は５－７ミクロンであってもよく、第１のアノード１７５１の補足部１７５１Ｃと第２の導電部１６２２とが部分的に重なってもよく、且つ重なり部分の第１の方向における幅は１ミクロン未満であり、たとえば、０．７９ミクロンである。補足部の第２の導電部に近いエッジと本体部との間の距離が大きいため、補足部１７５１Ｃは第２の導電部１６２２と部分的に重なり第１のアノードの平坦性にほとんど影響を与えない。
【0121】
本開示の一実施例は表示装置をさらに提供している。図１６は本開示の一実施例に係る表示装置の概略図である。図１６に示すように、該表示装置４００は、上記いずれかに記載の表示基板１００を備える。それにより、該表示装置は、該表示基板の有益な効果に対応する有益な効果を有する。たとえば、該表示装置は、第１の発光素子の有効発光領域に位置する第１のアノードの平坦性を確保し、それにより色かぶり現象の発生を回避でき、第４の発光素子の有効発光領域に位置する第４のアノードと第４の接続電極との間の抵抗を低減させることができ、且つ第１のアノードと第４のアノードとの間の距離を増加させ、製造過程での残留物による第１のアノードと第４のアノードとの短絡を回避できる。
【0122】
たとえば、該表示装置は、テレビ、コンピュータ、ノートパソコン、タブレットコンピュータ、携帯電話、ナビゲータ、デジタルフォトフレームなど表示機能を有する電子製品であってもよい。
【0123】
一方、有機発光ダイオード表示装置の製造過程において、通常、蒸着プロセスで発光層を製造する。且つ、ファインメタルマスク（ＦＭＭ）が蒸着プロセス中に有機発光ダイオード表示基板にタッチし且つそれを損傷させることを防止するために、通常、有機発光ダイオード表示基板上にスペーサーを形成し、且つファインメタルマスクをスペーサー上に置く必要がある。この場合、スペーサーはファインメタルマスクを支持し、それにより有機発光ダイオード表示基板を保護できる。
【0124】
しかしながら、研究を行ったところ、本願の発明者は、一般的に、スペーサーがサブ画素の有効発光領域の直辺の中間位置にあり、ファインメタルマスクで蒸着プロセスを行う時、ファインメタルマスクの開口縁がスペーサーの中間位置にあり、スペーサーの中間位置は製造プロセス等の理由で、通常、スペーサーの最も厚い位置（すなわち、スペーサーの最上部）であり、ファインメタルマスクの開口縁がスペーサーの最上部にちょうど接触し、それによりスペーサーを傷つけたり、粒子（Ｐａｒｔｉｃｌｅ）等の異物が発生しやすいことを見出した。図１７はファインメタルマスクで蒸着するプロセスの概略図である。図１７に示すように、ファインメタルマスク２５０の開口縁２５２はスペーサー２２０の最上部に位置し、スペーサー２２０の最上部を傷つけたり、粒子等の異物が発生しやすく、蒸着プロセスの後、表示基板上にパッケージ層等のフィルム層を形成するが、発生した粒子等の異物によりパッケージ層のクラック（Ｃｒａｃｋ）等の欠陥が発生しやすくなり、それにより製品の安定性及び信頼性の低下を引き起こす。
【0125】
これに対して、本開示の実施例は、表示基板及びその製造方法、表示装置をさらに提供している。該表示基板は、ベース基板と、発光層と、スペーサーと、を備え、発光層は、ベース基板上に位置し且つ複数の発光部を備え、スペーサーは発光層のベース基板から離れた一側に位置し、スペーサーのベース基板から離れた最上部のベース基板での正射影と発光部のベース基板での正射影のエッジとが間隔をおいて設置されている。それにより、ファインメタルマスクで蒸着プロセスを行って上記発光部を形成する時、ファインメタルマスクの開口縁のベース基板での正射影とスペーサーの最上部のベース基板での正射影とが間隔をおいて設置されており、それによりファインメタルマスクの開口縁がスペーサーの最上部に接触することを回避し、粒子等の異物の発生を回避でき、さらに該表示基板の歩留まり率を向上させることができる。
【0126】
以下、図面を参照しながら本開示の実施例により提供されている表示基板及びその製造方法、表示装置を詳細に説明する。
【0127】
【0128】
図１８及び図１９に示すように、該表示基板１００は、ベース基板１１０、発光層１８０及びスペーサー２２０を備え、発光層１８０はベース基板１１０上に位置し且つ複数の発光部１８５を備え、スペーサー２２０はベース基板１１０の発光層１８０の位置する一側に位置する。スペーサー２２０のベース基板１１０から離れた最上部２２５のベース基板１１０での正射影と発光部１８５のベース基板１１０での正射影のエッジとが間隔をおいて設置されている。ただし、上記スペーサーの最上部とは、スペーサーのベース基板から離れた部分、すなわち、厚さが大きい部分であり、また、上記した「間隔をおいて設置されている」とは、スペーサーのベース基板から離れた最上部のベース基板での正射影と発光部のベース基板での正射影との間に所定の間隔を有し、互いに重ならず又は接触していないことを指す。
【0129】
本開示の実施例により提供されている表示基板の製造過程において、ファインメタルマスク２５０で蒸着プロセスを行って上記発光部１８５を形成する時、図１９に示すように、ファインメタルマスク２５０の開口縁２５２のベース基板１１０での正射影とスペーサー２２０の最上部２２５のベース基板１１０での正射影とが間隔をおいて設置されており、それによりファインメタルマスク２５０の開口縁２５２がスペーサー２２０の最上部２２５に接触することを回避し、且つ粒子等の異物の発生を回避できる。たとえば、図１９に示すように、ファインメタルマスク２５０の開口縁２５２はスペーサー２２０のエッジ部分に位置し、スペーサー２２０のエッジ部分の厚さがスペーサー２２０の最上部２２５の厚さ未満であるため、ファインメタルマスク２５０の開口縁２５２は宙吊り状態にあり、スペーサー２２０に接触しておらず、それにより、傷つけによる粒子等の異物の発生を回避できる。それにより、該表示基板は、表示基板の安定性、信頼性及び製品の歩留まり率を向上させることができる。
【0130】
いくつかの例において、図１９に示すように、スペーサー２２０の中間部分のベース基板１１０に垂直な方向におけるサイズは、スペーサー２２０のエッジ部分のベース基板１１０に垂直な方向におけるサイズよりも大きい。つまり、スペーサー２２０の中間部分の厚さは、スペーサー２２０のエッジ部分の厚さよりも大きい。それにより、ファインメタルマスクの開口縁のベース基板での正射影とスペーサーの中間部分（すなわち、スペーサーの最上部）のベース基板での正射影とが間隔をおいて設置されている時、ファインメタルマスクの開口縁は宙吊り状態にあり、スペーサーに接触していないため、傷つけによる粒子等の異物の発生を回避できる。
【0131】
たとえば、図１９に示すように、スペーサー２２０のベース基板１１０に垂直な平面での横断面形状は半円形を含んでもよい。もちろん、本開示の実施例はこれに制限されていない。たとえば、スペーサー２２０の横断面形状が半円形である場合、該半円形の傾斜度の範囲は８－１０度である。
【0132】
いくつかの例において、図１８に示すように、スペーサー２２０のベース基板１１０での正射影の形状は長方形であり、スペーサー２２０の長さ方向における中軸線のベース基板１１０での正射影と発光部１８５のベース基板１１０での正射影のエッジとが間隔をおいて設置されている。それにより、該表示基板はファインメタルマスクの開口縁がスペーサーの最上部に接触することを回避でき、且つ粒子等の異物の発生を回避でき、それにより、表示基板の安定性、信頼性及び製品の歩留まり率を向上させることができる。もちろん、本開示の実施例のスペーサーのベース基板での正射影の形状は上記長方形を含むが、これに制限されず、その他の形状であってもよい。
【0133】
いくつかの例において、図１８に示すように、スペーサー２２０の長さ方向における中軸線のベース基板１１０での正射影と発光部１８５のベース基板１１０での正射影のエッジとの間の距離は６ミクロンよりも大きい。それにより、該表示基板はファインメタルマスクの開口縁がスペーサーの最上部に接触することを効果的に回避でき、且つ粒子等の異物の発生を回避でき、それにより、表示基板の安定性、信頼性及び製品の歩留まり率を向上させることができる。
【0134】
図２０は本開示の一実施例に係る他の表示基板の概略平面図であり、図２１は本開示の一実施例に係る図２０のＤＤ方向における表示基板の断面概略図である。スペーサーと発光部との間の関係を明確に示すために、図２０にはベース基板、アノード層、発光層及びスペーサーのみが示されている。図２０に示すように、スペーサー２２０のベース基板１１０から離れた最上部２２５のベース基板１１０での正射影と発光部１８５のベース基板１１０での正射影のエッジとが間隔をおいて設置されている。図２１に示すように、ファインメタルマスクで蒸着プロセスを行って上記発光部を形成する時、ファインメタルマスク２５０の開口縁２５２は宙吊り状態にあり、スペーサー２２０に接触していない。従って、該表示基板は、ファインメタルマスクの開口縁がスペーサーの最上部に接触することを回避でき、且つ粒子等の異物の発生を回避でき、それにより、表示基板の安定性、信頼性及び製品の歩留まり率をさらに向上させることができる。
【0135】
いくつかの例において、図２０に示すように、複数の発光部１８５は、第１の方向に沿って配置することで複数の発光グループ列２８０を形成し、第２の方向に沿って配置することで複数の発光グループ行２９０を形成する複数の発光グループ１８５０を備え、各発光グループ１８５０は、１つの第１の発光部１８５１、１つの第２の発光部１８５２、１つの第３の発光部１８５３及び１つの第４の発光部１８５４を備え、隣接する２つの発光グループ行２９０は１／２ピッチずれて設置されており、上記ピッチは第１の方向に隣接する２つの発光グループ１８５０の２つの第１の発光部１８５１の中心間の距離に等しく、第２の発光部１８５２及び第３の発光部１８５３は第２の方向に沿って配置して発光対１８５５を形成し、第１の発光部１８５１、発光対１８５５及び第４の発光部１８５４は第１の方向に沿って配置されている。図２０に示すように、スペーサー２２０の最上部２２５のベース基板１１０での正射影は、１つの発光グループ１８５０の第１の発光部１８５１のベース基板１１０での正射影と第３の発光部１８５３のベース基板１１０での正射影、及び、第２の方向に隣接するもう１つの発光グループ１８５０の第２の発光部１８５２及び第４の発光部１８５４のベース基板１１０での正射影の間に位置する。それにより、該表示基板は、スペーサー２２０の最上部２２５のベース基板１１０での正射影と、第１の発光部１８５１、第２の発光部１８５２、第３の発光部１８５３及び第４の発光部１８５４のベース基板１１０での正射影とがいずれも間隔をおいて設置されていることを確保でき、且つ表示基板上の空間を十分に利用できる。
【0136】
たとえば、第１の方向と第２の方向とがほぼ垂直である。ただし、上記第１の方向と第２の方向とがほぼ垂直であることは、第１の方向と第２の方向との間の夾角が９０度である場合を含むだけでなく、第１の方向と第２の方向との間の夾角の範囲が８５－９５度である場合を含む。
【0137】
たとえば、図２０に示すように、該表示基板１００において、第２の方向に隣接する２つの発光グループ１８５０は、第１の発光グループ１８５０Ａ及び第２の発光グループ１８５０Ｂであってもよく、スペーサー２２０の最上部２２５のベース基板１１０での正射影は、第１の発光グループ１８５０Ａの第１の発光部１８５１のベース基板１１０での正射影、第１の発光グループ１８５０Ａの第３の発光部１８５３のベース基板１１０での正射影、第２の発光グループ１８５０Ｂの第２の発光部１８５２のベース基板１１０での正射影及び第２の発光グループ１８５０Ｂの第４の発光部１８５４のベース基板１１０での正射影の間に位置する。それにより、該表示基板は、スペーサー２２０の最上部２２５のベース基板１１０での正射影と、第１の発光部１８５１、第２の発光部１８５２、第３の発光部１８５３及び第４の発光部１８５４のベース基板１１０での正射影とがいずれも間隔をおいて設置されていることを確保でき、且つ表示基板上の空間を十分に利用できる。
【0138】
たとえば、スペーサー２２０のベース基板１１０での正射影は、長さが２０ミクロン、幅が９．５ミクロンの長方形であってもよい。この場合、スペーサー２２０のベース基板１１０での正射影と第１の発光グループ１８５０Ａの第３のアノード１７５３のベース基板１１０での正射影との間の距離範囲は８．５－９．５ミクロンであってもよく、たとえば８．９ミクロンであり、スペーサー２２０のベース基板１１０での正射影と第２の発光グループ１８５０Ｂの第４のアノード１７５４のベース基板１１０での正射影との間の距離範囲は６－７ミクロンであってもよく、たとえば６．３ミクロンである。
【0139】
たとえば、スペーサー２２０のベース基板１１０での正射影と第１の発光グループ１８５０Ａの第３の発光部１８５３のベース基板１１０での正射影との間の距離範囲は０ミクロンであってもよく、さらに互いに重なってもよい。スペーサー２２０のベース基板１１０での正射影と第２の発光グループ１８５０Ｂの第２の発光部１８５２のベース基板１１０での正射影との間の距離範囲は０ミクロンであってもよく、さらに互いに重なってもよい。
【0140】
いくつかの例において、図２０及び図２１に示すように、該表示基板１００は、アノード層１７０及び画素画定層１９０をさらに備え、アノード層１７０は、ベース基板１１０とスペーサー２２０との間に位置し、画素画定層１９０はアノード層１７０のスペーサー２２０に近い一側に位置する。アノード層１７０は、複数のアノード１７５を備え、画素画定層１９０は、複数のアノード１７５を露出させるように複数の開口部１９５を備える。複数のアノード１７５は複数の発光部１８５と対応して設置されており、複数の開口部１９５は、複数の発光部１８５と対応して設置されており、複数の開口部グループ１９５０を備え、開口部グループ１９５０のそれぞれは、１つの第１の開口部１９５１、１つの第２の開口部１９５２、１つの第３の開口部１９５３及び１つの第４の開口部１９５４を備え、複数のアノード１７５は複数の発光部１８５と対応して設置されており、複数のアノードグループ１７５０を備え、アノードグループ１７５０のそれぞれは、１つの第１のアノード１７５１、１つの第２のアノード１７５２、１つの第３のアノード１７５３及び１つの第４のアノード１７５４を備え、第１の発光部１８５１は、少なくとも部分的に第１の開口部１９５１内に位置し且つ露出された第１のアノード１７５１をカバーし、第２の発光部１８５２は、少なくとも部分的に第２の開口部１９５２内に位置し且つ露出された第２のアノード１７５２をカバーし、第３の発光部１８５３は、少なくとも部分的に第３の開口部１９５３内に位置し且つ露出された第３のアノード１７５３をカバーし、第４の発光部１８５４は、少なくとも部分的に第４の開口部１９５４内に位置し且つ露出された第４のアノード１７５４をカバーする。
【0141】
【0142】
たとえば、図２０及び図２１に示すように、第１の仮想直線はスペーサー２２０の長さ方向に平行であり且つスペーサー２２０の中心を通過し、第１の開口部１９５１のベース基板１１０での正射影の形状は略楕円形であり、該楕円形の長軸方向における頂点から第１の仮想直線までの距離と、第１の開口部１９５１から第１の仮想直線までの最短距離との比の範囲は、１．５－１である。
【0143】
たとえば、第１の開口部１９５１と第２の開口部１９５２との間の距離範囲は２０－２５ミクロンであり、第１の開口部１９５１と第３の開口部１９５３との間の距離も２０－２５ミクロンであり、第１の開口部１９５１と第４の開口部１９５４との間の距離範囲も２０－２５ミクロンである。もちろん、本開示の実施例はこれに制限されず、各開口部の間の距離は、実際の製品のサイズにより決められてもよい。
【0144】
いくつかの例において、図２０及び図２１に示すように、スペーサー２２０のベース基板１１０での正射影と第１の開口部１９５１のベース基板１１０でのスペーサーブロックとが設置されている。それにより、本開示の実施例により提供されている表示基板の製造過程において、ファインメタルマスクで蒸着プロセスを行って上記発光部を形成する時、該表示基板は、ファインメタルマスクの開口縁がスペーサーの最上部に接触することを回避でき、且つ粒子等の異物の発生を回避できる。
【0145】
【0146】
いくつかの例において、図２０及び図２１に示すように、第１の開口部１９５１のベース基板１１０での正射影の形状は略楕円形であり、スペーサー２２０のベース基板１１０での正射影の形状は長方形であり、第１の開口部１９５１のベース基板１１０での正射影の形状の長軸方向とスペーサー２２０のベース基板１１０での正射影の延伸方向との間の夾角の範囲は２０－７０度である。
【0147】
いくつかの例において、図２０及び図２１に示すように、該表示基板１００は、アノード層１７０のベース基板１１０に近い一側に位置し、且つ複数の画素駆動回路２６５を有する画素回路層２６０をさらに備え、複数の画素駆動回路２６５は複数のアノード１７５と対応して設置されており、各アノード１７５は対応する画素駆動回路２６５と電気的に接続されており、第１のアノード１７５１は、本体部１７５１Ａと、本体部１７５１Ａと接続されている接続部１７５１Ｂとを備え、第１の開口部１９５１のベース基板１１０での正射影は本体部１７５１Ａのベース基板１１０での正射影の内部にあり、接続部１７５１Ｂは対応する画素駆動回路２６５と電気的に接続されている。
【0148】
いくつかの例において、図２０及び図２１に示すように、スペーサー２２０のベース基板１１０での正射影と接続部１７５１Ｂのベース基板１１０での正射影とが少なくとも部分的に重なる。それにより、該表示基板は、ファインメタルマスクの開口縁がスペーサーの最上部に接触することを回避でき、且つ粒子等の異物の発生を回避すると同時に、表示基板上の空間を十分に利用できる。
【0149】
いくつかの例において、図２０及び図２１に示すように、接続部１７５１Ｂは、本体部１７５１Ａの、同じ発光グループ１８５０の第３のアノード１７５３及び第２の方向に隣接する発光グループ１８５０の第４のアノード１７５４に近い位置にある。
【0150】
いくつかの例において、第１の開口部１９５１により画定された領域は第１のサブ画素の第１の有効発光領域であり、第２の開口部１９５２により画定された領域は第２のサブ画素の第２の有効発光領域であり、第３の開口部１９５３により画定された領域は第３のサブ画素の第３の有効発光領域であり、第４の開口部１９５４により画定された領域は第４のサブ画素の第４の有効発光領域である。それにより、上記複数の発光グループ、複数の開口部グループ及び複数のアノードグループは、それぞれ、複数の画素構造に対応する。
【0151】
いくつかの例において、第１の発光部は第１の色の光を発するように構成されており、第２の発光部と第３の発光部とは接続されており、第２の色の光を発するように構成されており、第４の発光部は第３の色の光を発するように構成されている。
【0152】
たとえば、第１の色は赤色（Ｒ）、第２の色は緑色（Ｇ）、第３の色は青色（Ｂ）である。つまり、該表示基板はＧＧＲＢの画素配置構造を用いている。
【0153】
図２２は本開示の一実施例に係る図２０のＥＥ方向における表示基板の断面概略図である。図２２に示すように、実際の製造過程において、ファインメタルマスクで形成した発光部１８５（たとえば、第１の発光層１８５１及び第４の発光層１８５４）は拡散して、薄い拡散部（たとえば、拡散部１８５１Ａ及び１８５４Ａ）を形成するため、最終的に得た発光層１８５のサイズがファインメタルマスクの開口部のサイズよりも大きいことを引き起こし、その結果、スペーサー２２０と重なるようになり、さらに隣接する発光部が接触し又は重なるようになる。この場合、上記発光層とは、発光層の厚さが拡散部の厚さ以上の部分であり、拡散部を含まない。
【0154】
本開示の一実施例は表示装置をさらに提供している。図２３は本開示の一実施例に係る表示装置の概略図である。図２３に示すように、該表示装置４００は、上記いずれかに記載の表示基板１００を備える。それにより、該表示装置は、該表示基板の有益な効果に対応する有益な効果を有する。たとえば、該表示装置は、製造過程においてファインメタルマスクの開口縁２５２がスペーサーの最上部に接触することを回避でき、且つ粒子等の異物の発生を回避でき、それにより、表示基板の安定性、信頼性及び製品の歩留まり率を向上させることができる。
【0155】
たとえば、該表示装置は、テレビ、コンピュータ、ノートパソコン、タブレットコンピュータ、携帯電話、ナビゲータ、デジタルフォトフレームなど表示機能を有する電子製品であってもよい。
【0156】
本開示の一実施例は、表示基板の製造方法をさらに提供している。図２４は本開示の一実施例に係る表示基板の製造方法である。図２４に示すように、該表示基板の製造方法は、以下のステップＳ１０１－Ｓ１０３を含む。
【0157】
ステップＳ１０１：ベース基板上に、複数の開口部を備える画素画定層を形成する。
【0158】
たとえば、ベース基板は、石英基板、ガラス基板、プラスチック基板等を用いてもよく、画素画定層は、気相成長プロセスで製造されてもよく、複数の開口部はエッチングプロセスで製造されてもよい。もちろん、本開示の実施例はこれに制限されない。
【0159】
ステップＳ１０２：画素画定層のベース基板から離れた一側にスペーサーを形成する。
【0160】
たとえば、スペーサーは画素画定層とともに、同じフィルム層を使用することによりハーフトーンマスク又はグレートーンマスクを介して形成され、それによりマスクプロセスを省き、コストを削減させることができる。たとえば、まず、ベース基板上に画素画定層及びスペーサーを形成するための層構造を形成し、そして、ハーフトーンマスク又はグレートーンマスクを利用して層構造のベース基板から離れた一側に、完全保持部分、部分保持部分及び完全除去部分を有する第１のフォトレジストパターンを形成し、第１のフォトレジストパターンを利用して層構造に対してエッチング（たとえば、ウェットエッチングプロセス）を行い、完全除去部分に対応する層構造を除去して、画素画定層の複数の開口部を形成し、その後、第１のフォトレジストパターンに対して灰化プロセスを行い、部分保持部分を除去して第２のフォトレジストパターンを形成し、第２のフォトレジストパターンを利用して層構造をさらにエッチングして、完全保持部分に対応する層構造にスペーサーを形成し、部分保持部分に対応する層構造に画素画定層を形成する。もちろん、本開示の実施例はこれに制限されず、スペーサーは単独に形成してもよい。
【0161】
ステップＳ１０３：スペーサーのベース基板から離れた一側にマスク板を置き、且つマスク板をマスクとして複数の開口部内に発光材料を蒸着させて複数の発光部を有する発光層を形成し、マスク板は複数のマスク開口部を備え、スペーサーのベース基板から離れた最上部のベース基板での正射影とマスクの開口部のベース基板での正射影のエッジとが間隔をおいて設置されている。
【0162】
本開示の実施例により提供されている表示基板の製造過程において、スペーサーのベース基板から離れた一側にマスク板を置き、且つマスク板をマスクとして複数の開口部内に発光材料を蒸着させて複数の発光部を有する発光層を形成する時、マスク板の開口縁のベース基板での正射影とスペーサーの最上部のベース基板での正射影とが間隔をおいて設置されており、それにより、マスク板の開口縁がスペーサーの最上部に接触することを回避でき、且つ粒子等の異物の発生を回避できる。それにより、該表示基板の製造方法は、表示基板の安定性、信頼性及び製品の歩留まり率を向上させることができる。
【0163】
いくつかの例において、上記マスク板はファインメタルマスク（ＦＭＭ）である。
【0164】
いくつかの例において、スペーサーのベース基板での正射影の形状は長方形であり、スペーサーの長さ方向における中軸線のベース基板での正射影と発光部のベース基板での正射影のエッジとが間隔をおいて設置されている。それにより、該表示基板の製造方法は、ファインメタルマスクの開口縁がスペーサーの最上部に接触することを回避でき、且つ粒子等の異物の発生を回避でき、それにより、表示基板の安定性、信頼性及び製品の歩留まり率を向上させることができる。
【0165】
いくつかの例において、スペーサーのベース基板での正射影と発光部のベース基板での正射影のエッジとが間隔をおいて設置されている。それにより、該表示基板は、ファインメタルマスクの開口縁がスペーサーの最上部に接触することをさらに回避でき、且つ粒子等の異物の発生を回避でき、それにより、表示基板の安定性、信頼性及び製品の歩留まり率をさらに向上させることができる。
【0166】
図２５－図２７は本開示の一実施例に係るマスク板グループの概略平面図である。図２５－図２７に示すように、該マスク板グループは、第１のマスク板５１０、第２のマスク板５２０及び第３のマスク板５３０を備え、第１のマスク板５１０は、それぞれが上記第１の発光部１８５１を形成するための複数の第１のマスク開口部４１２を備え、第２のマスク板５２０は、それぞれが上記第２の発光部１８５２及び第３の発光部１８５３を形成するための複数の第２のマスク開口部４２２を備え、つまり、第２の発光部１８５２及び第３の発光部１８５３は同じマスク開口部を介して形成されており、第３のマスク板５３０は、それぞれが上記第４の発光部１８５４を形成するための複数の第３のマスク開口部４３２を備える。
【0167】
たとえば、図２５－図２７に示すように、該表示基板の製造方法において、上記ステップＳ１０３は、図２５に示すように、スペーサー２２０のベース基板１１０から離れた一側に第１のマスク板５１０を置き、且つ第１のマスク板５１０をマスクとして複数の開口部１９５１内に発光材料を蒸着させて複数の第１の発光部１８５１を形成するステップと、第１のマスク板５１０を除去するステップと、図２６に示すように、スペーサー２２０のベース基板１１０から離れた一側に第２のマスク板５２０を置き、且つ第２のマスク板５２０をマスクとして複数の開口部１９５１及び１９５２内に発光材料を蒸着させて複数の第２の発光部１８５２及び複数の第３の発光部１８５３を形成するステップと、第２のマスク板５２０を除去するステップと、図２７に示すように、スペーサー２２０のベース基板１１０から離れた一側に第３のマスク板５３０を置き、且つ第３のマスク板５３０をマスクとして複数の開口部１９５４内に発光材料を蒸着させて複数の第４の発光部１８５４を形成するステップと、を含む。
【0168】
たとえば、図２５－図２７に示すように、スペーサー２２０のベース基板１１０から離れた最上部のベース基板１１０での正射影と第１の発光部１８５１又は第４の発光部１８５４のベース基板１１０での正射影のエッジとが間隔をおいて設置されている。
【0169】
一方、有機発光ダイオード（ＯＬＥＤ）表示技術の継続的な発展に伴って、表示効果に対する要件もますます高くなる。研究を行ったところ、本願の発明者は、有機発光ダイオード表示装置の表示効果に影響を与える要素が多く、ゲート層の負荷（Ｌｏａｄｉｎｇ）は画素駆動回路の充電時間に影響を与えて、画素駆動回路の充電時間は表示効果に大きな影響を与えることを見出した。通常、ゲート層の負荷は主にゲート線及びリセット信号線の負荷からなる。一方、データ線（又はソース線）の負荷はＩＣの電力に直接関係しており、データ線の負荷は大きければ大きいほど、ＩＣドライバに対する要件が高くなり、それにより、ＩＣの電力も大きくなる。従って、ゲート線とリセット信号線との間の負荷及びデータ線上の負荷を制御すると、有機発光ダイオード表示装置の表示効果を向上させることができ、有機発光ダイオード表示装置の電力を低減させることができる。
【0170】
これに対して、本開示の実施例は表示基板及び表示装置を提供している。該表示基板は、ベース基板と、第１のゲート層と、第２のゲート層と、第１の導電層とを備え、第１のゲート層はベース基板上に位置し、第２のゲート層は第１のゲート層のベース基板から離れた一側に位置し、第１の導電層は第２のゲート層のベース基板から離れた一側に位置し、第１のゲート層は、第１の方向に沿って延伸するリセット信号線及び第１の電極ブロックを備え、第２のゲート層は、第１の電極ブロックとストレージコンデンサを形成するように第２の電極ブロックを備え、第１の導電層は、第２の方向に沿って延伸する電源線を備え、リセット信号線と電源線とは第１の重なり領域を有し、第２の電極ブロックと電源線とは第２の重なり領域を有し、第１の重なり領域に位置する電源線の幅が、第２の重なり領域に位置する電源線の幅未満であり、第１の方向と第２の方向とは交差する。それにより、リセット信号線と電源線が重なる第１の重なり領域内の電源線の幅を減少させることにより、該表示基板は、リセット信号線の負荷を低減させることができ、それにより、画素駆動回路の充電時間を長くし、さらに該表示基板の表示効果を向上させることができる。
【0171】
以下、図面を参照しながら本開示の実施例により提供されている表示基板及び表示装置を詳細に説明する。
【0172】
本開示の一実施例は表示基板を提供している。図２８Ａは本開示の一実施例に係る他の表示基板の部分概略図であり、図２８Ｂは本開示の一実施例に係る他の表示基板の部分概略図であり、図２９は本開示の一実施例に係る図２８ＡのＦＦ方向における表示基板の断面概略図である。該表示基板内の画素駆動回路構造の各フィルム層の積層構造を明確に示すために、図２８Ｂにはアノード層及び第２の導電層が省略されている。
【0173】
図２８Ａ、図２８Ｂ、及び図２９に示すように、該表示基板１００は、ベース基板１１０、第１のゲート層１３０、第２のゲート層１４０及び第１の導電層１５０を備え、第１のゲート層１３０はベース基板１１０上に位置し、第２のゲート層１４０は第１のゲート層１３０のベース基板１１０から離れた一側に位置し、第１の導電層１５０は第２のゲート層１４０のベース基板１１０から離れた一側に位置する。第１のゲート層１３０は、第１の方向に沿って延伸するリセット信号線１３１及び第１の電極ブロックＣＥ１を備え、第２のゲート層１４０は、第１の電極ブロックＣＥ１とストレージコンデンサを形成するように構成されている第２の電極ブロックＣＥ２を備え、第１の導電層１５０は、第２の方向に沿って延伸する電源線１５１を備え、リセット信号線１３１と電源線１５１とは第１の重なり領域３５１を有し、第２の電極ブロックＣＥ２と電源線１５１とは第２の重なり領域３５２を有し、第１の重なり領域３５１に位置する電源線１５１の幅が、第２の重なり領域３５２に位置する電源線１５１の幅未満である。つまり、電源線１５１の第１の重なり領域３５１での幅は縮小されており、第１の方向と第２の方向とは交差し、たとえば、互いに直交する。ただし、上記電源線の幅とは、電源線の第１の方向におけるサイズであり、対応して、電源線の長さとは、電源線の第２の方向におけるサイズである。
【0174】
本開示の実施例により提供されている表示基板において、リセット信号線と電源線が重なる第１の重なり領域内の電源線の幅を減少させると、リセット信号線と電源線との重なり面積を減少させることができ、それにより、リセット信号線と電源線との間の寄生容量の大きさを減少させることができる。それにより、リセット信号線と電源線が重なる第１の重なり領域内の電源線の幅を減少させると、該表示基板は、リセット信号線の負荷を低減させることができ、それにより、画素駆動回路の充電時間を長くし、さらに、該表示基板の表示効果を向上させることができる。
【0175】
いくつかの例において、第１の導電層は第１のソース／ドレイン金属層であってもよく、該表示基板はさらに第２の導電層、すなわち第２のソース／ドレイン金属層を備えてもよい。ただし、表示基板上のフィルム層構造を明確に示すために、図２８Ａに示されている表示基板には第２の導電層（第２のソース／ドレイン金属層）が示されておらず、もちろん、本開示の実施例はこれに制限されず、該表示基板は第２の導電層を備えない単層ソース／ドレイン金属層の表示基板であってもよい。
【0176】
いくつかの例において、第１の重なり領域３５１に位置する電源線１５１の幅は電源線１５１の平均幅未満である。
【0177】
いくつかの例において、図２８Ａ及び図２８Ｂに示すように、第１の重なり領域３５１の電源線１５１の幅は電源線１５１の最大幅の５／７未満である。それにより、該表示基板は、リセット信号線の負荷を効果的に低減させることができる。
【0178】
いくつかの例において、図２８Ｂに示すように、電源線１５１は本体延伸部１５１Ａ及び縮小部１５１Ｂを備え、縮小部１５１Ｂの幅は本体延伸部１５１Ａの幅未満であり、縮小部１５１Ｂのベース基板１１０での正射影とリセット信号線１３１のベース基板１１０での正射影とが重なる。
【0179】
いくつかの例において、図２８Ａ及び図２８Ｂに示すように、第１のゲート層１３０は、第１の方向に沿って延伸するゲート線１３２をさらに備え、ゲート線１３２と電源線１５１とは第３の重なり領域３５３を有し、第３の重なり領域３５３の電源線１５１の幅は第２の重なり領域３５２に位置する電源線１５１の幅未満である。つまり、第３の重なり領域の電源線の幅も縮小されている。それにより、ゲート線と電源線が重なる第２の重なり領域内の電源線の幅を減少させることにより、該表示基板は、ゲート線の負荷を低減させることができ、それにより、画素駆動回路の充電時間をさらに長くし、さらに、該表示基板の表示効果を向上させることができる。
【0180】
いくつかの例において、第３の重なり領域３５３の電源線１５１の幅は電源線１５１の平均幅未満である。
【0181】
いくつかの例において、図２８Ａ及び図２８Ｂに示すように、第３の重なり領域３５３の電源線１５１の幅は電源線１５１の最大幅の５／７未満である。それにより、該表示基板は、リセット信号線の負荷を効果的に低減させることができる。
【0182】
いくつかの例において、図２８Ｂに示すように、電源線１５１は本体延伸部１５１Ａ及び縮小部１５１Ｂを備え、縮小部１５１Ｂの幅は本体延伸部１５１Ａの幅未満であり、縮小部１５１Ｂのベース基板１１０での正射影とゲート線１３２のベース基板１１０での正射影とが重なる。
【0183】
いくつかの例において、図２８Ａ及び図２８Ｂに示すように、第１の導電層１５０は、第２の方向に沿って延伸するデータ線１５２をさらに備え、データ線１５２とリセット信号線１３１とは第４の重なり領域３５４を有し、第４の重なり領域３５４のリセット信号線１３１の幅はリセット信号線１３１の平均幅未満である。該表示基板において、第４の重なり領域のリセット信号線の幅を減少させると、リセット信号線とデータ線との重なり面積を減少させることができ、それにより、リセット信号線とデータ線との間の寄生容量の大きさを減少させることができる。それにより、第４の重なり領域のリセット信号線の幅を減少させることにより、該表示基板は、データ線の負荷を低減させることができ、それにより、駆動電力を低減させ、さらに該表示基板の電力を低減させることができる。ただし、上記リセット信号線の幅とはリセット信号線の第２の方向におけるサイズであり、対応して、リセット信号線の長さとはリセット信号線の第１の方向におけるサイズである。
【0184】
いくつかの例において、図２８Ａ及び図２８Ｂに示すように、第４の重なり領域３５４のリセット信号線１３１の幅はリセット信号線１３１の最大幅の３／４未満である。それにより、該表示基板は、データ線の負荷を効果的に低減させることができる。
【0185】
いくつかの例において、図２８Ａ及び図２８Ｂに示すように、該表示基板１００は、第１のゲート層１３０のベース基板１１０に近い一側に位置する半導体層１２０をさらに備え、第２のゲート層１４０は、前記第１の方向に沿って延伸する初期化信号線１４１を備え、データ線１５２と初期化信号線１４１とは第５の重なり領域３５５を有し、初期化信号線１４１と半導体層１２０とは第６の重なり領域３５６を有し、第５の重なり領域３５５に位置する初期化信号線１４１の幅は第６の重なり領域３５６に位置する初期化信号線１４１の幅未満である。該表示基板において、第５の重なり領域の初期化信号線の幅を減少させると、初期化信号線とデータ線との重なり面積を減少させることができ、それにより初期化信号線とデータ線との間の寄生容量の大きさを減少させることができる。それにより、第５の重なり領域の初期化信号線の幅を減少させることにより、該表示基板は、データ線の負荷をさらに低減させることができ、それにより駆動電力を低減させて、さらに該表示基板の電力を低減させることができる。ただし、上記初期化信号線の幅とは、初期化信号線の第２の方向におけるサイズであり、対応して、初期化信号線の長さとは、初期化信号線の第１の方向におけるサイズである。
【0186】
いくつかの例において、第４の重なり領域３５４に位置する初期化信号線１４１の幅は初期化信号線１４１の平均幅未満である。
【0187】
たとえば、図２８Ｂに示すように、リセット信号線１３１と重なる縮小部１５１Ｂのベース基板１１０での正射影は初期化信号線１４１のベース基板１１０での正射影とも重なる。
【0188】
いくつかの例において、図２８Ｂに示すように、電源線１５１は本体延伸部１５１Ａ及び縮小部１５１Ｂを備え、縮小部１５１Ｂの幅は本体延伸部１５１Ａの幅未満であり、縮小部１５１Ｂのベース基板１１０での正射影と半導体層１１０のベース基板１１０での正射影とが重ならない。
【0189】
いくつかの例において、図２８Ｂに示すように、第２のゲート層１４０は導電性ブロック１４３をさらに備え、本体延伸部１５１Ａは導電性ブロック１４３と接続されており、ベース基板１１０での正射影と半導体層１１０のベース基板１１０での正射影とが部分的に重なり、縮小部１５１Ｂと第２の方向に隣接する接続部１５１Ｃを備える。
【0190】
たとえば、図２８Ｂに示すように、接続部１５１Ｃは２つの縮小部１５１Ｂの間に位置してもよい。
【0191】
いくつかの例において、図２８Ａ及び図２８Ｂに示すように、第４の重なり領域３５４の初期化信号線１４１の幅は初期化信号線１５１の最大幅の３／４未満である。それにより、該表示基板は、データ線の負荷を効果的に低減させることができる。
【0192】
たとえば、半導体層１２０は多結晶シリコンのようなシリコン系半導体材料を用いてもよい。もちろん、本開示の実施例はこれに制限されず、半導体層はさらに半導体材料を用いてもよい。
【0193】
【0194】
たとえば、図３０Ａに示すように、半導体層１２０は、第１のユニット１２１と、第２のユニット１２２と、第３のユニット１２３と、第４のユニット１２４と、第５のユニット１２５と、第６のユニット１２６と、第７のユニット１２７と、を備え、第１のユニット１２１は、第１のチャネル領域Ｃ１、第１のチャネル領域Ｃ１の両側に位置する第１のソース領域Ｓ１及び第１のドレイン領域Ｄ１を備え、第２のユニット１２２は第２のチャネル領域Ｃ２、第２のチャネル領域Ｃ２の両側に位置する第２のソース領域Ｓ２及び第２のドレイン領域Ｄ２を備え、第３のユニット１２３は第３のチャネル領域Ｃ３、第３のチャネル領域Ｃ３の両側に位置する第３のソース領域Ｓ３及び第３のドレイン領域Ｄ３を備え、第４のユニット１２４は第４のチャネル領域Ｃ４、第４のチャネル領域Ｃ４の両側に位置する第４のソース領域Ｓ４及び第４のドレイン領域Ｄ４を備え、第５のユニット１２５は第５のチャネル領域Ｃ５、第５のチャネル領域Ｃ５の両側に位置する第５のソース領域Ｓ５及び第５のドレイン領域Ｓ５を備え、第６のユニット１２６は第６のチャネル領域Ｃ６、第６のチャネル領域Ｃ６の両側に位置する第６のソース領域Ｓ６及び第６のドレイン領域Ｄ６を備え、第７のユニット１２７は、第７のチャネル領域Ｃ７、第７のチャネル領域Ｃ７の両側に位置する第７のソース領域Ｓ７及び第７のドレイン領域Ｄ７を備える。
【0195】
たとえば、図３０Ａ及び図３１に示すように、第６のドレイン領域Ｄ６は第３のドレイン領域Ｄ３と接続されており、第３のソース領域Ｓ３、第１のドレイン領域Ｄ１及び第５のソース領域Ｓ５は第１のノードＮ１に接続されており、第１のソース領域Ｓ１、第２のドレイン領域Ｄ２及び第４のドレイン領域Ｄ４は第２のノードＮ２に接続されており、第５のドレイン領域Ｄ５は第７のドレイン領域Ｄ７と接続されている。
【0196】
たとえば、図３０Ｂに示すように、第１のゲート層１３０は、第１の方向に沿って延伸するリセット信号線１３１と、第１の方向に沿って延伸するゲート線１３２と、第１の電極ブロックＣＥ１と、第１の方向に沿って延伸する送信制御線１３３とを備える。
【0197】
たとえば、図３０Ｃに示すように、第２のゲート層１４０は、第１の方向に沿って延伸する初期化信号線１４１と、第２の電極ブロックＣＥ２と、導電性ブロック１４３とを備える。たとえば、導電性ブロック１４３は電源線に接続されており、それにより電源線の抵抗を低減させる。
【0198】
図３１に示すように、第６のソース領域Ｓ６及び第７のソース領域Ｓ７は初期化信号線１４１と接続されており、第１の電極ブロックＣＥ１と第２の電極ブロックＣＥ２はストレージコンデンサＣｓｔを形成することができる。
【0199】
たとえば、図３０Ｄに示すように、第１の導電層１５０は、第２の方向に沿って延伸する電源線１５１及びデータ線１５２と、第１の接続ブロック１５４１と、第２の接続ブロック１５４２と、第３の接続ブロック１５４３と、を備える。第１の接続ブロック１５４１は、初期化信号線１４１を第６のソース領域Ｓ６及び第７のソース領域Ｓ７と接続し、第２の接続ブロック１５４２は、第３のドレイン領域Ｄ３を第１の電極ブロックＣＥ１と接続し、第３の接続ブロック１５４３は第５のドレイン領域Ｄ５と接続されており、ドレインとして対応するアノードと接続することができる。
【0200】
たとえば、図３１に示すように、第２のソース領域Ｓ２はデータ線１５２と接続されており、第４のソース領域Ｓ４は電源線１５１と接続されている。それにより、半導体層１２０の第１のユニット１２１、第２のユニット１２２、第３のユニット１２３、第４のユニット１２４、第５のユニット１２５、第６のユニット１２６及び第７のユニット１２７は上記リセット信号線１３１及びゲート線１３２と第１の薄膜トランジスタＴ１、第２の薄膜トランジスタＴ２、第３の薄膜トランジスタＴ３、第４の薄膜トランジスタＴ４、第５の薄膜トランジスタＴ５、第６の薄膜トランジスタＴ６及び第７の薄膜トランジスタＴ７を形成することができる。
【0201】
以下、図３１に示されている画素駆動回路の１つの動作モードを概略的に説明する。先ず、リセット信号線１３１にリセット信号を伝送し且つ第７の薄膜トランジスタＴ７を導通させる時、各サブ画素のアノードを流れた残り電流は、第７の薄膜トランジスタＴ７を介して第６の薄膜トランジスタＴ６に放電され、それにより、各サブ画素のアノードを流れた残り電流による発光を抑制する。そして、リセット信号線１３１にリセット信号を伝送し且つ初期化信号線１４１に初期化信号を伝送する時、第６の薄膜トランジスタＴ６を導通させ、且つ第６の薄膜トランジスタＴ６を介して第１の薄膜トランジスタＴ１の第１のゲート及びストレージコンデンサＣｓｔの第１の電極ブロックＣＥ１に初期化電圧Ｖｉｎｔを印加することにより、第１のゲート及びストレージコンデンサＣｓｔを初期化する。第１のゲートを初期化させると、第１の薄膜トランジスタＴ１を導通させることができる。
【0202】
その後、ゲート線１３２にゲート信号を伝送し且つデータ線１５２にデータ信号を伝送する時、第２の薄膜トランジスタＴ２及び第３の薄膜トランジスタＴ３をいずれも導通させ、第２の薄膜トランジスタＴ２及び第３の薄膜トランジスタＴ３を介して第１のゲートにデータ電圧Ｖｄを印加する。この場合、第１のゲートに印加した電圧は補償電圧Ｖｄ＋Ｖｔｈであり、且つ第１のゲートに印加した補償電圧もストレージコンデンサＣｓｔの第１の電極ブロックＣＥ１に印加される。
【0203】
その後、電源線１５１はストレージコンデンサＣｓｔの第２の電極ブロックＣＥ２に駆動電圧Ｖｅｌを印加し、第１の電極ブロックＣＥ１に補償電圧Ｖｄ＋Ｖｔｈを印加し、それぞれストレージコンデンサＣｓｔの２つの電極に印加された電圧の差に対応する電荷をストレージコンデンサＣｓｔ内に格納し、第１の薄膜トランジスタＴ１が所定の時間導通している。
【0204】
その後、送信制御線１３３に送信制御信号を印加する時、第４の薄膜トランジスタＴ４と第５の薄膜トランジスタＴ５をいずれも導通させ、第４の薄膜トランジスタＴ４が第５の薄膜トランジスタＴ５に駆動電圧Ｖｅｌを印加するようにする。駆動電圧ＶｅｌはストレージコンデンサＣｓｔにより導通された第１の薄膜トランジスタＴ１を通過する時、対応する駆動電圧ＶｅｌとストレージコンデンサＣｓｔを介して第１のゲートに印加した電圧との差により駆動電流Ｉｄが第１の薄膜トランジスタＴ１の第１のドレイン領域Ｄ３を流れ、駆動電流Ｉｄが第５の薄膜トランジスタＴ５を介して各サブ画素に印加され、それにより各サブ画素の発光層が発光する。
【0205】
いくつかの例において、図２９及び図３１に示すように、該表示基板１００は、第１の平坦層２４１、第２の導電層１６０、第２の平坦層２４２及びアノード１７５をさらに備え、第１の平坦層２４１は、第１の導電層１５０のベース基板１１０から離れた一側に位置し、第２の導電層１６０は、第１の平坦層２４１の第１の導電層１５０から離れた一側に位置し、接続電極１６１を備え、第２の平坦層２４２は、第２の導電層１６０の第１の平坦層２４１から離れた一側に位置し、アノード１７５は、第２の平坦層２４２の第２の導電層１６０から離れた一側に位置し、第１の平坦層２４１は、第１のビアＨ１を備え、接続電極１６１は第１のビアＨ１を介して第５のドレイン領域Ｓ５と接続されており、第２の平坦層２４２は第２のビアＨ２を備え、アノード１７５は第２のビアＨ２を介して接続電極１６１と接続されている。
【0206】
本開示の一実施例は表示装置をさらに提供している。図３２は本開示の一実施例に係る表示装置の概略図である。図３２に示すように、該表示装置４００は、上記いずれかに記載の表示基板１００を備える。それにより、該表示装置は、該表示基板の有益な効果に対応する有益な効果を有する。たとえば、該表示装置は、ゲート層の負荷を低減させることができ、それにより、画素駆動回路の充電時間を長くし、さらに、該表示基板の表示効果を向上させることができる。
【0207】
たとえば、該表示装置は、テレビ、コンピュータ、ノートパソコン、タブレットコンピュータ、携帯電話、ナビゲータ、デジタルフォトフレームなど表示機能を有する電子製品であってもよい。
【0208】
一方、有機発光ダイオード（ＯＬＥＤ）表示装置の長期発光安定性も有機発光ダイオード表示装置の１つの重要な仕様又は指標である。研究を行ったところ、本願の発明者は、有機発光ダイオード表示装置の長期発光安定性に影響を与える要素が多く、発光材料自体の耐用年数に加えて、画素駆動回路内の薄膜トランジスタの動作状態が発光輝度及び長期発光安定性のいずれにもある程度の影響を与えることを見出した。
【0209】
これに対して、本開示の実施例は表示基板及び表示装置を提供している。該表示基板は、ベース基板と、画素回路層と、アノード層と、を備え、画素回路層はベース基板上に位置し且つ複数の画素駆動回路を備え、アノード層は画素回路層のベース基板から離れた一側に位置し且つ複数のアノードを備える。複数の画素駆動回路は複数のアノードと一対一で対応して設置されており、それぞれ機能薄膜トランジスタを備え、隣接して設置されている第１の画素駆動回路及び第２の画素駆動回路を備え、第１の画素駆動回路内の機能薄膜トランジスタのチャネル領域及び第２の画素駆動回路内の機能薄膜トランジスタのチャネル領域のベース基板での正射影はいずれも第１の画素駆動回路に対応するアノードのベース基板での正射影と重なる。それにより、該表示基板はアノードを介して第１の画素駆動回路内の機能薄膜トランジスタのチャネル領域及び第２の画素駆動回路内の機能薄膜トランジスタのチャネル領域を同時に遮り、それにより機能薄膜トランジスタの安定性を高め、耐用年数を延ばすことができ、それにより該表示基板の長期発光安定性を高め、耐用年数を延ばすことができる。
【0210】
以下、図面を参照しながら本開示の実施例により提供されている表示基板及び表示装置を詳細に説明する。
【0211】
本開示の一実施例は表示基板を提供している。図３３は本開示の一実施例に係る表示基板の部分概略図であり、図３４は本開示の一実施例に係る図３３のＫＫ方向における表示基板の断面概略図であり、図３５Ａは本開示の一実施例に係る図３３のＭＭ方向における表示基板の断面概略図であり、図３５Ｂは本開示の一実施例に係る図３３のＮＮ方向における表示基板の断面概略図であり、図３５Ｃは本開示の一実施例に係る図３３のＱＱ方向における表示基板の断面概略図である。
【0212】
図３３及び図３４に示すように、該表示基板１００は、ベース基板１１０と、画素回路層２６０と、アノード層１７０と、を備え、画素回路層２６０はベース基板１１０上に位置し且つ複数の画素駆動回路２６５を備え、アノード層１７０は、画素回路層２６０のベース基板１１０から離れた一側に位置し且つ複数のアノード１７５を備える。複数の画素駆動回路２６５は複数のアノード１７５と一対一で対応して設置されており、各画素駆動回路２５６は、補償薄膜トランジスタＴ３のような機能薄膜トランジスタを備え、複数の画素駆動回路２６５は、隣接して設置されている第１の画素駆動回路２６５７及び第２の画素駆動回路２６５８を備え、第１の画素駆動回路２６５７内の補償薄膜トランジスタＴ３のチャネル領域及び第２の画素駆動回路２６５８内の補償薄膜トランジスタＴ３のチャネル領域のベース基板１１０での正射影はいずれも第１の画素駆動回路２６５７に対応するアノード１７５のベース基板１１０での正射影と重なる。ただし、上記第１の画素駆動回路及び第２の画素駆動回路内の「第１」及び「第２」は文字上で２つの画素駆動回路を区別するだけであり、この２つの画素駆動回路の具体的な構造は同じであり、また、上記機能薄膜トランジスタは画素駆動回路内のその他の薄膜トランジスタであってもよい。
【0213】
本開示の実施例により提供されている表示基板において、第１の画素駆動回路２６５７内の補償薄膜トランジスタＴ３のチャネル領域及び第２の画素駆動回路２６５８内の補償薄膜トランジスタＴ３のチャネル領域のベース基板１１０での正射影がいずれも第１の画素駆動回路２６５７に対応するアノード１７５のベース基板１１０での正射影と重なるため、第１の画素駆動回路２６５７に対応するアノード１７５は第１の画素駆動回路２６５７内の補償薄膜トランジスタＴ３のチャネル領域及び第２の画素駆動回路２６５８内の補償薄膜トランジスタＴ３のチャネル領域を部分的に遮り又は完全に遮ることができる。それにより、該表示基板は、第１の画素駆動回路内の補償薄膜トランジスタＴ３及び第２の画素駆動回路２６５８内の補償薄膜トランジスタＴ３の安定性を高め、耐用年数を延ばすことができ、それにより該表示基板の長期発光安定性を高め、耐用年数を延ばすことができる。図３０Ａ－図３０Ｄは本開示の一実施例に係る表示基板の複数のフィルム層の概略平面図であり、図３１は本開示の一実施例に係る表示基板の画素駆動回路の等価概略図である。該画素駆動回路は７Ｔ１Ｃの画素駆動構造を用い、発光段階で、Ｎ３ノードの電圧は第１の薄膜トランジスタＴ１（すなわち、駆動薄膜トランジスタ）のオンオフ状態を制御でき、第１の薄膜トランジスタＴ１の安定性は有機発光ダイオード表示装置の長期発光安定性に直接影響を与えており、充電段階で、Ｎ３ノードの充電電圧は第３の薄膜トランジスタＴ３（すなわち、補償薄膜トランジスタ）、第１の薄膜トランジスタＴ１及び第２の薄膜トランジスタＴ２の状態に関係がある。通常、薄膜トランジスタは特に光に敏感であり、薄膜トランジスタ（特にチャネル領域）は光にさらされる時、薄膜トランジスタの特性がドリフトしやすくなり、画素駆動回路の通常動作に影響を与える。本開示の実施例はアノードを介して補償薄膜トランジスタのチャネル領域を遮り、補償薄膜トランジスタの安定性を高め、耐用年数を延ばすことができ、それにより該表示基板の長期発光安定性を高め、耐用年数を延ばすことができる。
【0214】
いくつかの例において、図３３－図３５Ｃに示すように、第１の画素駆動回路２６５７内の補償薄膜トランジスタＴ３のチャネル領域及び第２の画素駆動回路２６５８内の補償薄膜トランジスタＴ３のチャネル領域がいずれも第１の画素駆動回路２６５７に対応するアノード１７５（すなわち、第４のアノード１７５４）のベース基板１１０での正射影にあり、第１の画素駆動回路２６５７に対応するアノード１７５は第１の画素駆動回路２６５７内の補償薄膜トランジスタＴ３のチャネル領域及び第２の画素駆動回路２６５８内の補償薄膜トランジスタＴ３のチャネル領域を完全に遮ることができ、それによりさらに補償薄膜トランジスタの安定性を高め、耐用年数を延ばすことができ、さらに該表示基板の長期発光安定性を高め、耐用年数を延ばすことができる。
【0215】
いくつかの例において、図３０Ａに示すように、補償薄膜トランジスタＴ３はダブルゲート構造の薄膜トランジスタであってもよく、それにより補償薄膜トランジスタの信頼性を向上させることができる。補償薄膜トランジスタＴ３のチャネル領域は、間隔をおいて設置されている第１のチャネル領域Ｃ１及び第２のチャネル領域Ｃ２を備え、補償薄膜トランジスタＴ３は、第１のチャネル領域Ｃ１と第２のチャネル領域Ｃ２との間に位置する共通電極ＳＥをさらに備える。図３３－図３５Ｂに示すように、第１の画素駆動回路２６５７内の補償薄膜トランジスタＴ３の共通電極ＳＥ及び第２の画素駆動回路２６５８内の補償薄膜トランジスタＴ３の共通電極ＳＥのベース基板１１０での正射影はいずれも第１の画素駆動回路２６５７に対応するアノード１７５のベース基板１１０での正射影と重なる。それにより、第１の画素駆動回路２６５７に対応するアノード１７５は、第１の画素駆動回路２６５７内の補償薄膜トランジスタＴ３の共通電極ＳＥ及び第２の画素駆動回路２６５８内の補償薄膜トランジスタＴ３の共通電極ＳＥを部分的に遮り又は完全に遮ることができ、それによりさらに補償薄膜トランジスタの安定性を高め、耐用年数を延ばすことができ、さらに該表示基板の長期発光安定性を高め、耐用年数を延ばすことができる。
【0216】
図３６は本開示の一実施例に係る他の表示基板の概略平面図である。図３６に示すように、複数のアノード１７５は複数のアノードグループ１７５０を備え、各アノードグループ１７５０は、１つの第１のアノード１７５１、１つの第２のアノード１７５２、１つの第３のアノード１７５３及び１つの第４のアノード１７５４を備える。ただし、上記第１のアノード、第２のアノード、第３のアノード及び第４のアノードは異なる形状及び異なる色のサブ画素のアノードであってもよい。もちろん、本開示の実施例はこれに制限されず、上記第１のアノード、第２のアノード、第３のアノード及び第４のアノードのうちの少なくとも２つは同じ形状及び同じ色のサブ画素のアノードであってもよい。
【0217】
いくつかの例において、図３６に示すように、複数のアノード１７５は、第１の方向に沿って配置することで複数のアノードグループ列３８０を形成し、第２の方向に沿って配置することで複数のアノードグループ行３９０を形成する複数のアノードグループ１７５０を備え、各アノードグループ１７５０は、１つの第１のアノード１７５１、１つの第２のアノード１７５２、１つの第３のアノード１７５３及び１つの第４のアノード１７５４を備え、隣接する２つのアノードグループ行３９０は１／２ピッチずれて設置されており、ピッチは第１の方向に隣接する２つのアノードグループ１７５０の２つの第１のアノード１７５１の中心間の距離に等しい。第２のアノード１７５２及び第３のアノード１７５３は第２の方向に沿って配置してアノード対１７５５を形成し、第１のアノード１７５１、アノード対１７５５及び第４のアノード１７５４は第２の方向に沿って配置している。それにより、該表示基板は画素配置構造を提供し、それにより該表示基板を用いた表示装置の表示効果を向上させることができる。ただし、本開示の実施例により提供されているアノードグループは上記画素配置構造を含むがこれに制限されず、また、上記第１のアノードの中心は第１のアノードの本体部の中心であり、すなわち、第１のアノードに対応する第１の発光素子の有効発光領域である。たとえば、第１の方向と第２の方向とは略垂直である。ただし、上記第１の方向と第２の方向とが略垂直であることは、第１の方向と第２の方向との間の夾角が９０度である場合を含むだけでなく、第１の方向と第２の方向との間の夾角の範囲が８５－９５度である場合を含む。
【0218】
いくつかの例において、図３３に示すように、第１の画素駆動回路２６５７及び第２の画素駆動回路２６５８は前記第１の方向に沿って設置されており、１つのアノードグループ１７５０内の第４のアノード１７５４は第１の画素駆動回路２６５７に対応して設置されており且つ電気的に接続されており、もう１つのアノードグループ１７５０内の第２のアノード１７５２は第２の画素駆動回路２６５８と対応して設置されており且つ電気的に接続されている。
【0219】
いくつかの例において、図３３、図３４、及び図３６に示すように、該表示基板１００は、アノード層１７０のベース基板１１０から離れた一側に位置し且つ複数の開口部１９５を備える画素画定層１９０をさらに備え、複数の開口部１９５は、複数の開口部グループ１９５０を備え、開口部グループ１９５０のそれぞれは、１つの第１の開口部１９５１、１つの第２の開口部１９５２、１つの第３の開口部１９５３及び１つの第４の開口部１９５４を備え、第１の開口部１９５１は第１のアノード１７５１と対応して設置されており且つ第１のアノード１７５１を露出させ、第２の開口部１９５２は第２のアノード１７５２と対応して設置されており且つ第２のアノード１７５２を露出させ、第３の開口部１９５３は第３のアノード１７５３と対応して設置されており且つ第３のアノード１７５３を露出させ、第４の開口部１９５４は第４のアノード１７５４と対応して設置されており且つ第４のアノード１７５４を露出させる。
【0220】
図３３及び図３６に示すように、第１のアノード１７５１は第１の本体部１７５１Ａ及び第１の接続部１７５１Ｂを備え、第１の開口部１９５１のベース基板１１０での正射影は第１の本体部１７５１Ａのベース基板１１０での正射影の内部にあり、第１の接続部１７５１Ｂは第１のアノード１７５１に対応する画素駆動回路２６５と接続されており、第２のアノード１７５２は第２の本体部１７５２Ａ及び第２の接続部１７５２Ｂを備え、第２の開口部１９５２のベース基板１１０での正射影は第２の本体部１７５２Ａのベース基板１１０での正射影の内部にあり、第２の接続部１７５２Ｂは第２のアノード１７５２に対応する画素駆動回路２６５と接続されており、第３のアノード１７５３は第３の本体部１７５３Ａ及び第３の接続部１７５３Ｂを備え、第３の開口部１９５３のベース基板１１０での正射影は第３の本体部１７５３Ａのベース基板１１０での正射影の内部にあり、第３の接続部１７５３Ｂは第３のアノード１７５３に対応する画素駆動回路２６５と接続されており、第４のアノード１７５４は第４の本体部１７５４Ａ及び第４の接続部１７５４Ｂを備え、第４の開口部１９５４のベース基板１１０での正射影は第４の本体部１７５４Ａのベース基板１１０での正射影の内部にあり、第４の接続部１７５４Ｂは第４のアノード１７５４に対応する画素駆動回路２６５（たとえば、上記第１の画素駆動回路２６５７）と接続されている。
【0221】
いくつかの例において、図３３及び図３６に示すように、第１の本体部１７５１Ａの形状と第１の開口部１９５１の形状とはほぼ同じであり、第２の本体部１７５２Ａの形状と第２の開口部１９５２の形状とはほぼ同じであり、第３の本体部１７５３Ａの形状と第３の開口部１９５３の形状とはほぼ同じであり、第４の本体部１７５４Ａの形状と第４の開口部１９５４の形状とはほぼ同じである。たとえば、第４の開口部１９５４の形状が六角形である時、第４の本体部１７５４Ａの形状も六角形である。もちろん、第４の開口部及び第４の本体部の形状は六角形に制限されず、たとえば、楕円形等のその他の形状であってもよい。
【0222】
たとえば、図３３－図３６に示すように、第４のアノード１７５４は第１の補足部１７５４Ｃをさらに備え、第４のアノード１７５４に対応する第１の画素駆動回路２６５７内の補償薄膜トランジスタＴ３の第１のチャネル領域Ｃ３１及び第２のチャネル領域Ｃ３２のベース基板１１０での正射影は、それぞれ、第１の補足部１７５４Ｃのベース基板１１０での正射影と重なる。該表示基板において、第４のアノードに第１の補足部を増加させることにより、第４のアノードが対応する画素駆動回路内の補償薄膜トランジスタの２つのチャネル領域をカバーでき、それにより補償薄膜トランジスタの安定性を高め、耐用年数を延ばすことができ、それにより該表示基板の長期発光安定性を高め、耐用年数を延ばすことができる。
【0223】
いくつかの例において、図３３－図３６に示すように、第１の補足部１７５４Ｃは第４の本体部１７５４Ａから第３のアノード１７５３へ突出し、第４の接続部１７５４Ｂの第４の本体部１７５４Ａに近い一側に位置する。いくつかの例において、図３３－図３６に示すように、第１の補足部１７５４Ｃは、第４の本体部１７５４Ａ及び第４の接続部１７５４Ｂといずれも接続されている。それにより、該表示基板は、表示基板上の面積を十分に利用して、第１のアノード、第２のアノード、第３のアノード及び第４のアノードを密接に配置し、それにより表示基板の解像度を確保できる。
【0224】
たとえば、図３５Ａに示すように、第１の補足部１７５４Ｃのベース基板１１０での正射影と補償薄膜トランジスタＴ３の共通電極ＳＥのベース基板１１０での正射影とが部分的に重なる。
【0225】
たとえば、図３５Ａに示すように、第１の補足部１７５４Ｃのベース基板１１０での正射影は補償薄膜トランジスタＴ３の第２のチャネル領域Ｃ３２のベース基板１１０での正射影をカバーする。
【0226】
たとえば、図３５Ａに示すように、第４の本体部１７５４Ａのベース基板１１０での正射影は補償薄膜トランジスタＴ３のドレイン領域Ｄ３をカバーする。たとえば、図３５Ｃに示すように、第１の導電層１５０は、補償薄膜トランジスタのドレイン領域を第１の電極ブロックＣＥ１と接続するための第２の接続ブロック１５４２を備え、第１の電極ブロックＣＥ１は第２の電極ブロックＣＥ２とストレージコンデンサを形成できると同時に、駆動薄膜トランジスタのゲートとして使用できる。第２のアノード１７５２の接続部１７５２Ｂは第３のアノード１７５３から離れる方向へ延伸し且つ上記第２の接続ブロック１５４２と重なり、さらに上記第２の接続ブロック１５４２をカバーするため、接続部１７５２は駆動薄膜トランジスタのゲート及び補償薄膜トランジスタのドレイン上での電位を安定化でき、それによりさらに該表示基板の長期発光安定性を高め、耐用年数を延ばすことができる。
【0227】
図３７Ａは本開示の一実施例に係る他の表示基板の部分概略図であり、図３７Ｂは本開示の一実施例に係る他の表示基板の部分概略図である。各アノードの形状を明確に示すために、図３７Ｂにはアノード層のみが示されている。
【0228】
図３７Ａ及び図３７Ｂに示すように、第４のアノード１７５４は、第２の補足部１７５４Ｄをさらに備え、第２の画素駆動回路２６５８内の補償薄膜トランジスタＴ３の第２のチャネル領域Ｃ２のベース基板１１０での正射影と第２の補足部１７５４Ｄのベース基板１１０での正射影とが重なる。第４のアノードに第２の補足部を増加させることにより、第４のアノードが第２の画素駆動回路２６５８内の補償薄膜トランジスタＴ３の第２のチャネル領域Ｃ２を部分的さらに完全にカバーでき、それにより補償薄膜トランジスタの安定性を高め、耐用年数を延ばすことができ、それにより該表示基板の長期発光安定性を高め、耐用年数を延ばすことができる。
【0229】
【0230】
ただし、図３７Ａ及び図３７Ｂに示すように、第２の画素駆動回路２６５８内の補償薄膜トランジスタＴ３の第１のチャネル領域Ｃ１のベース基板１１０での正射影は第４の本体部１７５４Ａのベース基板１１０での正射影の内部にある。
【0231】
いくつかの例において、図３７Ａ及び図３７Ｂに示すように、第１の画素駆動回路２６５７内の補償薄膜トランジスタＴ３の共通電極ＳＥと第１の補足部１７５４Ｃのベース基板１１０での正射影とが重なり、第２の画素駆動回路２６５８内の補償薄膜トランジスタＴ３の共通電極ＳＥのベース基板１１０での正射影と第１の画素駆動回路２６５７に対応する第４のアノード１７５４の第４の本体部１７５４Ａのベース基板１１０での正射影とが重なる。
【0232】
いくつかの例において、図３７Ａ及び図３７Ｂに示すように、第１のアノード１７５１に対応する画素駆動回路２６５内の補償薄膜トランジスタＴ３のチャネル領域のベース基板１１０での正射影は第１の本体部１７５１Ａのベース基板１１０での正射影の内部にある。
【0233】
いくつかの例において、図３１に示すように、画素駆動回路２６５は、ゲートＧ１が補償薄膜トランジスタＴ３のドレインＤ３と接続されている駆動薄膜トランジスタＴ１をさらに備える。図３７Ａに示すように、第１のアノード１７５１は、第３の補足部１７５１Ｃをさらに備え、第１の本体部１７５１Ａから第３のアノード１７５３へ突出し、第１のアノード１７５１に対応する画素駆動回路２６５内の駆動薄膜トランジスタＴ１のゲートＧ１及び補償薄膜トランジスタＴ３のドレインＤ３のベース基板１１０での正射影は、第３の補足部１７５１Ｃのベース基板１１０での正射影の内部にある。それにより、該表示基板は、第３の補足部１７５１Ｃを介して駆動薄膜トランジスタＴ１のゲートＧ１及び補償薄膜トランジスタＴ３のドレインＤ３での電位を安定化し、それによりさらに該表示基板の長期発光安定性を高め、耐用年数を延ばすことができる。
【0234】
いくつかの例において、図３７Ａ及び図３７Ｂに示すように、第３のアノード１７５３に対応する画素駆動回路２６５内の補償薄膜トランジスタＴ３の第１のチャネル領域Ｃ３１のベース基板１１０での正射影は第３の本体部１７５３Ａのベース基板１１０での正射影の内部にある。
【0235】
いくつかの例において、図３７Ａ及び図３７Ｂに示すように、第３のアノード１７５３は、第４の補足部１７５３Ｃをさらに備え、第３のアノード１７５３に対応する画素駆動回路２６５内の補償薄膜トランジスタＴ３の第２のチャネル領域Ｃ３２のベース基板１１０での正射影は、第４の補足部１７５３Ｃのベース基板１１０での正射影の内部にある。それにより、第３のアノードの本体部及び第４の補足部は、第３のアノード１７５３に対応する画素駆動回路２６５内の補償薄膜トランジスタＴ３の第１のチャネル領域Ｃ３１及び第２のチャネル領域Ｃ３２を部分的に遮り又は完全に遮り、それにより補償薄膜トランジスタの安定性を高め、耐用年数を延ばすことができ、それにより該表示基板の長期発光安定性を高め、耐用年数を延ばすことができる。
【0236】
いくつかの例において、図３３及び図３４に示すように、画素回路層２６０は、半導体層１２０と、第１のゲート層１３０と、第２のゲート層１４０と、第１の導電層１５０と、をさらに備え、第１のゲート層１３０は半導体層１２０のベース基板１１０から離れた一側に位置し、第２のゲート層１４０は第１のゲート層１３０のベース基板１１０から離れた一側に位置し、第１の導電層１５０は第２のゲート層１４０のベース基板１１０から離れた一側に位置する。
【0237】
たとえば、図３０Ａに示すように、半導体層１２０は、複数の画素駆動ユニット１２００を備え、複数のアノード１７５と対応して設置されており、各画素駆動ユニット１２００は、第１のユニット１２１と、第２のユニット１２２と、第３のユニット１２３と、第４のユニット１２４と、第５のユニット１２５と、第６のユニット１２６と、第７のユニット１２７と、を備え、第１のユニット１２１は第１のチャネル領域Ｃ１、第１のチャネル領域Ｃ１の両側に位置する第１のソース領域Ｓ１及び第１のドレイン領域Ｄ１を備え、第２のユニット１２２は第２のチャネル領域Ｃ２、第２のチャネル領域Ｃ２の両側に位置する第２のソース領域Ｓ２及び第２のドレイン領域Ｄ２を備え、第３のユニット１２３は第３のチャネル領域Ｃ３、第３のチャネル領域Ｃ３の両側に位置する第３のソース領域Ｓ３及び第３のドレイン領域Ｄ３を備え、第４のユニット１２４は第４のチャネル領域Ｃ４、第４のチャネル領域Ｃ４の両側に位置する第４のソース領域Ｓ４及び第４のドレイン領域Ｄ４を備え、第５のユニット１２５は第５のチャネル領域Ｃ５、第５のチャネル領域Ｃ５の両側に位置する第５のソース領域Ｓ５及び第５のドレイン領域Ｓ５を備え、第６のユニット１２６は第６のチャネル領域Ｃ６、第６のチャネル領域Ｃ６の両側に位置する第６のソース領域Ｓ６及び第６のドレイン領域Ｄ６を備え、第７のユニット１２７は第７のチャネル領域Ｃ７、第７のチャネル領域Ｃ７の両側に位置する第７のソース領域Ｓ７及び第７のドレイン領域Ｄ７を備える。
【0238】
たとえば、図３０Ａ及び図３１に示すように、第６のドレイン領域Ｄ６は第３のドレイン領域Ｄ３と接続されており、第３のソース領域Ｓ３、第１のドレイン領域Ｄ１及び第５のソース領域Ｓ５は第１のノードＮ１に接続されており、第１のソース領域Ｓ１、第２のドレイン領域Ｄ２及び第４のドレイン領域Ｄ４は第２のノードＮ２に接続されており、第５のドレイン領域Ｄ５は第７のドレイン領域Ｄ７と接続されている。
【0239】
たとえば、図３０Ｂに示すように、第１のゲート層１３０は第１の方向に沿って延伸するリセット信号線１３１と、第１の方向に沿って延伸するゲート線１３２と、第１の電極ブロックＣＥ１と、第１の方向に沿って延伸する送信制御線１３３と、を備える。リセット信号線１３１は第７のチャネル領域Ｃ７及び第６のチャネル領域Ｃ６と重なり、第７のユニット１２７及び第６のユニット１２６と第７の薄膜トランジスタＴ７及び第６の薄膜トランジスタＴ６を形成し、ゲート線１３２はそれぞれ第３のチャネル領域Ｃ３及び第２のチャネル領域Ｃ２と重なり、第３のユニット１２３及び第２のユニット１２２と第３の薄膜トランジスタＴ３及び第２の薄膜トランジスタＴ２を形成し、第１の電極ブロックＣＥ１は第１のチャネル領域Ｃ１と重なり、第１のユニット１２１と第１の薄膜トランジスタＴ１を形成し、送信制御線１３３は第４のチャネル領域Ｃ４及び第５のチャネル領域Ｃ５と重なり、第４のユニット１２４及び第５のユニット１２５と第４の薄膜トランジスタＴ４及び第５の薄膜トランジスタＴ５を形成する。よって、上記第３の薄膜トランジスタＴ３は補償薄膜トランジスタである。
【0240】
たとえば、図３０Ｂに示すように、リセット信号線１３１、ゲート線１３２及び送信制御線１３３はいずれも第１の方向に沿って延伸し、リセット信号線１３１、ゲート線１３２、第１の電極ブロックＣＥ１及び送信制御線１３３は第２の方向に沿って配置している。
【0241】
たとえば、図３０Ｃに示すように、第２のゲート層１４０は、第１の方向に沿って延伸する初期化信号線１４１と、第２の電極ブロックＣＥ２と、導電性ブロック１４３と、を備える。たとえば、導電性ブロック１４３は電源線と接続されており、それにより電源線の抵抗を低減させる。また、初期化信号線１４１は第７のソース領域Ｓ７及び第１のソース領域Ｓ１と接続されており、第２の電極ブロックＣＥ２のベース基板１１０での正射影と第１の電極ブロックＣＥ１のベース基板１１０での正射影とが少なくとも部分的に重なりストレージコンデンサＣｓｔを形成する。ただし、導電性ブロックも所定の遮光役割を果たすことができ、また、図３３の最左側の導電性ブロックは一部のみが示されており、図３３の最左側の導電性ブロックの形状はその他の導電性ブロックの形状と同じである。
【0242】
たとえば、図３０Ｄに示すように、第１の導電層１５０は、第２の方向に沿って延伸する電源線１５１及びデータ線１５２、第１の接続ブロック１５４１、第２の接続ブロック１５４２及び第３の接続ブロック１５４３を備える。データ線１５２は第２のソース領域Ｓ２と接続されており、第４のソース領域Ｓ４は電源線１５１と接続されており、第１の接続ブロック１５４１は初期化信号線１４１を第６のソース領域Ｓ６及び第７のソース領域Ｓ７と接続し、第２の接続ブロック１５４２は第３のドレイン領域Ｄ３を第１の電極ブロックＣＥ１と接続し、第３の接続ブロック１５４３は第５のドレイン領域Ｄ５と接続されており、ドレインとして対応するアノードと接続することができる。
【0243】
以下、図３１に示されている画素駆動回路の１つの動作モードを概略的に説明する。先ず、リセット信号線１３１にリセット信号を伝送し且つ第７の薄膜トランジスタＴ７を導通させる時、各サブ画素のアノードを流れた残り電流は、第７の薄膜トランジスタＴ７を介して第６の薄膜トランジスタＴ６に放電され、それにより、各サブ画素のアノードを流れた残り電流による発光を抑制する。そして、リセット信号線１３１にリセット信号を伝送し且つ初期化信号線１４１に初期化信号を伝送する時、第６の薄膜トランジスタＴ６を導通させ、且つ第６の薄膜トランジスタＴ６を介して第１の薄膜トランジスタＴ１の第１のゲート及びストレージコンデンサＣｓｔの第１の電極ブロックＣＥ１に初期化電圧Ｖｉｎｔを印加することにより、第１のゲート及びストレージコンデンサＣｓｔを初期化する。第１のゲートを初期化させると、第１の薄膜トランジスタＴ１を導通させることができる。
【0244】
その後、ゲート線１３２にゲート信号を伝送し且つデータ線１５２にデータ信号を伝送する時、第２の薄膜トランジスタＴ２及び第３の薄膜トランジスタＴ３をいずれも導通させ、第２の薄膜トランジスタＴ２及び第３の薄膜トランジスタＴ３を介して第１のゲートにデータ電圧Ｖｄを印加する。この場合、第１のゲートに印加した電圧は補償電圧Ｖｄ＋Ｖｔｈであり、且つ第１のゲートに印加した補償電圧もストレージコンデンサＣｓｔの第１の電極ブロックＣＥ１に印加される。
【0245】
その後、電源線１５１はストレージコンデンサＣｓｔの第２の電極ブロックＣＥ２に駆動電圧Ｖｅｌを印加し、第１の電極ブロックＣＥ１に補償電圧Ｖｄ＋Ｖｔｈを印加し、それぞれストレージコンデンサＣｓｔの２つの電極に印加された電圧の差に対応する電荷をストレージコンデンサＣｓｔ内に格納し、第１の薄膜トランジスタＴ１が所定の時間導通している。
【0246】
その後、送信制御線１３３に送信制御信号を印加する時、第４の薄膜トランジスタＴ４と第５の薄膜トランジスタＴ５をいずれも導通させ、第４の薄膜トランジスタＴ４が第５の薄膜トランジスタＴ５に駆動電圧Ｖｅｌに印加するようにする。駆動電圧ＶｅｌがストレージコンデンサＣｓｔにより導通された第１の薄膜トランジスタＴ１を通過する時、対応する駆動電圧ＶｅｌとストレージコンデンサＣｓｔを介して第１のゲートに印加した電圧との差により駆動電流Ｉｄが第１の薄膜トランジスタＴ１の第１のドレイン領域Ｄ３を流れ、駆動電流Ｉｄが第５の薄膜トランジスタＴ５を介して各サブ画素に印加され、それにより各サブ画素の発光層が発光する。
【0247】
いくつかの例において、図３３及び図３４に示すように、該表示基板１００は、第１の平坦層２４１と、第２の導電層１６０と、第２の平坦層２４２と、アノード１７５と、をさらに備え、第１の平坦層２４１は、第１の導電層１５０のベース基板１１０から離れた一側に位置し、第２の導電層１６０は、第１の平坦層２４１の第１の導電層１５０から離れた一側に位置し、且つ接続電極１６１を備え、第２の平坦層２４２は、第２の導電層１６０の第１の平坦層２４１から離れた一側に位置し、アノード１７５は、第２の平坦層２４２の第２の導電層１６０から離れた一側に位置し、第１の平坦層２４１は、第１のビアＨ１を備え、接続電極１６１は第１のビアＨ１を介して第６のドレイン領域Ｓ６と接続されており、第２の平坦層２４２は第２のビアＨ２を備え、アノード１７５は第２のビアＨ２を介して接続電極１６１と接続されている。
【0248】
いくつかの例において、図３３、図３４、及び図３６に示すように、該表示基板１００は、アノード層１７０のベース基板１１０から離れた一側に位置し、且つ複数の発光部１８５を備える発光層１８０をさらに備え、複数の発光部１８５は複数の発光グループ１８５０を備え、各発光グループ１８５０は、１つの第１の発光部１８５１、１つの第２の発光部１８５２、１つの第３の発光部１８５３及び１つの第４の発光部１８５４を備え、第１の発光部１８５１は少なくとも部分的に第１の開口部１９５１に位置し且つ露出された第１のアノード１７５１をカバーし、第２の発光部１８５２は少なくとも部分的に第２の開口部１９５２に位置し且つ露出された第２のアノード１７５２をカバーし、第３の発光部１７５３は少なくとも部分的に第３の開口部１９５３に位置し且つ露出された第３のアノード１７５３をカバーし、第４の発光部１８５４は少なくとも部分的に第４の開口部１９５４に位置し且つ露出された第４のアノード１７５４をカバーし、第１の発光部１８５１は第１の色の光を発するように構成されており、第２の発光部１８５２及び第３の発光部１８５３は第２の色の光を発するように構成されており、第４の発光部１８５４は第３の色の光を発するように構成されている。
【0249】
たとえば、第１の色は赤色（Ｒ）、第２の色は緑色（Ｇ）、第３の色は青色（Ｂ）である。つまり、該表示基板はＧＧＲＢの画素配置構造を用いている。
【0250】
たとえば、図３４に示すように、第１のアノード１７５１の第２のアノード１７５２から離れた一側に位置する第１の導電部１６２１と第１の導電層１５０内に位置する電源線１５１との重なり面積は、第１のアノード１７５１の第２のアノード１７５２に近い一側に位置する第２の導電部１６２２と第１の導電層１５０内の電源線１５１との重なり面積未満である。
【0251】
本開示の一実施例は表示装置をさらに提供している。図３８は本開示の一実施例に係る表示装置の概略図である。図３８に示すように、該表示装置４００は、上記いずれかに記載の表示基板１００を備える。それにより、該表示装置は、該表示基板の有益な効果に対応する有益な効果を有する。たとえば、該表示装置は、補償薄膜トランジスタの安定性を高め、耐用年数を延ばすことができ、それにより該表示基板の長期発光安定性を高め、耐用年数を延ばすことができる。
【0252】
たとえば、該表示装置は、テレビ、コンピュータ、ノートパソコン、タブレットコンピュータ、携帯電話、ナビゲータ、デジタルフォトフレームなど表示機能を有する電子製品であってもよい。
【0253】
なお、
（１）本開示の実施例の図面は本開示の実施例に関する構造のみに関し、他の構造は通常の設計を参照すればよい。
（２）矛盾しない場合、本開示の同一実施例及び異なる実施例の特徴は互いに組み合わせることができる。
（１）本開示の実施例の図面は本開示の実施例に関する構造のみに関し、他の構造は通常の設計を参照すればよい。
（２）矛盾しない場合、本開示の同一実施例及び異なる実施例の特徴は互いに組み合わせることができる。
【0254】
以上、本開示の特定の実施形態を説明したが、本開示の保護範囲を制限するものではなく、本開示の特許範囲は添付特許請求の範囲に準じるべきである。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28A】
【図28B】
【図29】
【図30A】
【図30B】
【図30C】
【図30D】
【図31】
【図32】
【図33】
【図34】
【図35A】
【図35B】
【図35C】
【図36】
【図37A】
【図37B】
【図38】