特許 7479398 垂直積層フィン半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-25

(45)【発行日】2024-05-08

(54)【発明の名称】垂直積層フィン半導体デバイス

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240426BHJP

   H01L 29/78 20060101ALI20240426BHJP

   H01L 21/8234 20060101ALI20240426BHJP

   H01L 27/088 20060101ALI20240426BHJP

   H01L 29/786 20060101ALI20240426BHJP

   H01L 21/76 20060101ALI20240426BHJP

【ＦＩ】

H01L29/78 301H

H01L27/088 B

H01L29/78 301P

H01L29/78 618C

H01L21/76 L

【請求項の数】 17

(21)【出願番号】P 2021563597

(86)(22)【出願日】2020-04-28

(65)【公表番号】

(43)【公表日】2022-07-05

(86)【国際出願番号】 IB2020053986

(87)【国際公開番号】W WO2020222116

(87)【国際公開日】2020-11-05

【審査請求日】2022-09-22

(31)【優先権主張番号】16/397,452

(32)【優先日】2019-04-29

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(72)【発明者】

【氏名】ジョセフ、プラヴィーン

(72)【発明者】

【氏名】リー、タオ

(72)【発明者】

【氏名】セシャドリ、インディラ

(72)【発明者】

【氏名】デ シルバ、エクミニ、アヌジャ

【審査官】西村 治郎

(56)【参考文献】

【文献】特開２０１５－０７３０９５（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０２７７４４２（ＵＳ，Ａ１）

【文献】国際公開第２０１８／０３３９８１（ＷＯ，Ａ１）

【文献】国際公開第２０１８／２１１３４１（ＷＯ，Ａ１）

【文献】韓国公開特許第２０１７－００７８１８６（ＫＲ，Ａ）

【文献】中国特許出願公開第１０８６９５３２１（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体デバイスを形成する方法であって、
第１のデバイス領域の第１の半導体フィンの周りにおいて、第１の誘電材料から形成される第１の誘電体層を、前記第１の半導体フィンの高さよりも低い第１の目標高さに形成することと、
第２の誘電材料から形成される第２の誘電体層を前記第１の誘電体層に堆積させることと、
前記第１の誘電材料から形成される第３の誘電体層を前記第２の誘電体層上に、前記第２の誘電体層から出る前記第１の半導体フィンのみを覆う側壁構造体に形成することと、
前記第２の誘電体層をエッチングして、前記第１の半導体フィン上の間隙を露出させることと、
前記第１の半導体フィン上の前記間隙において露出された前記第１の半導体フィンの部分を酸化させて、第１の垂直方向厚さを有する第１の絶縁層を形成することと
を含む方法。

【請求項2】

前記第１の誘電材料が窒化ケイ素であり、前記第２の誘電材料が酸化物である、請求項１に記載の方法。

【請求項3】

前記第２の誘電材料が二酸化ケイ素である、請求項２に記載の方法。

【請求項4】

前記第１の半導体フィンの前記部分を酸化させることが、前記第１の絶縁層の前記第１の垂直方向厚さを生み出すようにタイミング調整される、請求項１ないし３のいずれか１項に記載の方法。

【請求項5】

前記第１の誘電体層を形成することが、
前記第１の半導体フィンの上方部分を前記目標高さまで処理することと、
前記処理された上方部分に付着しないプロセスを使用して、前記第１の誘電材料を堆積させることと
を含む、請求項１ないし４のいずれか１項に記載の方法。

【請求項6】

前記第１の誘電体層を形成することが、
前記第１の半導体フィンの周りにおいて、前記第１の誘電材料を、前記第１の半導体フィンの前記高さを超える高さまで堆積させることと、
前記第１の誘電材料を前記目標高さまでエッチングすることと
を含む、請求項１ないし４のいずれか１項に記載の方法。

【請求項7】

第２のデバイス領域の第２の半導体フィンの周りにおいて、前記第１の誘電材料から形成される第４の誘電体層を、前記第２の半導体フィンの高さよりも低い第２の目標高さに形成することと、
前記第２の誘電材料から形成される第５の誘電体層を前記第４の誘電体層に堆積させることと、
前記第１の誘電材料から形成される第６の誘電体層を前記第５の誘電体層上に、前記第５の誘電体層から出る前記第２の半導体フィンのみを覆う側壁構造体に形成することと、
前記第５の誘電体層をエッチングして、前記第２の半導体フィン上の間隙を露出させることと、
前記第２の半導体フィン上の前記間隙において露出された前記第２の半導体フィンの部分を酸化させて、第２の垂直方向厚さを有する第２の絶縁層を形成することと
をさらに含む、請求項１ないし６のいずれか１項に記載の方法。

【請求項8】

前記第１の垂直方向厚さが前記第２の垂直方向厚さとは異なる、請求項７に記載の方法。

【請求項9】

前記第１の目標高さが前記第２の目標高さとは異なる、請求項７または８に記載の方法。

【請求項10】

前記第１の半導体フィンと前記第２の半導体フィンとが同一の高さを有する、請求項７ないし９のいずれか１項に記載の方法。

【請求項11】

集積回路であって、
第１の下部フィン高さを有する第１の下部フィン、第１の上部フィン高さを有する第１の上部フィン、ならびに前記第１の下部フィンおよび前記第１の上部フィンの間の、第１の絶縁層垂直方向厚さを有する第１の絶縁層を含む、第１の積層フィン半導体デバイスと、
第２の下部フィン高さを有する第２の下部フィン、第２の上部フィン高さを有する第２の上部フィン、ならびに前記第２の下部フィンおよび前記第２の上部フィンの間の、第２の絶縁層垂直方向厚さを有する第２の絶縁層を含む、第２の積層フィン半導体デバイスと
を含み、
前記上部フィン高さ、前記下部フィン高さ、および前記絶縁層垂直方向厚さが、前記第１の積層フィン半導体デバイスと前記第２の積層フィン半導体デバイスとの間で異なる、集積回路。

【請求項12】

前記第１の絶縁層および前記第２の絶縁層が、いずれも十字形断面を有する、請求項１１に記載の集積回路。

【請求項13】

前記第１の絶縁層および前記第２の絶縁層が、いずれも同一の水平方向厚さを有する、請求項１２に記載の集積回路。

【請求項14】

前記第１の下部フィン高さ、前記第１の上部フィン高さ、および前記第１の絶縁層垂直方向厚さの合計が、前記第２の下部フィン高さ、前記第２の上部フィン高さ、および前記第２の絶縁層垂直方向厚さの合計に等しい、請求項１１ないし１３のいずれか１項に記載の集積回路。

【請求項15】

前記第１の下部フィンおよび前記第１の上部フィンが同一の第１の半導体材料から形成され、前記第２の下部フィンおよび前記第２の上部フィンが同一の第２の半導体材料から形成される、請求項１１ないし１４のいずれか１項に記載の集積回路。

【請求項16】

前記第１の絶縁層が前記第１の半導体材料の酸化物から形成され、前記第２の絶縁層が前記第２の半導体材料の酸化物から形成される、請求項１５に記載の集積回路。

【請求項17】

前記第２の上部フィン高さと前記第２の下部フィン高さとが互いに等しくない、請求項１１ないし１６のいずれか１項に記載の集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、半導体デバイスに関し、より詳細には、様々な絶縁高さおよび厚さを有する積層半導体デバイスの形成に関する。

【背景技術】

【0002】

半導体フィン構造体を互いに積層することにより、単位面積あたりのデバイスの密度を大幅に増加させることができる。この構造体は、第１のデバイス型が別のデバイス型に積層される（例えば、ｐ型電界効果トランジスタ（ＦＥＴ）とｎ型ＦＥＴとを積層する）デバイスに特に有用である。しかしながら、これを達成するための現在のプロセスは、多くの場合、絶縁体が対のフィン間に絶縁層を形成する、シリコン・オン・インシュレータ・ウエハを使用する。このプロセスでは、例えば、異なる高さおよび異なる厚さの絶縁層を有するチップの異なる部分において、デバイスを変化させることは困難である。

【0003】

したがって、当技術分野において、前述の問題に対処する必要がある。

【発明の概要】

【0004】

第１の態様から見ると、本発明は、半導体デバイスを形成する方法であって、第１のデバイス領域の第１の半導体フィンの周りにおいて、第１の誘電材料から形成される第１の誘電体層を、第１の半導体フィンの高さよりも低い第１の目標高さに形成することと、第２の誘電材料から形成される第２の誘電体層を第１の誘電体層に堆積させることと、第１の誘電材料から形成される第３の誘電体層を第２の誘電体層上に形成することと、第２の誘電体層をエッチングして、第１の半導体フィン上の間隙を露出させることと、第１の半導体フィン上の間隙において露出された第１の半導体フィンの部分を酸化させて、第１の垂直方向厚さを有する第１の絶縁層を形成することとを含む方法を提供する。

【0005】

さらなる態様から見ると、本発明は、集積回路であって、第１の下部フィン高さを有する第１の下部フィン、第１の上部フィン高さを有する第１の上部フィン、ならびに第１の下部フィンおよび第１の上部フィンの間の、第１の絶縁層垂直方向厚さを有する第１の絶縁層を含む、第１の積層フィン半導体デバイスと、第２の下部フィン高さを有する第２の下部フィン、第２の上部フィン高さを有する第２の上部フィン、ならびに第２の下部フィンおよび第２の上部フィンの間の、第２の絶縁層垂直方向厚さを有する第２の絶縁層を含む、第２の積層フィン半導体デバイスとを含み、上部フィン高さ、下部フィン高さ、および絶縁層垂直方向厚さが、第１の積層フィン半導体デバイスと第２の積層フィン半導体デバイスとの間で異なる、集積回路を提供する。

【0006】

さらなる態様から見ると、本発明は、半導体デバイスを形成する方法であって、半導体フィンの周りにおいて、第１の誘電材料から形成される第１の誘電体層を、半導体フィンの高さよりも低い目標高さに形成することと、第２の誘電材料から形成される第２の誘電体層を第１の誘電体層に堆積させることと、第１の誘電材料から形成される第３の誘電体層を第２の誘電体層上に形成することと、第２の誘電体層をエッチングして、半導体フィン上の間隙を露出させることと、間隙において露出された半導体フィンの部分を酸化させて、絶縁層を形成することとを含む方法を提供する。

【0007】

さらなる態様から見ると、本発明は、半導体デバイスを形成する方法であって、第１のデバイス領域の第１の半導体フィンの周りにおいて、第１の誘電材料から形成される第１の誘電体層を、第１の半導体フィンの高さよりも低い第１の目標高さに形成することと、第２の誘電材料から形成される第２の誘電体層を第１の誘電体層に堆積させることと、第１の誘電材料から形成される第３の誘電体層を第２の誘電体層上に形成することと、第２の誘電体層をエッチングして、第１の半導体フィン上の間隙を露出させることと、第１の半導体フィン上の間隙において露出された半導体フィンの部分を酸化させて、第１の垂直方向厚さを有する第１の絶縁層を形成することと、第２のデバイス領域の第２の半導体フィンの周りにおいて、第１の誘電材料から形成される第４の誘電体層を、第２の半導体フィンの高さよりも低い第２の目標高さに形成することと、第２の誘電材料から形成される第５の誘電体層を第４の誘電体層に堆積させることと、第１の誘電材料から形成される第６の誘電体層を第５の誘電体層上に形成することと、第５の誘電体層をエッチングして、第２の半導体フィン上の間隙を露出させることと、第２の半導体フィン上の間隙において露出された第２の半導体フィンの部分を酸化させて、第２の垂直方向厚さを有する第２の絶縁層を形成することとを含む方法を提供する。

【0008】

半導体デバイスを形成する方法は、半導体フィンの周りにおいて、第１の誘電材料から形成される第１の誘電体層を、半導体フィンの高さよりも低い目標高さに形成することを含む。第２の誘電体層が、第１の誘電体層に堆積され、第２の誘電材料から形成される。第１の誘電材料から形成される第３の誘電体層が、第２の誘電体層上に形成される。第２の誘電体層はエッチングされて、半導体フィン上の間隙を露出させる。間隙において露出された半導体フィンの部分が酸化されて、絶縁層を形成する。

【0009】

半導体デバイスを形成する方法は、第１のデバイス領域の第１の半導体フィンの周りにおいて、第１の誘電材料から形成される第１の誘電体層を、第１の半導体フィンの高さよりも低い第１の目標高さに形成することを含む。第２の誘電材料から形成される第２の誘電体層が、第１の誘電体層に堆積される。第１の誘電材料から形成される第３の誘電体層が、第２の誘電体層上に形成される。第２の誘電体層はエッチングされて、第１の半導体フィン上の間隙を露出させる。第１の半導体フィン上の間隙において露出された半導体フィンの部分が酸化されて、第１の垂直方向厚さを有する第１の絶縁層を形成する。第１の誘電材料から形成される第４の誘電体層が、第２のデバイス領域の第２の半導体フィンの周りにおいて、第２の半導体フィンの高さよりも低い第２の目標高さに形成される。第２の誘電材料から形成される第５の誘電体層が、第４の誘電体層に堆積される。第１の誘電材料から形成される第６の誘電体層が、第５の誘電体層上に形成される。第５の誘電体層はエッチングされて、第２の半導体フィン上の間隙を露出させる。第２の半導体フィン上の間隙において露出された第２の半導体フィンの部分が酸化されて、第２の垂直方向厚さを有する第２の絶縁層を形成する。

【0010】

集積回路が、第１の積層フィン半導体デバイスと第２の積層フィン半導体デバイスとを含む。第１の積層フィン半導体デバイスは、第１の下部フィン高さを有する第１の下部フィン、第１の上部フィン高さを有する第１の上部フィン、ならびに第１の下部フィンおよび第１の上部フィンの間の、第１の絶縁層垂直方向厚さを有する第１の絶縁層を含む。第２の積層フィン半導体デバイスは、第２の下部フィン高さを有する第２の下部フィン、第２の上部フィン高さを有する第２の上部フィン、ならびに第２の下部フィンおよび第２の上部フィンの間の、第２の絶縁層垂直方向厚さを有する第２の絶縁層を含む。上部フィン高さ、下部フィン高さ、および絶縁層垂直方向厚さは、第１の積層フィン半導体デバイスと第２の積層フィン半導体デバイスとの間で異なる。

【0011】

これらおよび他の特徴および利点は、添付図面に関連して読まれる以下の例示的な実施形態の詳細な説明から明らかになる。

【0012】

以下の説明は、以下の図面を参照して好ましい実施形態の詳細を提供する。

【図面の簡単な説明】

【0013】

【図1】本発明の実施形態による、制御可能な厚さの絶縁層によって分離された、制御可能なそれぞれの高さの積層された上部半導体フィンおよび下部半導体フィンを有する半導体デバイスの形成におけるステップの断面図である。

【図2】本発明の実施形態による、制御可能な厚さの絶縁層によって分離された、制御可能なそれぞれの高さの積層された上部半導体フィンおよび下部半導体フィンを有する半導体デバイスの形成におけるステップの断面図である。

【図3】本発明の実施形態による、制御可能な厚さの絶縁層によって分離された、制御可能なそれぞれの高さの積層された上部半導体フィンおよび下部半導体フィンを有する半導体デバイスの形成におけるステップの断面図である。

【図4】本発明の実施形態による、制御可能な厚さの絶縁層によって分離された、制御可能なそれぞれの高さの積層された上部半導体フィンおよび下部半導体フィンを有する半導体デバイスの形成におけるステップの断面図である。

【図5】本発明の実施形態による、制御可能な厚さの絶縁層によって分離された、制御可能なそれぞれの高さの積層された上部半導体フィンおよび下部半導体フィンを有する半導体デバイスの形成におけるステップの断面図である。

【図6】本発明の実施形態による、制御可能な厚さの絶縁層によって分離された、制御可能なそれぞれの高さの積層された上部半導体フィンおよび下部半導体フィンを有する半導体デバイスの形成におけるステップの断面図である。

【図7】本発明の実施形態による、制御可能な厚さの絶縁層によって分離された、制御可能なそれぞれの高さの積層された上部半導体フィンおよび下部半導体フィンを有する半導体デバイスの形成におけるステップの断面図である。

【図8】本発明の実施形態による、少なくとも２つの積層フィン半導体デバイスを有し、各積層フィン半導体デバイスが異なるフィン高さおよび絶縁層厚さを有する集積チップの形成におけるステップの断面図である。

【図9】本発明の実施形態による、制御可能な厚さの絶縁層によって分離された、制御可能なそれぞれの高さの積層された上部半導体フィンおよび下部半導体フィンを有する半導体デバイスを形成する方法のブロック／フロー図である。

【図10】本発明の実施形態による、少なくとも２つの積層フィン半導体デバイスを有し、各積層フィン半導体デバイスが異なるフィン高さおよび絶縁層厚さを有する集積チップを形成する方法のブロック／フロー図である。

【発明を実施するための形態】

【0014】

本発明の実施形態は、対のフィン間の絶縁層の高さおよび厚さを制御する能力を有する積層半導体フィン・デバイスの作製を提供する。本実施形態は、これにより、異なるチャネル長のような様々な特性を有する縦型電界効果トランジスタ（ＶＦＥＴ）などのトランジスタ・デバイスを作成することができる。特に、異なるデバイスは、上部フィンの高さと下部フィンの高さとの異なる割合を有することができ、絶縁層のサイズも制御可能である。

【0015】

これを達成するために、フィンの周りの空間を部分的に充填する誘電体層が形成され、その充填物の高さが絶縁層の高さを定義する。この誘電材料は、その高さまで上昇する充填物によって、または過充填した後にエッチング・バックすることによって形成され得る。チップの異なる領域をマスクした後に、同一の作製プロセスを使用して、異なる特性を有する絶縁層を形成することができる。その結果、積層された対の半導体フィンの上部フィンと下部フィンとを、異なる高さで形成することができる。さらに、絶縁層は、酸化パラメータを設定することによって高さを調整することができ、積層された上部半導体フィンおよび下部半導体フィンのほとんどが誘電材料に変換される。

【0016】

次に、図１を参照して、様々なフィン長および絶縁厚さを有する積層フィン・デバイスの形成におけるステップの断面図を示す。半導体フィン１０４は、反応性イオン・エッチング（ＲＩＥ）・プロセスなどの任意の適切な異方性エッチング・プロセスによって半導体基板１０２上に形成される。様々な実施形態において、垂直フィンは、画像転写プロセス、例えば、自己整列二重パターニング（ＳＡＤＰ）、自己整列三重パターニング（ＳＡＴＰ）・プロセス、自己整列四重パターニング（ＳＡＱＰ）・プロセス、またはそれらの組合せとも称する側壁画像転写（ＳＩＴ）によって形成され得る。様々な実施形態において、垂直フィンは、例えば、極端紫外線（ＥＵＶ）リソグラフィ、電子線リソグラフィ、またはＸ線リソグラフィを使用して、直接書込みプロセスによって形成され得る。図示の実施形態において、マスクは、例えば窒化ケイ素から形成される第１の誘電材料１０６と、例えば二酸化ケイ素などの酸化物から形成される第２の誘電材料１０８とを含む。

【0017】

本説明は、半導体基板１０２から一体形成される半導体フィン１０４を示すが、半導体フィン１０４の材料と半導体基板１０２の材料とは異なっていてもよいことを理解されたい。例えば、半導体フィン１０４の材料は、半導体基板１０２からエピタキシャルに成長しても、他の方法で半導体基板１０２上に形成されてもよい。

【0018】

半導体基板１０２はバルク半導体基板であってよい。一例において、バルク半導体基板は、シリコン含有材料であってよい。バルク半導体基板に適したシリコン含有材料の例として、シリコン、シリコン・ゲルマニウム、シリコン・ゲルマニウム炭化物、エピタキシャル・シリコン、およびそれらの多層が挙げられるが、これらに限定されない。シリコンは、ウエハ作製において主に使用される半導体材料であるが、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、テルル化カドミウム、およびセレン化亜鉛など（ただし、これらに限定されない）の代替の半導体材料を採用してもよい。本図には示さないが、半導体基板１０２は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板であってもよい。したがって、半導体フィン１０４は、シリコン含有材料または任意の他の適切な半導体材料から形成されてもよい。

【0019】

ＲＩＥは、エッチング中に、エッチングされる表面が高周波駆動電極（radio-frequency powered electrode）上に配置されるプラズマ・エッチングの形態である。さらに、ＲＩＥ中、エッチングされる表面は、プラズマから表面に向かって抽出されたエッチング種を加速させる電位を取り、その表面に垂直な方向に化学エッチング反応が起こっている。

【0020】

単一のフィンのみが示されているが、本実施形態は、複数の異なるそれぞれのフィンを有する単一のウエハまたはチップ上の複数の異なるデバイス領域に採用され得ることを理解されたい。異なる領域は、上部フィンと下部フィンとの異なるサイズの割合を有する結果として異なる特性を有するデバイスを表す。領域間の他のバリエーションとして、異なる仕事関数材料、異なる誘電材料、異なるフィン形状／サイズ／向きなどが挙げられる。以下でより詳細に説明するように、特定の領域をマスキング層で覆って、他の領域が処理されている間、それらの特定の領域を保護することができる。

【0021】

次に図２を参照して、様々なフィン長および絶縁厚さを有する積層フィン・デバイスの形成におけるステップの断面図を示す。誘電材料２０２の層が、フィン１０４の周りに形成される。一部の実施形態において、誘電体層２０２は、窒化ケイ素などの誘電材料を特定の高さｈまで堆積させることによって形成され得る。一部の実施形態において、タイミング調整した指向性堆積を使用して、誘電材料を高さｈまで堆積させることができる。他の実施形態において、ガス・クラスタ・イオン・ビーム堆積などの指向性堆積を使用することができる。さらに他の実施形態において、酸化物材料１０８の表面を、その上への誘電材料の蓄積が抑制されるように化学的に処理することができ、一方、基板１０２上への堆積は抑制されない。その場合、高さｈは、堆積サイクルの数によって決定され得る。

【0022】

他の実施形態において、誘電体層２０２は、誘電材料をフィンの高さを超える高さまで充填し、次いで、例えばＲＩＥを使用して誘電材料を高さｈまで異方的にエッチングすることによって、形成され得る。

【0023】

誘電材料は、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理気相堆積（ＰＶＤ）、またはガス・クラスタ・イオン・ビーム（ＧＣＩＢ）堆積を含む任意の適切なプロセスを使用して堆積させることができる。ＣＶＤは、室温より高い（例えば、約２５℃～約９００℃の）気体反応物間の化学反応の結果として堆積種が形成される堆積プロセスである。反応の固体生成物は、固体生成物の膜、コーティング、または層が形成される表面に堆積する。ＣＶＤプロセスのバリエーションとして、大気圧ＣＶＤ（ＡＰＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、金属有機ＣＶＤ（ＭＯＣＶＤ）、およびそれらの組合せも採用され得るが、これらに限定されない。ＰＶＤを使用する代替実施形態において、スパッタリング装置は、直流ダイオード・システム、高周波スパッタリング、マグネトロン・スパッタリング、またはイオン化金属プラズマ・スパッタリングを含むことができる。ＡＬＤを使用する代替実施形態において、化学前駆体は、一度に１つずつ材料の表面と反応して表面に薄膜を堆積させる。ＧＣＩＢ堆積を使用する代替実施形態において、高圧ガスを真空中で膨張させることができ、その後、クラスタに凝縮させる。クラスタをイオン化して表面に向け、高い異方性を有する堆積を提供することができる。

【0024】

次に、図３を参照して、様々なフィン長および絶縁厚さを有する積層フィン・デバイスの形成におけるステップの断面図を示す。酸化物材料が堆積される。半導体フィン１０４の露出面は、フィン１０４の側壁への酸化物材料の蓄積を防ぐように処理される。一部の実施形態において、フィンの表面は、アルキン官能有機層を使用して処理され得る。これにより、任意の適切な共形堆積プロセスを使用して、酸化物堆積のために利用可能な窒化ケイ素表面を残す。その結果、誘電体層２０２の上面の水平酸化物層３０２と、窒化物材料１０６の上部に形成される酸化物キャップ３０４とが得られる。前述したように、酸化物材料は、二酸化ケイ素などの任意の適切な酸化物材料であってよい。

【0025】

次に、図４を参照して、様々なフィン長および絶縁厚さを有する積層フィン・デバイスの形成におけるステップの断面図を示す。窒化ケイ素などの誘電材料の層は、任意の適切な堆積プロセスを使用して共形堆積され、次いで、ＣＦ_４／ＣＨＦ_３を用いるＲＩＥなどの異方性エッチングを使用して水平面から除去される。これにより側壁構造体４０２が生成され、側壁構造体４０２の上方部分は酸化物キャップ３０４の下方部分に形成される。酸化物キャップ３０４によって異方性エッチングから保護される側壁構造体４０２の部分は、そのまま残る。

【0026】

次に図５を参照して、様々なフィン長および絶縁厚さを有する積層フィン・デバイスの形成におけるステップの断面図を示す。酸化物部分は、例えば緩衝フッ化水素ウェット・エッチングなどの等方性エッチングを使用してエッチングされる。この等方性エッチングは、側壁構造体４０２をアンダカットし、半導体フィン１０４の中央の部分５０２を露出させる。基板１０２上方のこの部分５０２の高さは、誘電体層２０２の高さによって決定される。この部分５０２の垂直方向厚さは、水平酸化層３０２の厚さによって決定される。

【0027】

酸化物部分３０２、３０４のエッチングは、誘電体層２０２および側壁４０２の誘電材料に対して酸化物材料を優先的に除去する選択的エッチングを使用して行われ、これらの構造体は比較的損傷を受けずに残る。本明細書で使用されるとき、材料除去プロセスに関する「選択的」という用語は、第１の材料の材料除去率が、材料除去プロセスが施されている構造体の少なくとも別の材料の除去率よりも大きいことを示す。これにより、酸化物部分３０２、３０４は、異なる材料から形成される誘電体層２０２の材料を実質的に損傷させることなく除去される。

【0028】

次に図６を参照して、様々なフィン長および絶縁厚さを有する積層フィン・デバイスの形成におけるステップの断面図を示す。熱酸化などの酸化プロセスを使用して、半導体フィン１０４の露出部分５０２を酸化させる。これは、（１００）結晶表面を有するバルク半導体基板に対して垂直方向よりも横方向に速く酸化させる傾向がある熱酸化プロセスを使用して達成することができる。

【0029】

加えて、シリコン・フィンの酸化によって得られる二酸化ケイ素の場合、得られた二酸化ケイ素は元のシリコンよりも多くの空間を占めるため、酸化部分６０２がフィン１０４の側壁から外側に延びる。この酸化部分６０２は、上部フィンと下部フィンとの間に絶縁層を形成する。絶縁層６０２の中央部分の垂直方向厚さは、酸化プロセスが施される時間の長さと、熱酸化プロセスが行われる温度とによって決定される。このような要因は、垂直フィンの半導体材料がどのくらい変換されるかを決定するからである。

【0030】

次に図７を参照して、様々なフィン長および絶縁厚さを有する積層フィン・デバイスの形成におけるステップの断面図を示す。追加の誘電材料が堆積されて、誘電体層７０２を形成する。追加の誘電材料は誘電体層２０２の材料と一致し得ることが特に考えられるが、他の材料を代わりに使用してもよいことを理解されたい。この誘電体層７０２は、後続の処理ステップ中にフィンを保護するように形成され得る。絶縁層６０２は、上部フィン７０６を下部フィン７０４から分離するものとして示される。

【0031】

次に図８を参照して、様々なフィン長および絶縁厚さを有する積層フィン・デバイスの形成におけるステップの断面図を示す。第１のデバイス領域８１０および第２のデバイス領域８２０を含む２つの異なるデバイス領域が示されている。これら２つのデバイス領域は、チップまたはウエハの異なる領域を表し、異なる特性を有するデバイスを形成する。特に、各領域における上部フィン７０６の高さと下部フィン７０４の高さとの割合が異なり、絶縁層６０２の位置も異なる。領域８１０、８２０は、図示のように、これらの点の両方が異なっていても、これらの点のうちの一方のみが異なっていてもよい（例えば、上部フィン７０６および下部フィン７０４の相対的な高さのみ、または絶縁層６０２の厚さのみが異なる）ことを理解されたい。

【0032】

第２の領域８２０に絶縁領域６０２が形成されている間に第１の領域８１０をマスキングし、その後、第１の領域８１０に絶縁領域６０２が形成されている間に第２の領域８２０をマスキングするだけで、異なる特性を有する異なる領域を形成することができることを理解されたい。誘電体層２０２の高さｈについての異なる値をそれぞれの領域で使用して、上部フィンの高さと下部フィンの高さとの割合を設定することができる。それぞれの絶縁領域６０２の位置および厚さは、各領域における誘電体層２０２の高さと酸化プロセスの長さとによって決定される。

【0033】

本発明の態様を、所与の例示的アーキテクチャに関して説明するが、他のアーキテクチャ、構造、基板材料、ならびにプロセスの特徴およびステップを、本発明の態様の範囲内で変更することができることを理解されたい。

【0034】

層、領域、または基板などの要素が別の要素の「上」または「上方」にあると言うとき、その要素が他の要素の直接上にあってもよく、または介在する要素が存在してもよいことも理解されるだろう。これに対して、要素が別の要素の「直接上」または「直接上方」にあると言うとき、介在する要素は存在しない。要素が別の要素に「接続」または「結合」されていると言うとき、その要素が他の要素に直接接続または結合されていてもよく、または介在する要素が存在してもよいことも理解されるだろう。これに対して、要素が別の要素に「直接接続」または「直接結合」されていると言うとき、介在する要素は存在しない。

【0035】

本実施形態は、集積回路チップの設計を含むことができる。これは、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク内のような仮想ハード・ドライブなど）に格納され得る。設計者がチップまたはチップの作製に使用されるフォトリソグラフィ・マスクを作製しない場合、設計者は、物理的手段によって（例えば、設計を格納する記憶媒体のコピーを提供することによって）または電子的に（例えば、インターネットを介して）、得られた設計をそのようなエンティティに直接的または間接的に送信することができる。その後、格納された設計は、フォトリソグラフィ・マスクの作製に適切なフォーマット（例えば、ＧＤＳＩＩ）に変換され、このフォトリソグラフィ・マスクは、通常、ウエハ上に形成される当該チップ設計の複数のコピーを含む。フォトリソグラフィ・マスクは、エッチングまたは他の方法で処理されるウエハ（またはその上の層あるいはその両方）の領域を規定するために利用される。

【0036】

本明細書に記載の方法は、集積回路チップの作製に使用することができる。得られる集積回路チップは、生のウエハの形態で（すなわち、複数のパッケージされていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージされた形態で、作製者によって流通させることができる。後者の場合、チップは、単一チップ・パッケージ（マザーボードもしくは他の高レベル・キャリアに付加されるリードを有するプラスチック・キャリアなど）、またはマルチチップ・パッケージ（表面配線もしくは埋込み配線のいずれかまたは両方を有するセラミック・キャリアなど）に装着される。いずれにしても、チップはその後、（ａ）マザーボードなどの中間製品または（ｂ）最終製品の一部として、他のチップ、ディスクリート回路素子、または他の信号処理デバイス、あるいはその組合せと統合される。最終製品は、玩具および他の低性能の適用から、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する高機能のコンピュータ製品に及ぶ、集積回路チップを含む任意の製品であってよい。

【0037】

材料化合物を、例えばＳｉＧｅなどの列挙された要素に関して説明することも理解されたい。これらの化合物は、化合物中の要素の異なる割合を含む。例えば、ＳｉＧｅは、Ｓｉ_ｘＧｅ_１－ｘを含み、ｘは１以下などである。さらに、他の要素が化合物に含まれてもよく、やはり本原理に従って機能し得る。追加の要素を含む化合物は、本明細書で合金と呼ばれる。

【0038】

本明細書における「一実施形態」または「実施形態」およびそれらの他の変形への言及は、実施形態に関連して説明される特定の特徴、構造、特性などが、少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体を通して様々な場所に見られる、「一実施形態において」または「実施形態において」という表現、およびそれらの他の変形の出現は、必ずしも全てが同一の実施形態を指すものではない。

【0039】

以下の「／」、「または…あるいはその両方」、および「のうちの少なくとも１つ」の使用は、例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、および「ＡおよびＢのうちの少なくとも１つ」の場合、最初に列挙された選択肢（Ａ）のみの選択、または２番目に列挙された選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を包含するように意図されるものと理解されたい。さらなる例として、「Ａ、Ｂ、またはＣ、あるいはその組合せ」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」の場合、このような表現は、最初に列挙された選択肢（Ａ）のみの選択、または２番目に列挙された選択肢（Ｂ）のみの選択、または３番目に列挙された選択肢（Ｃ）のみの選択、または最初と２番目に列挙された選択肢（ＡおよびＢ）のみの選択、または最初と３番目に列挙された選択肢（ＡおよびＣ）のみの選択、または２番目と３番目に列挙された選択肢（ＢおよびＣ）のみの選択、または３つ全ての選択肢（ＡおよびＢおよびＣ）の選択を包含するように意図される。これは、当技術分野および関連技術分野の当業者に容易に明らかなように、多くの項目が列挙されたときについても拡大され得る。

【0040】

本明細書で使用される専門用語は、特定の実施形態のみを説明するためのものであり、例示的な実施形態の限定であるとは意図されない。本明細書で使用されるとき、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が特に明示しない限り、複数形も含むように意図される。「備える」、「備えている」、「含む」、または「含んでいる」、あるいはその組合せの用語は、本明細書で使用されるとき、述べられた特徴、整数、ステップ、動作、要素、またはコンポーネント、あるいはその組合せの存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、またはそれらの集合、あるいはその組合せの存在または追加を排除しないことが、さらに理解されるだろう。

【0041】

「下」、「下方」、「下部」、「上方」、「上部」などの空間的に相対的な用語は、本明細書において説明を容易にするために使用され、図示する１つの要素または特徴と別の要素または特徴との関係を説明することができる。空間的に相対的な用語は、図示された向きに加えて、使用または動作時のデバイスの異なる向きを包含するよう意図されることが理解されるだろう。例えば、図中のデバイスをひっくり返した場合、他の要素または特徴の「下方」または「下」と説明された要素が、他の要素または特徴の「上方」を向くことになる。したがって、「下方」という用語は、上方および下方の両方の向きを包含することができる。デバイスはその他の向き（９０度回転またはその他の向き）になる場合もあり、それに応じて、本明細書で使用される空間的に相対的な記述を解釈すべきである。さらに、層が２つの層の「間」にあると言うとき、それは、２つの層の間のただ１つの層であってもよく、または１つまたは複数の介在する層が存在してもよいことも理解されるだろう。

【0042】

第１の、第２の、などの用語が、様々な要素を説明するために本明細書において使用され得るが、これらの要素は、これらの用語によって限定されるべきではないことが理解されるだろう。これらの用語は、１つの要素を別の要素から区別するためだけに使用される。したがって、後述する第１の要素は、本概念の範囲から逸脱することなく、第２の要素と呼ばれ得る。

【0043】

次に図９を参照して、積層半導体フィンを形成するプロセスを示す。ブロック９０２は、任意の適切な異方性エッチング・プロセス、側壁画像転写プロセス、または任意の他の適切なプロセスを使用して半導体基板から半導体フィン１０４を形成する。本実施形態は、誘電材料１０６（例えば、窒化ケイ素）および酸化物材料１０８を含むフィンキャップを示す。ブロック９０４は、フィンの高さの途中まで延びる誘電体層２０２を形成する。誘電体層２０２の形成は、フィン１０４の下方部分にのみ付着する堆積物を含むことができ、フィンの上方部分は堆積を抑制するように処理されている。あるいは、誘電体層２０２は、エッチング・バック・プロセスを使用して、例えば、誘電材料をフィン１０４の高さ以上に堆積させ、その後、エッチング・バックして所望の高さを有する誘電体層２０２を作成することによって形成され得る。

【0044】

ブロック９０６は、フィン１０４の側壁への付着が抑制される共形堆積物を使用して、酸化物層３０２、３０４を堆積させる。ブロック９０６の共形堆積物は、例えばＣＶＤまたはＡＬＤを含むことができる。ブロック９０８は、誘電材料（例えば、窒化ケイ素）を酸化物材料３０２に堆積させて、共形堆積物を含む側壁構造体４０２を作成し、次いで、酸化物キャップ３０４によって保護されていない誘電材料を除去する異方性エッチングを行う。次に、ブロック９１０は、酸化物材料３０２、３０４を選択的にエッチングし、半導体フィン１０４の部分５０２を露出させる間隙を残す。

【0045】

次に、ブロック９１２は、熱酸化などの酸化プロセスを施して、半導体フィン１０４の露出部分５０２を酸化させ、絶縁層６０２を作成する。酸化層６０２の垂直方向厚さは、少なくとも部分的に、酸化プロセスが施される時間の長さによって決定される。

【0046】

ブロック９１４は、絶縁層６０２によって分離された積層半導体フィン７０４、７０６が形成されると、半導体デバイスを仕上げる。これは、例えば、ＶＦＥＴ、フィンＦＥＴ、ヒューズなどを含む任意の適切な半導体デバイスの作製を含むことができることを理解されたい。上部フィン７０６および下部フィン７０４のうちの一方をｐ型デバイスとして形成することができ、他方のフィンをｎ型デバイスとして形成することができ、適切なドーパント型を使用して導電型を選択することが特に考えられる。ゲート積層体、ソースおよびドレイン領域、ならびにコンタクトなどの他の構造体も、必要に応じて形成され得る。

【0047】

図１０を参照して、上部フィンと下部フィンとの間に絶縁層の異なる高さおよび厚さを有する積層半導体フィンを形成するプロセスを示す。ブロック１００２は、任意の適切な異方性エッチング・プロセス、側壁画像転写プロセス、または任意の他の適切なプロセスを使用して、第１の領域８１０および第２の領域８２０において半導体基板から１つまたは複数の半導体フィン１０４を形成する。フィンは、誘電材料１０６（例えば、窒化ケイ素）と酸化物材料１０８とを含むフィンキャップを含むことができる。３つ以上の領域を使用してもよく、各領域に任意の数のフィンが属することに留意されたい。さらに、単一の領域は、連続する必要はなく、単一のチップ／ウエハ上の異なる場所に位置することができ、各領域の決定的特性は、領域内の積層フィンの相対的なサイズおよび分離に関連していることに留意されたい。

【0048】

ブロック１００４は第１の領域８１０をマスクする。任意の適切なマスキング・プロセスを使用することができる。一部の実施形態において、マスクは、他の領域が処理されている間にマスク領域を保護する誘電体層または平坦化層あるいはその両方を含むことができる。代替実施形態において、各領域において半導体フィン１０４を選択的に形成し、積層フィンが第１の領域８１０に完全に形成された後にのみ第２の領域８２０に半導体フィン１０４を形成することによって、マスキング・ステップを省略することができる。このような代替実施形態において、半導体基板１０２の大部分がマスクとして有効に使用される。

【0049】

ブロック１００６は、第２の領域８２０においてフィンの高さの途中まで延びる誘電体層２０２を形成する。誘電体層２０２の形成は、フィン１０４の下方部分にのみ付着する堆積物を含むことができ、フィンの上方部分は堆積を抑制するように処理されている。あるいは、誘電体層２０２は、エッチング・バック・プロセスを使用して、例えば、誘電材料をフィン１０４の高さ以上に堆積させ、その後、エッチング・バックして所望の高さを有する誘電体層２０２を作成することによって形成され得る。

【0050】

ブロック１００８は、第２の領域８２０においてフィン１０４の側壁への付着が抑制される共形堆積物を使用して、酸化物材料３０２、３０４を堆積させる。ブロック１０１０は、第２の領域８２０において半導体フィン１０４の側壁に誘電材料（例えば、窒化ケイ素）を堆積させる。ブロック１０１０は、共形堆積物を含み、次いで、第２の領域８２０において酸化物キャップ３０４によって保護されていない誘電材料を除去する異方性エッチングを行う。次に、ブロック１０１２は、酸化物材料３０２、３０４を選択的にエッチングし、半導体フィン１０４の部分５０２を露出させる間隙を残す。

【0051】

次に、ブロック１０１４は、熱酸化などの酸化プロセスを施して、第２の領域８２０において半導体フィン１０４の露出部分５０２を酸化させ、絶縁層６０２を作成する。酸化層６０２の垂直方向厚さは、少なくとも部分的に、酸化プロセスが施される時間の長さによって決定される。これにより、第２の領域８２０における絶縁層６０２は、第２の領域８２０における誘電体層２０２の高さと、この酸化プロセスが施される時間とによって決定される。

【0052】

ブロック１０１６は、第１の領域８１０のマスクを剥がし、第２の領域８２０にマスクを形成する。第１の領域８１０にフィンが形成される前に第２の領域８２０が処理される代替実施形態においては、マスクが第１の領域上に形成され、フィン１０４が第２の領域８２０に形成される。

【0053】

次に、ブロック１０１８は、第１の領域８１０に誘電体層２０２を形成する。第１の領域８１０の誘電体層２０２は、第２の領域８２０の誘電体層２０２と同一の高さを有していても、または異なる高さを有していてもよい。それぞれのデバイス領域における誘電体層２０２は、上部フィンと下部フィンとの異なる割合を有する積層フィンを生成するように異なる高さを有することができることが特に考えられる。ブロック１００６のように、ブロック１０１８は、フィン１０４の下方部分にのみ付着する堆積物を含むことができ、フィンの上方部分は堆積を抑制するように処理されている。あるいは、ブロック１０１８は、例えば、誘電材料をフィン１０４の高さ以上に堆積させ、その後、エッチング・バックして所望の高さを有する誘電体層２０２を作成することによって、エッチング・バック処理を使用することができる。

【0054】

ブロック１０２０は、第１の領域８１０においてフィン１０４の側壁への付着が抑制される共形堆積物を使用して、酸化物材料３０２、３０４を堆積させる。ブロック１０２２は、第２の領域８１０において酸化物材料３０２に誘電材料（例えば、窒化ケイ素）を堆積させる。ブロック１０１０と同様に、ブロック１０２２は、共形堆積物を含み、次いで、第１の領域８１０において酸化物キャップ３０４によって保護されていない誘電材料を除去する異方性エッチングを行うことができる。次に、ブロック１０２４は、酸化物材料３０２、３０４を選択的にエッチングし、第１の領域８１０において半導体フィン１０４の部分５０２を露出させる間隙を残す。

【0055】

次に、ブロック１０２６は、熱酸化などの酸化プロセスを施して、第１の領域８１０において半導体フィン１０４の露出部分５０２を酸化させ、絶縁層６０２を作成する。上記のように、第１の領域８１０における酸化層６０２の垂直方向厚さは、少なくとも部分的に、酸化プロセスが施される時間の長さによって決定される。これにより、第１の領域８２０における絶縁層６０２は、第２の領域８１０における誘電体層２０２の高さと、この酸化プロセスが施される時間とによって決定される。

【0056】

ブロック１０２８は、絶縁層６０２によって分離された積層半導体フィン７０４、７０６が形成されると、第１の領域８１０および第２領域８２０の各々において半導体デバイスを仕上げる。上記のように、この仕上げステップは、例えば、ＶＦＥＴ、フィンＦＥＴ、ヒューズなどを含む任意の適切な半導体デバイスの作製を含むことができる。上部フィン７０６および下部フィン７０４のうちの一方をｐ型デバイスとして形成することができ、他方のフィンをｎ型デバイスとして形成することができ、適切なドーパント型を使用して導電型を選択することが特に考えられる。ゲート積層体、ソースおよびドレイン領域、ならびにコンタクトなどの他の構造体も、必要に応じて形成され得る。

【0057】

垂直積層フィン半導体デバイスの好ましい実施形態（例示的であり限定的ではない）について説明したが、当業者は上記の教示に照らして変更および変形を行うことができることに留意されたい。したがって、添付の特許請求の範囲によって概説される本発明の範囲内にある開示された特定の実施形態において、変更を行うことができることを理解されたい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】