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特許7479401バイナリ対称不変積符号によって符号化された符号語の効率的な誤り訂正
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-25
(45)【発行日】2024-05-08
(54)【発明の名称】バイナリ対称不変積符号によって符号化された符号語の効率的な誤り訂正
(51)【国際特許分類】
H03M 13/29 20060101AFI20240426BHJP
【ＦＩ】
H03M13/29
【請求項の数】
21
(21)【出願番号】P 2021571707
(86)(22)【出願日】2020-06-03
(65)【公表番号】
(43)【公表日】2022-08-12
(86)【国際出願番号】 IB2020055248
(87)【国際公開番号】W WO2020250091
(87)【国際公開日】2020-12-17
【審査請求日】2022-11-21
(31)【優先権主張番号】16/439,197
(32)【優先日】2019-06-12
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(72)【発明者】
【氏名】キャンプ、チャールズ
(72)【発明者】
【氏名】スタニサヴリェヴィッチ、ミロス
(72)【発明者】
【氏名】サイプラス、ロバート、アラン
【審査官】川口 貴裕
(56)【参考文献】
【文献】米国特許出願公開第２０１６／０１８８２３０（ＵＳ，Ａ１）
【文献】特開２０００－００４１７０（ＪＰ，Ａ）
【文献】特開平１１－３３８７２３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／０３０９８６９（ＵＳ，Ａ１）
【文献】Thomas Mittelholzer et al.，Symmetry-Based Subproduct Codes，2015 IEEE International Symposium on Information Theory (ISIT)，2015年，pp.251-255
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｍ １３／００ － ９９／００
ＩＥＥＥ Ｘｐｌｏｒｅ
(57)【特許請求の範囲】
【請求項1】
バイナリ対称不変積符号を復号するためのデコーダであって、直交する第１および第２の次元を有するデータ・アレイであって、前記第１の次元のみに沿って前記データ・アレイ内にバッファリングされたバイナリ対称不変積符号にアクセスするように構成される、前記データ・アレイと、
誤り位置を記憶するための誤り記憶アレイと、
前記第１の次元に沿って前記データ・アレイからアクセスされたデータ内の誤りを検出および訂正し、前記誤り記憶アレイ内に前記第２の次元に沿った誤り位置を記憶するように構成された第１の訂正回路であって、前記対称不変積符号のデータ対称性に基づいて前記誤り位置を求める、前記第１の訂正回路と、
前記第１の次元に沿って前記データ・アレイからアクセスされたデータの前記第１の訂正回路による受信前に、前記誤り記憶アレイ内に記憶された前記誤り位置に基づいて前記データ・アレイからアクセスされた前記データを訂正する第２の訂正回路と
を含む回路を備える、デコーダ。
【請求項2】
前記バイナリ対称不変積符号が半積符号（ＨＰＣ）である、請求項１に記載のデコーダ。
【請求項3】
前記データ・アレイが、その中にバッファリングされた前記バイナリ対称不変積符号に、前記第１の次元の並びごとにのみアクセスするように構成される、請求項１に記載のデコーダ。
【請求項4】
前記第１の訂正回路が、訂正されたデータで前記データ・アレイを更新する、請求項１に記載のデコーダ。
【請求項5】
前記デコーダが、前記第１の次元のみに沿って前記データ・アレイ内にバッファリングされた前記バイナリ対称不変積符号の符号語に反復的にアクセスし、それによって前記符号語の少なくとも一部が、前記第１の次元に沿って複数回アクセスされる、請求項４に記載のデコーダ。
【請求項6】
前記デコーダが、前記バイナリ対称不変積符号内の誤りが検出されて所定の反復数に達したことが初めて生じたことに基づいて、前記バイナリ対称不変積符号の符号語に反復的にアクセスすることを中断する、請求項５に記載のデコーダ。
【請求項7】
前記第１の訂正回路が、クロック・サイクル当たり複数の符号語を復号するように構成され、前記第２の訂正回路が、クロック・サイクル当たり複数の符号語に前記誤り記憶アレイによって示される訂正を適用するように構成される、請求項１に記載のデコーダ。
【請求項8】
前記第１の訂正回路が、前記デコーダの待ち時間に従って前記誤り記憶アレイ内の前記誤り位置の記憶を指示する、請求項１に記載のデコーダ。
【請求項9】
不揮発性メモリ・システムと、前記不揮発性メモリ・システムに結合されたコントローラであって、請求項１に記載のデコーダを含む、前記コントローラと
を備えるデータ記憶システム。
【請求項10】
通信チャネルから変調符号化データを受信し、前記変調符号化データを復調し、符号化データを出力するように構成された復調器と、請求項１に記載のデコーダであって、前記復調器に結合され、前記バイナリ対称不変積符号を含む符号化データを入力として受信する、前記デコーダと
を備えるデータ通信システム。
【請求項11】
バイナリ対称不変積符号を復号する方法であって、第１の次元のみに沿って、直交する第１および第２の次元を有するデータ・アレイ内にバッファリングされたバイナリ対称不変積符号にアクセスすることと、
第１の訂正回路が、前記第１の次元に沿って前記データ・アレイからアクセスされたデータの誤りを検出および訂正することと、
前記第１の訂正回路が、前記対称不変積符号のデータ対称性に基づいて、誤り記憶アレイ内の前記第２の次元に沿った誤り位置を求め、誤り記憶アレイ内に前記誤り位置を記憶することと、
前記第１の次元に沿って前記データ・アレイからアクセスされたデータの前記第１の訂正回路による受信前に、第２の訂正回路が、前記誤り記憶アレイ内に記憶された前記誤り位置に基づいて前記データ・アレイからアクセスされた前記データを訂正することと
を含む方法。
【請求項12】
前記バイナリ対称不変積符号が半積符号（ＨＰＣ）である、請求項１１に記載の方法。
【請求項13】
前記アクセスすることが、前記データ・アレイ内にバッファリングされた前記バイナリ対称不変積符号に、前記第１の次元の並びごとにのみアクセスすることを含む、請求項１１に記載の方法。
【請求項14】
前記第１の訂正回路が、訂正されたデータで前記データ・アレイを更新することをさらに含む、請求項１１に記載の方法。
【請求項15】
前記アクセスすることが、前記第１の次元のみに沿って前記データ・アレイ内にバッファリングされた前記バイナリ対称不変積符号の符号語に反復的にアクセスし、それによって前記符号語の少なくとも一部が、前記第１の次元に沿って複数回アクセスされることを含む、請求項１４に記載の方法。
【請求項16】
前記バイナリ対称不変積符号内の誤りが検出されて所定の反復数に達したことが初めて生じたことに基づいて、前記バイナリ対称不変積符号の符号語に反復的にアクセスすることを中断することをさらに含む、請求項１５に記載の方法。
【請求項17】
前記第１の訂正回路が誤りを検出および訂正することが、前記第１の訂正回路がクロック・サイクル当たり複数の符号語内の誤りを検出および訂正することを含み、前記第２の訂正回路が前記データを訂正することが、前記第２の訂正回路がクロック・サイクル当たり複数の符号語に前記誤り記憶アレイによって示される訂正を適用することを含む、請求項１１に記載の方法。
【請求項18】
前記第１の訂正回路が、復号待ち時間に従って前記誤り記憶アレイ内の前記誤り位置の記憶を指示することをさらに含む、請求項１１に記載の方法。
【請求項19】
不揮発性メモリ・システムから前記バイナリ対称不変積符号の一部を検索することをさらに含む、請求項１１に記載の方法。
【請求項20】
通信リンクから前記バイナリ対称不変積符号の一部を受信することをさらに含む、請求項１１に記載の方法。
【請求項21】
コンピュータ・プログラムがコンピュータに、請求項１１ないし２０のいずれか１項に記載の方法を実行させるためのプログラム・コードを含むコンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示はデータ処理に関し、より詳細には、たとえばデータ記憶システムまたはデータ通信システムでの、バイナリ対称不変積符号（binary symmetry-invariant product code）（たとえば、半積符号（half product code））を利用して符号化されたデータの効率的な誤り訂正に関する。
【背景技術】
【0002】
誤り訂正符号化は、データ・チャネルからデータを回復することのできる精度を改善するために、データ記憶システムまたはデータ通信システムで利用される。チャネルにデータを供給する前に、誤り訂正符号（ＥＣＣ）に従ってデータを符号化することにより、ＥＣＣの特性に依存する範囲でチャネル出力での誤りが識別および訂正され得る。多数のそのようなＥＣＣ方式が知られている。ＥＣＣ方式の１つの良く知られているクラスは積符号に基づく。積符号は、２成分ＥＣＣ符号を使用して、入力データの概念的２次元アレイ（notional two-dimensional array）の行および列を符号化する。
【0003】
従来型積符号の基本構造が図１に概略的に示されている。入力データ・シンボル（一般には、ｑ≧２として、ｑ個の可能なシンボル値を有するｑａｒｙ個のシンボルであり得る）が、ｎ２行およびｎ１列のシンボル位置を有する概念的アレイ内のそれぞれのシンボル位置に割り当てられる。この例では、ｋ２×ｋ１個のデータ・シンボルが、ｎ２行ｎ１列のアレイの最初のｋ２行と最初のｋ１列の交点のｋ２行ｋ１列のサブアレイ内のそれぞれの位置に割り当てられる。得られる入力データ・シンボルのアレイが、アレイの行および列を別々に符号化することによって符号化される。第１のＥＣＣ符号Ｃ１が、アレイの各行のｋｉシンボル・データ・ワードを長さｎ１のＣ１符号語に符号化するために使用される。この例では、系統的符号化を使用し、それによって入力データが符号語内に保持される。具体的には、所与の行のｋ１シンボル・データ・ワードの後に（ｎ１－ｋ１）個のパリティ・シンボルを加えることによって、Ｃ１符号語のｎ１個のコード・シンボルが得られる。次いで、第２のＥＣＣ符号Ｃ２が、各列の終わりに（ｎ２－ｋ２）個のパリティ・シンボルを加えることによって、アレイの各列のｋ２個のシンボルを長さｎ２のＣ２符号語に符号化するために使用される。得られるアレイ内のｎ２×ｎ１個のコード・シンボルが、積符号の出力符号語を形成する。この基本的概念の拡張では、インターリーブ積符号が、アレイのｓ＞１個の等間隔の列にわたってＣ２符号を適用し、ｎ１／ｓ個のＣ２符号語が得られる。
【0004】
積符号は実際のエンコーダ／デコーダ実装を提供し得、そのデコーダはハード・ディシジョン・ベースであり、したがってソフト・ディシジョン復号に関連する様々な複雑さおよび待ち時間の問題を回避する。インターリーブ積符号のためのいくつかのデコーダは、基本符号構造から定義されるグラフに基づく反復的復号の技術を使用する。簡潔には、２部グラフが、Ｃ１符号語にそれぞれ対応するｎ２個の右ノードと、それぞれのＣ２符号語に対応するｎ１／ｓ個の左ノードと共に定義され得る。各右ノードが、ｓ個のエッジによって各左ノードに接続される。１対のノードを接続するｓ個のエッジは、前述の概念的アレイ内のそれらのノードについてのＣ１符号語とＣ２符号語の交点のｓ個の共通シンボルを表す。Ｃ１符号語を１つずつ復号し、次いでＣ２符号語を１つずつ復号することによって、反復的復号がグラフに基づいて実施される。符号語が首尾よく復号されるごとに、適切なノードから離れるエッジが訂正される。復号が完了するまで、すなわちデコーダによってもはや誤りが検出されず、または所定の最大反復数に達する（このケースでは、デコーダは復号失敗を宣言し得る）まで、プロセスは反復される。
【0005】
積符号に基づく別のＥＣＣ方式が、J. Justesen、「Error correcting coding for OTN」、IEEE Communications Magazine、September 2010、およびJ. Justesen、Performance of Product Codes and Related Structures with Iterative Decoding、IEEE Transactions on Communications、2011において、光伝送ネットワーク（ＯＴＮ）の文脈で提案された。半積符号（ＨＰＣ）と呼ばれるこれらの符号は、行符号Ｃ１および列符号Ｃ２について同一の符号を使用する積符号である。各コンポーネント符号Ｃ１およびＣ２が、符号長（すなわち、符号語内のシンボル数）をｎ、次元（すなわち、各符号語に符号化されるデータ・シンボル数）をｋとして、レートｋ／ｎ符号である場合、得られる積符号Ｃは、長さＮ＝ｎ２、次元Ｋ＝ｋ２、およびレート（ｋ／ｎ）２を有する。Ｃの符号語は、前述の概念的アレイに対応する（ｎ行ｎ列）シンボル行列Ｘによって定義され得、Ｘの各行および各列は行／列符号の符号語である。次いで、対応する半積符号ＣＨがＣＨ＝｛Ｘ－ＸＴ：Ｘ∈Ｃ｝によって定義され、ＸＴはＸの転置行列である。
【0006】
Ｘが符号語である場合、行および列符号が同一であるので、ＸＴも符号語である。構成により、ＣＨのすべての符号語ＹＨはゼロ主対角線を有する（どちらかの主対角線はゼロ主対角線であり得るが、本明細書では、ゼロ主対角線は、（ｎ行ｎ列）シンボル行列ＹＨにわたって右上のシンボルから左下のシンボルまで対角に延びるシンボルの線と定義される）。すなわち、ゼロ主対角線上のすべてのシンボルは値ゼロである。ＣＨの定義から、ＹＨ＝ＹＨ
Ｔであることがわかるので、ゼロ主対角線のそれぞれの側の三角サブアレイ内のｎ（ｎ－１）／２個のシンボルのセットは同一である。したがって、これらのｎ（ｎ－１）／２個のシンボルは、半積符号が実効長ＮＨ＝ｎ（ｎ－１）／２を有するように符号語ＹＨを定義する。ＨＰＣを用いて、符号化および反復的復号が積符号と同様に従来通り実施されるが、入力データは、ゼロ主対角線の一方の側の三角サブアレイに制限され、ＨＰＣについて次元ＫＨ＝ｋ（ｋ－１）／２が与えられる。
【0007】
例示的従来技術ＨＰＣ２００が図２に示されている。ＨＰＣ２００を形成するために、元の入力データ２０４が、ゼロ主対角線２０２の下の正方形アレイ内に配置される。次いで、元の入力データ２０４をコピーし、元の入力データを転置し、得られるデータをゼロ主対角線２０２の上に配置することによって対称的重複データ２０６が形成される。次いで、パリティ・データ２０８が（たとえば、Bose-Chaudhuri-Hocquenghem(BCH)誤り訂正機能を利用して）各行および各列について別々に計算される。符号化の後、データ対称性のために、記憶または送信あるいはその両方を行う必要があるのは、ゼロ主対角線２０２の上または下のアレイの部分だけである。
【0008】
データがメモリから検索され、またはデータ伝送を介して受信されるとき、検索／受信されたデータを複製および転置してアレイを埋めることによってＨＰＣ２００が再構築され得る。図３に示されるように、データの記憶、保持、検索、または伝送、あるいはその組合せの間に生じるどんな誤りも、再構築されたアレイのゼロ主対角線について対称的である。従来の復号（すなわち、行および列の誤りを訂正するために行および列が反復的に処理される誤り訂正プロセス）の間に、まず行フォーマットでアレイ内のデータがアクセスされ、次いで列フォーマットでアクセスされる。
【0009】
現実世界の実装では、標準ソフトウェア手法は、一般にはＣＰＵメモリ内のデータを複製せず、ただ１つのデータのセットに対して演算し、複製誤りの暗黙的訂正から恩恵を受ける。図３では、行がアレイの下部から上部に処理されると仮定する。各ビットのただ１つのコピーがＣＰＵメモリ内に記憶される場合、本質的に、Ａ、Ｂ、およびＣで誤りを含む行を訂正する結果として、これらのビット値を含む３つの後続の行のＡ、Ｂ、およびＣについての正しい値が得られる。一見して効率的であるが、このソフトウェア・ベースの手法は、ハードウェア・ベースの解決策よりもずっと長い待ち時間を有し、したがって本当に高性能な応用例には適していない。
【0010】
高性能復号を達成するために、ＨＰＣ復号のハードウェア実装は通常、メモリ内で全ＨＰＣアレイ（複製データ２０６を含む）を形成し、次いで各行を１つずつ、次いで各列を１つずつ反復的に復号する。この手法は従来型ソフトウェア実装よりもずっと高い性能を提供するが、行フォーマットと列フォーマットの両方でデータにアクセスすることを可能にする回路は非常に費用がかかることを本開示は理解している。従来型ハードウェア実装が行データと列データの両方を独立して読取り、訂正することを必要とすること、つまりハードウェアＨＰＣ復号実装がアレイ対称性から恩恵を受けないことも本開示は理解している。
【発明の概要】
【0011】
少なくとも１つの実施形態では、デコーダは、ハードウェアにおいて、半積符号（ＨＰＣ）などのバイナリ対称不変積符号によって符号化された符号語の反復的復号を実施する。データ・アレイ内にバッファリングされた対称不変積符号が、データ・アレイの第１の次元のみに沿ってアクセスされ、対称不変積符号のデータ内の誤りが、誤り訂正回路によって検出および訂正される。誤りが検出されたとき、データ・アレイの直交する第２の次元についての誤り位置が、誤り記憶アレイ内に記憶され、誤り位置は、対称不変積符号の既知のデータ対称性に基づいて求められる。データがデータ・アレイからアクセスされ、誤り訂正回路に送られるときに、記憶された誤り位置に基づいて、誤りが「オン・ザ・フライ」で訂正される。
【0012】
一態様によれば、バイナリ対称不変積符号を復号するためのデコーダが提供され、デコーダは、直交する第１および第２の次元を有するデータ・アレイであって、第１の次元のみに沿ってデータ・アレイ内にバッファリングされたバイナリ対称不変積符号にアクセスするように構成される、データ・アレイと、誤り位置を記憶するための誤り記憶アレイと、第１の次元に沿ってデータ・アレイからアクセスされたデータ内の誤りを検出および訂正し、誤り記憶アレイ内に第２の次元に沿った誤り位置を記憶するように構成された第１の訂正回路であって、対称不変積符号のデータ対称性に基づいて誤り位置を求める、第１の訂正回路と、第１の次元に沿ってデータ・アレイからアクセスされたデータの第１の訂正回路による受信前に、誤り記憶アレイ内に記憶された誤り位置に基づいてデータ・アレイからアクセスされたデータを訂正する第２の訂正回路とを含む回路を備える。
【0013】
別の態様によれば、バイナリ対称不変積符号を復号する方法が提供され、方法は、第１の次元のみに沿って、直交する第１および第２の次元を有するデータ・アレイ内にバッファリングされたバイナリ対称不変積符号にアクセスすることと、第１の訂正回路が、第１の次元に沿ってデータ・アレイからアクセスされたデータ内の誤りを検出および訂正することと、第１の訂正回路が、対称不変積符号のデータ対称性に基づいて、誤り記憶アレイ内の第２の次元に沿った誤り位置を求め、誤り記憶アレイ内に誤り位置を記憶することと、第１の次元に沿ってデータ・アレイからアクセスされたデータの第１の訂正回路による受信前に、第２の訂正回路が、誤り記憶アレイ内に記憶された誤り位置に基づいてデータ・アレイからアクセスされたデータを訂正することとを含む。
【0014】
別の態様によれば、コンピュータ・プログラムがコンピュータ上で実行されるとき、先行するパラグラフの方法を実施するように適合されたプログラム・コード手段を含むコンピュータ・プログラムが提供される。
【0015】
次に、添付の図面を参照しながら、本発明の好ましい実施形態が単に例として説明される。
【図面の簡単な説明】
【0016】
【図1】従来技術の積符号を示す図である。
【図2】従来技術の半積符号（ＨＰＣ）を示す図である。
【図3】対称的データ誤りを含む従来技術のＨＰＣを示す図である。
【図4】一実施形態によるデータ記憶システムの高レベル・ブロック図である。
【図5】一実施形態によるデータ通信システムの高レベル・ブロック図である。
【図8】一実施形態による例示的デコーダを示す図である。
【図9】一実施形態による、デコーダがバイナリ対称不変積符号を復号する例示的プロセスの高レベル論理フローチャートである。
【図10】一実施形態による、デコーダによる例示的ＨＰＣ内の誤りの訂正を示す図である。
【図11】一実施形態による、デコーダによる例示的ＨＰＣ内の誤りの訂正を示す図である。
【図12】一実施形態による、デコーダによる例示的ＨＰＣ内の誤りの訂正を示す図である。
【図13】一実施形態による、デコーダによる例示的ＨＰＣ内の誤りの訂正を示す図である。
【発明を実施するための形態】
【0017】
少なくとも１つの実施形態によれば、本願は、ハードウェア回路において、半積符号（ＨＰＣ）などのバイナリ対称不変積符号によって符号化された符号語の反復的復号を実施するデコーダを対象とする。データ・アレイ内にバッファリングされた対称不変積符号は、データ・アレイの第１の次元のみに沿ってアクセスされ、対称不変積符号のデータ内の誤りが、第１の誤り訂正回路によって検出および訂正される。誤りが検出されたとき、データ・アレイの直交する第２の次元についての誤り位置が、誤り記憶アレイ内に記憶され、誤り位置は、対称不変積符号の既知のデータ対称性に基づいて求められる。データがデータ・アレイからアクセスされ、第１の誤り訂正回路に送られるときに、記憶された誤り位置に基づいて、第２の訂正回路によって誤りが「オン・ザ・フライ」で訂正される。本願は、関連する方法およびプログラム製品をさらに対象とする。
【0018】
本明細書で説明される解決策は、上記で論じたように従来型ＨＰＣに適用することができるが、本明細書で開示される解決策が、行当たり複数のタイプのコンポーネント符号と、列当たり複数のタイプのコンポーネント符号で形成された対称不変積符号にも適用可能であることを理解されたい。同様に、符号構築で複数のタイプのコンポーネント符号を使用することによってＨＰＣの別の拡張を得ることができる。たとえば、同一の長さｎであるが、異なる誤り訂正能力ｔ１およびｔ２を有する２つのタイプのコンポーネント符号を使用し得る。ＨＰＣのケースでは、行／列の第１の半分がｔ１誤り訂正コンポーネント符号からの符号語であり、行／列の第２の半分がｔ２誤りコンポーネント符号からの符号語であることを必要とし得る。
【0019】
再び図を参照し、具体的には図４を参照すると、データ記憶デバイス上のＥＣＣ符号化データを読み書きするためのデータ記憶システム４００の例示的実施形態の高レベル・ブロック図がある。データ記憶システム４００は、メモリ４０４（たとえば、フラッシュ・メモリまたは他の不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ））と、メモリ４０４内のデータを読み書きするための読取り／書込み装置４０６とを含む記録チャネル４０２を含む。図４では単一のブロックとして示されているが、メモリ４０４は、たとえば、単一のチップまたはダイから、メモリ・チップの複数のパッケージをそれぞれ含む複数のストレージ・バンクに及ぶ、データ記憶ユニットの任意の所望の構成を備え得る。読取り／書込み装置４０６は、メモリ４０４内のワード線およびビット線のアレイに適切な電圧を印加することによって読取りおよび書込みの目的でメモリ・セルをアドレス指定して、既知の方式で読取りおよび書込み動作を実施する。
【0020】
データ記憶システム４００は、エンコーダ４１０およびデコーダ４１２をさらに含む。エンコーダ４１０は、バイナリ対称不変積符号（たとえば、ＨＰＣ）に従って入力データを符号シンボルに符号化し、符号シンボルを記録チャネル４０２に出力する。デコーダ４１２は、読取り／書込み装置４０６によってメモリ４０４から得られたリードバック・シンボルを処理して、対称不変積符号を復号し、したがって元の入力データを回復し、出力する。
【0021】
図５にさらに示されるように、ＨＰＣなどの対称不変積符号は、データ通信システム５００などのデータ通信システムにも応用される。データ通信システム５００の送信機は、図４を参照しながら上記で説明したようなエンコーダ５１０と、変調器５０８と、送信デバイス（ＴＸ）５０６とを含む。エンコーダ５１０によって出力された符号シンボルが、変調器５０８を介して送信デバイス５０６に供給され、送信デバイス５０６は、通信リンク５０４を介して符号シンボルを送信するための信号を生成する。通信リンク５０４は、物理（ワイヤードまたはワイヤレス）リンク、あるいは１つまたは複数の物理リンクを介する論理リンクを含み得る。データ通信システムの受信機が、リンク５０４を介して送信された信号を受信するための受信デバイス（ＲＸ）５１６と、受信した信号を復調するための復調器５１８と、復調器５１８から受信した、得られる符号シンボルを復号するための前述のようなデコーダ５１２とを含む。
【0022】
好ましい実施形態では、エンコーダ４１０、５１０、およびデコーダ４１２、５１２の機能が、高性能を達成するためにハードウェア回路（すなわち、集積回路）で実装される。しかしながら、他の実施形態では、エンコーダ４１０、５１０、およびデコーダ４１２、５１２の機能は、ソフトウェアまたはファームウェアあるいはその両方のプログラム命令を実行するハードウェアで実装され得る。たとえば、符号化および復号は、全体的または部分的に、符号化および復号を実施するために１つまたは複数のプロセッサをエンコーダまたはデコーダあるいはその両方として構成するソフトウェアの実行によって実施され得る。
【0023】
次に図６～７を参照すると、図４のデータ記憶システム４００などのデータ記憶システムの例示的実装のより詳細なブロック図が示されている。図６は、命令およびデータを処理する１つまたは複数のプロセッサ６０４を有するプロセッサ・システム６０２などの、１つまたは複数のホストを含むデータ処理環境６００を示す。さらに、プロセッサ・システム６０２は、プログラム・コード、オペランド、または１つもしくは複数のプロセッサ６０４によって実施された処理の実行結果、あるいはその組合せを記憶し得るローカル・ストレージ６０６（たとえば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）またはディスク）を含み得る。様々な実施形態では、プロセッサ・システム６０２は、たとえば、モバイル・コンピューティング・デバイス（スマートフォンやタブレットなど）、ラップトップまたはデスクトップ・パーソナル・コンピュータ・システム、サーバ・コンピュータ・システム（インターナショナル・ビジネス・マシーンズ・コーポレーションから入手可能なＰＯＷＥＲ（Ｒ）シリーズのサーバのうちの１つなど）、またはメインフレーム・コンピュータ・システムであり得る。プロセッサ・システム６０２はまた、ＡＲＭ（Ｒ）、ＰＯＷＥＲ（Ｒ）、Ｉｎｔｅｌ ｘ８６（Ｒ）、またはメモリ・キャッシュ、メモリ・コントローラ、ローカル・ストレージ、Ｉ／Ｏバス・ハブなどのいずれかと組み合わされた任意の他のプロセッサなどの様々なプロセッサを使用する組込みプロセッサ・システムであり得る。
【0024】
各プロセッサ・システム６０２は、Ｉ／Ｏチャネル６１０を介してデータ記憶システム６２０に直接的に（すなわち、どんな介在デバイスも用いずに）、または間接的に（すなわち、少なくとも１つの中間デバイスを通じて）結合される入力／出力（Ｉ／Ｏ）アダプタ６０８をさらに含む。様々な実施形態では、Ｉ／Ｏチャネル６１０は、たとえば、ファイバ・チャネル（ＦＣ）、FC over Ethernet（Ｒ）(FCoE)、Internet Small Computer System Interface (iSCSI)、ＩｎｆｉｎｉＢａｎｄ（Ｒ）、伝送制御プロトコル／インターネット・プロトコル（ＴＣＰ／ＩＰ）、Peripheral Component Interconnect Express(PCIe)などを含む、既知の、または将来開発される通信プロトコルのいずれか１つまたは組合せを利用し得る。Ｉ／Ｏチャネル６１０を介して通信されるＩ／Ｏ要求は、プロセッサ・システム６０２がデータ記憶システム６２０にデータを要求する読取り要求と、プロセッサ・システム６０２がデータ記憶システム６２０内へのデータの記憶を要求する書込み要求とを含む。
【0025】
必須ではないが、図示される実施形態では、データ記憶システム６２０は、データ記憶システム６２０がそれを通じてＩ／Ｏチャネル６１０を介してホストのＩ／Ｏ要求を受信し、それに応答する複数のインターフェース・カード６２２を含む。各インターフェース・カード６２２は、フォールト・トレランスおよびロード・バランシングを促進するために複数のRedundant Array of Inexpensive Disks(RAID)コントローラ６２４のそれぞれに結合される。ＲＡＩＤコントローラ６２４のそれぞれは（たとえばＰＣＩｅバスによって）不揮発性記憶媒体に結合され、図示される例では、不揮発性記憶媒体は、ＮＡＮＤフラッシュ・メモリを担持する複数のフラッシュ・カード６２６を含む。他の実施形態では、代替の不揮発性記憶デバイスまたは追加の不揮発性記憶デバイスあるいはその両方が利用され得る。
【0026】
図示される実施形態では、データ記憶システム６２０の動作が冗長システム管理コントローラ（ＳＭＣ）６２３によって管理され、冗長ＳＭＣ６２３はインターフェース・カード６２２およびＲＡＩＤコントローラ６２４に結合される。様々な実施形態では、システム管理コントローラ６２３は、ハードウェア、あるいはファームウェアもしくはソフトウェアまたはその両方を実行するハードウェアを利用して実装され得る。
【0027】
図７は、図６のデータ記憶システム６２０のフラッシュ・カード６２６の例示的実施形態のより詳細なブロック図を示す。フラッシュ・カード６２６は、フラッシュ・カード６２６とＲＡＩＤコントローラ６２４との間のインターフェースとして働くゲートウェイ７３０を含む。ゲートウェイ７３０は、汎用プロセッサ（ＧＰＰ）７３２に結合され、ＧＰＰ７３２は、ゲートウェイ７３０によって受信されたＩ／Ｏ要求に関する前処理を実施し、またはフラッシュ・カード６２６によるＩ／Ｏ要求のサービシングをスケジューリングし、あるいはその両方を行うように（たとえば、プログラム・コードによって）構成され得る。ＧＰＰ７３２は、処理中にＧＰＰ７３２によって作成され、参照され、もしくは修正され、またはその組合せが行われたデータ、あるいはフラッシュ・コントローラ７４０のうちの１つまたは複数に宛てられた、ゲートウェイ７３０を通じて流れるデータを好都合にバッファリングすることのできるＧＰＰメモリ７３４（たとえば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ））に結合される。
【0028】
ゲートウェイ７３０は複数のフラッシュ・コントローラ７４０にさらに結合され、複数のフラッシュ・コントローラ７４０のそれぞれは、それぞれのＮＡＮＤフラッシュ・メモリ・システム７５０を制御する。フラッシュ・コントローラ７４０は、たとえば、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはマイクロプロセッサ、あるいはその組合せによって実装され得、それぞれは、関連するフラッシュ・コントローラ・メモリ７４２（たとえば、ＤＲＡＭ）を有する。フラッシュ・コントローラ７４０がＦＰＧＡと共に実装される実施形態では、ＧＰＰ７３２は、データ記憶システム６２０の起動中にフラッシュ・コントローラ７４０をプログラムおよび構成し得る。起動後、一般の動作の際に、フラッシュ・コントローラ７４０は、ＮＡＮＤフラッシュ・メモリ・システム７５０内に記憶されたデータを読取り、またはＮＡＮＤフラッシュ・メモリ・システム７５０内にデータを記憶し、あるいはその両方を行うことを要求するゲートウェイ７３０からの読み書き要求を受信する。フラッシュ・コントローラ７４０は、たとえば、ＮＡＮＤフラッシュ・メモリ・システム７５０にアクセスして、要求されたデータをＮＡＮＤフラッシュ・メモリ・システム７５０から読取り、またはＮＡＮＤフラッシュ・メモリ・システム７５０に書込むことによって、あるいはＮＡＮＤフラッシュ・メモリ・システム７５０に関連付けられるメモリ・キャッシュ（図示せず）にアクセスすることによって、これらの要求にサービスする。
【0029】
フラッシュ・コントローラ７４０は、ＮＡＮＤフラッシュ・メモリ・システム７５０内の特定のメモリ位置へのアクセスを可能にする論理－物理アドレス変換を提供するフラッシュ変換層（ＦＴＬ）を実装する。一般には、フラッシュ・コントローラ７４０によってプロセッサ・システム６０２などのホスト・デバイスから受信されたＩ／Ｏ要求は、データをアクセス（読取りまたは書込み）すべき論理ブロック・アドレス（ＬＢＡ）と、書込み要求の場合、データ記憶システム６２０に記憶すべき書込みデータとを含む。Ｉ／Ｏ要求はまた、アクセスすべきデータの量（またはサイズ）を指定し得る。データ記憶システム６２０によってサポートされるプロトコルおよび特徴に応じて、他の情報も通信され得る。フラッシュ変換層は、ＲＡＩＤコントローラ６２４から受け取ったＬＢＡを、ＮＡＮＤフラッシュ・メモリ・システム７５０内の対応する物理位置に割り当てられた物理アドレスに変換する。フラッシュ・コントローラ７４０は、アドレス変換を実施し、またはフラッシュ・コントローラ・メモリ７４２内に好都合に記憶され得る、論理－物理変換テーブル（ＬＰＴ）などの論理－物理変換データ構造内の論理アドレスと物理アドレスとの間のマッピングを記憶し、あるいはその両方を行い得る。
【0030】
ＮＡＮＤフラッシュ・メモリ・システム７５０は様々な実施形態で多くの形態を取り得る。図７に示される実施形態では、各ＮＡＮＤフラッシュ・メモリ・システム７５０は、複数（たとえば、３２個）の個々にアドレス指定可能なＮＡＮＤフラッシュ・メモリ記憶デバイス７５２を含む。図示される例では、フラッシュ・メモリ記憶デバイス７５２は、基板に実装されたフラッシュ・メモリ・モジュール、たとえばSingle Level Cell(SLC)、Multi-Level Cell(MLC)、Three Level Cell(TLC)、またはQuad Level Cell(QLC) NANDフラッシュ・メモリ・モジュールの形態を取る。好ましくは、フラッシュ・メモリ記憶デバイス７５２から読み取られたデータの忠実度は、たとえばフラッシュ・コントローラ７４０、またはＧＰＰ７３２やＲＡＩＤコントローラ６２４などの高レベル・コントローラ、あるいはその両方による、ＥＣＣ符号化の実装を通じて高められる。図示される実施形態では、ＥＣＣ符号化および復号が、少なくともフラッシュ・コントローラ７４０において、エンコーダ７４４およびデコーダ７４６によって実装される。
【0031】
次に図８を参照すると、一実施形態によるデコーダ８００の例示的実施形態が示されている。デコーダ８００は、デコーダ４１２、５１２、または７４６のいずれかを実装するために利用され得、バイナリ対称不変積符号（たとえば、ＨＰＣ）を利用して符号化されたデータを復号する。
【0032】
図８に示されるように、デコーダ８００は、バイナリ対称不変積符号を利用して符号化された未訂正の符号語の復号を制御する制御回路８０２を含む。さらに、デコーダ８００は、バイナリ対称不変積符号が復号されるときにバイナリ対称不変積符号をバッファリングするデータ・アレイ８０４を含む。従来通り、データ・アレイ８０４は、本明細書ではそれぞれ行および列と呼ばれる、直交する等しいサイズの第１および第２の次元を含む。従来型デコーダとは対照的に、好ましくは、データ・アレイ８０４は、その第１および第２の次元の一方のみに沿って復号し、他方に沿って復号しないように、その中にバッファリングされたバイナリ対称不変積符号にアクセスすることを可能にする回路を含む。そのような制限により、ハードウェア回路内のデコーダ８００を実装する費用が大いに削減される。簡単のために、以下では、データ・アレイ８０４が、行ごとにのみアクセスされ、列ごとにアクセスされないと仮定するが、データ・アレイ８０４内にバッファリングされるバイナリ対称不変積符号のデータ対称性を考えると、アクセスされる次元の選択は完全に任意であることを理解されたい。
【0033】
データ・アレイ８０４は列訂正回路８０６に結合され、列訂正回路８０６は、誤り記憶アレイ８１０内に記憶された誤り位置情報に基づいて、データ・アレイ８０４から読み出された行符号語内の個々のビット位置を、必要に応じて、「オン・ザ・フライ」で訂正するように構成される。次いで、場合によっては列訂正回路８０６によって修正された行符号語が、行訂正回路８０８によって完全に復号される。当技術分野で既知のように、行訂正回路８０８は、たとえばBose-Chaudhuri-Hocquenghem(BCH)誤り訂正機能を実装し得る。行符号語の復号に基づいて、行訂正回路８０８は、誤り記憶アレイ８１０内の訂正された誤りがあればその位置を記録する。さらに、行訂正回路８０８は、（列訂正回路８０６または行訂正回路８０８あるいはその両方によって行われた訂正があればそれを伴う）復号された行符号語をデータ・アレイ８０４内に書き戻す。
【0034】
次に図９を参照すると、一実施形態での、図８のデコーダ８００などのデコーダがバイナリ対称不変積符号を復号する例示的プロセスの高レベル論理フローチャートが示されている。図９のプロセスはブロック９００から始まり、次いでブロック９０２に進み、ブロック９０２は、以下ではＨＰＣと仮定されるバイナリ対称不変積符号の一部をデコーダ８００が受信することを示す。上記のように、ＨＰＣは、デコーダ８００によって、たとえばデータ記憶システム４００の記録チャネル４０２、またはデータ通信システム５００の伝送リンク５０４から受信され得る。ＨＰＣの部分の受信に応答して、デコーダ８００の制御回路８０２は、ＨＰＣの受信した部分（たとえば、ゼロ主対角線の下のアレイの三角形部分）でデータ・アレイ８０４の一部を埋め、ＨＰＣの受信した部分内のデータを複製して、データ・アレイ８０４内の全データ対称ＨＰＣを形成する。
【0035】
ブロック９０２に続いて、制御回路８０２は、データ・アレイ８０４の単一の次元のみに沿ったＨＰＣの反復的復号を指示する。したがって、一例では、制御回路８０２は、ＨＰＣにアクセスさせ、列符号語ではなく、行符号語によって復号させる。第２の次元に沿ったＨＰＣのアクセスをなくすことにより、ＨＰＣを復号する待ち時間が半分に削減される。
【0036】
制御回路８０２は、ブロック９０４で、データ・アレイ８０４内にバッファリングされたＨＰＣのすべての行符号語が復号のためにアクセスされたか否かを判定することによって反復的復号プロセスを開始する。アクセスされた場合、プロセスは、以下で説明されるブロック９２０に進む。アクセスされなかった場合、プロセスはブロック９１０に進む。ブロック９１０では、制御回路８０２は、ＨＰＣの最初または次の行符号語をデータ・アレイ８０４から読み出させる。ブロック９１２に示されるように、行符号語が復号のために行訂正回路８０８に送信されるとき、列訂正回路８０６は、誤り記憶アレイ８０８によって誤りを含むと識別された行符号語のビットがあればそれを「オン・ザ・フライ」で訂正（すなわち、反転）し、そのような訂正を伴う行符号語を行訂正回路８０８に転送する。場合によっては列訂正回路８０６によって修正された行符号語の受信に応答して、行訂正回路８０８は、誤りがあればそれを訂正するために符号語のパリティ部分を利用して符号語を復号する（ブロック９１４）。上記のように、一実施形態では、行訂正回路８０８は、たとえば従来型ＢＣＨ誤り訂正機能を利用し得る。ブロック９１４にさらに示されるように、行符号語内の何らかの誤りが訂正される場合、行訂正回路８０８は、誤り記憶アレイ８１０内の誤り位置を記録し、したがって列訂正回路８０６が誤り位置情報を利用して、ＨＰＣの既知のデータ対称性に基づいて、１つまたは複数の追加の行符号語内のビットを訂正することを可能にする。ブロック９１６では、行訂正回路８０８が復号された行符号語をデータ・アレイ８０２内の元の位置に書き戻す。その後で、プロセスはブロック９０４に戻る。
【0037】
次にブロック９２０を参照すると、制御回路８０２は、行符号語のすべてにわたる最後の反復の間に、ＨＰＣの行符号語のいずれかで何らかの誤りが検出されたか否かを判定する。最後の反復の間に行符号語のいずれでも誤りが検出されなかった場合、ＨＰＣは首尾よく復号され、プロセスはブロック９２２に進み、ブロック９２２は、制御回路８０２が、復号されたＨＰＣの行符号語をデータ・アレイ８０４から、たとえばプロセッサ・システム６０２に、またはデータ通信システム５００の構成要素に出力させることを示す。その後で、図９のプロセスはブロック９２４で終了する。しかしながら、ＨＰＣの行符号語のすべてにわたる最後の反復の間に少なくとも１つの行符号語内に少なくとも１つの誤りが見つかったと制御回路８０２がブロック９２０で判定した場合、制御回路８０２は、ブロック９２６で、ＨＰＣの行符号語にわたる最大反復数（たとえば、３）が実施されたか否かを判定する。実施されていない場合、図９のプロセスはページ連結子Ａを通じて、説明したブロック９１０およびそれに続くブロックに戻る。しかしながら、ＨＰＣの行符号語のすべてにわたる最大反復数が実施されたと制御回路８０２がブロック９２６で判定した場合、図９のプロセスは、ブロック９２８でエラーと共に終了し、デコーダ８００は、必要なエラー処理があればそれを開始する。
【0038】
次に図１０～１３を参照して、図９のプロセスを利用する、図８のデコーダによる例示的ＨＰＣ内の誤りの訂正の一例が与えられる。この例では、データ・アレイ８０４は、Ｒ０からＲ１９およびＣ０からＣ１９とそれぞれ番号付けされる２０行２０列を有する。この例では、所与の行（または列）内の最大で３つの誤りをゼロ待ち時間で訂正することのできるBose-Chaudhuri-Hocquenghem(BCH)誤り訂正機能を利用してＨＰＣが符号化されると仮定する。この誤り訂正能力の結果として、好ましくは、誤り記憶アレイ８１０は、行当たり最大で３つの誤り位置を記憶するための容量を含む。誤り記憶アレイがすべて「無効」値（空き状態）に初期化され、その結果、列訂正回路８０６は当初、データ・アレイ８０４から読み出される行符号語に対するどんな訂正も実施しないことになる。
【0039】
全入力ＨＰＣがデータ・アレイ８０４内で確立された後、制御回路８０２は、行Ｒ０から始めて、データ・アレイ８０４から行符号語を反復的かつ順番に読み出させ、ＢＣＨ復号のために列訂正回路８０６を通じて行訂正回路８０８に渡させる。図１０に示されるように、行Ｒ０およびＲ１内の行符号語はどんな誤りも含まないが、行Ｒ２内の行符号語は当初、列Ｃ１０、Ｃ４、およびＣ３内に３つの誤りを含む。これらのビット誤りを検出したことに応答して、行訂正回路８０８は、表１に示されるように表され得る誤り記憶アレイ８１０を更新する。示されるように、誤り記憶アレイ８１０は、修正すべき３つの誤り、すなわち列Ｃ２内の行Ｒ３、Ｒ４、およびＲ１０内のビットを記録する。気付くはずであるが、これらの３つの誤りは、行Ｒ２の列Ｃ３、Ｃ４、およびＣ１０内で検出される誤りと対称である。
【0040】
【0041】
この例を続けると、次に行Ｒ３内の行符号語がデータ・アレイ８０４から読み出され、列訂正回路８０６を通じて行訂正回路８０８に渡される。この行符号語が送信されるとき、列訂正回路８０６が列Ｃ２内の誤りを訂正し、誤り記憶アレイ８１０内の列Ｃ２に対応するエントリから「３」を除去するように誤り記憶アレイ８１０を更新する。行訂正回路８０８が行Ｒ３の行符号語についてＢＣＨ復号を実施するとき、行符号語が行訂正回路８０８によって受信される前に、唯一の誤りが列訂正回路８０６によって既に訂正されているので、誤りは見つからない。したがって、行訂正回路８０８は誤り記憶アレイ８１０内にどんな新しい誤り位置も記憶せず、したがって誤り記憶アレイ８１０は、以下の表ＩＩに示されるように見えることになる。行訂正回路８０８が、訂正された行符号語を行Ｒ３内に書き戻した後、データ・アレイ８０４は図１２に示されるように見えることになる。
【0042】
【表2】
【0043】
次に、行Ｒ４内の行符号語がデータ・アレイ８０４から読み出され、列訂正回路８０６を通じて行訂正回路８０８に渡される。示されるように、行Ｒ４についての行符号語は当初、行訂正回路８０８によって実装されるＢＣＨアルゴリズムによって訂正され得る誤りよりも多い、４つの誤りを含む。しかしながら、列訂正回路８０６は、誤り記憶アレイ８１０によって与えられる情報に基づいて、行訂正回路８０８による行符号語の受信前に、行符号語の列２内のビットを訂正するので、行訂正回路８０８は、列訂正後に誤りの存在が４つではなく、３つであることを考えると、行符号語を完全に復号することができる。行訂正回路８０８が行符号語を復号し、データ・アレイ８０２および誤り記憶アレイ８１０を更新した後、データ・アレイ８０２は、図１３に示されるように見えることになり、誤り記憶アレイ８１０は、以下の表ＩＩＩに示される状態を有することになる。
【0044】
【表3】
【0045】
この復号プロセスは、行Ｒ１９にわたって反復的に続行されることになる。データ・アレイ８０２のすべての行にわたる第１の反復が完了すると、誤り記憶アレイ８１０はクリアされず、第２の反復が開始する。このプロセスは、以下の２つの終了条件の一方が満たされるまで続行されることになる。（１）ＨＰＣが誤りを含まない（すなわち、どんな誤りも発見されることなく、ＨＰＣのすべての行符号語が行訂正回路８０８によって復号される）、または（２）最大反復限度に達する（すなわち、ＨＰＣが訂正されない）。
【0046】
上記の説明では、説明しやすいように、実際のハードウェア実装での待ち時間およびパイプライン化の効果を無視した。待ち時間およびパイプライン化の追加の影響を示すために、行訂正回路８０８の待ち時間が５サイクルであること、つまり特定の行符号語がＢＣＨ復号を開始するとき、得られる訂正が５クロック・サイクル後までは利用可能とならないことを仮定する。この仮定では、行Ｒ２内の誤りの位置が、行Ｒ７が行訂正回路８０８に入りつつあるまで、後続の行の訂正のために利用可能とはならない。したがって、行訂正回路８０８は、行Ｒ２を復号することに基づいて、誤り記憶アレイ８１０内の行Ｒ３、Ｒ４、およびＲ１０の列Ｃ２に対する訂正を記録するが、この誤り位置情報が利用可能になる前に、行Ｒ３およびＲ４の符号語が行訂正回路８０８内で受信されることになる。その結果、行Ｒ３およびＲ４の行符号語は、理想的なゼロ待ち時間のケースでは、行Ｒ２内の誤りが検出される、データ・アレイ８０４にわたる同一の反復中に、列訂正回路８０６によって「オン・ザ・フライ」で列訂正され得るが、誤り記憶アレイ８１０がこれらの行符号語内の誤り位置を反映するまでには、行訂正回路８０８によって既に処理されている。幸いにも、列訂正回路８０６がこの第１の反復でこれらの列誤りを訂正することに失敗することは、ＢＣＨ復号の最終的結果に影響を及ぼさない。列訂正回路８０６は、誤り記憶アレイ８１０内に記録された任意の誤り位置情報を利用して、次のパスでビット（たとえば、行Ｒ３およびＲ４の行符号語の列Ｃ２内のビット）を訂正するからである。シミュレーションおよび解析により、説明したように、待ち時間は、理想的なゼロ待ち時間のケースに対して、どんな復号性能の著しい損失にもならないことが実証されている。
【0047】
好ましい実施形態では、行訂正回路８０８は、その復号待ち時間と共に設計され、その復号待ち時間に従って、誤り記憶アレイ内の誤り位置の記憶を指示する。したがって、たとえば、行訂正回路８０８は、誤り記憶アレイ８１０内の、行Ｒ１０の列Ｃ２内の誤り位置の記憶を、行Ｒ３およびＲ４の列Ｃ２内の誤り位置の記憶の前にインテリジェントに指示し得る。誤り記憶アレイ８１０の誤り位置の記憶のこのインテリジェントな指示により、可能な最大の範囲で、対称的誤り（たとえば、行Ｒ１０の列Ｃ２内の誤り）が、対応する誤りが検出された行符号語にわたる同一の反復中に、列訂正回路８０６によって訂正され得ることが保証される。
【0048】
上記で与えた例では、並列化の効果も明示的には論じられていない。少なくともいくつかの実施形態では、列訂正回路８０６内の列訂正ロジックの並列インスタンスと、行訂正回路８０８内の復号ロジックの並列インスタンスの実装を通じて、復号スループットを向上させることが望ましい。たとえば、一実施形態では、行訂正回路８０８は、クロック・サイクル当たり４つの符号語を復号することのできる復号ロジックの４つのインスタンスを含み得、同様に列訂正回路８０６は、クロック・サイクル当たり４つの符号語内のビットを訂正することのできる列訂正ロジックの４つのインスタンスを含み得る。そのような実施形態では、ロジックの１つのインスタンスが行Ｒ０、Ｒ４、Ｒ８、Ｒ１２、．．．の行符号語を処理する場合、ロジックの第２のインスタンスが、論理インスタンスの数を法とするデータ・アレイの次元によって決定される、行Ｒ１、Ｒ５、Ｒ９、Ｒ１３などの行符号語を処理することが好ましい。列訂正ロジックのインスタンスのいずれかによって訂正された誤り位置が、復号ロジックのインスタンスのいずれかによって検出され得ることに留意されたい。
【0049】
説明したように、少なくとも１つの実施形態では、バイナリ対称不変積符号を復号するためのデコーダが、直交する第１および第２の次元を有するデータ・アレイを含む。データ・アレイは、第１の次元のみに沿ってデータ・アレイ内にバッファリングされたバイナリ対称不変積符号にアクセスするように構成される。デコーダはまた、誤り位置を記憶するための誤り記憶アレイと、第１の次元に沿ってデータ・アレイからアクセスされたデータ内の誤りを検出および訂正し、誤り記憶アレイ内に第２の次元に沿った誤り位置を記憶するように構成された第１の訂正回路とを含む。第１の訂正回路は、対称不変積符号のデータ対称性に基づいて誤り位置を求める。デコーダはまた、第１の次元に沿ってデータ・アレイからアクセスされたデータの第１の訂正回路による受信前に、誤り記憶アレイ内に記憶された誤り位置に基づいてデータ・アレイからアクセスされたデータを訂正する第２の訂正回路を含む。
【0050】
記載の実施形態は、コストと性能の両方で従来技術のデコーダに勝る著しい利点をもたらし得る。たとえば、バイナリ対称不変積符号を両方の次元に沿ってアクセスするという要件をなくすことにより、回路の費用および面積が、特に、各次元で３００以上のビットであり得る大きいバイナリ対称不変積符号について著しく削減される。さらに、両方の次元に沿ってバイナリ対称不変積符号にアクセスする必要をなくすことにより、復号待ち時間が最大で半分に短縮され得る。さらに、記載の実施形態は、対称的誤りが「再発見」され、後続の符号語の復号中に訂正されるのを待つのではなく、データ対称性を活用してそのような対称的誤りを「オン・ザ・フライ」で訂正する。
【0051】
本発明は、システム、方法、またはコンピュータ・プログラム製品、あるいはその組合せであり得る。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実施させるためのコンピュータ可読プログラム命令を有する１つまたは複数のコンピュータ可読記憶媒体を含み得る。
【0052】
コンピュータ可読記憶媒体は、命令実行デバイスによる使用のために命令を保持および記憶し得る有形デバイスであり得る。コンピュータ可読記憶媒体は、限定はしないが、たとえば電子記憶デバイス、磁気記憶デバイス、光記憶デバイス、電磁記憶デバイス、半導体記憶デバイス、または上記の任意の適切な組合せであり得る。コンピュータ可読記憶媒体のより具体的な例の非網羅的リストには、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、静的ランダム・アクセス・メモリ（ＳＲＡＭ）、ポータブル・コンパクト・ディスク読取り専用メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピィ・ディスク、パンチ・カードや、命令が記録された溝の中の隆起構造などの機械的に符号化されたデバイス、および上記の任意の適切な組合せが含まれる。本明細書では、コンピュータ可読記憶媒体は、電波または他の自由に伝播する電磁波、導波路または他の伝送媒体を通じて伝播する電磁波（たとえば、光ファイバ・ケーブルを通る光パルス）、またはワイヤを通じて伝送される電気信号など、本質的に一時的信号であると解釈されるべきではない。
【0053】
本明細書で説明されるコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスに、あるいはネットワーク、たとえばインターネット、ローカル・エリア・ネットワーク、広域ネットワーク、もしくはワイヤレス・ネットワーク、またはその組合せを介して外部コンピュータまたは外部記憶デバイスにダウンロードされ得る。ネットワークは、銅伝送ケーブル、光伝送ファイバ、ワイヤレス伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはその組合せを含み得る。各コンピューティング／処理デバイス内のネットワーク・アダプタ・カードまたはネットワーク・インターフェースは、ネットワークからコンピュータ可読プログラム命令を受信し、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体内に記憶するためにコンピュータ可読プログラム命令を転送する。
【0054】
本発明の動作を実施するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ）命令、機械語命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、あるいはＳｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋などのオブジェクト指向プログラミング言語と、「Ｃ」プログラミング言語または類似のプログラミング言語などの従来の手続型プログラミング言語とを含む１つまたは複数のプログラミング言語の任意の組合せで書かれたソース・コードまたはオブジェクト・コードのどちらかであり得る。コンピュータ可読プログラム命令は、完全にユーザのコンピュータ上で、スタンド・アロン・ソフトウェア・パッケージとして部分的にユーザのコンピュータ上で、部分的にユーザのコンピュータ上、かつ部分的にリモート・コンピュータ上で、または完全にリモート・コンピュータまたはサーバ上で実行され得る。後者のシナリオでは、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）または広域ネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを通じてユーザのコンピュータに接続され得、あるいは（たとえば、インターネット・サービス・プロバイダを使用して、インターネットを通じて）外部コンピュータに接続が行われ得る。いくつかの実施形態では、たとえば、プログラマブル論理回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル論理アレイ（ＰＬＡ）を含む電子回路が、本発明の態様を実施するために、コンピュータ可読プログラム命令の状態情報を利用することによってコンピュータ可読プログラム命令を実行して、電子回路を個別設定し得る。
【0055】
本発明の態様が、本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照しながら本明細書で説明される。フローチャート図またはブロック図あるいはその両方の各ブロック、およびフローチャート図またはブロック図あるいはその両方のブロックの組合せが、コンピュータ可読プログラム命令によって実装され得ることを理解されよう。
【0056】
これらのコンピュータ可読プログラム命令は、コンピュータまたは他のプログラム可能データ処理装置のプロセッサを介して実行される命令により、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで指定される機能／動作を実装するための手段を生み出すように、汎用コンピュータ、専用コンピュータ、または他のプログラム可能データ処理装置のプロセッサに与えられ、マシンが作り出され得る。これらのコンピュータ可読プログラム命令はまた、命令を記憶するコンピュータ可読記憶媒体がフローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで指定される機能／動作の態様を実装する命令を含む製造品を含むように、コンピュータ、プログラム可能データ処理装置、または他のデバイス、あるいはその組合せに特定の方式で機能するように指示し得るコンピュータ可読記憶媒体内に記憶され得る。
【0057】
コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラム可能装置、または別のデバイス上で実行される命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで指定される機能／動作を実装するように、コンピュータ、他のプログラム可能データ処理装置、または別のデバイス上にロードされ、コンピュータ、他のプログラム可能装置、または他のデバイス上で一連の動作ステップを実施させて、コンピュータ実装プロセスが生成され得る。
【0058】
図中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能、および動作を示す。この点で、フローチャートまたはブロック図の各ブロックは、１つまたは複数の指定の論理的機能を実装するための１つまたは複数の実行可能命令を含む命令のモジュール、セグメント、または部分を表し得る。いくつかの代替の実装では、ブロック内に記載の機能は、図に記載されている以外の順序で行われ得る。たとえば、連続して示される２つのブロックは、実際にはほぼ同時に実行され得、またはブロックは、関係する機能に応じて、時には逆の順序で実行され得る。ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方のブロックの組合せが、指定の機能または動作を実施し、あるいは専用ハードウェアおよびコンピュータ命令の組合せを実施する専用ハードウェア・ベースのシステムによって実装され得ることにも留意されよう。
【0059】
１つまたは複数の好ましい実施形態を参照しながら説明されたように本発明が具体的に示されたが、本発明の思想および範囲から逸脱することなく、その中で形態および細部の様々な変更が行えることを当業者は理解されよう。たとえば、特定の機能を指示するフラッシュ・コントローラを含むデータ記憶システムに関して態様が説明されたが、代替として、そのような機能を実施するように、またはそのような機能を実施させるようにプロセッサによって処理され得るプログラム・コードを記憶する記憶デバイスを含むプログラム製品として本発明が実装され得ることを理解されたい。本明細書では、「記憶デバイス」が、法定の製造品のみを含み、本質的に信号媒体、本質的に一時的伝播信号、および本質的にエネルギーの形態を除外するように具体的に定義される。
【0060】
さらに、ＮＡＮＤフラッシュ・メモリの使用を含む実施形態が説明されたが、本発明の実施形態はまた、任意の他のタイプの不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）と共に使用され得ることを理解されたい。
【0061】
以下の特定の構造および機能の上記で説明された図および記載の説明は、出願人が発明したものの範囲、または添付の特許請求の範囲の範囲を限定するために提示されるものではない。むしろ、図および記載の説明は、特許保護が求められる発明を作成および使用するように当業者に教示するために与えられる。明快および理解のために、本発明の市販の実施形態のすべての特徴が説明または図示されているわけではないことを当業者は理解されよう。本発明の態様を組み込む実際の市販の実施形態の開発は、市販の実施形態についての開発者の最終的目標を達成するために多数の実装特有の決定を必要とすることを当業者は理解されよう。そのような実装特有の決定には、特定の実装、位置、その時々によって変動し得る、システム関連、ビジネス関連、政府関連のコンプライアンス、および他の制約が含まれ得るが、それに限定されない可能性が高い。絶対的な意味で開発者の努力は複雑で時間がかかり得るが、それでもそのような努力は、本開示の特典を有する当業者にとっては定型化された作業となる。開示され、本明細書で教示される発明には、多数の様々な修正形態および代替形態の余儀があることを理解されたい。最後に、限定はしないが、「ａ」などの単数形の用語の使用は項目数の限定を意図するものではない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】