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特許7479423半導体メモリ装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-25

(45)【発行日】2024-05-08

(54)【発明の名称】半導体メモリ装置

(51)【国際特許分類】

H01L 21/336 20060101AFI20240426BHJP

H01L 29/788 20060101ALI20240426BHJP

H01L 29/792 20060101ALI20240426BHJP

H10B 41/35 20230101ALI20240426BHJP

【ＦＩ】

H01L29/78 371

H10B41/35

【請求項の数】 15

(21)【出願番号】P 2022119416

(22)【出願日】2022-07-27

(65)【公開番号】P2023102248

(43)【公開日】2023-07-24

【審査請求日】2022-07-27

(31)【優先権主張番号】111101109

(32)【優先日】2022-01-11

(33)【優先権主張国・地域又は機関】TW

(73)【特許権者】

【識別番号】599039843

【氏名又は名称】聯華電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎修

(72)【発明者】

【氏名】葉毓仁

(72)【発明者】

【氏名】帥宏勳

(72)【発明者】

【氏名】陳志容

【審査官】小山満

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０２０６８８２（ＵＳ，Ａ１）

【文献】特開２００７－１９４６３８（ＪＰ，Ａ）

【文献】特表２０１８－５０７５４８（ＪＰ，Ａ）

【文献】特表２０２１－５２３５６６（ＪＰ，Ａ）

【文献】米国特許出願公開第２００７／０１７０４９０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０２１８１９５（ＵＳ，Ａ１）

【文献】国際公開第２０１６／１１８５３２（ＷＯ，Ａ１）

【文献】米国特許第１０４１８４５１（ＵＳ，Ｂ１）

【文献】国際公開第２０１９／２１７０２２（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ２１／３３６

Ｈ０１Ｌ２９／７８８

Ｈ０１Ｌ２９／７９２

Ｈ１０Ｂ４１／３５

(57)【特許請求の範囲】

【請求項1】

半導体メモリデバイスであって、
基板と、
選択ゲート（SG）ライン、制御ゲート（CG）ライン、消去ゲート（EG）ライン、および第1の方向に沿って並列に引き延ばされたソースラインを含む、複数のデバイスラインであって、前記CGラインは、前記EGラインと前記SGラインの間に配置され、前記EGラインは、前記CGラインと合体され、前記ソースラインは、前記基板において前記EGラインの下側に配置され、前記複数のデバイスラインは、複数のメモリセルを画定する、複数のデバイスラインと、
前記基板に配置され、前記SGラインと隣接する前記複数のメモリセルの複数のドレインドーピング領域と、
それぞれが前記複数のメモリセルの前記複数のドレインドーピング領域上に配置された、複数のビットラインコンタクトと、
前記基板内の前記ソースラインに電気的に結合され、前記EGラインの下方に配置された前記複数のメモリセルの複数のソースドーピング領域と、
それぞれが前記複数のメモリセルの前記複数のソースドーピング領域に配置された、複数のソースラインコンタクトであって、前記第1の方向と直交する第2の方向に、前記複数のビットラインコンタクトと整列される、複数のソースラインコンタクトと、
を有し、
前記複数のメモリセルの各々は、前記CGラインの下側に配置された浮遊ゲートを有し、
前記複数のソースドーピング領域の各々は、前記浮遊ゲートの第1の側壁に隣接して配置され、
当該半導体メモリデバイスは、さらに、前記浮遊ゲートと前記CGラインの間に配置された一定の厚さを有する第1の誘電体層を有し、
当該半導体メモリデバイスは、さらに、
前記ソースドーピング領域上に配置されたソースラインコンタクトと、
前記基板と前記消去ゲートラインの間の絶縁層と、
を有し、
前記絶縁層は、前記浮遊ゲートの前記第1の側壁から前記ソースラインコンタクトまで増加する厚さを有する、半導体メモリデバイス。

【請求項2】

前記EGラインは、上面視、前記ソースラインと部分的にオーバーラップする、請求項1に記載の半導体メモリデバイス。

【請求項3】

前記第1の誘電体層は、酸化物-窒化物-酸化物（ONO）誘電体層を有する、請求項1に記載の半導体メモリデバイス。

【請求項4】

さらに、前記浮遊ゲートと前記EGラインの間に配置された第2の誘電体層を有する、請求項1に記載の半導体メモリデバイス。

【請求項5】

前記第2の誘電体層は、シリコン酸化物層である、請求項4に記載の半導体メモリデバイス。

【請求項6】

前記第2の誘電体層は、前記浮遊ゲートの前記第1の側壁にのみ配置される、請求項4に記載の半導体メモリデバイス。

【請求項7】

前記第1の誘電体層は、前記第2の誘電体層よりも厚い、請求項4に記載の半導体メモリデバイス。

【請求項8】

メモリセルであって、
基板と、
前記基板上に配置された浮遊ゲートと、
前記浮遊ゲート上に配置された制御ゲートと、
前記浮遊ゲートと前記制御ゲートの間に配置された一定の厚さを有する第1の誘電体層と、
前記制御ゲートと合体され、前記浮遊ゲートの第1の側壁に配置された消去ゲートと、
前記浮遊ゲートと前記消去ゲートの間に配置された第2の誘電体層と、
前記浮遊ゲートの反対側の第2の側壁の側に配置された選択ゲートと、
前記選択ゲートと前記制御ゲートの間、および前記選択ゲートと前記浮遊ゲートの間に配置されたスペーサと、
前記基板に配置され、前記浮遊ゲートの前記第1の側壁に隣接するソースドーピング領域と、
前記基板に配置され、前記選択ゲートに隣接するドレインドーピング領域と、
前記ソースドーピング領域上に配置されたソースラインコンタクトと、
前記ドレインドーピング領域上に配置されたビットラインコンタクトと、
前記基板と前記消去ゲートの間の絶縁層と、
を有し、
前記絶縁層は、前記浮遊ゲートの前記第1の側壁から前記ソースラインコンタクトまで増加する厚さを有する、メモリセル。

【請求項9】

前記第1の誘電体層は、前記第2の誘電体層よりも厚い、請求項8に記載のメモリセル。

【請求項10】

前記第1の誘電体層は、酸化物-窒化物-酸化物（ONO）誘電体層を有する、請求項9に記載のメモリセル。

【請求項11】

前記第2の誘電体層は、シリコン酸化物層である、請求項10に記載のメモリセル。

【請求項12】

前記消去ゲートは、前記ソースドーピング領域と部分的にオーバーラップする、請求項8に記載のメモリセル。

【請求項13】

前記消去ゲートは、前記制御ゲートと構造的に一体化される、請求項8に記載のメモリセル。

【請求項14】

前記消去ゲート、前記制御ゲート、前記浮遊ゲート、および前記選択ゲートは、ポリシリコンで構成される、請求項8に記載のメモリセル。

【請求項15】

さらに、
前記選択ゲートと前記基板との間に配置された選択ゲート酸化物層と、
前記浮遊ゲートと前記基板の間に配置された浮遊ゲート酸化物層と、
を有する、請求項8に記載のメモリセル。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体技術の分野に関し、特にフラッシュメモリデバイスに関する。

【背景技術】

【0002】

フラッシュメモリは、一度に1バイトではなく、ブロック単位で消去し、再プログラム化することができるタイプのメモリである。典型的なフラッシュメモリは、多数のメモリセルを含むメモリアレイを有する。メモリセルの各々は、電荷を保持することが可能な浮遊ゲート電界効果トランジスタを有する。これらのセルは、通常、ブロックにグループ分けされている。ブロック内の各セルは、浮遊ゲートを充電することにより、ランダムにプログラム化することができる。セル内のデータは、浮遊ゲート内の電荷の有無によって決定される。ブロック消去操作により、浮遊ゲートから電荷を除去することができる。

【0003】

フラッシュメモリセルの一般的なタイプには、積層ゲートフラッシュメモリセルおよびスプリットゲートフラッシュメモリセル（例えば、第3世代SUPERFLASH（ESF3）メモリセル）が含まれる。スプリットゲートフラッシュメモリセルは、積層ゲートフラッシュメモリセルに比べて、電力消費が低く、注入効率が高く、短チャンネル効果に対する感受性が低く、オーバーイレースに対して高い抵抗を有する。しかしながら、既存のESF3メモリアーキテクチャには、ソースラインローディング効果のような欠点がある。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の一つの目的は、従来技術に関する前述の欠点または問題を解決するために、改善された半導体メモリデバイスを提供することである。

【課題を解決するための手段】

【0005】

本発明の一態様では、基板と、該基板上のデバイスラインとを有する半導体メモリデバイスが提供される。デバイスラインは、選択ゲート（SG）ライン、制御ゲート（CG）ライン、消去ゲート（EG）ライン、および第1方向に沿って並列に引き延ばされたソースラインを有する。CGラインは、EGラインとSGラインの間に配置される。EGラインは、CGラインと合体される。ソースラインは、基板においてEG線の下側に配置される。デバイスラインは、複数のメモリセルを画定する。

【0006】

メモリセルのドレインドーピング領域は、基板に配置され、SGラインと隣接して配置される。ビットラインコンタクトは、それぞれ、複数のメモリセルの複数のドレインドーピング領域に配置される。メモリセルのソースドーピング領域は、基板内のソースラインに電気的に結合され、EGラインの下方に配置される。ソースラインコンタクトは、それぞれ、メモリセルのソースドーピング領域上に配置される。ソースラインコンタクトは、第1の方向と直交する第2の方向に、ビットラインコンタクトと整列される。

【0007】

ある実施態様では、メモリセルの各々は、CGラインの下側に配置された浮遊ゲートを有する。

【0008】

ある実施形態では、EGラインは、上面視、ソースラインと部分的にオーバーラップする。

【0009】

ある実施形態では、ソースドーピング領域の各々は、浮遊ゲートの第1の側壁に隣接して配置される。

【0010】

ある実施形態では、半導体メモリデバイスは、さらに、浮遊ゲートとCGラインの間に配置された第1の誘電体層を有する。

【0011】

ある実施形態では、第1の誘電体層は、酸化物-窒化物-酸化物（ONO）誘電体層を有する。

【0012】

ある実施形態では、半導体メモリデバイスは、さらに、浮遊ゲートとEGラインの間に配置された第2の誘電体層を有する。

【0013】

ある実施形態では、第2の誘電体層は、シリコン酸化物層である。

【0014】

ある実施形態では、第2の誘電体層は、浮遊ゲートの第1の側壁のみに配置される。

【0015】

ある実施形態では、第1の誘電体層は、第2の誘電体層よりも厚い。

【0016】

本発明の別の態様では、基板と、該基板上に配置された浮遊ゲートと、該浮遊ゲート上に配置された制御ゲートと、浮遊ゲートと制御ゲートの間に配置された第1の誘電体層と、制御ゲートと合体され、浮遊ゲートの第1の側壁上に配置された消去ゲートと、浮遊ゲートと消去ゲートの間に配置された第2の誘電体層と、浮遊ゲートの反対側の第2の側壁に配置された選択ゲートと、選択ゲートと制御ゲートの間、および選択ゲートと浮遊ゲートの間に配置されたスペーサと、基板内に配置され、浮遊ゲートの第1の側壁に隣接して配置されたソースドーピング領域と、基板内に配置され、選択ゲートに隣接して配置されたドレインドーピング領域と、を有する、メモリセルが提供される。

【0017】

ある実施形態では、第1の誘電体層は、第2の誘電体層よりも厚い。

【0018】

ある実施形態では、第1の誘電体層は、酸化物-窒化物-酸化物（ONO）誘電体層を含む。

【0019】

ある実施形態では、第2の誘電体層は、シリコン酸化物層である。

【0020】

ある実施形態では、消去ゲートは、ソースドーピング領域と部分的にオーバーラップする。

【0021】

ある実施形態では、メモリセルは、さらに、ソースドーピング領域上に配置されたソースラインコンタクトと、ドレインドーピング領域上に配置されたビットラインコンタクトとを有する。

【0022】

ある実施形態では、メモリセルは、さらに、基板と消去ゲートの間に絶縁層を有する。絶縁層は、浮遊ゲートの第1の側壁からソースラインコンタクトまで増加する厚さを有する。

【0023】

ある実施形態では、消去ゲートは、制御ゲートと構造的に一体化される。

【0024】

ある実施形態では、消去ゲート、制御ゲート、浮遊ゲート、および選択ゲートは、ポリシリコンで構成される。

【0025】

ある実施形態では、メモリセルは、さらに、選択ゲートと基板の間に配置された選択ゲート酸化物層と、浮遊ゲートと基板の間に配置された浮遊ゲート酸化物層とを有する。

【0026】

本発明のこれらのおよび他の目的は、各種図面および図面に示されている好適実施形態に関する以下の詳細な説明を読んだ当業者には明らかである。

【図面の簡単な説明】

【0027】

【図1】発明の一実施形態による半導体メモリデバイスの部分的レイアウトを示す概略図である。

【図2】図1の線I－I’に沿って切断された概略断面図である。

【図3】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図4】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図5】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図6】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図7】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図8】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図9】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図10】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図11】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【図12】本発明の一実施形態による半導体メモリデバイスの製造方法を示す概略図である。

【発明を実施するための形態】

【0028】

本開示の以下の詳細な説明では、添付図面が参照される。図面は、本明細書の一部を構成し、本発明を実施することができる特定の実施形態を例示するために示される。これらの実施形態は、当業者が本発明を実施することができるよう十分に詳細に記載されている。

【0029】

他の実施形態が利用されてもよく、本発明の範囲から逸脱することなく、構造的、論理的、および電気的変更がなされてもよい。従って、以下の詳細な説明は、限定的なものと解してはならず、実施形態は、添付の特許請求の範囲の範囲により定義される。

【0030】

図1および図2を参照のこと。図1は、本発明の一実施形態による半導体メモリデバイス1の部分的レイアウト図である。図2は、図1のI－I’線に沿って切断された断面図である。図1および図2に示すように、半導体メモリデバイス1は、基板100を有し、これは、これに限られるものではないが、例えば、P型ドープシリコン基板である。基板100上には、複数のデバイスラインDLが設けられ、これには、選択ゲートラインSGL、制御ゲートラインCGL、消去ゲートラインEGL、および第1の方向D1に沿って並列に延在するソースラインSLが含まれる。

【0031】

本発明の一実施形態では、制御ゲートラインCGLは、消去ゲートラインEGLと選択ゲートラインSGLの間に配置され、ソースラインSLは、基板100内の消去ゲートラインEGLの下側に配置される。

【0032】

本発明の一実施形態では、消去ゲートラインEGLおよび制御ゲートラインCGLは、一緒に合体され、構造的に一体化される。

【0033】

図1から分かるように、基板100には、第2の方向D2に沿って延在する複数の細長い活性領域AAが提供される。本発明の一実施形態では、第1の方向D1に沿って延在するソースラインと、第2の方向D2に沿って延在する細長い活性領域AAは、交差する。本発明の一実施形態では、ソースラインSLは、基板100内に形成された高ドープ領域、例えば、N^＋高ドープ領域であってもよい。

【0034】

本発明の一実施形態では、デバイスラインDLは、それらの長さ（または第1の方向D1）に沿って互いに離間された、複数のメモリセルMC（各細長いアクティブ領域AA上に形成される）を画定する。

【0035】

本発明の一実施形態では、複数のビットラインコンタクトBLCは、第1の方向D1に沿って配置され、それぞれ、メモリセルMCのドレインドープ領域DDに電気的に接続される。ドレインドープ領域DDは、基板において選択ゲートラインSGLに隣接して配置される。本発明の一実施形態では、半導体メモリデバイス1は、さらに、複数のソースラインコンタクトSLCを有し、これらは、それぞれ、メモリセルMCのソースドープ領域SSに配置される。ソースラインコンタクトSLCは、それぞれ、第1の方向D1と直交する第2の方向D2に沿って、ビットラインコンタクトBLCに整列される。

【0036】

本発明の一実施形態では、メモリセルMCのソースドープ領域SSは、基板100内のソースラインSLに電気的に接続され、消去ゲートラインEGLの下側に配置される。本発明の一実施形態では、図1に示すように、上面視、消去ゲートラインEGLは、ソースラインSLと部分的に重なり合う。

【0037】

本発明の一実施形態では、図1および図2に示すように、各メモリセルMCは、さらに、制御ゲートラインCGLの下側に配置された浮遊ゲートFGを有する。本発明の一実施形態では、消去ゲートラインEGL、制御ゲートラインCGL、浮遊ゲートFG、および選択ゲートラインSGLは、全てポリシリコンで形成される。図2から、2つのメモリセルMCは、中央ソースラインSLに対して鏡面対称構造であることが分かる。本発明の一実施形態では、各ソースドープ領域SSは、浮遊ゲートFGの第1の側壁SW1に隣接して配置される。

【0038】

本発明の一実施形態では、半導体メモリデバイス1は、さらに、浮遊ゲートFGと制御ゲートラインCGLの間に配置された第1の誘電体層DL1を有する。本発明の一実施形態では、例えば、第1の誘電体層DL1は、これに限られるものではないが、酸化物-窒化物-酸化物（ONO）誘電体層を有する。本発明の一実施形態では、半導体メモリデバイス1は、さらに、浮遊ゲートFGと消去ゲートラインEGLの間に配置された第2の誘電体層DL2を有する。

【0039】

本発明の一実施形態では、例えば、第2の誘電体層DL2は、これに限られるものではないが、シリコン酸化物層である。本発明の一実施形態では、第2の誘電体層DL2は、浮遊ゲートFGの第1の側壁SW1上にのみ配置される。本発明の一実施形態では、第1の誘電体層DL1は、第2の誘電体層DL2よりも厚い。

【0040】

本発明の一実施形態では、図2に示すように、選択ゲートラインSGLは、浮遊ゲートFGの反対の第2の側壁SW2に配置される。スペーサSP、例えば窒化ケイ素スペーサは、選択ゲートラインSGLと制御ゲートラインCGLの間、および選択ゲートラインSGLと浮遊ゲートFGの間に設置されてもよい。

【0041】

本発明の一実施形態では、半導体メモリデバイス1は、さらに、基板100と消去ゲートラインEGLの間に配置された絶縁層INを有する。絶縁層INは、浮遊ゲートFGの第1の側壁SW1からソースライン接触SLCまでの方向において、増加する厚さを有する。本発明の一実施形態では、選択ゲートラインSGL、制御ゲートラインCGL、および消去ゲートラインEGLは、誘電体層ILに囲まれ、ソースライン接触SLCおよびビットライン接触BLCは、誘電体層ILに配置される。

【0042】

図3～図12は、本発明の一実施形態による半導体メモリデバイスを製造する方法を示す概略図である。図3に示すように、まず、基板100が提供され、これは、例えば、P型ドープされたシリコン基板であるが、これらに限定されるものではない。基板100には、トレンチ分離構造110が形成され、これは、活性領域AAを画定する。トレンチ分離構造110の形成後、窒化ケイ素パッド層（図示されていない）が除去され、下側のシリコン酸化物パッド層102が露出されてもよい。この時点では、トレンチ分離構造110は、シリコン酸化物パッド層102の上部表面から突出してもよい。

【0043】

次に、図4に示すように、ブランケット方式で基板100上にポリシリコン層120が堆積される。次に、ポリシリコン層120がエッチングされる。次に、ポリシリコン層120上に、第1の誘電体層DL1、例えば、酸化物-窒化物-酸化物（ONO）誘電体層が形成される。

【0044】

図5に示すように、ハードマスクパターンHMをエッチングハードマスクとして用い、エッチングプロセスが実施され、第1の誘電体層DL1、ポリシリコン層120、および酸化シリコンパッド層102がパターン化され、これにより、浮遊ゲートFGおよび浮遊ゲート酸化物層FGDが形成される。

【0045】

次に、図6に示すように、これに限られるものではないが、窒化ケイ素スペーサのようなスペーサSPが、浮遊ゲートFGおよびハードマスクパターンHMの側壁に形成される。同時に、浮遊ゲートFGと隣接する基板100の表面に、選択ゲート酸化物層SGDが形成される。

【0046】

図7に示すように、基板100上にフォトレジストパターンPR1が形成される。フォトレジストパターンPR1は、2つの浮遊ゲートFGの間の領域を露出する開口OP1を有する。次に、エッチングプロセスが実施され、開口OP1を介して、2つの浮動ゲートFGの間のスペーサSPが除去される。次に、イオン注入プロセス300が実施され、ドーパント、例えば、N型ドーパントが、開口OP1を通して基板100内に注入され、ソースドープ領域SSおよびソースラインSLが形成される。その後、フォトレジストパターンPR1が除去される。

【0047】

図8に示すように、急速熱酸化（RTO）プロセスおよび高温酸化（HTO）プロセスが順次実施され、2つの浮遊ゲートFGの間の基板100上に、絶縁層IN、例えば、シリコン酸化物層が形成され、浮遊ゲートFGの第1の側壁SW1上に、第2の誘電体層DL2、例えば、酸化シリコン層が形成される。

【0048】

本発明の一実施形態では、絶縁層INの厚さは、浮遊ゲートFGの第1の側壁SW1の近傍では薄く、2つの浮遊ゲートFGの間の中央領域に向かって、徐々に厚くなる。

【0049】

本発明の一実施形態では、第2の誘電体層DL2は、浮遊ゲートFGの第1の側壁SW1上にのみ配置される。本発明の一実施形態では、第1の誘電体層DL1は、第2の誘電体層DL2よりも厚い。

【0050】

図9に示すように、ドライエッチングプロセスが実施され、ハードマスクパターンHMが除去され、これにより、第1の誘電体層DL1が露出される。

【0051】

図10に示すように、その後、ブランケット方式でポリシリコン層220が基板100上に堆積される。ポリシリコン層220は、スペーサSP、第1の誘電体層DL1、第2の誘電体層DL2、および絶縁層INを覆う。

【0052】

その後、図11に示すように、化学機械研磨（CMP）プロセスが実施され、スペーサSPの上部表面が露出されるまで、ポリシリコン層220が平坦化される。

【0053】

続いて、図12に示すように、リソグラフィプロセスおよびエッチングプロセスが実施され、ポリシリコン層220がパターン化され、セレクトゲートSG、合体された制御ゲートCG、および消去ゲートEGが定められる。その後、選択ゲートSGに隣接したドレインドープ領域DDが形成される。次に、選択ゲートSGおよび消去ゲートEGを取り囲む誘電体層ILが形成される。最後に、リソグラフィプロセス、エッチングプロセス、およびメタライゼーションプロセスを用いて、ソースラインコンタクトSLCおよびビットラインコンタクトBLCが形成される。

【0054】

図12に示すように、本発明のメモリセルMCは、基板100と、基板100上の浮遊ゲートFGと、浮遊ゲートFG上の制御ゲートCGと、浮遊ゲートFGと制御ゲートCGとの間の第1の誘電体層DL1と、制御ゲートCGと合体され、浮遊ゲートFGの第1の側壁SW1上に配置された消去ゲートEGと、浮遊ゲートFGと消去ゲートEGの間の第2の誘電体層DL2と、浮遊ゲートFGの反対側の第2の側壁SW2上の選択ゲートSGと、セレクトゲートSGと制御ゲートCGの間、およびセレクトゲートSGと浮遊ゲートFGの間のスペーサSPと、基板100内のソースドープ領域SSであって、浮遊ゲートFGの第1の側壁SW1に隣接する、ソースドープ領域SSと、基板100内のドレインドープ領域DDであって、セレクトゲートSGに隣接する、ドレインドープ領域DDとを有する。

【0055】

本発明の一実施形態では、第1の誘電体層DL1は、第2の誘電体層DL2よりも厚い。

【0056】

本発明の一実施形態では、第1の誘電体層DL1は、酸化物-窒化物-酸化物（ONO）誘電体層を有する。

【0057】

本発明の一実施形態では、第2の誘電体層DL2は、シリコン酸化物層である。

【0058】

本発明の一実施形態では、消去ゲートEGは、ソースドープ領域SSと部分的にオーバーラップする。

【0059】

本発明の一実施形態では、メモリセルMCは、さらに、ソースドープ領域SS上に配置されたソースラインコンタクトSLCと、ドレインドープ領域DD上に配置されたビットラインコンタクトBLCとを有する。

【0060】

本発明の一実施形態では、メモリセルMCは、さらに、絶縁層INを有し、この絶縁層INは、基板100と消去ゲートEGとの間に配置され、前記絶縁層INは、浮遊ゲートFGの第1の側壁SW1からソースライン接触SLCの方向に増加する厚さを有する。