特許 7479830 半導体装置および機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-26

(45)【発行日】2024-05-09

(54)【発明の名称】半導体装置および機器

(51)【国際特許分類】

   H01L 27/146 20060101AFI20240430BHJP

   H01L 21/02 20060101ALI20240430BHJP

   H04N 25/70 20230101ALI20240430BHJP

   H04N 25/705 20230101ALI20240430BHJP

   H04N 25/706 20230101ALI20240430BHJP

【ＦＩ】

H01L27/146 A

H01L21/02 B

H01L27/146 D

H04N25/70

H04N25/705

H04N25/706

【請求項の数】 21

(21)【出願番号】P 2019221442

(22)【出願日】2019-12-06

(65)【公開番号】P2021093397

(43)【公開日】2021-06-17

【審査請求日】2022-11-29

(73)【特許権者】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】100126240

【弁理士】

【氏名又は名称】阿部 琢磨

(74)【代理人】

【識別番号】100223941

【弁理士】

【氏名又は名称】高橋 佳子

(74)【代理人】

【識別番号】100159695

【弁理士】

【氏名又は名称】中辻 七朗

(74)【代理人】

【識別番号】100172476

【弁理士】

【氏名又は名称】冨田 一史

(74)【代理人】

【識別番号】100126974

【弁理士】

【氏名又は名称】大朋 靖尚

(72)【発明者】

【氏名】荻野 拓海

(72)【発明者】

【氏名】廣田 克範

(72)【発明者】

【氏名】小林 広明

【審査官】小山 満

(56)【参考文献】

【文献】特開２０１９－００４００７（ＪＰ，Ａ）

【文献】特開２０１９－１４０２３７（ＪＰ，Ａ）

【文献】特開２０１４－１２３７７１（ＪＰ，Ａ）

【文献】特開２０１２－２１６７７６（ＪＰ，Ａ）

【文献】特開２００８－１６６６４７（ＪＰ，Ａ）

【文献】特開２０１５－２１６１７２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０３６６４４５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０２５２４４３（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１２／０２４８５４４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／０３２５７２６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／１４６

Ｈ０１Ｌ ２１／０２

Ｈ０４Ｎ ２５／７０

Ｈ０４Ｎ ２５／７０５

Ｈ０４Ｎ ２５／７０６

(57)【特許請求の範囲】

【請求項1】

第１半導体層と、
前記第１半導体層に重なる第２半導体層と、
前記第１半導体層と前記第２半導体層との間に配された配線構造と、
を備える半導体装置であって、
前記第２半導体層にはＰ型ＭＩＳトランジスタが設けられており、
前記第１半導体層の主面に沿った方向において、前記第１半導体層の結晶構造は第１結晶方位および第２結晶方位を有し、前記第１結晶方位に沿った方向における前記第１半導体層のヤング率が、前記第２結晶方位に沿った方向における前記第１半導体層のヤング率よりも高く、
前記第１結晶方位と、前記Ｐ型ＭＩＳトランジスタのソースとドレインとが並ぶ方向と、が成す角度は、３０度より大きく６０度よりも小さく、
前記第２結晶方位と、前記Ｐ型ＭＩＳトランジスタのソースとドレインとが並ぶ方向と、が成す角度は、０度以上かつ３０度以下である、ことを特徴とする半導体装置。

【請求項2】

前記第２半導体層の主面に沿った方向において、前記第２半導体層の結晶構造は第３結晶方位および第４結晶方位を有し、前記第３結晶方位に沿った方向における前記第２半導体層のヤング率が、前記第４結晶方位に沿った方向における前記第２半導体層のヤング率よりも高く、
前記第１結晶方位と、前記第３結晶方位と、が成す角度は、０度以上かつ３０度以下である、請求項１に記載の半導体装置。

【請求項3】

前記第１半導体層の結晶構造は、第１劈開方位と、前記第１劈開方位に交差する第２劈開方位とを有し、前記第１劈開方位と前記第２劈開方位とが成す角度は、６０度以上かつ９０度以下である、請求項１または２に記載の半導体装置。

【請求項4】

前記第２半導体層の主成分はシリコンであり、
前記第２半導体層の表面にはコバルトシリサイド領域および／またはニッケルシリサイド領域が設けられている、請求項１乃至３のいずれか１項に記載の半導体装置。

【請求項5】

前記第２半導体層の主成分はシリコンであり、
前記第２半導体層はゲルマニウムおよび／またはインジウムを含有する領域を含む、請求項１乃至４のいずれか１項に記載の半導体装置。

【請求項6】

前記第２半導体層にはＮ型ＭＩＳトランジスタが設けられており、
前記Ｐ型ＭＩＳトランジスタのチャネル幅は、前記Ｎ型ＭＩＳトランジスタのチャネル幅よりも大きい、請求項１乃至５のいずれか１項に記載の半導体装置。

【請求項7】

前記第２半導体層には第１Ｐ型ＭＩＳトランジスタおよび第２Ｐ型ＭＩＳトランジスタが設けられており、
前記第１Ｐ型ＭＩＳトランジスタのソースとドレインとが並ぶ方向と、前記第２Ｐ型ＭＩＳトランジスタのソースとドレインとが並ぶ方向と、が成す角度は、６０度以上かつ９０度以下であり、
前記第１半導体層の前記第１結晶方位と、前記第１Ｐ型ＭＩＳトランジスタのソースとドレインとが並ぶ方向と、が成す角度は、３０度より大きく６０度よりも小さく、
前記第１半導体層の前記第１結晶方位と、前記第２Ｐ型ＭＩＳトランジスタのソースとドレインとが並ぶ方向と、が成す角度は、３０度より大きく６０度よりも小さい、請求項１乃至６のいずれか１項に記載の半導体装置。

【請求項8】

前記配線構造は、前記第１半導体層と前記第２半導体層の間の第１配線構造と、前記第１配線構造と前記第２半導体層との間の第２配線構造と、を含み、
前記第１配線構造は、絶縁体部材と、前記第１配線構造の前記絶縁体部材に設けられた凹部の中に配された金属パッドと、を含み、
前記第２配線構造は、絶縁体部材と、前記第２配線構造の前記絶縁体部材に設けられた凹部の中に配された金属パッドと、を含み、
前記第１配線構造の前記絶縁体部材と前記第２配線構造の絶縁体部材とが共有結合し、前記第１配線構造の前記金属パッドと前記第２配線構造の前記金属パッドとが金属結合している、請求項１乃至７のいずれか１項に記載の半導体装置。

【請求項9】

前記第１半導体層の結晶構造は、第１劈開方位と、前記第１劈開方位に交差する第２劈開方位とを有し、
前記配線構造は、
前記第１配線構造の第１金属パッドと前記第２配線構造の第１金属パッドとが接合した第１接合部と、
前記第１配線構造の第２金属パッドと前記第２配線構造の第２金属パッドとが接合した第２接合部と、
前記第１配線構造の第３金属パッドと前記第２配線構造の第３金属パッドとが接合した第３接合部と、
前記第１配線構造の第４金属パッドと前記第２配線構造の第４金属パッドとが接合した第４接合部と、
を含み、
前記第１接合部と前記第２接合部は前記第１劈開方位に沿って並び、
前記第３接合部と前記第４接合部は前記第２劈開方位に沿って並び、
前記第３接合部と前記第４接合部とを結ぶ直線が、前記第１接合部と前記第２接合部との間を通る、請求項８に記載の半導体装置。

【請求項10】

前記第１半導体層にはＮ型ＭＩＳトランジスタが設けられており、
前記第１半導体層にはＰ型ＭＩＳトランジスタが設けられていない、請求項１乃至９のいずれか１項に記載の半導体装置。

【請求項11】

前記第１半導体層にはＮ型ＭＩＳトランジスタである第１トランジスタが設けられており、
前記第１トランジスタのソースとドレインが並ぶ方向と、前記第１半導体層の前記第１結晶方位と、が成す角度は、３０度より大きく６０度よりも小さい、請求項１乃至１０のいずれか１項に記載の半導体装置。

【請求項12】

前記第１半導体層にはＮ型ＭＩＳトランジスタである第２トランジスタが設けられており、
前記第２トランジスタのソースとドレインが並ぶ方向と、前記第１半導体層の前記第１結晶方位と、が成す角度は、３０度より大きく６０度よりも小さく、
前記第１トランジスタのソースとドレインが並ぶ前記方向と、前記第２トランジスタのソースとドレインが並ぶ前記方向と、が成す角度は、６０度以上かつ９０度以下である、請求項１１に記載の半導体装置。

【請求項13】

前記第１半導体層にはＮ型ＭＩＳトランジスタである第３トランジスタが設けられており、
前記第３トランジスタのソースとドレインが並ぶ方向と、前記第１半導体層の前記第１結晶方位と、が成す角度は、６０度以上かつ９０度以下である、請求項１２に記載の半導体装置。

【請求項14】

前記第１半導体層の素子領域は、単位パターンが周期的に繰り返されたパターンを有する絶縁体からなる素子分離部によって画定されており、前記単位パターンにおける前記素子分離部の輪郭の７５％以上の部分が前記第１半導体層の前記第１結晶方位に対して成す角度は、３０度より大きく６０度よりも小さい、請求項１乃至１３のいずれか１項に記載の半導体装置。

【請求項15】

前記第１半導体層の前記第１結晶方位と、前記第１半導体層の４辺とが成す角度は、３０度より大きく６０度よりも小さい、請求項１乃至１４のいずれか１項に記載の半導体装置。

【請求項16】

前記第１半導体層の少なくとも１辺の長さは１０ｍｍ以上である、請求項１乃至１５のいずれか１項に記載の半導体装置。

【請求項17】

前記第２半導体層の厚さは７００μｍ以上かつ８００μｍ以下である、請求項１乃至１６のいずれか１項に記載の半導体装置。

【請求項18】

前記第１半導体層は化合物半導体層である、請求項１乃至１７のいずれか１項に記載の半導体装置。

【請求項19】

前記化合物半導体層はＩｎＧａＡｓ領域およびＩｎＰ領域を含む、請求項１８に記載の半導体装置。

【請求項20】

前記第１結晶方位は＜１１０＞方位であり、前記第２結晶方位は＜１００＞方位である、請求項１乃至１９のいずれか１項に記載の半導体装置。

【請求項21】

請求項１乃至２０のいずれか１項に記載の半導体装置と、
前記半導体装置に対応する光学装置、
前記半導体装置を制御する制御装置、
前記半導体装置から出力された信号を処理する処理装置、
前記半導体装置から得られた情報を表示する表示装置、
前記半導体装置から得られた情報を記憶する記憶装置、および
前記半導体装置から得られた情報に基づいて動作する機械装置、
の６つのうちの少なくともいずれかと、を備える機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

別々の機能を有する複数の半導体層を重ね合わせた半導体装置がある。特許文献１には、複数の光電変換部が二次元状に設けられた第１半導体層と、複数の光電変換部から出力された信号を処理する信号処理回路が設けられた第２半導体層とを有する光電変換装置が開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１９－１４０２３７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１には、半導体層にＰＭＯＳトランジスタを設けることが開示されている。本発明者が検討したところ、特許文献１の技術では、ＰＭＯＳトランジスタの特性が良好でない場合があり、半導体装置の性能に改善の余地があることを見出した。そこで本発明は良好な性能を有する半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

上記課題を解決するための手段は、
第１半導体層と、
前記第１半導体層に重なる第２半導体層と、
前記第１半導体層と前記第２半導体層との間に配された配線構造と、
を備える半導体装置であって、
前記第２半導体層にはＰ型ＭＩＳトランジスタが設けられており、
前記第１半導体層の主面に沿った方向において、前記第１半導体層の結晶構造は第１結晶方位および第２結晶方位を有し、前記第１結晶方位に沿った方向における前記第１半導体層のヤング率が、前記第２結晶方位に沿った方向における前記第１半導体層のヤング率よりも高く、
前記第１結晶方位と、前記Ｐ型ＭＩＳトランジスタのソースとドレインとが並ぶ方向と、が成す角度は、３０度より大きく６０度よりも小さく、
前記第２結晶方位と、前記Ｐ型ＭＩＳトランジスタのソースとドレインとが並ぶ方向と、が成す角度は、０度以上かつ３０度以下である、
ことを特徴とする。

【発明の効果】

【0006】

本発明によれば、良好な性能を有する半導体装置を提供することができる。

【図面の簡単な説明】

【0007】

【図1】半導体装置を説明する模式図。

【図2】半導体装置を説明する模式図。

【図3】半導体装置を説明する模式図。

【図4】半導体装置を説明する模式図。

【図5】半導体装置を説明する模式図。

【図6】半導体装置を説明する模式図。

【発明を実施するための形態】

【0008】

以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。

【0009】

＜第１実施形態＞
図１（ａ）は、半導体装置ＡＰＲを示している。半導体装置ＡＰＲの全部または一部が、チップ１とチップ２の積層体である半導体デバイスＩＣである。本例の半導体装置ＡＰＲは、例えば、イメージセンサーやＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）センサー、測光センサー、測距センサーとして用いることができる光電変換装置である。半導体装置ＡＰＲにおいて、複数の電気回路１０が行列状に配されたチップ１と、複数の電気回路２０が配されたチップ２と、が積層されている。

【0010】

チップ１は、複数の電気回路１０を構成する複数の半導体素子（不図示）が設けられた半導体層１１と、複数の電気回路１０を構成するＭ層の配線層（不図示）を含む配線構造１２と、を含む。チップ２は、複数の電気回路２０を構成する複数の半導体素子（不図示）が設けられた半導体層２１と、複数の電気回路２０を構成するＮ層の配線層（不図示）を含む配線構造２２と、を含む。

【0011】

半導体層２１は半導体層１１に重なる。配線構造１２および配線構造２２が半導体層１１と半導体層２１との間に配されている。

【0012】

配線構造１２が半導体層１１と半導体層２１との間に配されている。配線構造２２が配線構造１２と半導体層２１との間に配されている。

【0013】

詳細は後述するが、電気回路１０は光電変換素子を含み、典型的には増幅素子を更に含む画素回路でありうる。電気回路２０は、電気回路１０を駆動したり、電気回路１０からの信号を処理したりする電気回路である。

【0014】

本実施形態が適用可能な半導体装置ＡＰＲは、光電変換装置に限らない。例えば、チップ１およびチップ２の一方が演算回路を有し、チップ１およびチップ２の他方が記憶回路を有するような半導体装置ＡＰＲに適用してもよい。半導体装置ＡＰＲは、チップ１およびチップ２の一方が、チップ１およびチップ２の他方を制御するための制御回路を備えた半導体装置ＡＰＲであってもよい。半導体装置ＡＰＲは、チップ１およびチップ２の一方が、チップ１およびチップ２の他方から出力された信号を処理するための処理回路を備えた半導体装置ＡＰＲであってもよい。

【0015】

図１（ｂ）は、半導体装置ＡＰＲを備える機器ＥＱＰを示している。半導体デバイスＩＣは電気回路１０を含む画素ＰＸＣが行列状に配列された画素エリアＰＸを有する。画素ＰＸＣは電気回路１０に含まれる光電変換素子に加えてマイクロレンズやカラーフィルタを含むことができる。半導体デバイスＩＣは画素エリアＰＸの周囲に周辺エリアＰＲを有することができる。周辺エリアＰＲには電気回路１０以外の回路を配置することができる。半導体装置ＡＰＲは半導体デバイスＩＣに加えて、半導体デバイスＩＣを格納するパッケージＰＫＧを含むことができる。機器ＥＱＰは、光学系ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹおよび機械装置ＭＣＨＮの少なくともいずれかを更に備え得る。機器ＥＱＰの詳細は後述する。

【0016】

図２は半導体装置ＡＰＲの断面図である。半導体層１１は２つの主面の一方である表面１１５と、表面１１５の反対側の主面である裏面１１６と、側面と、を有する。半導体層２１は２つの主面の一方である表面２１５と、表面２１５の反対側の主面である裏面２１６と、側面と、を有する。半導体層１１の厚さは表面１１５と裏面１１６との間の距離であり、半導体層２１の厚さは表面２１５と裏面２１６との間の距離である。半導体層１１の厚さは半導体層２１の厚さの厚さよりも小さい。半導体層１１の厚さは、例えば１～１０μｍであり、例えば、２～５μｍである。半導体層２１の厚さは、例えば１０～１０００μｍであり、例えば５０～５００μｍあるいは７００～８００μｍである。半導体層２１を２００～３００ｍｍウエハを用いて形成する場合、ウエハを極端に薄くする加工をすると、半導体層１１や半導体層２１にダメージが生じうる。そのため、半導体層２１の厚さは７００μｍ以上かつ８００μｍ以上であることが好ましい。表面１１５の上にはＮ型ＭＩＳトランジスタのゲート電極１１１が設けられている。本例では半導体層１１にはＰ型ＭＩＳトランジスタが設けられていないが、表面１１５の上にはＰ型ＭＩＳトランジスタのゲート電極が設けられていてもよい。表面２１５の上にはＰ型ＭＩＳトランジスタのゲート電極２１２が設けられている。本例では表面２１５の上にはＮ型ＭＩＳトランジスタのゲート電極２１１が設けられているが、半導体層２１にはＮ型ＭＩＳトランジスタが設けられていなくてもよい。本実施形態では、とりわけ、Ｐ型ＭＩＳトランジスタに注目すべきである。なお、ＭＩＳトランジスタのゲート電極は典型的には酸化物であるため、ＭＩＳトランジスタをＭＯＳトランジスタと称してもよい。Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタを用いた回路を慣用的にＣＭＯＳ回路と称するが、ＣＭＯＳ回路においても用いられるＭＩＳトランジスタのゲート絶縁膜は酸化物に限定されずに、窒化物や炭化物であってもよい。

【0017】

半導体層１１と配線構造１２との間にはゲート電極１１１を覆う絶縁膜１１０が設けられている。半導体層２１と配線構造２２との間にはゲート電極２１１、２１２を覆う絶縁膜２１０が設けられている。

【0018】

配線構造１２は複数レベルの配線層１２１、１２２、１２３と、配線層１２３の上の電極パッド３１と、配線層１２１、１２２、１２３および電極パッド３１の周りの絶縁体部材１２０と、を含む。電極パッド３１は、絶縁体部材１２０に設けられた凹部（トレンチ）の中に配されている。つまり、電極パッド３１はダマシン構造を有する。本例では電極パッド３１はデュアルダマシン構造を有するが、シングルダマシン構造を有していてもよい。配線層１２１、１２２、１２３および電極パッド３１の主成分は銅である。

【0019】

配線構造２２は複数レベルの配線層２２１、２２２、２２３、２２４と、配線層２２４の上の電極パッド３２と、配線層２２１、２２２、２２３、２２４および電極パッド３２の周りの絶縁体部材２２０と、を含む。電極パッド３２は、絶縁体部材２２０に設けられた凹部（トレンチ）の中に配されている。つまり、電極パッド３２はダマシン構造を有する。本例では電極パッド３２はデュアルダマシン構造を有するが、シングルダマシン構造を有していてもよい。配線層２２１、２２２、２２３および電極パッド３２の主成分は銅である。配線層２２４の主成分はアルミニウムである。

【0020】

配線構造３０は、配線構造１２と配線構造２２が接合面３３で接合した構造を有する。接合面３３では、配線構造１２の絶縁体部材１２０と配線構造２２の絶縁体部材２２０とが共有結合している。また、接合面３３では、配線構造１２の金属パッド３１と配線構造２２の金属パッド３２とが金属結合している。このように、接合面３３に絶縁体同士の結合（共有結合）と、導電体同士の結合（金属結合）が共存する接合を、ハイブリッド接合と称する。なお、配線構造１２と配線構造２２の接合の形態はハイブリッド接合に限らず、接合面を絶縁体部材のみで構成して、絶縁体部材同士の結合（共有結合）によってなしてもよい。あるいは、配線構造１２と配線構造２２とを接着剤で接合してもよい。あるいは、配線構造１２、２２の絶縁体部材同士は直接接合せずに、金属パッド３１と金属パッド３２との間に設けられたバンプによって接合してもよい。バンプを用いる場合には、配線構造１２の絶縁体部材と配線構造２２の絶縁体部材との間に樹脂からなるアンダーフィル材を設けてもよい。上述したハイブリッド接合やバンプを用いた接合では、チップ１とチップ２との間の電気的な接続は金属パッド３１と金属パッド３２とでなされ得る。接合面を絶縁体部材のみで構成する場合には、配線構造１２の配線層と配線構造２２の配線層とを、半導体層１１または半導体層２１を貫通する貫通電極（ＴＳＶ）によって接続することができる。

【0021】

半導体層１１の裏面１１６の上には必要に応じて光学構造４０が設けられる。光学構造４０は、マイクロレンズアレイ、カラーフィルタアレイ、層内レンズアレイ、遮光壁や遮光膜などの遮光体、誘電体膜を含みうる。カラーフィルタアレイはマイクロレンズアレイと半導体層１１との間に配されうる。カラーフィルタアレイはマイクロレンズアレイと半導体層１１との間に配されうる。層内レンズアレイはカラーフィルタアレイと半導体層１１との間に配されうる。光学構造４０の遮光壁は層内レンズアレイの層内レンズ間に設けられうる。光学構造４０の遮光膜は受光領域の周囲を遮光するために設けられうる。光学構造４０の誘電体膜は、反射防止層や電荷固定層を含む複層膜であり、金属酸化物層やシリコン化合物層を含みうる。

【0022】

以下、半導体層１１がシリコン層である場合について、シリコンの結晶構造と半導体層１１との関係を図２、図３を用いて、説明する。図２には半導体層１１の結晶構造における結晶方位ＨＫａ、ＨＫｂおよび結晶方位ＬＫａ、ＬＫｂを示している。結晶方位ＨＫａ、ＨＫｂおよび結晶方位ＬＫａ、ＬＫｂは、半導体層１１の主面（表面１１５および裏面１１６）に平行であるがこれに限らない。本例では、半導体層１１の主面（表面１１５および裏面１１６）は、ミラー指数の面指数における（１００）面に平行である。単結晶構造を有する半導体層１１にはヤング率の異方性がある。ヤング率は結晶の原子間距離の変化に対する抵抗と考えることができ、原子間距離は結晶方位に依存するからである。結晶方位ＨＫａ、ＨＫｂに沿った方向における半導体層１１のヤング率は、結晶方位ＬＫａ、ＬＫｂに沿った方向における半導体層１１のヤング率よりも高い。つまり、結晶方位ＨＫａ、ＨＫｂに沿った方向よりも結晶方位ＬＫａ、ＬＫｂに沿った方向において、半導体層１１は変形しやすい。

【0023】

図３には、半導体層１１を表面１１５および裏面１１６に垂直な方向から視た場合の、結晶方位ＨＫａ、ＨＫｂおよび結晶方位ＬＫａ、ＬＫｂを示している。結晶方位ＨＫａと結晶方位ＨＫｂとが成す角度は６０度以上かつ９０度以下である。結晶方位ＬＫａと結晶方位ＬＫｂとが成す角度は６０度以上かつ９０度以下である。結晶方位ＨＫａ、ＨＫｂと結晶方位ＬＫａ、ＬＫｂとが成す角度は３０度より小さく６０度より小さい。シリコン層である半導体層１１において、結晶方位ＨＫａ、ＨＫｂは、例えばミラー指数の方位指数における＜１１０＞方位である。シリコン層である半導体層１１には＜１１０＞方位が少なくとも２つ（例えば６つ）あり、２つの＜１１０＞方位の一方が結晶方位ＨＫａであり、２つの＜１１０＞方位の他方が結晶方位ＨＫｂである。２つの＜１１０＞方位は互いに直交する。すなわち、それぞれが＜１１０＞方位でありうる結晶方位ＨＫａと結晶方位ＨＫｂとが成す角度は９０度である。

【0024】

シリコン層である半導体層１１には＜１００＞方位が少なくとも２つ（例えば６つ）あり、２つの＜１００＞方位の一方が結晶方位ＬＫａであり、２つの＜１１０＞方位の他方が結晶方位ＬＫｂである。２つの＜１００＞方位は互いに直交する。すなわち、結晶方位ＬＫａと結晶方位ＬＫｂとが成す角度は９０度である。それぞれが結晶方位ＬＫａ、ＬＫｂでありうる２つの＜１００＞方位の各々と、それぞれが結晶方位ＨＫａ、ＨＫｂでありうる２つの＜１１０＞方位の各々とが成す角度は４５度である。

【0025】

シリコン層である半導体層１１において、＜１００＞方位に平行な方向におけるヤング率は約１３０ＧＰａ（１２５～１３５ＧＰａ）である。シリコン層である半導体層１１において、＜１１０＞方位に平行な方向におけるヤング率は約１７０ＧＰａ（１６５～１７５ＧＰａ）である。＜１００＞方位と＜１１０＞方位との間の方向におけるヤング率は、＜１１０＞方位に平行な方向におけるヤング率と＜１１０＞方位に平行な方向におけるヤング率との間の値（１３０～１７０ＧＰａ）である。すなわち、半導体層１１の主面（表面１１５および裏面１１６）に沿った方向において、半導体層１１のヤング率は結晶方位ＨＫａ、ＨＫｂに平行な方向において相対的に高くなりうる。また、半導体層１１の主面（表面１１５および裏面１１６）に沿った方向において、半導体層１１のヤング率は結晶方位ＬＫａ、ＬＫｂに平行な方向において相対的に低くなりうる。シリコン層である半導体層１１には＜１１１＞方位が少なくとも２つ（例えば６つ）あり、＜１１１＞方位に平行な方向におけるヤング率は約１８５ＧＰａ（１８０～１９０ＧＰａ）である。

【0026】

シリコン層である半導体層１１において、劈開が生じる方位（劈開方位）は＜１１０＞方位である。劈開方位において劈開が生じる場合、劈開によって形成される劈開面は、ミラー指数の面指数における（１１０）面である。劈開面は劈開方位に垂直である。劈開面は（１００）面に垂直になり、半導体層１１の主面に垂直になりうる。上述の説明から理解されるように、結晶方位ＨＫａ、ＨＫｂは、例えば＜１１０＞方位であるので、劈開方位でありうる。より詳細に説明すると、劈開方位である結晶方位ＨＫａに沿って劈開することによって生じる劈開面は、劈開方位である結晶方位ＨＫｂに垂直になる。劈開方位である結晶方位ＨＫｂに沿って劈開することによって生じる劈開面は、劈開方位である結晶方位ＨＫａに垂直になる。

【0027】

図３には、半導体層２１を表面２１５および裏面２１６に垂直な方向から視た場合の、結晶方位ＨＫｃ、ＨＫｄおよび結晶方位ＬＫｃ、ＬＫｄを示している。結晶方位ＨＫｃと結晶方位ＨＫｄとが成す角度は６０度以上かつ９０度以下である。結晶方位ＬＫｃと結晶方位ＬＫｄとが成す角度は６０度以上かつ９０度以下である。結晶方位ＨＫｃ、ＨＫｄと結晶方位ＬＫｃ、ＬＫｄとが成す角度は３０度より小さく６０度より小さい。シリコン層である半導体層２１において、結晶方位ＨＫｃ、ＨＫｄは、例えばミラー指数の方位指数における＜１１０＞方位である。シリコン層である半導体層２１には＜１１０＞方位が少なくとも２つ（６つ）あり、２つの＜１１０＞方位の一方が結晶方位ＨＫｃであり、２つの＜１１０＞方位の他方が結晶方位ＨＫｄである。２つの＜１１０＞方位は互いに直交する。すなわち、それぞれが＜１１０＞方位である結晶方位ＨＫｃと結晶方位ＨＫｄとが成す角度は９０度である。

【0028】

シリコン層である半導体層２１には＜１００＞方位が少なくとも２つ（例えば６つ）あり、２つの＜１００＞方位の一方が結晶方位ＬＫｃであり、２つの＜１１０＞方位の他方が結晶方位ＬＫｄである。２つの＜１００＞方位は互いに直交する。すなわち、結晶方位ＬＫｃと結晶方位ＬＫｄとが成す角度は９０度である。それぞれが結晶方位ＨＫｃ、ＨＫｄでありうる２つの＜１００＞方位の各々と、それぞれが結晶方位ＨＫｃ、ＨＫｄでありうる２つの＜１１０＞方位の各々とが成す角度は４５度である。

【0029】

シリコン層である半導体層２１において、＜１００＞方位に平行な方向におけるヤング率は約１３０ＧＰａ（１２５～１３５ＧＰａ）である。シリコン層である半導体層１１において、＜１１０＞方位に平行な方向におけるヤング率は約１７０ＧＰａ（１６５～１７５ＧＰａ）である。＜１００＞方位と＜１１０＞方位との間の方向におけるヤング率は、＜１１０＞方位に平行な方向におけるヤング率と＜１１０＞方位に平行な方向におけるヤング率との間の値（１３０～１７０ＧＰａ）である。すなわち、半導体層２１の主面（表面２１５および裏面２１６）に沿った方向において、半導体層２１のヤング率は結晶方位ＨＫｃ、ＨＫｄに平行な方向において相対的に高くなりうる。また、半導体層２１の主面（表面２１５および裏面２１６）に沿った方向において、半導体層２１のヤング率は結晶方位ＬＫｃ、ＬＫｄに平行な方向において相対的に低くなりうる。なお、シリコン層である半導体層１１には＜１１１＞方位が少なくとも２つ（例えば６つ）あり、＜１１１＞方位に平行な方向におけるヤング率は約１８５ＧＰａ（１８０～１９０ＧＰａ）である。

【0030】

シリコン層である半導体層２１において、劈開が生じる方位（劈開方位）は＜１１０＞方位である。劈開方位において劈開が生じる場合、劈開によって形成される劈開面は、ミラー指数の面指数における（１１０）面である。劈開面は劈開方位に垂直である。劈開面は（１００）面に垂直になり、半導体層２１の主面に垂直になりうる。上述の説明から理解されるように、結晶方位ＨＫｃ、ＨＫｄは、例えば＜１１０＞方位であるので、劈開方位でありうる。より詳細に説明すると、劈開方位である結晶方位ＨＫｃに沿って劈開することによって生じる劈開面は、劈開方位である結晶方位ＨＫｄに垂直になる。劈開方位である結晶方位ＨＫｄに沿って劈開することによって生じる劈開面は、劈開方位である結晶方位ＨＫｃに垂直になる。

【0031】

なお、ヤング率が相対的に高くになる方位と相対的に低く結晶方位は、シリコン層に限らず、種々の結晶構造に対して定義される。劈開方位についても、シリコン層に限らず、種々の結晶構造に対して定義される。結晶構造が、その主面に沿って複数の劈開方位を有する場合、複数の劈開方位が成す角度は、６０度以上かつ９０度以下でありうる。結晶構造が、その主面に沿って２つのみの劈開方位を有する場合、複数の劈開方位が成す角度は、９０度でありうる。結晶構造が、その主面に沿って３つのみの劈開方位を有する場合、複数の劈開方位が成す角度は、６０度でありうる。

【0032】

図３には、半導体層１１を表面１１５および裏面１１６に垂直な方向から視た場合の、半導体層１１の輪郭の形状、セルである電気回路１０の配置方向を示している。半導体層１１の輪郭は、略四辺形である。この半導体層１１の輪郭の四辺は右辺ＳＲａ，左辺ＬＳａ、上辺ＴＳａ、下辺ＢＳａを含む。左辺ＬＳａは右辺ＳＲａに略平行であり、右辺ＳＲａおよび左辺ＬＳａは方向ＬＲに沿って伸びる。上辺ＴＳａは下辺ＢＳａに略平行であり、上辺ＴＳａおよび下辺ＢＳａは方向ＴＢに沿って伸びる。複数のセル（電気回路１０）が行列状に構成されたセルアレイは、行方向ＲＷに沿って並ぶ２つ以上のセル（電気回路１０）で構成されたセル行と、列方向ＣＬに沿って並ぶ２つ以上のセル（電気回路１０）で構成されたセル列と、を含む。複数のセル行が列方向ＣＬに並び、複数のセル列が行方向ＲＷに並ぶ。

【0033】

図３には、半導体層２１を表面２１５および裏面２１６に垂直な方向から視た場合の、半導体層２１の輪郭の形状を示している。半導体層２１の輪郭は、略四辺形である。この半導体層２１の輪郭の四辺は右辺ＳＲｂ，左辺ＬＳｂ、上辺ＴＳｂ、下辺ＢＳｂを含む。左辺ＬＳｂは右辺ＳＲｂに略平行であり、右辺ＳＲｂおよび左辺ＬＳｂは方向ＬＲに沿って伸びる。上辺ＴＳｂは下辺ＢＳｂに略平行であり、上辺ＴＳｂおよび下辺ＢＳｂは方向ＴＢに沿って伸びる。

【0034】

本例では、半導体層１１の輪郭と半導体層２１の輪郭はほぼ合同である。上辺ＴＳａの長さは上辺ＴＳｂの長さと略等しく、下辺ＢＳａの長さは下辺ＢＳｂの長さと略等しく、左辺ＬＳａの長さは左辺ＬＳｂの長さと略等しく、右辺ＳＲａの長さは右辺ＳＲｂの長さと略等しい。ここで、略等しいとは、互いに対応する２つの辺の一方の辺の長さが他方の辺の長さの９０％以上かつ１１０％以下であることを意味する。

【0035】

半導体層１１の少なくとも１辺の長さが長いほど、半導体層１１の応力が半導体層２１へ与える影響は大きくなる。そのため、本実施形態は、半導体層１１の少なくとも１辺の長さは１０ｍｍ以上である場合に好適である。対角が約１インチであるフォーマットのイメージセンサーの撮像エリアは、１３±１ｍｍ×９±１ｍｍであるため、半導体層１１の少なくとも１辺の長さは１０ｍｍ以上である必要がある。本実施形態は、半導体層１１の少なくとも１辺の長さが２０ｍｍ以上である場合により好適である。ＡＰＳ－Ｃフォーマットのイメージセンサーの撮像エリアは、２３±１ｍｍ×１５±１ｍｍであるため、半導体層１１の少なくとも１辺の長さは２０ｍｍ以上である必要がある。本実施形態は、半導体層１１の少なくとも１辺の長さが３０ｍｍ以上である場合により好適である。３５ｍｍフォーマットのイメージセンサーの撮像エリアは、３６±１ｍｍ×２４±１ｍｍであるため、半導体層１１の少なくとも１辺の長さは２０ｍｍ以上である必要がある。 図３には、半導体層２１を表面２１５および裏面２１６に垂直な方向から視た場合の、半導体層２１に設けられたＰ型ＭＩＳトランジスタＰＭａ、ＰＭｂのレイアウトを記載している。

【0036】

Ｐ型ＭＩＳトランジスタＰＭａは、ソースＳａおよびドレインＤａを有する。Ｐ型ＭＩＳトランジスタＰＭａは、ソースＳａとドレインＤａとの間のチャネルＣａを有する。チャネルＣａの上にはＰ型ＭＩＳトランジスタＰＭａのゲート電極Ｇａの少なくとも一部が位置する。Ｐ型ＭＩＳトランジスタＰＭａのソースとドレインとが方向ＳＤａにおいて並ぶ。

【0037】

Ｐ型ＭＩＳトランジスタＰＭｂは、ソースＳｂおよびドレインＤｂを有する。Ｐ型ＭＩＳトランジスタＰＭｂは、ソースＳｂとドレインＤｂとの間のチャネルＣｂを有する。チャネルＣｂの上にはＰ型ＭＩＳトランジスタＰＭｂのゲート電極Ｇｂの少なくとも一部が位置する。Ｐ型ＭＩＳトランジスタＰＭａのソースとドレインとが方向ＳＤｂにおいて並ぶ。

【0038】

ここで、方向ＳＤａと方向ＳＤｂは互いに交差する。つまり、方向ＳＤａと方向ＳＤｂの成す角度は０度よりも大きい。ソースＳａとドレインＤａとが並ぶ方向ＳＤａと、ソースＳｂとドレインＤｂとが並ぶ方向ＳＤｂと、が成す角度は、６０度以上かつ９０度以下でありうる。方向ＳＤａと方向ＳＤｂとが成す角度は、８０度以上かつ９０度以下であり、本例では９０度である。なお、半導体層２１には、型ＭＩＳトランジスタＰＭａ、ＰＭｂの両方が設けられてもよいし、一方のみが設けられてもよい。

【0039】

図３には、各方向が成す角度をα、βまたはγで示している。角度αとは、０度以上かつ３０度以下の範囲の任意の角度であり、好ましくは、０度以上かつ１０度以下の範囲の任意の角度であり、典型的には０度である。角度βとは、６０度以上かつ９０度以下の範囲の任意の角度であり、好ましくは、８０度以上かつ９０度以下の範囲の任意の角度であり、典型的には９０度である。角度γとは、３０度より大きく６０度より小さい範囲の任意の角度であり、好ましくは、４０度以上かつ５０度以下の範囲の任意の角度であり、典型的には４５度である。

【0040】

ここで、２つの方向が成す角度が０度でも９０度でもない場合には、鋭角を成す角度と鈍角を成す角度がありうるが、本明細書では常に鋭角の方に注目するものとする。すなわち、２つの方向が成す角度は、０度以上９０度以下の範囲で定義される。

【0041】

半導体層１１の結晶構造の結晶方位ＨＫａと、Ｐ型ＭＩＳトランジスタＰＭａのソースＳａとドレインＤｂとが並ぶ方向ＳＤａと、が成す角度は、図３に「γ」で記載されているように、３０度より大きく６０度よりも小さい。同様に、半導体層１１の結晶構造の結晶方位ＨＫｂと、Ｐ型ＭＩＳトランジスタＰＭａのソースＳａとドレインＤｂとが並ぶ方向ＳＤａと、が成す角度は、図３に「γ」で記載されているように、３０度より大きく６０度よりも小さい。半導体層１１の結晶構造の結晶方位ＨＫａ、ＨＫｂと、Ｐ型ＭＩＳトランジスタＰＭｂのソースＳｂとドレインＤｂとが並ぶ方向ＳＤｂと、が成す角度は、図３に「γ」で記載されているように、３０度より大きく６０度よりも小さい。

【0042】

半導体層１１の結晶構造の結晶方位ＬＫａと、Ｐ型ＭＩＳトランジスタＰＭａのソースＳａとドレインＤｂとが並ぶ方向ＳＤａと、が成す角度は、図３に「α」で記載されているように、０度以上かつ３０度以下である。同様に、半導体層１１の結晶構造の結晶方位ＬＫｂと、Ｐ型ＭＩＳトランジスタＰＭａのソースＳａとドレインＤｂとが並ぶ方向ＳＤａと、が成す角度は、図３に「α」で記載されているように、０度以上かつ３０度以下である。半導体層１１の結晶構造の結晶方位ＬＫａ、ＬＫｂと、Ｐ型ＭＩＳトランジスタＰＭｂのソースＳｂとドレインＤｂとが並ぶ方向ＳＤｂと、が成す角度は、図３に「α」で記載されているように、０度以上かつ３０度以下である。

【0043】

本実施形態では、半導体層１１に生じる応力が、半導体層２１に応力を与えることに注目している。半導体層１１においてヤング率が高い方向ほど、半導体層１１に生じる応力が大きくなる。半導体層１１に起因して半導体層２１に与えられる応力は、半導体層１１においてヤング率が高い方向に平行な方向において、他の方向よりも大きくなる。半導体層２１において生じる応力は、Ｐ型ＭＩＳトランジスタＰＭａ、ＰＭｂのチャネルの結晶構造に歪みを生じさせる。Ｐ型ＭＩＳトランジスタＰＭａ、ＰＭｂのチャネルＣａ，Ｃｂの結晶構造の歪みがＰ型ＭＩＳトランジスタＰＭａ、ＰＭｂの特性を変化させる。そこで、半導体層１１においてヤング率が高い方向ＨＫａ、ＨＫｂを、半導体層２１においてソースＳａ、ＳｂとドレインＤａ、Ｄｂが並ぶ方向と非平行かつ非垂直（角度γ）にしている。また、半導体層１１においてヤング率が低い方向ＬＫａ、ＬＫｂを、半導体層２１においてソースＳａ、ＳｂとドレインＤａ、Ｄｂが並ぶ方向と略平行（角度α）または略垂直（角度β）にしている。これにより、半導体層１１に応力が生じても、Ｐ型ＭＩＳトランジスタＰＭａ、ＰＭｂの特性を変化させにくくする。

【0044】

半導体層１１の結晶方位ＨＫａと、半導体層２１の結晶方位ＨＫｃとが成す角度は、図３に「α」で記載されているように、０度以上かつ３０度以下である。半導体層１１の結晶方位ＨＫｂと、半導体層２１の結晶方位ＨＫｄとが成す角度は、図３に「α」で記載されているように、０度以上かつ３０度以下である。半導体層１１の結晶方位ＨＫａと、半導体層２１の結晶方位ＨＫｄとが成す角度は、図３に「β」で記載されているように、６０度以上かつ９０度以下である。半導体層１１の結晶方位ＨＫｂと、半導体層２１の結晶方位ＨＫｃとが成す角度は、図３に「β」で記載されているように、６０度以上かつ９０度以下である。

【0045】

このように、半導体層１１においてヤング率が相対的に高い方向と、半導体層２１においてヤング率が相対的に高い方向と、を略平行にしている。また、半導体層１１においてヤング率が相対的に低い方向と、半導体層２１においてヤング率が相対的に低い方向と、を略平行にしている。このようにすることで、半導体層１１と半導体層２１との間に生じうる応力の方向依存性を低減することができる。これにより、半導体層１１および／または半導体層２１のトランジスタの特性を改善できる。また、製造時における半導体層１１および／または半導体層２１の歪みを低減して、歩留まりを向上できる。製造時における半導体層１１および／または半導体層２１の歪みを低減して、例えば、ハイブリッド接合を行う際に、電極パッド３１と電極パッド３２のアライメントズレを低減することができるので、歩留まり向上に有利である。またに、マイクロレンズアレイ、カラーフィルタアレイ、層内レンズアレイなどで構成される光学構造４０と半導体層１１の表面にあるフォトダイオードの光軸ズレを低減することができるので、歩留まり向上に有利である。

【0046】

半導体層１１の結晶方位ＨＫａと、半導体層１１の四辺（右辺ＳＲ，左辺ＬＳ、上辺ＴＳ、下辺ＢＳ）とが成す角度は、図３に「γ」で記載されているように、３０度より大きく６０度よりも小さい。半導体層１１の結晶方位ＨＫｂと、半導体層１１の四辺（右辺ＳＲ，左辺ＬＳ、上辺ＴＳ、下辺ＢＳ）とが成す角度は、図３に「γ」で記載されているように、３０度より大きく６０度よりも小さい。すなわち、半導体層１１の結晶方位ＨＫｂと、半導体層１１の四辺が延びる方向ＴＢ、ＬＲとが成す角度は、図３に「γ」で記載されているように、３０度より大きく６０度よりも小さい。

【0047】

このように、結晶方位ＨＫａ、ＨＫｂ、ＨＫｃ、ＨＫｄの少なくともいずれか（本例では全て）を四辺の少なくともいずれか（本例では全て）と非平行にすることにより、半導体層１１、２１の四辺からチッピングやクラッキングを抑制できる。ウエハからダイシングで切り出してチップ化する際に、レーザーを用いたダイシング（レーザーダイシング）を使用することが好ましい。ブレードを用いたダイシング（ブレードダイシング）では、四辺の形状はチッピングによって凹凸が大きくなりがちである。レーザーダイシングでは、四辺の形状はチッピングが生じにくいため、凹凸を小さくすることができる。例えば、半導体層１１、２１の１辺に沿った１００μｍの範囲における凹凸の振幅は、ブレードダイシングでは例えば１０μｍ以上でありうるが、レーザーダイシングでは例えば１０μｍ未満を実現できうる。

【0048】

表１に記載したマトリックスは、２つの方向が成す角度を分類して示している。例えば半導体層１１の結晶構造の結晶方位Ｈｋａが、他の方向となす角度は表１の上から４行目（Ｈｋａの行）に記載されており、当該他の方向は、各列に分けて記載している。例えば、他の方向が、Ｐ型ＭＩＳトランジスタＰＭａのソースＳａとドレインＤａとが並ぶ方向ＳＤａであれば、右から２列目（ＳＤａの列）に記載されている。表１の上から４行目（Ｈｋａの行）と右から２列目（ＳＤａの列）の交点に記載されたギリシャ文字が２つの方向が成す角度を示している。αは０度以上かつ３０度以下の角度であり、βは６０度以上かつ９０度以下の角度であり、γは３０度より大きく６０度よりも小さい角度である。

【0049】

【表1】

【0050】

半導体層１１の結晶方位ＬＫａと、半導体層２１の結晶方位ＬＫｃとが成す角度は、表１に「α」で記載されているように、０度以上かつ３０度以下である。半導体層１１の結晶方位ＬＫｂと、半導体層２１の結晶方位ＬＫｄとが成す角度は、表１に「α」で記載されているように、０度以上かつ３０度以下である。半導体層１１の結晶方位ＬＫａと、半導体層２１の結晶方位ＬＫｄとが成す角度は、表１に「β」で記載されているように、６０度以上かつ９０度以下である。半導体層１１の結晶方位ＬＫｂと、半導体層２１の結晶方位ＬＫｃとが成す角度は、表１に「β」で記載されているように、６０度以上かつ９０度以下である。

【0051】

配線構造３０は、配線構造１２の金属パッド３１と配線構造２２の金属パッドとが接合した接合部として、接合部３１ａ、３１ｂ、３１ｃ、３１ｄを含みうる。接合部３１ａと接合部３１ｂは互いに隣接し、接合部３１ａと接合部３１ｂとの間には接合部や金属パッド３１、３２は位置しない。接合部３１ｃと接合部３１ｄは互いに隣接し、接合部３１ｃと接合部３１ｄとの間には接合部や金属パッド３１、３２は位置しない。接合部３１ａと接合部３１ｂは結晶方位ＨＫａに沿って並ぶ。接合部３１ｃと接合部３１ｄは劈開方位ＨＫｂに沿って並ぶ。接合部３１ｃと接合部３１ｄとを結ぶ直線が、接合部３１ａと接合部３１ｂとの間を通る。このように、結晶方位ＨＫａ、ＨＫｂに対して接合部を配置すると、接合部の間において劈開が生じる可能性が低減できるため、半導体装置ＡＰＲの強度を向上できる。

【0052】

同様に、配線構造３０は、配線構造１２の金属パッド３１と配線構造２２の金属パッドとが接合した接合部として、接合部３２ａ、３２ｂ、３２ｃ、３２ｄを含みうる。接合部３２ａと接合部３２ｂは互いに隣接し、接合部３２ａと接合部３２ｂとの間には接合部や金属パッド３１、３２は位置しない。接合部３２ｃと接合部３２ｄは互いに隣接し、接合部３２ｃと接合部３２ｄとの間には接合部や金属パッド３１、３２は位置しない。接合部３２ａと接合部３２ｂは結晶方位ＨＫｃに沿って並ぶ。接合部３２ｃと接合部３２ｄは結晶方位ＨＫｄに沿って並ぶ。接合部３２ｃと接合部３２ｄとを結ぶ直線が、接合部３２ａと接合部３２ｂとの間を通る。このように、結晶方位ＨＫｃ、ＨＫｄに対して接合部を配置すると、接合部の間において劈開が生じる可能性が低減できるため、半導体装置ＡＰＲの強度を向上できる。

【0053】

チップ１とチップ２を備える半導体装置ＡＰＲを製造する方法としては、主に３つある。第１の方法は、チップ１を含むウエハと、チップ２を含むウエハとを接合し、チップ１を含むウエハとチップ２を含むウエハとの接合体をダイシングする方法である。第２の方法は、チップ１およびチップ２の一方を含むウエハをダイシングしてチップ１およびチップ２の一方を作製し、そのチップ１およびチップ２の一方を、チップ１およびチップ２の他方を含むウエハに接合する。その後に、チップ１およびチップ２の他方を含むウエハをダイシングする方法である。第３の方法は、チップ１を含むウエハをダイシングしてチップ１を作製し、チップ２を含むウエハをダイシングしてチップ２を作成する。その後に、チップ１とチップ２とを接合する方法である。第１の方法では半導体層１１の輪郭と半導体層２１の輪郭はほぼ合同になる。第２、第３の方法では、半導体層１１の輪郭と半導体層２１の輪郭はほぼ合同にすることが出きるが、半導体層１１の輪郭と半導体層２１の輪郭を異ならせることも容易であり、例えば、半導体層１１の輪郭を半導体層２１の輪郭よりも小さくすることができる。第２の方法あるいは第３の方法は、チップ１を含むウエハと、チップ２を含むウエハの大きさが異なる場合に有利である。例えばチップ２を含むウエハは直径が２００～３００ｍｍであってよく、チップ１を含むウエハは、チップ２を含むウエハよりも小さくてもよく、例えば、直径が５０～２００ｍｍであってもよい。勿論、チップ１を含むウエハの直径が２００ｍｍであって、チップ２を含むウエハの直径が３００ｍｍであってもよい。

【0054】

＜第２実施形態＞
上述した第１実施形態に適用可能な第２実施形態を説明する。第２実施形態において第１実施形態と同様であってよい事項については説明を省略する。図４（ａ）にはチップ１のより具体的な構造を示している。チップ１には、セル（電界回路１０）に相当する画素回路ＰＸＣが配列された画素領域ＰＸが設けられている。画素領域ＰＸの外側には、ボンディングワイヤをボンディングパッドに接続するためのパッド開口１９が設けられている。図４には、第１実施形態において説明した結晶方位ＨＫａ、ＨＫｂ（例えば＜１１０＞方位）を示している。第１実施形態において説明した結晶方位ＬＫａ（例えば＜１００＞方位）は図４においてＸ方向に平行であり、第１実施形態において説明した結晶方位ＬＫｂ（例えば＜１００＞方位）は図４においてＹ方向に平行である。

【0055】

図４（ｂ）は、半導体層１１の表面１１５側のレイアウトを示している。
図４（ｂ）は図４（ａ）の半導体層１１を左右が入れ替わるように裏返して示している。図４（ｂ）には各々が、転送トランジスタ、増幅トランジスタ、リセットトランジスタ、選択トランジスタの４つのトランジスタを含む、２つの画素回路（電気回路１０）を記載している。なお、複数の画素で画素回路の構成素子を共有した画素共有構造を採用することができる。

【0056】

半導体層１１にはＮ型ＭＩＳトランジスタである２つの転送トランジスタが設けられている。２つの転送トランジスタはそれぞれゲート電極ＴＸａ、ＴＸｂを有する。ゲート電極ＴＸａを有する転送トランジスタのソースがフォトダイオードＰＤａであり、ゲート電極ＴＸａを有する転送トランジスタのドレインがフローティングディフュージョンＦＤである。ゲート電極ＴＸｂを有する転送トランジスタのソースがフォトダイオードＰＤｂであり、ゲート電極ＴＸｂを有する転送トランジスタのドレインがフローティングディフュージョンＦＤである。つまり、２つの転送トランジスタは１つのフローティングディフュージョンＦＤを共有している。フォトダイオードＰＤａとフローティングディフュージョンＦＤが並ぶ方向と、半導体層１１の結晶方位ＨＫａと、が成す角度は、６０度以上かつ９０度以下（本例では９０度）である。フォトダイオードＰＤａとフローティングディフュージョンＦＤが並ぶ方向と、半導体層１１の結晶方位ＨＫｂと、が成す角度は、０度以上かつ３０度以下（本例では０度）である。フォトダイオードＰＤｂとフローティングディフュージョンＦＤが並ぶ方向と、半導体層１１の結晶方位ＨＫａと、が成す角度は、０度以上かつ３０度以下（本例では０度）である。フォトダイオードＰＤｂとフローティングディフュージョンＦＤが並ぶ方向と、半導体層１１の結晶方位ＨＫｂと、が成す角度は、６０度以上かつ９０度以下（本例では９０度）である。

【0057】

半導体層１１にはＮ型ＭＩＳトランジスタである増幅トランジスタとリセットトランジスタが設けられている。増幅トランジスタとリセットトランジスタ増幅トランジスタはゲート電極ＳＦを有し、リセットトランジスタはゲート電極ＲＳを有する。ゲート電極ＳＦを有する増幅トランジスタのソースとドレインが並ぶ方向と、半導体層１１の結晶方位ＨＫａ、ＨＫｂと、が成す角度は、３０度より大きく６０度よりも小さい（本例では４５度）。ゲート電極ＲＳを有するリセットトランジスタのソースとドレインが並ぶ方向と、半導体層１１の結晶方位ＨＫａ、ＨＫｂと、が成す角度は、３０度より大きく６０度よりも小さい（本例では４５度）。

【0058】

半導体層１１にはＮ型ＭＩＳトランジスタである選択トランジスタが設けられている。選択トランジスタはゲート電極ＳＬを有する。ゲート電極ＳＬを有する選択トランジスタのソースとドレインが並ぶ方向と、半導体層１１の結晶方位ＨＫａ、ＨＫｂと、が成す角度は、３０度より大きく６０度よりも小さい（本例では４５度）。

【0059】

ゲート電極ＳＦを有する増幅トランジスタのソースとドレインが並ぶ方向（Ｘ方向）と、ゲート電極ＳＬを有する選択トランジスタのソースとドレインが並ぶ方向（Ｙ方向）と、が成す角度は、６０度以上かつ９０度以下（本例では９０度）である。ゲート電極ＲＳを有するリセットトランジスタのソースとドレインが並ぶ方向（Ｘ方向）と、ゲート電極ＳＬを有する選択トランジスタのソースとドレインが並ぶ方向（Ｙ方向）と、が成す角度は、６０度以上かつ９０度以下（本例では９０度）である。ゲート電極ＳＬを有する選択トランジスタのソースとドレインが並ぶ方向と、フォトダイオードＰＤｂとフローティングディフュージョンＦＤが並ぶ方向と、が成す角度は、３０度より大きく６０度よりも小さい（本例では４５度）。

【0060】

増幅トランジスタのゲート電極ＳＦおよびリセットトランジスタのソースはフローティングディフュージョンＦＤに接続されている。リセットトランジスタのソースおよび増幅トランジスタのドレインには電源電位が供給されている。増幅トランジスタのソースは選択トランジスタのドレインに接続され、選択トランジスタのソースは信号出力線に接続される。増幅トランジスタはソースフォロワ回路を構成する。

【0061】

図４（ｂ）に示すように、半導体層１１においては、Ｎ型ＭＩＳトランジスタのソースとドレインが並ぶ方向は、３種類以上であってもよい。Ｎ型ＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタにくらべて、半導体層１１の結晶方位の影響を受けにくいためである。

【0062】

半導体層１１の素子領域は、単位パターンが周期的に繰り返されたパターンを有する絶縁体からなる素子分離部ＳＴＩによって画定されている。図４（ｂ）には、２つ分の単位パターンに相当する部分およびその近傍で示している。単位パターンにおける素子分離部ＳＴＩの輪郭の７５％以上の部分が、半導体層１１の結晶方位ＨＫａ、ＨＫｂに対して成す角度は、３０度より大きく６０度よりも小さい（本例では４５度）。図４（ｂ）中で、破線で囲んだ部分は、素子分離部ＳＴＩの輪郭の一部であって、半導体層１１の結晶方位ＨＫａ、ＨＫｂに対して成す角度が、３０度以下または６０度以上である部分である。結晶方位ＨＫａ、ＨＫｂでは半導体層１１に微小な欠陥が生じやすく、ノイズ源になりやすい。そこで、半導体層１１の結晶方位ＨＫａ、ＨＫｂに対して成す角度が、３０度以下または６０度以上である部分は極力少ない（２５％未満）ことが好ましい。

【0063】

図５（ａ）にはチップ２のより具体的な構造を示している。チップ２の左半分と右半分にはほぼ対称（線対称であってもよいし、並進対称であってもよい）な回路が配置されている。チップ２の左半分の上半分とチップ２の左半分の下半分にはほぼ線対称な回路が配置されている。チップ２の右半分の上半分とチップ２の左半分の下半分にはほぼ線対称な回路が配置されている。図５には、第１実施形態において説明した結晶方位ＨＫｃ、ＨＫｄ（例えば＜１１０＞方位）を示している。第１実施形態において説明した結晶方位ＬＫｃ（例えば＜１００＞方位）は図５においてＸ方向に平行であり、第１実施形態において説明した結晶方位ＬＫｄ（例えば＜１００＞方位）は図５においてＹ方向に平行である。

【0064】

チップ２は、ＡＤＣ５２１が複数行複数列に渡って配されたＡＤ変換領域（図中でＡＤＣ Ａｒｒａｙと表記）５２２を複数有する。つまり、ＡＤ変換領域５２２もまた、複数行複数列に渡って配されている。各ＡＤ変換領域５２２に対応して、バッファメモリ（図中ではｂｕｆｆｅｒ ｍｅｍｏｒｙと表記）５２５が設けられている。ＡＤ変換領域５２２のＡＤＣ５２１とバッファメモリ５２５とが図５では不図示の伝送線によって接続されている。また、チップ２は、チップ１に配された画素回路を行ごとに順次走査する垂直走査回路５２４（図中ではＶＳＣＡＮと表記）を有する。

【0065】

チップ２は、デジタル信号処理回路（図中でＤＦＥと表記した。以降ＤＦＥとする）５２８を有する。ＤＦＥ５２８は、バッファメモリ５２５から出力されるデジタル信号に対して種々の処理（ノイズ減算処理、ゲイン補正・オフセット補正等の各種補正等）を行う。チップ２は、複数のＤＦＥ５２８を有する。１つのＤＦＥ５２８は、複数のバッファメモリ５２５から出力されるデジタル信号を処理する。ＡＤＣ５２１は、ランプ信号と、光電変換部の生成した信号に基づく信号とを比較するランプ信号比較型のＡＤ変換を行う。チップ２は、このランプ信号を生成するランプ信号生成部５３５（図中ではＲａｍｐ Ｇｅｎ．と表記）を有する。チップ２は、各種の制御信号を生成するタイミングジェネレータ（図中でＴＧと表記した。以降ＴＧとする）５３０、ランプ信号比較型のＡＤ変換で用いる、グレイコードのカウント信号を生成するカウンタ（図中でＣｏｕｎｔｅｒと表記）５３１とを有する。チップ２は、ＤＦＥ５２８が処理した信号を、撮像装置の外部に出力するデータインターフェース部（図中ではｄａｔａ Ｉ／Ｆと表記。以降ＩＦ部とする）５３５を有する。

【0066】

図５（ｂ）には、チップ２の一部における、半導体層２１の表面２１５側のレイアウトの一例を示している。半導体層２１には複数のｐ型のウェルＰＷと、複数のｎ型のウェルＮＷと、が交互に設けられている。複数のｐ型のウェルＰＷの各々には、複数のＮ型ＭＩＳトランジスタＮＭが設けられている。複数のｎ型のウェルＮＷの各々には、複数のＰ型ＭＩＳトランジスタＰＭが設けられている。Ｎ型ＭＩＳトランジスタＮＭはｎ型のソース１０１とドレイン１０２とゲート電極１０３を有する。Ｐ型ＭＩＳトランジスタＰＭはｐ型のソース１０６とドレイン１０７とゲート電極１０８を有する。ソース１０１とソース１０６が配線１０４を介して接続されており、ドレイン１０２とドレイン１０７が配線１０５を介して接続されており、ゲート電極１０３とゲート電極１０８が配線１０９を介して接続されている。これにより、配線１０９が接続されたノードを入力ノードとし、配線１０７が接続されたノードを出力ノードとするＣＭＯＳスイッチ回路が構成される。ソース１０１とドレイン１０７が配線を介して接続されており、ドレイン１０２とソース１０６が配線を介して接続されており、ゲート電極１０３とゲート電極１０８が配線１０９を介して接続されているような回路であってもよい。

【0067】

図５（ｂ）には、Ｎ型ＭＩＳトランジスタＮＭのチャネル幅をＷｎで示し、Ｎ型ＭＩＳトランジスタＮＭのチャネル長をＬｎで示している。また、図５（ｂ）には、Ｐ型ＭＩＳトランジスタＰＭのチャネル幅をＷｐで示し、Ｐ型ＭＩＳトランジスタＰＭのチャネル長さをＬｐで示している。図５（ｂ）に示す様に、チャネル長Ｌｎ，Ｌｐの方向（Ｘ方向）と、結晶方位ＨＫｃ，ＨＫｄと、が成す角度は３０度より大きく６０度より小さい（本例では４５度）。同同様に、チャネル幅Ｗｎ、Ｗｐの方向（Ｙ方向）と、半導体層２１の結晶方位ＨＫｃ，ＨＫｄと、が成す角度は３０度より大きく６０度より小さい（本例では４５度）。上述したように、チャネル長Ｌｎ，Ｌｐの方向（Ｘ方向）と、半導体層１１の結晶方位ＨＫａ，ＨＫｂと、が成す角度は３０度より大きく６０度より小さい（本例では４５度）。また、チャネル幅Ｗｎ，Ｗｐの方向（Ｙ方向）と、半導体層１１の結晶方位ＨＫａ，ＨＫｂと、が成す角度は３０度より大きく６０度より小さい（本例では４５度）。

【0068】

Ｐ型ＭＩＳトランジスタＰＭのチャネル幅Ｗｐは、Ｎ型ＭＩＳトランジスタＮＭのチャネル幅Ｗｎよりも大きい。Ｎ型ＭＩＳトランジスタＮＭのチャネル幅Ｗｎは、Ｎ型ＭＩＳトランジスタＮＭのチャネル長Ｌｎよりも大きい。Ｐ型ＭＩＳトランジスタＰＭのチャネル幅Ｗｐは、Ｐ型ＭＩＳトランジスタＰＭのチャネル長Ｌｐよりも大きい。Ｎ型ＭＩＳトランジスタＮＭのチャネル長ＬｎとＰ型ＭＩＳトランジスタＰＭのチャネル長Ｌｐとの差は、Ｎ型ＭＩＳトランジスタＮＭのチャネル幅ＷｎとＰ型ＭＩＳトランジスタＰＭのチャネル幅Ｗｐとの差よりも小さい（｜Ｌｎ－Ｌｐ｜＜｜Ｗｎ－Ｗｐ｜）。

【0069】

半導体層２１の主成分はシリコンであってよい。シリコンを主成分とする半導体層２１の表面にはコバルトシリサイド領域および／またはニッケルシリサイド領域が設けられていてもよい。このようなシリサイド領域により、半導体層２１のトランジスタのコンタクト抵抗を低減できる。シリコンを主成分とする半導体層２１はゲルマニウムおよび／またはインジウムを含有する領域を含んでいてもよい。このような、ゲルマニウムおよび／またはインジウムを含有する領域によって、トランジスタの特性を調整することができる。

【0070】

＜第３実施形態＞
上述した第１実施形態および／または第２実施形態に適用可能な第３実施形態を説明する。第３実施形態において第１実施形態および／または第２実施形態と同様であってよい事項については説明を省略する。図６（ａ）、（ｂ）は第３実施形態の模式図である。チップ１とチップ２が重なっているのは図１と同様である。チップ２はチップ１よりも大きい輪郭を有する。チップ１（半導体層１１）の輪郭は半導体層１１の裏面１１６と辺を共有する側面１１７によって規定される。チップ（半導体層２１）２の輪郭は半導体層２１の裏面２１６と辺を共有する側面２１７によって規定される。チップ１の側面１１７はチップ２の主面である裏面２１６に重なる。このような構造は、上述したチップ１とチップ２を備える半導体装置ＡＰＲを製造する方法の、第２の方法あるいは第３の方法によって実現可能である。

【0071】

チップ１の半導体層１１は、化合物半導体層であってよい。化合物半導体層は受光層または発光層として用いられうる。例えばチップ１における半導体層１１としての化合物半導体層は、赤外線を受光する赤外線センサーとしての半導体装置ＡＰＲにおける受光層でありうる。この場合、チップ２は半導体層１１からの信号を読み出すための読み出し集積回路（ＲＯＩＣ）でありうる。例えばチップ１における半導体層１１としての化合物半導体層は、レーザー光源やＬＥＤなどの半導体装置ＡＰＲにおいて、単一のピーク波長を有する光の発光層でありうる。なお、チップ１の半導体層１１が化合物半導体層である場合において、チップ２の半導体層２１は化合物半導体層なくてよく、シリコンやゲルマニウムなどのＩＶ族半導体で構成されていてよく、本実施形態においても半導体層２１はシリコン層でありうる。

【0072】

化合物半導体層としての半導体層１１は、例えばＩＩＩ－Ｖ族半導体またはＩＩ－ＶＩ族半導体で構成されてよく、２元系混晶や３元系混晶、４元系混晶であってもよい。上述した結晶方位とヤング率の関係はヒ化ガリウム（ＧａＡｓ）などのＩＩＩ－Ｖ族半導体においても同様に適用できる。すなわち、＜１１０＞方位に沿った方向におけるＩＩＩ－Ｖ族半導体のヤング率は、＜１００＞方位に沿った方向におけるＩＩＩ－Ｖ族半導体のヤング率よりも高い。＜１１１＞方位に沿った方向におけるＩＩＩ－Ｖ族半導体のヤング率は、＜１１０＞方位に沿った方向におけるＩＩＩ－Ｖ族半導体のヤング率よりも高い。例えばヒ化ガリウム層の＜１００＞方位に平行な方向におけるヤング率は約８５ＧＰａ（８０～９０ＧＰａ）である。ヒ化ガリウム層の＜１１０＞方位に平行な方向におけるヤング率は約１２２ＧＰａ（１１７～１２７ＧＰａ）である。ヒ化ガリウム層の＜１１１＞方位に平行な方向におけるヤング率は約１４２ＧＰａ（１３７～１４７ＧＰａ）である。＜１００＞方位と＜１１０＞方位との間の方向におけるヤング率は、＜１１０＞方位に平行な方向におけるヤング率と＜１１０＞方位に平行な方向におけるヤング率との間の値である。＜１００＞方位と＜１１０＞方位との間の方向におけるヤング率は、＜１００＞方位に平行な方向におけるヤング率と＜１１０＞方位に平行な方向におけるヤング率との間の値である。＜１１０＞方位と＜１１１＞方位との間の方向におけるヤング率は、＜１１０＞方位に平行な方向におけるヤング率と＜１１１＞方位に平行な方向におけるヤング率との間の値である。

【0073】

半導体層１１は、複数の半導体領域を含んでいてもよい。半導体層１１に含まれる複数の半導体領域（例えばＩｎＧａＡｓ領域とＩｎＰ領域）が量子井戸構造を構成してもよい。例えば、半導体層１１は、ＩｎＧａＡｓ領域とＩｎＰ領域による量子井戸構造を有していてもよい。半導体層１１は、ＩｎＧａＡｓ領域とＧａＡｓＳｂ領域による量子井戸構造を有していてもよく、ＧａＩｎＮＡｓ領域とＧａＡｓＳｂ領域による量子井戸構造を有していてもよい。半導体層１１は、ＩｎＡｓ領域とＧａＳｂ領域による量子井戸構造を有していてもよく、ＩｎＡｓＳｂ領域とＩｎＧａＳｂ領域による量子井戸構造を有していてもよい。チップ１をウエハからダイシングによってチップ化する際に、レーザーを用いたダイシングを使用することで化合物半導体などのような難削材もデラミネーションやチッピング無しにチップ化することができる。

【0074】

チップ１とチップ２は接合面３３において、ハイブリッド接合されている。チップ１とチップ２とを、バンプで接合することもできるが、ハイブリッド接合は非常に強固であり、チップ１とチップ２との相互の応力の作用が大きくなりやすい。そのため、ハイブリッド接合を採用する場合において、半導体層１１の結晶方位を上述したように設定することが好適である。チップ１およびチップ２は基板９の上に配置される。チップ２には電極２５が設けられており、基板９には電極８が設けられており、電極２５と電極８がボンディングワイヤ６で接続される。基板９上には、チップ２を制御するための集積回路部品や、チップ２から出力された信号を処理するための集積回路部品、コンデンサや抵抗などの受動部品や、トランジスタやダイオードなどの能動部品を配置することができる。半導体層１１の割れを抑制する上では、基板９はフレキシブル基板であるよりもリジッド基板であることが好ましい。基板９はセラミック基板であってもよいし、エポキシ基板（ガラスエポキシ基板）やポリイミド基板のような樹脂基板であってもよい。

【0075】

＜第４実施形態＞
上述した第１～４実施形態に適用可能な第３実施形態を説明する。第４実施形態において第１～３実施形態と同様であってよい事項については説明を省略する。図１（ｂ）に示した機器ＥＱＰについて詳述する。半導体装置ＡＰＲはチップ１、２の積層体である半導体デバイスＩＣの他に、半導体デバイスＩＣを収容するパッケージＰＫＧを含みうる。パッケージＰＫＧは、半導体デバイスＩＣが固定された基体と、半導体デバイスＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。 機器ＥＱＰは、光学装置ＯＰＴ、制御装置ＣＴＲＬ、処理装置ＰＲＣＳ、表示装置ＤＳＰＬ、記憶装置ＭＭＲＹの少なくともいずれかをさらに備え得る。光学装置ＯＰＴは光電変換装置としての半導体装置ＡＰＲに結像するものであり、例えばレンズやシャッター、ミラーである。制御装置ＣＴＲＬは半導体装置ＡＰＲを制御するものであり、例えばＡＳＩＣなどの半導体デバイスである。処理装置ＰＲＣＳは半導体装置ＡＰＲから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成する。処理装置ＰＲＣＳは、ＣＰＵ（中央処理装置）やＡＳＩＣ（特定用途向け集積回路）などの半導体デバイスである。表示装置ＤＳＰＬは半導体装置ＡＰＲで得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＭＲＹは、半導体装置ＡＰＲで得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置ＭＭＲＹは、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置ＭＣＨＮはモーターやエンジン等の可動部あるいは推進部を有する。機器ＥＱＰでは、半導体装置ＡＰＲから出力された信号を表示装置ＤＳＰＬに表示したり、機器ＥＱＰが備える通信装置（不図示）によって外部に送信したりする。そのために、機器ＥＱＰは、半導体装置ＡＰＲが有する記憶回路部や演算回路部とは別に、記憶装置ＭＭＲＹや処理装置ＰＲＣＳを更に備えることが好ましい。

【0076】

図１（ｂ）に示した機器ＥＱＰは、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器でありうる。カメラにおける機械装置ＭＣＨＮはズーミングや合焦、シャッター動作のために光学装置ＯＰＴの部品を駆動することができる。また、機器ＥＱＰは、車両や船舶、飛行体などの輸送機器（移動体）でありうる。輸送機器における機械装置ＭＣＨＮは移動装置として用いられうる。輸送機器としての機器ＥＱＰは、半導体装置ＡＰＲを輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置ＰＲＣＳは、半導体装置ＡＰＲで得られた情報に基づいて移動装置としての機械装置ＭＣＨＮを操作するための処理を行うことができる。

【0077】

本実施形態による半導体装置ＡＰＲは、その設計者、製造者、販売者、購入者および／または使用者に、高い価値を提供することができる。そのため、半導体装置ＡＰＲを機器ＥＱＰに搭載すれば、機器ＥＱＰ価値も高めることができる。よって、機器ＥＱＰの製造、販売を行う上で、本実施形態の半導体装置ＡＰＲの機器ＥＱＰへの搭載を決定することは、機器ＥＱＰの価値を高める上で有利である。

【0078】

本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。なお、本明細書の開示内容は、本明細書に記載したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。また本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢよりも大きい」旨の記載があれば、「ＡはＢよりも大きくない」旨の記載を省略しても、本明細書は「ＡはＢよりも大きくない」旨を開示していると云える。なぜなら、「ＡはＢよりも大きい」旨を記載している場合には、「ＡはＢよりも大きくない」場合を考慮していることが前提だからである。

【符号の説明】

【0079】

１１ 半導体層
２１ 半導体層
３０ 配線構造
ＰＭａ Ｐ型ＭＩＳトランジスタ
ＨＫａ 結晶方位
ＬＫａ 結晶方位

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】