(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-04-26
(45)【発行日】2024-05-09
(54)【発明の名称】イメージセンサー
(51)【国際特許分類】
H01L 27/146 20060101AFI20240430BHJP
H04N 25/70 20230101ALI20240430BHJP
H04N 25/76 20230101ALI20240430BHJP
【ＦＩ】
H01L27/146 D
H04N25/70
H04N25/76
【請求項の数】
11
(21)【出願番号】P 2020001233
(22)【出願日】2020-01-08
(65)【公開番号】P2020113762
(43)【公開日】2020-07-27
【審査請求日】2022-12-21
(31)【優先権主張番号】10-2019-0003842
(32)【優先日】2019-01-11
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】李 允 基
(72)【発明者】
【氏名】金 正 生
(72)【発明者】
【氏名】兪 鉉 根
【審査官】柴山 将隆
(56)【参考文献】
【文献】米国特許出願公開第２０１５／０２６４２３３（ＵＳ，Ａ１）
【文献】特開２０１０－１０９２９５（ＪＰ，Ａ）
【文献】国際公開第２０１６／１０３９３６（ＷＯ，Ａ１）
【文献】特開２０１６－０９６３２３（ＪＰ，Ａ）
【文献】特開２０１３－１７５４９４（ＪＰ，Ａ）
【文献】特開２０１８－０１９１３９（ＪＰ，Ａ）
【文献】特開２０１２－０８４６９３（ＪＰ，Ａ）
【文献】特開２０１７－０３４４９９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２７／１４６
Ｈ０４Ｎ ２５／７０
Ｈ０４Ｎ ２５／７６
(57)【特許請求の範囲】
【請求項1】
第１領域及び第２領域を含み、互いに対向する第１面及び第２面を有する半導体層と、前記半導体層の前記第１領域及び前記第２領域内に配置されて、前記第１領域及び前記第２領域内に提供された複数のピクセルを定義する素子分離膜と、
前記半導体層の前記第１領域の前記第１面上に、前記素子分離膜と重畳するように配置された第１グリッドパターンと、
前記半導体層の前記第２領域の前記第１面上に配置された遮光パターンと、を含み、
前記第１グリッドパターンの上面は第１レベルに位置し、前記遮光パターンの上面は第２レベルに位置し、前記第１レベルは前記第２レベルよりも低く、前記第１レベル及び前記第２レベルは前記半導体層の前記第１面に対して定義され、
前記第１グリッドパターンの厚さは、前記遮光パターンの厚さよりも薄く、
前記第１グリッドパターン上の第２グリッドパターンをさらに含み、
前記第１グリッドパターンは、金属及び金属窒化膜の中の少なくとも１つを含み、
前記第２グリッドパターンは、低屈折物質を含み、
前記遮光パターンは、金属物質を含む単一層からなり、
前記半導体層は、第３領域をさらに含み、
前記半導体層の前記第３領域上のパッドをさらに含み、
前記第１グリッドパターンは、前記遮光パターンを通じて前記パッドに連結されることを特徴とするイメージセンサー。
【請求項2】
前記第１グリッドパターンは、前記第２領域上に延長されて前記遮光パターンの側面を覆い、前記遮光パターンの上面を露出させることを特徴とする請求項１に記載のイメージセンサー。
【請求項3】
前記第１グリッドパターンは、前記第２領域上に延長されて前記遮光パターンの側面及び上面を覆うことを特徴とする請求項１に記載のイメージセンサー。
【請求項4】
前記第１グリッドパターンの側面と前記第２グリッドパターンの側面とが整列されたことを特徴とする請求項１に記載のイメージセンサー。
【請求項5】
前記複数のピクセルは、前記半導体層の前記第１領域内に提供された第１ピクセル及び前記半導体層の前記第２領域内に提供された第２ピクセルを含み、前記イメージセンサーは、
前記第１ピクセル内の第１光電変換素子と、
前記第２ピクセル内の第２光電変換素子と、をさらに含み、
前記第１グリッドパターンは、前記第１光電変換素子を露出させ、
前記遮光パターンは、前記第２光電変換素子を覆うことを特徴とする請求項１に記載のイメージセンサー。
【請求項6】
前記複数のピクセルは、前記半導体層の前記第１領域内に提供された第１ピクセル及び前記半導体層の前記第２領域内に提供された第２ピクセルを含み、前記イメージセンサーは、
前記第１ピクセル内の一対の第１光電変換素子と、
前記第２ピクセル内の一対の第２光電変換素子と、
前記半導体層の前記第１面上に配置され、前記一対の第１光電変換素子を覆うマイクロレンズと、をさらに含むことを特徴とする請求項１に記載のイメージセンサー。
【請求項7】
前記素子分離膜は、前記半導体層を貫通して前記半導体層の前記第１面及び前記第２面に接触することを特徴とする請求項１に記載のイメージセンサー。
【請求項8】
前記素子分離膜は、前記半導体層の前記第１面に接触し、前記半導体層の前記第２面から離隔されたことを特徴とする請求項１に記載のイメージセンサー。
【請求項9】
前記第１グリッドパターンの物質は、前記遮光パターンの物質とは異なることを特徴とする請求項１に記載のイメージセンサー。
【請求項10】
前記複数のピクセルは、前記半導体層の前記第１領域内の第１ピクセル及び前記半導体層の前記第２領域内の第２ピクセルを含み、前記イメージセンサーは、
前記第１ピクセル上のカラーフィルターと、
前記第２領域上のカラーフィルター膜と、
前記カラーフィルター上のマイクロレンズと、を含み、
前記マイクロレンズは、前記カラーフィルター膜を露出させることを特徴とする請求項１に記載のイメージセンサー。
【請求項11】
第１領域及び第２領域を含む半導体層と、前記半導体層の前記第１領域及び前記第２領域内に配置されて、前記第１領域及び前記第２領域内に提供された複数のピクセルを定義する素子分離膜と、
前記半導体層の前記第１領域上に、前記素子分離膜と重畳するように配置されたグリッドパターンと、
前記半導体層の前記第２領域上の遮光構造体と、を含み、
前記グリッドパターンは、
前記半導体層上に配置されて前記遮光構造体の側面を覆う第１グリッドパターンと、
前記第１グリッドパターンを覆う第２グリッドパターンと、を含み、
前記第１グリッドパターンは、前記遮光構造体の側面と前記第２グリッドパターンとの間に挟まれ、
前記第１グリッドパターンの厚さは、前記遮光構造体の厚さよりも薄く、
前記遮光構造体は、前記半導体層の前記第２領域上に積層された遮光パターン、導電パターン、及び有機パターンを含み、
前記第１グリッドパターンは、前記導電パターンに連結され、
前記第２グリッドパターンは、前記有機パターンに連結され、
前記半導体層は、第３領域をさらに含み、
前記半導体層の前記第３領域上のパッドをさらに含み、
前記第１グリッドパターンは、前記遮光パターンを通じて前記パッドに連結されることを特徴とするイメージセンサー。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、イメージセンサーに関し、より詳しくはイメージ特性がより改善されたイメージセンサーに関する。
【背景技術】
【0002】
イメージセンサーは、光学イメージ（ｏｐｔｉｃａｌ ｉｍａｇｅ）を電気信号に変換する半導体素子である。イメージセンサーは、ＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）型及びＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型に分類される。ＣＭＯＳ型イメージセンサーはＣＩＳ（ＣＭＯＳ ｉｍａｇｅ ｓｅｎｓｏｒ）と略称される。ＣＩＳは２次元的に配列された複数のピクセルを具備する。ピクセルの各々はフォトダイオード（ｐｈｏｔｏ ｄｉｏｄｅ、ＰＤ）を含む。フォトダイオードは入射された光を電気信号に変換する役割を果たす。
【先行技術文献】
【特許文献】
【0003】
【文献】米国特許第９９４７７１４号明細書
【文献】米国特許第１００７４６８０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、イメージ特性がより改善されたイメージセンサーを提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明の一態様によるイメージセンサーは、第１領域及び第２領域を含み、互いに対向する第１面及び第２面を有する半導体層と、前記半導体層内に配置されて、ピクセルを定義する素子分離膜と、前記半導体層の前記第１領域の前記第１面上に配置された第１グリッドパターンと、前記半導体層の前記第２領域の前記第１面上に配置された遮光パターンと、を含み、前記半導体層の前記第１面から前記第１グリッドパターンの上面は、前記半導体層の前記第１面から前記遮光パターンの上面よりも低いレベルに位置することを特徴とする。
【0006】
上記目的を達成するためになされた本発明の他の態様によるイメージセンサーは、第１領域及び前記第１領域周辺の第２領域を含む半導体層と、前記半導体層内に配置されて、ピクセルを定義する素子分離膜と、前記半導体層の前記第１領域上で前記素子分離膜に沿って延長され、第１パターンを含むグリッドパターンと、前記半導体層の前記第２領域上の遮光パターンと、を含み、前記第１パターンの厚さは前記遮光パターンの厚さよりも小さく、前記第１パターンは、前記遮光パターンの側面を覆うことを特徴とする。
【0007】
上記目的を達成するためになされた本発明のさらに他の態様によるイメージセンサーは、第１領域及び第２領域を含む半導体層と、前記半導体層内に配置されて、ピクセルを定義する素子分離膜と、前記半導体層の前記第１領域上のグリッドパターンと、前記半導体層の前記第２領域の上の遮光構造体と、を含み、前記グリッドパターンの厚さは、前記遮光構造体の厚さよりも薄いことを特徴とする。
【発明の効果】
【0008】
本発明によれば、グリッドパターンが遮光パターンの積層構造とは異なる積層構造を有するように形成される。グリッドパターンの第１パターンは金属物質を含むが、遮光パターンよりも薄く形成されることによって、静電気を外部へ放出させる通路の役割を果たしながら、光の吸収を最小化させることができる。グリッドパターンの第２パターンは、低屈折物質で形成され、カラーフィルターの縁に隣接して、入射される光を屈折させて該当ピクセルに入射させることができる。したがって、クロストーク（ｃｒｏｓｓｔａｌｋ）が減少され、光効率が増大されたイメージセンサーを提供することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態によるイメージセンサーのブロック図である。
【図2】本発明の一実施形態によるイメージセンサーのセンサーアレイの簡略な回路図である。
【図3】本発明の一実施形態によるイメージセンサーのピクセルを示す回路図である。
【図4】本発明の一実施形態によるイメージセンサーを示す平面図である。
【図9】本発明の他の実施形態によるイメージセンサーを示す断面図である。
【図10】本発明の他の実施形態によるイメージセンサーを示す平面図である。
【発明を実施するための形態】
【0010】
図１は、本発明の一実施形態によるイメージセンサーのブロック図である。
【0011】
図２は、本発明の一実施形態によるイメージセンサーのセンサーアレイの簡略な回路図である。
【0012】
図１を参照すると、本発明の一実施形態によるイメージセンサーは、アクティブピクセルセンサーアレイ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ（ＡＰＳ） Ａｒｒａｙ）１０、行デコーダー（ｒｏｗ ｄｅｃｏｄｅｒ）２０、行ドライバー（ｒｏｗ ｄｒｉｖｅｒ）３０、列デコーダー（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）４０、タイミング発生器（ｔｉｍｉｎｇ ｇｅｎｅｒａｔｏｒ）５０、相関二重サンプラー（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｅｒ）６０、アナログデジタルコンバーター（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）７０、及び入出力バッファ（Ｉ／Ｏ ｂｕｆｆｅｒ）８０を含む。
【0013】
ＡＰＳアレイ１０は、図２に示すように、光が入射される第１領域２及び光が入射されない第２領域４を含み、ピクセル（ＰＸ１、ＰＸ２）が２次元的に配列される。第１領域２及び第２領域４の各々は、第１ピクセルＰＸ１及び第２ピクセルＰＸ２を含む。第１領域２内に提供された第１ピクセルＰＸ１は、入射光を電気的信号に変換する。第２領域４内に提供された第２ピクセルＰＸ２は、光が入射されないピクセルで発生される電気的信号を出力する。また、第１領域２及び第２領域４内での第１ピクセルＰＸ１及び第２ピクセルＰＸ２は、行ドライバー３０から提供された行選択信号（Ｒｏｗ ＳＥＬ）、リセット信号Ｒｘ、及び電荷伝送信号Ｔｘのような複数の駆動信号によって駆動される。また、ＡＰＳアレイ１０で生成された電気的信号は相関二重サンプラー６０に提供される。
【0014】
行ドライバー３０は、行デコーダー２０でデコーディングされた結果に応じて複数のピクセルを駆動するための複数の駆動信号をＡＰＳアレイ１０に提供する。ピクセルが行列形状に配列された場合には、駆動信号が各行別に単位ピクセルに提供される。
【0015】
タイミング発生器５０は、行デコーダー２０及び列デコーダー４０にタイミング（ｔｉｍｉｎｇ）信号及び制御信号を提供する。
【0016】
相関二重サンプラー６０は、ＡＰＳアレイ１０で生成された電気的信号を受信して維持（ｈｏｌｄ）及びサンプリングする。相関二重サンプラー６０は、特定の雑音レベル（ｎｏｉｓｅ ｌｅｖｅｌ）と電気的信号による信号レベルを二重にサンプリングして、雑音レベルと信号レベルの差に該当する差レベルを出力する。
【0017】
アナログデジタルコンバーター７０は、相関二重サンプラー６０から出力された差レベルに該当するアナログ信号をデジタル信号に変換して出力する。
【0018】
入出力バッファ８０は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は列デコーダー４０でのデコーディング結果に応じて順次的に映像信号処理部（未図示）にデジタル信号を出力する。
【0019】
図３は、本発明の一実施形態によるイメージセンサーのピクセルを示す回路図である。
【0020】
図３を参照すると、第１ピクセルＰＸ１及び第２ピクセルＰＸ２は、入射光を電気的信号に変換する光電変換素子ＰＤ及び光電変換素子ＰＤで生成された電気的信号を読み出す読出し素子を各々含む。読出し素子（トランジスタ）は、トランスファーゲートＴＧ、リセット（ｒｅｓｅｔ）素子ＲＧ、ドライブ（ｄｒｉｖｅ）素子ＤＧ、又は選択（ｓｅｌｅｃｔ）素子ＳＧ等を含む。また、トランスファーゲートＴＧの駆動信号Ｔｘ、リセット素子ＲＧの駆動信号Ｒｘ、及び選択素子ＳＧの行選択信号Ｒｏｗ ＳＥＬは、同一の行に含まれたピクセルに共通に連結される。以下、単一の光電変換素子ＰＤに対して説明する。
【0021】
より詳細に説明すると、光電変換素子ＰＤは、入射光に対応する電荷を生成及び蓄積する。例えば、光電変換素子ＰＤは、フォトダイオード（ｐｈｏｔｏ ｄｉｏｄｅ）、フォト素子（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート（ｐｈｏｔｏ ｇａｔｅ）、ピンドフォトダイオード（ＰＰＤ：Ｐｉｎｎｅｄ Ｐｈｏｔｏ Ｄｉｏｄｅ）、及びこれらの組み合わせを含む。光電変換素子ＰＤは、蓄積された電荷を浮遊拡散領域（ＦＤ：Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ ｒｅｇｉｏｎ）に伝達するトランスファーゲートＴＧに連結される。
【0022】
浮遊拡散領域ＦＤは、光電変換素子ＰＤから、蓄積された電荷を受信する。浮遊拡散領域ＦＤは寄生キャパシタンスを有するので、電荷が累積的に格納される。また、浮遊拡散領域ＦＤはドライブ素子ＤＧと電気的に連結されているので、ドライブ素子ＤＧを制御する。
【0023】
トランスファーゲートＴＧは、光電変換素子ＰＤから浮遊拡散領域ＦＤに電荷を伝送する。トランスファーゲートＴＧは一般的に１つの素子からなり、電荷伝送信号Ｔｘによって制御される。
【0024】
リセット素子ＲＧは、浮遊拡散領域ＦＤを定期的にリセットさせ、リセット信号Ｒｘによって制御される。そして、リセット素子ＲＧのソースは浮遊拡散領域ＦＤに連結され、ドレーンは電源電圧ＶＤＤに連結される。したがって、リセット信号Ｒｘによってリセット素子ＲＧがターンオンされると、リセット素子ＲＧのドレーンに連結された電源電圧ＶＤＤが浮遊拡散領域ＦＤに伝達される。
【0025】
ドライブ素子ＤＧは、定電流源（図示せず）と組み合わされてソースフォロワバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割を果たし、光電変換素子ＰＤに蓄積された光電荷を受信した浮遊拡散領域ＦＤの電気的ポテンシャルの変化を増幅し、これを出力ラインＶｏｕｔに出力する。
【0026】
選択素子ＳＧは、行単位に読み出すピクセルを選択する役割を果たす。選択素子ＳＧは行選択信号（Ｒｏｗ ＳＥＬ）によって駆動され、選択素子ＳＧがターンオンされると、選択素子ＳＧのドレーンに連結された電源電圧ＶＤＤがドライブ素子ＤＧのドレーンに伝達される。
【0027】
【0028】
図４及び図５を参照すると、半導体層１００は、第１領域２、第２領域４、及び第３領域６を含む。第２領域４は半導体層１００の第１領域２の周囲に位置し、第３領域６は半導体層１００の第２領域４の周囲に位置する。第１領域２は、例えば、受光領域であり、第２領域４は遮光領域であり、第３領域６は入出力領域である。半導体層１００は、例えば、シリコン半導体層、ゲルマニウム半導体層、シリコン－ゲルマニウム半導体層、ＩＩ－ＶＩ族化合物半導体層、ＩＩＩ－Ｖ族化合物半導体層、又はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）半導体層である。半導体層１００は、第１面１ａ及び第２面１ｂを含む。第１面１ａ及び第２面１ｂは互いに対向する。
【0029】
第１素子分離膜ＤＴＩ１が、半導体層１００の第１領域２及び第２領域４内に配置される。第１素子分離膜ＤＴＩ１は半導体層１００を貫通する。例えば、第１素子分離膜ＤＴＩ１の第１面は、半導体層１００の第１面１ａと共面を有し、第１素子分離膜ＤＴＩ１の第１面に対向する第２面は、半導体層１００の第２面１ｂと共面を有する。第１素子分離膜ＤＴＩ１は、後述する配線構造体２００の層間絶縁膜（２０１、２０１ａ）の中で、最下層の層間絶縁膜２０１ａに接触する。第１素子分離膜ＤＴＩ１は、半導体層１００の第１ピクセルＰＸ１及び第２ピクセルＰＸ２を定義する。第１ピクセルＰＸ１は半導体層１００の第１領域２内に提供され、第２ピクセルＰＸ２は半導体層１００の第２領域４内に提供される。第１素子分離膜ＤＴＩ１は、例えば、シリコン酸化膜、シリコン窒化膜、誘電膜（例えば、ＡｌＯ２、ＨｆＯ２）、半導体物質（例えば、ポリシリコン）、及び金属物質（例えば、タングステン、銅、アルミニウム）の中の少なくとも１つを含む。
【0030】
保護分離膜ＳＬが、半導体層１００の第３領域６内に配置される。保護分離膜ＳＬは半導体層１００を貫通する。例えば、保護分離膜ＳＬの第１面は、半導体層１００の第１面１ａと共面を有し、保護分離膜ＳＬの第１面に対向する第２面は、半導体層１００の第２面１ｂと共面を有する。保護分離膜ＳＬは、後述する配線絶縁膜２０９に接触する。保護分離膜ＳＬは、半導体層１００の第３領域６内で貫通ビア領域ＴＶＲを定義する。一例として、保護分離膜ＳＬは多角形又は円形のリング形状を有する。他の実施形態として、保護分離膜ＳＬは多角形又は円形を含むグリッド構造を有する。保護分離膜ＳＬは、シリコン窒化膜、タンタル酸化膜、及びハフニウム酸化膜の中の少なくとも１つを含み得る。
【0031】
光電変換素子ＰＤが、半導体層１００の第１ピクセルＰＸ１及び第２ピクセルＰＸ２内に配置される。光電変換素子ＰＤは、第１方向Ｘ及び第１方向Ｘと交差する第２方向Ｙに離隔配置される。半導体層１００の第１領域２内に配置された光電変換素子ＰＤは、半導体層１００の第２面１ｂから入射された光を独立的に収集する。光電変換素子ＰＤは、例えば、ｎ型不純物を含み得る。
【0032】
配線構造体２００が、半導体層１００の第１面１ａ上に配置される。配線構造体２００は、層間絶縁膜（２０１、２０１ａ）、第１配線２０３、第２配線２０５、ビア２０７、トランスファーゲートＴＧ、及び配線絶縁膜２０９を含む。層間絶縁膜（２０１、２０１ａ）は、半導体層１００の第１面１ａ上に順に積層される。層間絶縁膜（２０１、２０１ａ）は、例えば、シリコン酸化膜又はシリコン窒化膜を含む。第１配線２０３及び第２配線２０５は、層間絶縁膜（２０１、２０１ａ）内に配置される。例えば、第１配線２０３は、半導体層１００の第１領域２及び第２領域４上に配置される。第２配線２０５は、半導体層１００の第３領域６上に配置される。第２配線２０５の中で半導体層１００に最も隣接する配線２０５は、配線絶縁膜２０９上に配置される。第１配線２０３及び第２配線２０５は、例えば金属物質（例えば、銅、タングステン）を含む。ビア２０７は、半導体層１００の第３領域６上に配置される。ビア２０７は、層間絶縁膜（２０１、２０１ａ）内に配置される。ビア２０７は、第２配線２０５との間を連結する。図５には図示しないが、ビア２０７は、半導体層１００の第１領域２及び第２領域４上にも配置され得る。ビア２０７は、例えば金属物質（例えば、銅、タングステン）を含む。
【0033】
トランスファーゲートＴＧが、半導体層１００の第１面１ａ上に配置される。トランスファーゲートＴＧは、半導体層１００の第１領域２及び第２領域４上に配置される。トランスファーゲートＴＧは、第１ピクセルＰＸ１及び第２ピクセルＰＸ２の光電変換素子ＰＤに対応するように配置される。トランスファーゲートＴＧは、半導体層１００の第１面１ａに最も隣接する最下層の層間絶縁膜２０１ａによって覆われる。配線絶縁膜２０９は、半導体層１００の第３領域６の第１面１ａと最下層の層間絶縁膜２０１ａとの間に介在される。配線絶縁膜２０９は、半導体層１００の第３領域６の第１面１ａを覆う。配線絶縁膜２０９は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、又は熱酸化膜を含む。他の実施形態において、配線絶縁膜２０９は省略され得る。この場合、半導体層１００の第１面１ａに隣接する第２配線２０５と半導体層１００の第１面１ａとの間に層間絶縁膜２０１が提供される。
【0034】
反射防止膜３００が、半導体層１００の第２面１ｂ上に配置される。反射防止膜３００は、半導体層１００の第１領域～第３領域（２、４、６）上に配置される。半導体層１００の第３領域６上に配置された反射防止膜３００は、後述するパッド５２０と半導体層１００との間を電気的に絶縁する。反射防止膜３００は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、又は高誘電膜（例えば、ハフニウム酸化膜、アルミニウム酸化膜）を含む。
【0035】
グリッドパターン４００が、反射防止膜３００上に配置される。例えば、グリッドパターン４００は、半導体層１００の第１領域２の第２面１ｂ上に配置される。グリッドパターン４００は、第１素子分離膜ＤＴＩ１と重畳するように配置され、第１素子分離膜ＤＴＩ１に沿って延長される。例えば、グリッドパターン４００は、第１部分Ｐ１及び第２部分Ｐ２を含む。第１部分Ｐ１は第１方向Ｘに延長され、第２方向Ｙに離隔配置される。第２部分Ｐ２は第２方向Ｙに延長され、第１方向Ｘに離隔配置される。第１部分Ｐ１及び第２部分Ｐ２は、後述する遮光パターン４１０に連結される。グリッドパターン４００は多角形を含むグリッド構造を有し得る。
【0036】
グリッドパターン４００は、半導体層１００の第１ピクセルＰＸ１内に配置された光電変換素子ＰＤを露出させる。グリッドパターン４００は複数の膜からなる。グリッドパターン４００は、反射防止膜３００上に順に積層された第１グリッドパターン４０１（以下では第１パターン４０１として参照される）及び第２グリッドパターン４０３（以下では第２パターン４０３として参照される）を含む。第１パターン４０１は導電物質を含み得る。例えば、第１パターン４０１は、金属物質及び金属窒化膜の中の少なくとも１つを含む。第１パターン４０１は、チタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、及び銅（Ｃｕ）の中の少なくとも１つを含み得る。第１パターン４０１は、約１００Å～約１５００Åの第１厚さＴ１を有する。第２パターン４０３は、第１パターン４０１上に配置される。第２パターン４０３は、有機物質を含み得る。第２パターン４０３は、後述するカラーフィルター５３０の屈折率よりも低い屈折率を有する物質を含む。第２パターン４０３は、約１．４以下の屈折率を有する低屈折物質を含む。第２パターン４０３の厚さは、第１パターン４０１の第１厚さＴ１よりも大きい。
【0037】
遮光パターン４１０が、反射防止膜３００上に配置される。例えば、遮光パターン４１０は、半導体層１００の第２領域４の第２面１ｂ上に配置される。遮光パターン４１０は、半導体層１００の第２領域４を完全に覆う。例えば、遮光パターン４１０は、半導体層１００の第２ピクセルＰＸ２内に配置された光電変換素子ＰＤを覆う。グリッドパターン４００は、遮光パターン４１０の側面４１１を覆う。より具体的に、グリッドパターン４００の第１パターン４０１は、遮光パターン４１０の側面４１１を覆い、遮光パターン４１０に接触する。グリッドパターン４００は、遮光パターン４１０の側面４１１の一部分及び遮光パターン４１０の側面４１１に隣接する上面４１０ａの一部分を覆う。即ち、グリッドパターン４００は、半導体層１００の第１領域２から第２領域４上に延長される。他の実施形態において、グリッドパターン４００は、遮光パターン４１０の側面４１１の一部分を覆い、遮光パターン４１０の上面４１０ａを露出させる。
【0038】
遮光パターン４１０は単一膜からなる。遮光パターン４１０は、約１５００Å～約５０００Åの第２厚さＴ２を有する。遮光パターン４１０の第２厚さＴ２は、第１パターン４０１の第１厚さＴ１よりも厚い（Ｔ２＞Ｔ１）。半導体層１００の第２面１ｂから遮光パターン４１０の上面４１０ａは、半導体層１００の第２面１ｂから第１パターン４０１の上面４０１ａよりも高いレベルに位置する。レベルは半導体層１００の第２面１ｂに対して定義される。例えば、第１パターン４０１の上面と半導体層１００の第２面１ｂとの間の距離は、半導体層１００の第２面１ｂと遮光パターン４０１の上面４１０ａとの間の距離よりも小さい。遮光パターン４１０は金属物質（例えば、タングステン（Ｗ））を含み得る。
【0039】
貫通ビア５１０が、半導体層１００の第３領域６上に配置される。一例として、貫通ビア５１０の各々は、半導体層１００の貫通ビア領域ＴＶＲ内に配置される。他の実施形態として、複数の貫通ビア５１０は、半導体層１００の貫通ビア領域ＴＶＲ内に配置される。貫通ビア５１０は、半導体層１００、反射防止膜３００、及び配線絶縁膜２０９を貫通して配線構造体２００の第２配線２０５に連結される。パッド５２０が、半導体層１００の第３領域６上に配置される。例えば、パッド５２０は、半導体層１００の第３領域６の第２面１ｂ上に配置された反射防止膜３００上に配置される。パッド５２０は互いに電気的に絶縁される。パッド５２０は貫通ビア５１０上で貫通ビア５１０に連結される。各貫通ビア５１０と、各貫通ビア５１０上の各パッド５２０とは一体形である。
【0040】
一実施形態において、パッド５２０の中の少なくとも１つは、遮光パターン４１０に連結され得る。図４を参照すると、パッド５２０の中の少なくとも１つは、遮光パターン４１０に電気的及び／又は物理的に連結されるように連結パターン５２１に第１方向Ｘに沿って連結される。したがって、パッド５２０の中の少なくとも１つは、遮光パターン４１０を通じてグリッドパターン４００と物理的／電気的に連結される。パッド５２０の中の少なくとも１つに連結されたグリッドパターン４００は、貫通ビア５１０を通じて第２配線２０５に連結される。他の実施形態において、パッド５２０は遮光パターン４１０及びグリッドパターン４００から物理的／電気的に離隔される。この場合、パッド５２０は遮光パターン４１０と物理的／電気的に連結されない。グリッドパターン４００に連結された遮光パターン４１０は、半導体層１００の第２領域４内に配置された貫通ビア（図示せず）を通じて配線構造体２００の第２配線２０５及び／又は半導体層１００の第２領域４内に配置された配線構造体２００の第１配線２０３に電気的に連結され得る。
【0041】
グリッドパターン４００は、外部から流れ込んだ静電気を外部へ放出する通路の役割を果たす。一実施形態において、静電気は、グリッドパターン４００、遮光パターン４１０、パッド５２０の中の少なくとも１つ、及びパッド５２０の中の少なくとも１つに連結された貫通ビア５１０を通じて第２配線２０５に放出される。他の実施形態において、静電気は、グリッドパターン４００、遮光パターン４１０、及び貫通ビア（図示せず）を通じて第１配線２０３及び／又は第２配線２０５に放出される。この場合、第１配線２０３及び／又は第２配線２０５には接地電圧又は負の電圧が印加される。
【0042】
本発明の一実施形態によると、グリッドパターン４００は、遮光パターン４１０の積層構造とは異なる積層構造を有するように形成される。グリッドパターン４００の第１パターン４０１は金属物質を含むが、遮光パターン４１０よりも薄く形成されることによって、静電気を外部へ放出させる通路の役割を果たしながら、光の吸収を最小化させる。グリッドパターン４００の第２パターン４０３は低屈折物質で形成され、カラーフィルター５３０の縁に隣接して入射される光を屈折させて該当ピクセルに入射させる。したがって、クロストーク（ｃｒｏｓｓｔａｌｋ）が減少され、光効率が増大されたイメージセンサーを提供することができる。
【0043】
カラーフィルター５３０が、半導体層１００の第１領域２上に配置される。例えば、カラーフィルター５３０は、半導体層１００の第２面１ｂ上に配置され、第１ピクセルＰＸ１内に配置された光電変換素子ＰＤに対応するように配置される。カラーフィルター５３０は、グリッドパターン４００及び反射防止膜３００を覆う。例えば、カラーフィルター５３０は、約１．５以上の高屈折率を有する物質を含む。
【0044】
カラーフィルター膜５４０が、半導体層１００の第２領域４上に配置される。例えば、カラーフィルター膜５４０は、半導体層１００の第２面１ｂ上に配置され、第２ピクセルＰＸ２内に配置された光電変換素子ＰＤを覆う。カラーフィルター膜５４０は反射防止膜３００を覆う。パッド５２０は、カラーフィルター５３０及びカラーフィルター膜５４０によって露出される。マイクロレンズＭＲが、カラーフィルター５３０上に配置される。マイクロレンズＭＲは、第１ピクセルＰＸ１内に配置された光電変換素子ＰＤに対応するように配置される。カラーフィルター膜５４０及びパッド５２０は、マイクロレンズＭＲによって露出される。
【0045】
【0046】
図６を参照すると、遮光構造体４１０Ａが、半導体層１００の第２領域４上に配置される。例えば、遮光構造体４１０Ａは、半導体層１００の第２領域４の第２面１ｂ上に提供された反射防止膜３００上に配置される。遮光構造体４１０Ａは、第２ピクセルＰＸ２内に配置された光電変換素子ＰＤを覆う。遮光構造体４１０Ａは、反射防止膜３００上に順に積層された遮光パターン４１０、第１パターン４０１、及び第２パターン４０３を含む。半導体層１００の第１領域２上に配置された第１パターン４０１は、第２領域４上に延長される。第１パターン４０１は、遮光パターン４１０の側面４１１及び上面４１０ａを覆う。第１パターン４０１は、遮光パターン４１０に接触及び連結される。半導体層１００の第２領域４上で、第１パターン４０１上に配置された第２パターン４０３は、第１パターン４０１に沿って半導体層１００の第２領域４上に延長される。第２パターン４０３は、半導体層１００の第２領域４上に配置された第１パターン４０１の側面及び上面を覆う。一実施形態において、グリッドパターン４００の第３厚さＴ３は、遮光構造体４１０Ａの第４厚さＴ４よりも小さい（Ｔ３＜Ｔ４）。半導体層１００の第２面１ｂからグリッドパターン４００の上面は、半導体層１００の第２面１ｂから遮光構造体４１０Ａの上面よりも低いレベルに位置する。パッド５２０は、遮光構造体４１０Ａ、カラーフィルター膜５４０、及びマイクロレンズＭＲによって露出される。パッド５２０の各々の第５厚さＴ５は、グリッドパターン４００の第３厚さＴ３及び遮光構造体４１０Ａの第４厚さＴ４よりも小さい（Ｔ５＜Ｔ３、Ｔ４）。パッド５２０の第５厚さＴ５は、遮光パターン４１０の第２厚さＴ２と実質的に同一である。
【0047】
【0048】
図７を参照すると、第１素子分離膜ＤＴＩ１が、半導体層１００内で半導体層１００の第２面１ｂから第１面１ａに向かって延長される。第１素子分離膜ＤＴＩ１は、配線構造体２００の最下層の層間絶縁膜２０１ａから離隔される。例えば、第１素子分離膜ＤＴＩ１の第２面は、半導体層１００の第２面１ｂと共面を有し、第１素子分離膜ＤＴＩ１の第１面は半導体層１００の第１面１ａと共面を有しない。例えば、第１素子分離膜ＤＴＩ１の第１面は、半導体層１００の第１面１ａと第２面１ｂとの間のレベルに位置する。
【0049】
【0050】
図８を参照すると、第１光電変換素子ＰＤ１及び第２光電変換素子ＰＤ２が、第１ピクセルＰＸ１及び第２ピクセルＰＸ２の各々内に配置される。即ち、１つのピクセル内に一対の第１光電変換素子ＰＤ１及び第２光電変換素子ＰＤ２が配置される。第２素子分離膜ＤＴＩ２が、第１ピクセルＰＸ１及び第２ピクセルＰＸ２の各々内に配置される。各第２素子分離膜ＤＴＩ２は、１つのピクセル内に配置された一対の第１光電変換素子ＰＤ１と第２光電変換素子ＰＤ２との間に配置されて、これらの間を物理的に分離する。一実施形態において、第２素子分離膜ＤＴＩ２は、第１素子分離膜ＤＴＩ１に連結される。他の実施形態において、第２素子分離膜ＤＴＩ２は、第１素子分離膜ＤＴＩ１から離隔される。第２素子分離膜ＤＴＩ２は、半導体層１００の第２面１ｂから第１面１ａに向かって延長される。第２素子分離膜ＤＴＩ２は、半導体層１００の第２面１ｂに接触し、第１面１ａから離隔される。例えば、第２素子分離膜ＤＴＩ２の第１面（図８に図示された下面）のレベルは、半導体層１００の第１面１ａと第２面１ｂとの間のレベルに位置する。第２素子分離膜ＤＴＩ２の第２面（図８に図示された上面）は、半導体層１００の第２面１ｂと共面を有する。第２素子分離膜ＤＴＩ２は、例えば、シリコン酸化膜、シリコン窒化膜、及び誘電膜（ＡｌＯ２、ＨｆＯ２）の中の少なくとも１つを含む。
【0051】
図９は、本発明の他の実施形態によるイメージセンサーを示す断面図である。
【0052】
図９を参照すると、一対の第１浮遊拡散領域ＦＤ１及び第２浮遊拡散領域ＦＤ２が、半導体層１００内に配置される。一実施形態において、一対の第１浮遊拡散領域ＦＤ１及び第２浮遊拡散領域ＦＤ２は、半導体層１００の第１ピクセルＰＸ１（図５参照）及び第２ピクセルＰＸ２（図５参照）の各々内に配置される。第１浮遊拡散領域ＦＤ１及び第２浮遊拡散領域ＦＤ２は、半導体層１００の第１面１ａに隣接するように配置される。第２浮遊拡散領域ＦＤ２は、トランスファーゲートＴＧの一側の半導体層１００内に配置される。一実施形態において、図９に示すトランスファーゲートＴＧの一部は、図５に示すトランスファーゲートＴＧとは異なり、半導体層１００内に埋め込まれる。貫通電極構造体ＴＥＳが、第１素子分離膜ＤＴＩ１を貫通する。貫通電極構造体ＴＥＳは、半導体層１００内に配置される。貫通電極構造体ＴＥＳの各々は、第１ピクセルＰＸ１及び第２ピクセルＰＸ２の各々に対応するように提供される。貫通電極構造体ＴＥＳの各々は、貫通電極７０１及び貫通絶縁パターン７０３を含む。貫通絶縁パターン７０３は、貫通電極７０１の側壁を囲む。貫通絶縁パターン７０３は、例えば、シリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含む。貫通電極７０１は、例えば、ｎ型又はｐ型不純物でドーピングされたポリシリコンを含む。
【0053】
埋め込み絶縁パターン７０５が、貫通電極構造体ＴＥＳの各々と半導体層１００の第１面１ａとの間に配置される。埋め込み絶縁パターン７０５の一面は、半導体層１００の第１面１ａ（図９に図示された下面）と共面を有する。埋め込み絶縁パターン７０５は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜の中の少なくとも１つを含む。
【0054】
配線構造体２００が、半導体層１００の第１面１ａ上に配置される。配線構造体２００は、複数の層間絶縁膜２０１、連結配線２１０、第１連結ビア２１１、及び第２連結ビア２１３を含む。第１連結ビア２１１は、層間絶縁膜２０１の中の少なくとも１つを貫通して第１浮遊拡散領域ＦＤ１に連結される。第２連結ビア２１３は、層間絶縁膜２０１の中の少なくとも１つ及び埋め込み絶縁パターン７０５を貫通して貫通電極構造体ＴＥＳの貫通電極７０１に連結される。連結配線２１０は、層間絶縁膜２０１の中の少なくとも１つ内に配置され、第１連結ビア２１１と第２連結ビア２１３との間を連結する。連結配線２１０、第１連結ビア２１１、及び第２連結ビア２１３は、金属物質（例えば、タングステン、銅、アルミニウム）及び金属窒化膜（例えば、タンタル窒化物、チタニウム窒化物、タングステン窒化物）の中の少なくとも１つを含み得る。
【0055】
グリッドパターン４００が、半導体層１００の第２面１ｂ上に配置される。グリッドパターン４００は、第１素子分離膜ＤＴＩ１及び貫通電極構造体ＴＥＳ上に配置される。グリッドパターン４００は、遮光パターン（図５の４１０参照）に連結される。絶縁膜７０９が、カラーフィルター５３０上に配置される。絶縁膜７０９は、カラーフィルター５３０の上面を覆う。絶縁膜７０９は、例えば、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜を含む。
【0056】
コンタクトプラグ構造体７１０が、貫通電極構造体ＴＥＳ上に配置される。コンタクトプラグ構造体７１０は、反射防止膜３００、グリッドパターン４００、カラーフィルター５３０、及び絶縁膜７０９を貫通する。コンタクトプラグ構造体７１０は、貫通電極構造体ＴＥＳに連結される。コンタクトプラグ構造体７１０の各々は、コンタクトプラグ７１３及びスペーサー７１１を含む。コンタクトプラグ７１３は、反射防止膜３００、グリッドパターン４００、カラーフィルター５３０、及び絶縁膜７０９を貫通する。スペーサー７１１は、コンタクトプラグ７１３の側壁を囲む。コンタクトプラグ７１３は、金属物質（例えば、タングステン）を含む。スペーサー７１１は、絶縁物質（例えば、シリコン酸化膜、シリコン窒化膜）を含む。
【0057】
下部電極７２０が、絶縁膜７０９上に配置される。下部電極７２０は、光電変換素子ＰＤと対応するように配置される。下部電極７２０は、互いに離隔して配置される。コンタクトプラグ構造体７１０の各々は、下部電極７２０の各々に対応するように配置され、互いに電気的に連結される。下部電極７２０は、透明導電性物質を含む。例えば、下部電極７２０は、ＩＴＯ（ＩｎｄｉｕｍＴｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯ（Ｚｉｎｃ Ｏｘｉｄｅ）、及び／又は有機透明導電物質を含む。
【0058】
光電変換層ＰＤＬが、下部電極７２０上に配置される。一実施形態において、光電変換層ＰＤＬは、有機光電変換層を含む。有機光電変換層は、ｐ型有機半導体物質及びｎ型有機半導体物質を含み、ｐ型有機半導体物質とｎ型有機半導体物質とはｐｎ接合を形成する。一例において、光電変換層ＰＤＬは、量子ドット（ｑｕａｎｔｕｍ ｄｏｔ）又はカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）を含む。
【0059】
上部電極７３０が、光電変換層ＰＤＬ上に配置される。上部電極７３０は、透明導電性物質を含む。例えば、上部電極７３０は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯ（Ｚｉｎｃ Ｏｘｉｄｅ）、及び／又は有機透明導電物質を含む。
【0060】
キャッピング層７４０が、上部電極７３０上に配置される。キャッピング層７４０は、絶縁物質を含む。例えば、キャッピング層７４０は、アルミニウム酸化物、シリコン酸化物、シリコン窒化物、及び／又はシリコン酸窒化物を含む。
【0061】
マイクロレンズＭＲが、キャッピング層７４０上に配置される。
【0062】
図１０は、本発明の他の実施形態によるイメージセンサーを示す平面図である。
【0063】
図１０を参照すると、グリッドパターン４００は、外側セグメントＵＰ、第１部分Ｐ１、及び第２部分Ｐ２を含む。外側セグメントＵＰは、一対の第３部分Ｐ３及び一対の第４部分Ｐ４を含む。一対の第３部分Ｐ３は第２方向Ｙに延長され、第１方向Ｘに離隔配置される。一対の第４部分Ｐ４は第１方向Ｘに延長され、第２方向Ｙに離隔配置される。一対の第３部分Ｐ３の端部と一対の第４部分Ｐ４の端部とは互いに連結される。したがって、外側セグメントＵＰは、四角形のリング形状を有する。第１部分Ｐ１及び第２部分Ｐ２は、外側セグメントＵＰ内に配置される。第１部分Ｐ１は、第１方向Ｘに延長され、第２方向Ｙに離隔配置される。第２部分Ｐ２は、第２方向Ｙに延長され、第１方向Ｘに離隔配置される。第１部分Ｐ１及び第２部分Ｐ２は、外側セグメントＵＰに連結される。遮光パターン４１０は、グリッドパターン４００の外側セグメントＵＰの外側壁を囲む。
【0064】
【0065】
図１１Ａを参照すると、半導体層１００が提供される。半導体層１００は、互いに対向する第１面１ａ及び第２面１ｂを含む。半導体層１００は、第１領域２、第２領域４、及び第３領域６を含む。光電変換素子ＰＤが、半導体層１００の第１領域２及び第２領域４内に形成される。光電変換素子ＰＤは、半導体層１００の第１面１ａを通じてイオン注入工程を行って形成される。光電変換素子ＰＤは、例えば、ｎ型不純物をドーピングして形成される。
【0066】
配線構造体２００が、半導体層１００の第１面１ａ上に形成される。配線構造体２００は、トランスファーゲートＴＧ、層間絶縁膜（２０１、２０１ａ）、第１配線２０３、第２配線２０５、ビア２０７、及び配線絶縁膜２０９を含む。トランスファーゲートＴＧは、半導体層１００の第１領域２及び第２領域４の第１面１ａ上に形成される。配線絶縁膜２０９は、半導体層１００の第３領域６の第１面１ａ上に形成される。層間絶縁膜（２０１、２０１ａ）は、半導体層１００の第１面１ａ上に順に形成される。層間絶縁膜（２０１、２０１ａ）の中で最下層の層間絶縁膜２０１ａは、トランスファーゲートＴＧ及び配線絶縁膜２０９を覆う。第１配線２０３及び第２配線２０５が、層間絶縁膜（２０１、２０１ａ）内に配置される。第１配線２０３は、半導体層１００の第１領域２及び第２領域４上に配置される。第２配線２０５は、半導体層１００の第３領域６上に配置される。第１配線２０３及び第２配線２０５は、層間絶縁膜（２０１、２０１ａ）によって覆われる。ビア２０７が、層間絶縁膜（２０１、２０１ａ）内に形成される。ビア２０７は、半導体層１００の第３領域６上に配置される。ビア２０７は、第２配線２０５の間を連結する。
【0067】
第１素子分離膜ＤＴＩ１が、半導体層１００の第１領域２及び第２領域４内に形成される。第１素子分離膜ＤＴＩ１は、半導体層１００を蝕刻して第１トレンチＴＨ１を形成し、第１トレンチＴＨ１内に絶縁物質及び／又は導電物質を満たして形成される。一実施形態において、図１１Ａに示すように、第１トレンチＴＨ１は、半導体層１００の第２面１ｂから蝕刻されて形成される。他の実施形態において、第１トレンチＴＨ１は、配線構造体２００を形成する前に、半導体層１００の第１面１ａから蝕刻されて形成され得る。第１素子分離膜ＤＴＩ１は、半導体層１００の第１領域２及び第２領域４内で半導体層１００の第１ピクセルＰＸ１及び第２ピクセルＰＸ２を定義する。第１ピクセルＰＸ１は、半導体層１００の第１領域２内に提供され、第２ピクセルＰＸ２は、半導体層１００の第２領域４内に提供される。光電変換素子ＰＤが第１ピクセルＰＸ１及び第２ピクセルＰＸ２内に配置される。
【0068】
図１１Ｂを参照すると、保護分離膜ＳＬが、半導体層１００の第３領域６内に形成される。保護分離膜ＳＬは、半導体層１００の第３領域６内に第２トレンチＴＨ２を形成し、第２トレンチＴＨ２内に絶縁物質を満たして形成される。一実施形態において、第２トレンチＴＨ２は、半導体層１００の第３領域６を貫通して形成される。保護分離膜ＳＬは、半導体層１００の第３領域６内で貫通ビア領域ＴＶＲを定義する。
【0069】
反射防止膜３００が、半導体層１００の第２面１ｂ上に形成される。反射防止膜３００は、半導体層１００の第２面１ｂ及び半導体層１００の第２面１ｂに露出された第１素子分離膜ＤＴＩ１の第２面（図１１Ｂに図示された上面）及び保護分離膜ＳＬの第２面（図１１Ｂに図示された上面）を覆う。図１１Ｂに図示しないが、反射防止膜３００は、第２トレンチＴＨ２内を満たす。ビアホールＶＨが、半導体層１００の第３領域６内に形成される。例えば、ビアホールＶＨは、半導体層１００の貫通ビア領域ＴＶＲ内に形成される。ビアホールＶＨは、反射防止膜３００、半導体層１００、及び配線絶縁膜２０９を貫通して第２配線２０５の中のいずれか１つを露出させる。
【0070】
遮光膜６０１が、半導体層１００の第２面１ｂ上に形成される。遮光膜６０１は、半導体層１００の第１領域～第３領域（２、４、６）上に形成される。遮光膜６０１は、反射防止膜３００の上面を覆い、ビアホールＶＨ内を満たす。遮光膜６０１は、約１５００Å～約５０００Åの厚さを有するように形成される。遮光膜６０１は、金属物質（例えば、タングステン（Ｗ））を含み得る。第１マスクパターン６０３が、遮光膜６０１上に形成される。第１マスクパターン６０３は、半導体層１００の第２領域４及び第３領域６上に形成される。一例として、第１マスクパターン６０３は、半導体層１００の第１領域２上に形成された遮光膜６０１及び半導体層１００の第３領域６上に形成された遮光膜６０１の一部分を露出させる。第１マスクパターン６０３は、例えば、フォトレジスト物質を含む。
【0071】
図１１Ｃを参照すると、第１マスクパターン６０３を蝕刻マスクに使用して遮光膜６０１を蝕刻する。したがって、遮光パターン４１０が半導体層１００の第２領域４上に形成され、パッド５２０及び貫通ビア５１０が、半導体層１００の第３領域６上に形成される。遮光パターン４１０は、半導体層１００の第１領域２上に形成された反射防止膜３００の上面を露出させる。遮光パターン４１０は、半導体層１００の第２領域４上に形成された反射防止膜３００の上面を覆う。貫通ビア５１０はビアホールＶＨ内に形成され、パッド５２０は貫通ビア５１０上に形成される。一実施形態において、パッド５２０は互いに離隔配置されて形成され、パッド５２０の中の少なくとも１つと遮光パターン４１０とは互いに連結される。他の実施形態において、パッド５２０は互いに離隔配置されて形成され、パッド５２０と遮光パターン４１０とは互いに連結されない。蝕刻工程は乾式蝕刻工程が遂行される。蝕刻工程の後に残った第１マスクパターン６０３は除去される。第１マスクパターン６０３はアッシング工程又はストリップ工程を遂行して除去される。
【0072】
フィルム膜６０５が、半導体層１００の第２面１ｂ上に形成される。フィルム膜６０５は、半導体層１００の第１領域２上に形成された反射防止膜３００の上面、半導体層１００の第２領域４上に形成された遮光パターン４１０の上面及び側面、及び半導体層１００の第３領域６上に形成されたパッド５２０の上面及び側面を覆う。フィルム膜６０５は、遮光パターン４１０の厚さよりも薄い厚さを有するように形成される。フィルム膜６０５は、例えば、約１００Å～約１５００Åの厚さを有するように形成される。フィルム膜６０５は、例えば、チタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、及び銅（Ｃｕ）の中の少なくとも１つを含む。低屈折膜６０７が、フィルム膜６０５上に形成される。低屈折膜６０７はフィルム膜６０５の上面及び側面を覆う。低屈折膜６０７は、例えば、約１．４以下の屈折率を有する低屈折物質を含む。
【0073】
第２マスクパターン６０９が、低屈折膜６０７上に形成される。第２マスクパターン６０９は、半導体層１００の第１領域２及び第２領域４上に形成される。第２マスクパターン６０９は、半導体層１００の第１領域２内に形成された第１素子分離膜ＤＴＩ１に重畳するように形成される。第２マスクパターン６０９は、半導体層１００の第１領域２内に形成された第１素子分離膜ＤＴＩ１に沿って形成される。一実施形態において、第２マスクパターン６０９によって半導体層１００の第１領域２上に形成された低屈折膜６０７の一部分、半導体層１００の第２領域４上に形成された低屈折膜６０７の一部分、及び半導体層１００の第３領域６上に形成された低屈折膜６０７の全体が露出される。他の実施形態において、第２マスクパターン６０９によって半導体層１００の第１領域２上に形成された低屈折膜６０７の一部分及び半導体層１００の第３領域６上に形成された低屈折膜６０７の全体が露出される。即ち、第２マスクパターン６０９は、半導体層１００の第２領域４上に形成された低屈折膜６０７の上面全体を覆う。第２マスクパターン６０９は、例えば、フォトレジスト物質を含む。
【0074】
図１１Ｄを参照すると、第２マスクパターン６０９を蝕刻マスクに使用して低屈折膜６０７及びフィルム膜６０５を蝕刻する。したがって、グリッドパターン４００が半導体層１００の第１領域２上に形成される。グリッドパターン４００は、半導体層１００の第１領域２上に形成された第１素子分離膜ＤＴＩ１に重畳するように形成される。グリッドパターン４００は、第１ピクセルＰＸ１内に形成された光電変換素子ＰＤを露出させる。グリッドパターン４００は、半導体層１００の第１領域２に隣接する遮光パターン４１０の側面及び上面の一部分を覆う。グリッドパターン４００は、第１パターン４０１及び第２パターン４０３を含む。第１パターン４０１はフィルム膜６０５がパターニングされて形成されたものであり、第２パターン４０３は低屈折膜６０７がパターニングされて形成されたものである。第１パターン４０１は、遮光パターン４１０の側面及び上面の一部分を覆う。パッド５２０の上面はグリッドパターン４００によって露出される。蝕刻工程は乾式蝕刻工程が遂行される。蝕刻工程の後に残った第２マスクパターン６０９は除去される。第２マスクパターン６０９は、アッシング工程又はストリップ工程を遂行して除去される。
【0075】
再び図５を参照すると、カラーフィルター５３０が、半導体層１００の第２面１ｂ上に形成される。カラーフィルター５３０は、第１ピクセルＰＸ１内に形成された光電変換素子ＰＤに対応するように形成される。カラーフィルター膜５４０が、半導体層１００の第２面１ｂ上に形成される。カラーフィルター膜５４０は、半導体層１００の第２領域４上に形成されて遮光パターン４１０を覆う。カラーフィルター５３０及びカラーフィルター膜５４０は、半導体層１００の第３領域６上に形成されたパッド５２０を露出させる。マイクロレンズＭＲがカラーフィルター５３０上に形成される。
【0076】
以上、図面を参照しながら本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明の技術的思想や必須の特徴を変形せずに、他の具体的な形態で実施可能である。したがって、以上に記載した実施形態はすべての面で例示的なものであり、限定的なものではない。
【符号の説明】
【0077】
１０ アクティブピクセルセンサー（ＡＰＳ）アレイ
２０ 行デコーダー
３０ 行ドライバー
４０ 列デコーダー
５０ タイミング発生器
６０ 相関二重サンプラー（ＣＤＳ）
７０ アナログデジタルコンバーター（ＡＤＣ）
８０ 入出力バッファ
１００ 半導体層
２００ 配線構造体
２０１、２０１ａ 層間絶縁膜
２０３ 第１ 配線
２０５ 第２配線
２０７ ビア
２０９ 配線絶縁膜
２１０ 連結配線
２１１ 第１連結ビア
２１３ 第２連結ビア
３００ 反射防止膜
４００ グリッドパターン
４０１ 第１（グリッド）パターン
４０３ 第２（グリッド）パターン
４１０ 遮光パターン
４１０ａ 上面
４１０Ａ 遮光構造体
４１１ 側面
５１０ 貫通ビア
５２０ パッド
５２１ 連結パターン
５３０ カラーフィルター
５４０ カラーフィルター膜
６０１ 遮光膜
６０３ 第１マスクパターン
６０５ フィルム膜
６０７ 低屈折膜
６０９ 第２マスクパターン
７０１ 貫通電極
７０３ 貫通絶縁パターン
７０５ 埋め込み絶縁パターン
７０９ 絶縁膜
７１０ コンタクトプラグ構造体
７１１ スペーサー
７１３ コンタクトプラグ
７２０ 下部電極
７３０ 上部電極
７４０ キャッピング層
ＤＴＩ１、ＤＴＩ２ 第１素子分離膜
ＦＤ１、ＦＤ２ （第１、第２）浮遊拡散領域
ＭＲ マイクロレンズ
Ｐ１、Ｐ２、Ｐ３、Ｐ４ （第１、第２、第３、第４）部分
ＰＤ 光電変換素子
ＰＤ１、ＰＤ２ （第１、第２）光電変換素子
ＳＬ 保護分離膜
ＴＥＳ 貫通電極構造体
ＴＧ トランスファーゲート
ＴＨ１、ＴＨ２ （第１、第２）トレンチ
ＴＶＲ 貫通ビア領域
ＵＰ 外側セグメント
ＶＨ ビアホール
２０ 行デコーダー
３０ 行ドライバー
４０ 列デコーダー
５０ タイミング発生器
６０ 相関二重サンプラー（ＣＤＳ）
７０ アナログデジタルコンバーター（ＡＤＣ）
８０ 入出力バッファ
１００ 半導体層
２００ 配線構造体
２０１、２０１ａ 層間絶縁膜
２０３ 第１ 配線
２０５ 第２配線
２０７ ビア
２０９ 配線絶縁膜
２１０ 連結配線
２１１ 第１連結ビア
２１３ 第２連結ビア
３００ 反射防止膜
４００ グリッドパターン
４０１ 第１（グリッド）パターン
４０３ 第２（グリッド）パターン
４１０ 遮光パターン
４１０ａ 上面
４１０Ａ 遮光構造体
４１１ 側面
５１０ 貫通ビア
５２０ パッド
５２１ 連結パターン
５３０ カラーフィルター
５４０ カラーフィルター膜
６０１ 遮光膜
６０３ 第１マスクパターン
６０５ フィルム膜
６０７ 低屈折膜
６０９ 第２マスクパターン
７０１ 貫通電極
７０３ 貫通絶縁パターン
７０５ 埋め込み絶縁パターン
７０９ 絶縁膜
７１０ コンタクトプラグ構造体
７１１ スペーサー
７１３ コンタクトプラグ
７２０ 下部電極
７３０ 上部電極
７４０ キャッピング層
ＤＴＩ１、ＤＴＩ２ 第１素子分離膜
ＦＤ１、ＦＤ２ （第１、第２）浮遊拡散領域
ＭＲ マイクロレンズ
Ｐ１、Ｐ２、Ｐ３、Ｐ４ （第１、第２、第３、第４）部分
ＰＤ 光電変換素子
ＰＤ１、ＰＤ２ （第１、第２）光電変換素子
ＳＬ 保護分離膜
ＴＥＳ 貫通電極構造体
ＴＧ トランスファーゲート
ＴＨ１、ＴＨ２ （第１、第２）トレンチ
ＴＶＲ 貫通ビア領域
ＵＰ 外側セグメント
ＶＨ ビアホール
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図11C】
【図11D】