特許 7480000 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-26

(45)【発行日】2024-05-09

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240430BHJP

   H01L 29/78 20060101ALI20240430BHJP

   H01L 21/8234 20060101ALI20240430BHJP

   H01L 27/088 20060101ALI20240430BHJP

   H01L 29/417 20060101ALI20240430BHJP

   H01L 29/788 20060101ALI20240430BHJP

   H01L 29/792 20060101ALI20240430BHJP

   H10B 43/27 20230101ALI20240430BHJP

   H10B 43/40 20230101ALI20240430BHJP

【ＦＩ】

H01L29/78 301Y

H01L27/088 D

H01L27/088 E

H01L29/50 M

H01L29/78 371

H10B43/27

H10B43/40

【請求項の数】 12

(21)【出願番号】P 2020152066

(22)【出願日】2020-09-10

(65)【公開番号】P2022046155

(43)【公開日】2022-03-23

【審査請求日】2023-03-15

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100213654

【弁理士】

【氏名又は名称】成瀬 晃樹

(72)【発明者】

【氏名】塩田 倫也

(72)【発明者】

【氏名】大島 康礼

(72)【発明者】

【氏名】岩崎 太一

(72)【発明者】

【氏名】山際 翔太

(72)【発明者】

【氏名】齋藤 広翔

【審査官】鈴木 聡一郎

(56)【参考文献】

【文献】米国特許出願公開第２０２０／００７５３９９（ＵＳ，Ａ１）

【文献】特開２０１９－２０１０４０（ＪＰ，Ａ）

【文献】特開２０２０－０３１１７０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／００３５５４９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／０２７０３４２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／２８－２１／２８８

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／４４－２１／４４５

Ｈ０１Ｌ ２１／８２２９

Ｈ０１Ｌ ２１／８２３９－２１／８２４６

Ｈ０１Ｌ ２７／１０－２７／１１８

Ｈ０１Ｌ ２９／４０－２９／４９

Ｈ０１Ｌ ２９／７６

Ｈ０１Ｌ ２９／７７２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８８－２９／７９２

Ｈ０１Ｌ ２９／８７２

Ｈ１０Ｂ １０／００－９９／００

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板の表面領域に設けられカーボン以外の不純物を含むソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記基板上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極と、前記ソース層または前記ドレイン層に対して前記基板の表面よりも下方に突出するように設けられるコンタクトプラグと、前記コンタクトプラグと前記ソース層または前記ドレイン層との間に設けられ、前記不純物およびカーボンの両方を含む第１エピタキシャル層と、を有するトランジスタと、を備え、
前記トランジスタは、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
前記不純物は、ボロンである、半導体装置。

【請求項2】

前記第１エピタキシャル層は、前記基板の表面よりも下方に突出した前記コンタクトプラグを覆うように配置される、請求項１に記載の半導体装置。

【請求項3】

前記第１エピタキシャル層の幅は、前記コンタクトプラグの幅よりも大きい、請求項１または請求項２に記載の半導体装置。

【請求項4】

前記第１エピタキシャル層の不純物濃度は、１×１０^２１ｃｍ^－３以上であり、カーボン濃度は、２×１０^２０ｃｍ^－３以上である、請求項１から請求項３のいずれか一項に記載の半導体装置。

【請求項5】

基板と、
前記基板の表面領域に設けられカーボン以外の不純物を含むソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記基板上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極と、前記ソース層または前記ドレイン層に対して前記基板の表面よりも下方に突出するように設けられるコンタクトプラグと、前記コンタクトプラグと前記ソース層または前記ドレイン層との間に設けられ、前記不純物およびカーボンの両方を含む第１エピタキシャル層と、を有するトランジスタと、を備え、
前記トランジスタは、前記ソース層または前記ドレイン層と前記第１エピタキシャル層との間に設けられ、前記第１エピタキシャル層の第１材料とは異なる第２材料の第２エピタキシャル層をさらに有する、半導体装置。

【請求項6】

前記第２エピタキシャル層は、前記ソース層側の前記第２エピタキシャル層および前記ドレイン層側の前記第２エピタキシャル層が、前記ゲート電極の下方のチャネル領域を挟むように配置される、請求項５に記載の半導体装置。

【請求項7】

前記第１材料は、Ｓｉであり、
前記第２材料は、ＳｉＧｅである、請求項５または請求項６に記載の半導体装置。

【請求項8】

前記トランジスタの上方に設けられるメモリセルアレイをさらに備える、請求項１から請求項７のいずれか一項に記載の半導体装置。

【請求項9】

前記トランジスタは、前記メモリセルアレイを制御する制御回路の一部である、請求項８に記載の半導体装置。

【請求項10】

基板の表面領域にカーボン以外の不純物を導入してソース層およびドレイン層を形成するとともに、前記基板上のゲート絶縁膜および前記ゲート絶縁膜上のゲート電極を形成し、
前記ソース層または前記ドレイン層に、前記基板の表面から、前記基板の表面よりも低い第１所定位置まで達する第１ホールを形成し、
前記第１ホール内の前記ソース層または前記ドレイン層の上方に半導体結晶をエピタキシャル成長させて、前記不純物およびカーボンの両方がドープされた第１エピタキシャル層を形成し、
前記第１エピタキシャル層上に、前記第１所定位置よりも高く、かつ、前記基板の表面よりも低い第２所定位置から上方に伸びるコンタクトプラグを形成する、ことを具備する、半導体装置の製造方法。

【請求項11】

前記第１ホールを形成する前に、前記ソース層または前記ドレイン層の前記基板上に絶縁層を形成するとともに、前記絶縁層を貫通して前記ソース層または前記ドレイン層に達する第２ホールを形成し、
前記ソース層または前記ドレイン層に、前記第１所定位置まで達し、かつ、前記第２ホールの径よりも大きい径を有する前記第１ホールを形成する、ことをさらに具備する、請求項１０に記載の半導体装置の製造方法。

【請求項12】

前記第１エピタキシャル層は、前記不純物およびカーボンの両方をドープしながら半導体結晶をエピタキシャル成長させることによって形成される、請求項１０または請求項１１に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明による実施形態は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

三次元的にメモリセルを配置して構成された立体型メモリセルアレイを有するＮＡＮＤ型フラッシュメモリが開発されている。このようなメモリ装置において、メモリセルアレイは、それを制御するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路の上方に設けられている場合がある。この場合、メモリセルアレイを形成する際の熱処理工程において、ＣＭＯＳ回路やコンタクトプラグに熱負荷がかかり、ＣＭＯＳの電気的特性やコンタクト抵抗に悪影響を与える。例えば、Ｐ型ＭＯＳＦＥＴ（MOS Field Effect Transistor）の拡散層には、ボロンが不純物として用いられる。コンタクト抵抗を抑制するために、コンタクトプラグと拡散層との接続部分にボロンを大量に注入することが考えられる。しかし、この場合、ボロンがチャネル部に拡散しやすくなり、短チャネル効果が発生しやすくなってしまう。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１１－１５１３１８号公報

【文献】米国特許公開第２０１９／０３４８４３４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

コンタクト抵抗を抑制することができる半導体装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体装置は、基板と、トランジスタと、を備える。トランジスタは、ソース層およびドレイン層と、ゲート絶縁膜と、ゲート電極と、コンタクトプラグと、第１エピタキシャル層と、を有する。ソース層およびドレイン層は、基板の表面領域に設けられ不純物を含む。ゲート絶縁膜は、ソース層とドレイン層との間の基板上に設けられる。ゲート電極は、ゲート絶縁膜上に設けられる。コンタクトプラグは、ソース層またはドレイン層に対して基板の表面よりも下方に突出するように設けられる。第１エピタキシャル層は、コンタクトプラグとソース層またはドレイン層との間に設けられ、不純物およびカーボンの両方を含む。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す図。

【図2】導電膜が、複数のワード線及び層間の絶縁層を貫通する部分の拡大断面図。

【図3】制御回路のＰ型ＭＯＳＦＥＴの構成例を示す概略断面図。

【図4】図３のエピタキシャル層の周辺の一例を示す拡大図。

【図5】比較例によるＰ型ＭＯＳＦＥＴの構成例を示す概略断面図。

【図6】比較例によるＰ型ＭＯＳＦＥＴの構成例を示す概略断面図。

【図7】比較例によるＰ型ＭＯＳＦＥＴの構成例を示す概略断面図。

【図8】比較例によるＰ型ＭＯＳＦＥＴの構成例を示す概略断面図。

【図9】第１実施形態による半導体装置の製造方法の一例を示す断面図。

【図10】図９に続く、半導体装置の製造方法の一例を示す断面図。

【図11】図１０に続く、半導体装置の製造方法の一例を示す断面図。

【図12】図１１に続く、半導体装置の製造方法の一例を示す断面図。

【図13】図１２に続く、半導体装置の製造方法の一例を示す断面図。

【図14】図１３に続く、半導体装置の製造方法の一例を示す断面図。

【図15】第１実施形態によるコンタクトホールおよびホールの形状の一例を示す模式図。

【図16】第２実施形態によるＰ型ＭＯＳＦＥＴの構成例を示す断面図。

【図17】制御回路のＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴの構成例を示す断面図。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0008】

（第１実施形態）
図１は、第１実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す図である。なお、図１においては、図を見易くするために、メモリホール１１３内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。

【0009】

また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数のワード線ＷＬはＺ方向に積層されている。

【0010】

半導体基板１０の表面領域には、メモリセルアレイＭＣＡを制御する制御回路１０１が設けられている。制御回路１０１は、例えば、ＣＭＯＳ回路で構成されている。ＣＭＯＳ回路は、半導体基板１０の表面領域に設けられたＰ型ウェルまたはＮ型ウェルに設けられていてもよい。制御回路１０１の上方には、複数のメモリセルを含むメモリセルアレイＭＣＡが設けられている。

【0011】

制御回路１０１の上方にあるポリシリコン層１０２上には、複数のＮＡＮＤストリングＮＳが形成されている。具体的には、ポリシリコン層１０２上には、セレクトゲート線ＳＧＳとして機能する複数の配線層１１０と、ワード線ＷＬとして機能する複数の配線層１１１（ワード線ＷＬ０～ＷＬ７）と、セレクトゲート線ＳＧＤとして機能する複数の配線層１１２とが形成されている。

【0012】

配線層１１０は、例えば４層で形成され、複数のＮＡＮＤストリングＮＳで共通のセレクトゲート線ＳＧＳに電気的に接続され、２つの選択トランジスタＳＴ２のゲート電極として機能する。

【0013】

配線層１１１は、例えば８層で形成され、層ごとに共通のワード線ＷＬに電気的に接続されている。

【0014】

配線層１１２は、例えば４層で形成され、ＮＡＮＤストリングＮＳごとに対応するセレクトゲート線ＳＧＤに接続され、各々が１つの選択トランジスタＳＴ１のゲート電極として機能する。

【0015】

メモリホール１１３は、配線層１１０、１１１、１１２を貫通し、ポリシリコン層１０２に達するように形成されている。メモリホール１１３の側面には、ブロック絶縁層１１４、電荷蓄積膜１１５、及びゲート絶縁膜１１６が順に形成されている。メモリホール１１３内には、導電膜１１７が埋め込まれている。導電膜１１７は、ＮＡＮＤストリングＮＳの電流経路として機能する。導電膜１１７の上端には、ビット線ＢＬとして機能する配線層１１８が形成されている。

【0016】

以上のように、ポリシリコン層１０２上には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホール１１３が、１つのＮＡＮＤストリングＮＳに対応している。メモリセルトランジスタＭＴ０～ＭＴ７は、導電膜１１７とワード線ＷＬ０～ＷＬ７との交差部分に対応して設けられている。

【0017】

以上の構成は、図１を記載した紙面の奥行き方向に複数配列されている。これにより、三次元的に配列されたメモリセルトランジスタを有するメモリセルアレイＭＣＡが構成される。

【0018】

図２は、導電膜１１７が、複数のワード線ＷＬ及び層間の絶縁層２５を貫通する部分の拡大断面図である。図２では、図１では省略した導電層ＷＬ間の絶縁層を絶縁層２５として表している。

【0019】

各導電層ＷＬと導電膜１１７との間には、導電層ＷＬ側から順にブロック絶縁層１１４、電荷蓄積膜１１５及びゲート絶縁膜１１６が設けられている。ブロック絶縁層１１４は導電層ＷＬに接し、ゲート絶縁膜１１６は導電膜１１７に接し、ブロック絶縁層１１４とゲート絶縁膜１１６との間に電荷蓄積膜１１５が設けられている。

【0020】

導電膜１１７はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積膜１１５は導電膜１１７から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、導電膜１１７と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。

【0021】

本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜１１５は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。ゲート絶縁膜１１６は、例えばシリコン酸化膜であり、電荷蓄積膜１１５に導電膜１１７から電荷が注入される際、または電荷蓄積膜１１５に蓄積された電荷が導電膜１１７へ拡散する際に電位障壁となる。ブロック絶縁層１１４は、例えばシリコン酸化膜であり、電荷蓄積膜１１５に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリでよい。

【0022】

図３は、制御回路１０１のＰ型ＭＯＳＦＥＴの構成例を示す概略断面図である。Ｐ型ＭＯＳＦＥＴ（以下、単に、トランジスタともいう）は、半導体基板１０と、ドレイン層２０と、ソース層２１と、ゲート絶縁膜３０と、ゲート電極４０と、ＧＣ（Gate Conductor）４２と、エピタキシャル層５０と、コンタクトプラグ７０と、保護膜８０と、層間絶縁膜９０と、ライナー膜９２と、を備えている。トランジスタは、メモリセルアレイＭＣＡを制御する制御回路を構成するＣＭＯＳの一部として設けられている。また、図１で説明したように、制御回路１０１内のトランジスタの上方に、メモリセルアレイＭＣＡが設けられている。

【0023】

半導体基板１０は、例えば、Ｐ型シリコン基板であり、その表面領域には、Ｐ型ウェルまたはＮ型ウェルが設けられていている。Ｐ型ＭＯＳＦＥＴはＮ型ウェルに設けられ、Ｎ型ＭＯＳＦＥＴはＰ型ウェルに設けられる。本実施形態においてトランジスタは、Ｐ型ＭＯＳＦＥＴであるので、半導体基板１０のうちＮ型ウェルの表面領域に設けられている。

【0024】

ドレイン層２０およびソース層２１は、半導体基板１０のＮ型ウェルに設けられ、不純物を含む拡散層である。不純物は、例えば、ボロン（Ｂ）である。トランジスタがＮ型ＭＯＳＦＥＴの場合には、ドレイン層２０およびソース層２１は、半導体基板１０のＰ型ウェルに設けられ、不純物は、例えば、燐（Ｐ）または砒素（Ａｓ）である。

【0025】

ゲート絶縁膜３０は、ドレイン層２０とソース層２１との間にある半導体基板１０上に設けられている。ゲート絶縁膜３０には、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも比誘電率の高い高誘電体材料を用いている。

【0026】

ゲート電極４０は、ゲート絶縁膜３０上に設けられている。ゲート電極４０には、例えば、ドープトポリシリコン、金属等の導電性材料が用いられている。

【0027】

ＧＣ４２は、ゲート電極４０上に設けられている。ＧＣ４２には、例えば、タングステン等の導電性材料が用いられている。

【0028】

エピタキシャル層５０は、コンタクトプラグ７０とソース層２１またはドレイン層２０との間に設けられ、不純物としてボロンおよびカーボン（Ｃ）の両方がドープされたドープトエピタキシャルシリコン層である。例えば、エピタキシャル層５０のボロン濃度は、１×１０^２１ｃｍ^－３以上であり、カーボン濃度は、２×１０^２０ｃｍ^－３以上である。また、エピタキシャル層５０は、ボロンおよびカーボンを導入しながらエピタキシャル成長させたシリコン単結晶層である。カーボンが含まれることによって、ボロンの拡散が抑制され、エピタキシャル層５０内のボロン濃度を高く維持することができる。これにより、エピタキシャル層５０自体の抵抗を低く維持することができ、また、ボロンがチャネル領域１０ｃに拡散することにより短チャネル効果の発生を抑制することができる。短チャネル効果が発生すると、トランジスタ特性が劣化してしまう。

【0029】

コンタクトプラグ７０は、エピタキシャル層５０上に設けられている。また、コンタクトプラグ７０は、ソース層２１またはドレイン層２０に対して半導体基板１０の表面Ｆよりも下方に突出するように設けられる。尚、エピタキシャル層５０の形状およびコンタクトプラグ７０の形状の詳細については、図４を参照して、後で説明する。

【0030】

コンタクトプラグ７０は、バリアメタル層７２と、プラグ７３とを備えている。尚、コンタクトプラグ７０は、バリアメタル層７２とエピタキシャル層５０との間に設けられるシリサイド層をさらに備えていてもよい。シリサイド層は、バリアメタル層７２の金属とエピタキシャル層５０のシリコンとが反応して形成される。

【0031】

バリアメタル層７２は、エピタキシャル層５０上のコンタクトホールＣＨの内壁に薄く設けられている。バリアメタル層７２には、例えば、ＴｉまたはＴｉＮが用いられている。この場合、シリサイド層は、ＴｉＳｉ（チタンシリサイド）となる。エピタキシャル層５０からボロンおよびカーボンが拡散すると、シリサイド層は、Ｂ、Ｃを含むＴｉＳｉとなる。

【0032】

プラグ７３は、コンタクトホールＣＨ内に充填される。プラグ７３には、例えば、Ｗ（タングステン）が用いられる。

【0033】

保護膜８０は、ＧＣ４２の上面に設けられており、ＧＣ４２を保護する。保護膜８０には、例えば、シリコン窒化膜等の絶縁性材料が用いられる。

【0034】

層間絶縁膜９０は、ゲート電極４０の側面および保護膜８０の上方に設けられている。層間絶縁膜９０には、コンタクトホールＣＨが設け得られており、その内部にコンタクトプラグ７０が設けられている。層間絶縁膜９０には、例えば、シリコン酸化膜等の絶縁膜が用いられる。

【0035】

コンタクトプラグ７０は、制御回路１０１の他の素子またはメモリセルアレイＭＣＡに電気的に接続されている。コンタクトプラグ７０は、基板１０と、メモリセルアレイＭＣＡとの間に含まれる。

【0036】

ライナー膜９２は、半導体基板１０、ゲート電極４０および保護膜８０を被覆するように設けられる。トランジスタがＰ型ＭＯＳＦＥＴである場合、ライナー膜９２はチャネル領域１０ｃに圧縮応力を印加して、キャリア移動度（正孔の移動度）を向上させることができる。また、トランジスタがＮ型ＭＯＳＦＥＴである場合、ライナー膜９２はチャネル領域１０ｃに引っ張り応力を印加して、キャリア移動度（電子の移動度）を向上させることができる。ライナー膜９２には、例えば、シリコン酸化膜等の絶縁性材料が用いられる。

【0037】

尚、トランジスタは、Ｐ型ＭＯＳＦＥＴであるが、Ｎ型ＭＯＳＦＥＴであってもよい。ただし、Ｐ型不純物としてのボロンは、Ｎ型不純物としての燐や砒素よりも拡散し易いため、熱負荷による短チャネル効果およびコンタクト抵抗の上昇等の悪影響は、Ｐ型ＭＯＳＦＥＴにおいて比較的大きい。従って、本実施形態では、トランジスタをＰ型ＭＯＳＦＥＴとして説明を進める。

【0038】

図４は、図３のエピタキシャル層５０およびその周辺の一例を示す拡大図である。

【0039】

上記のように、コンタクトプラグ７０は、半導体基板１０の表面Ｆよりも下方に突出するように設けられている。コンタクトプラグ７０は金属であるため、抵抗が比較的低い。従って、コンタクトプラグ７０を長くするほど、コンタクト抵抗を抑制することができる。

【0040】

また、エピタキシャル層５０は、半導体基板１０の表面（面Ｆ）よりも下方に突出したコンタクトプラグ７０を覆うように配置される。エピタキシャル層５０は、高濃度のボロンを含むため、ソース層２１またはドレイン層２０よりも抵抗が低い。これにより、抵抗が比較的低いエピタキシャル層５０で、コンタクトプラグ７０と、ソース層２１またはドレイン層２０と、を電気的に接続させることができる。また、エピタキシャル層５０は、面Ｆよりも下方の位置でコンタクトプラグ７０の底部を覆うため、半導体基板１０とのコンタクト表面積を向上させることができる。この結果、コンタクト抵抗を抑制することができる。また、コンタクト部分において、より均一に電流を流れやすくすることもできる。

【0041】

また、エピタキシャル層５０の幅は、コンタクトプラグ７０の幅よりも大きい。幅は、コンタクトプラグ７０に垂直な方向（図４の横方向）の距離である。すなわち、半導体基板１０の上方から見たエピタキシャル層５０の外縁は、コンタクトプラグ７０の外縁よりも外側にある。これは、後で説明するように、コンタクトホールＣＨの底部から、コンタクトホールＣＨに垂直な方向（面Ｆに平行な方向）に半導体基板１０がエッチングされるためである（図１２を参照）。また、エピタキシャル層５０は、上記の形状により、コンタクトプラグ７０からチャネル領域１０ｃ側に伸びるように設けられている。エピタキシャル層５０は、抵抗が比較的低いため、コンタクトプラグ７０からチャネル領域１０ｃまでの電流パス（電流経路）における寄生抵抗を抑制することができる。この結果、コンタクト抵抗をさらに抑制することができるとともに、オン電流を向上させることができる。

【0042】

ここで、図３において、ｄ_ＣＳは、コンタクトプラグ７０の径を示す。ｄ_{ｗｉｄｔｈ}は、コンタクト層であるエピタキシャル層５０の幅を示す。ｄ_{ｄｅｐｔｈ}は、コンタクト層であるエピタキシャル層５０の深さを示す。ｄ_{ｒｅｃｅｓｓ}は、コンタクトホールＣＨの底部から、コンタクトホールＣＨに垂直な方向に伸びるエピタキシャル層５０の距離を示す。ｄ_{ＣＳ－ＧＣ}は、コンタクトプラグ７０からＧＣ４２までの距離を示す。

【0043】

上記のように、エピタキシャル層５０の幅は、コンタクトプラグ７０の幅よりも大きいことが好ましい。すなわち、ｄ_ＣＳ＜ｄ_{ｗｉｄｔｈ}であることが好ましい。また、エピタキシャル層５０の幅は、コンタクトプラグ７０とゲートとの位置関係によって調整される。比較的高濃度のボロンを含むエピタキシャル層５０は、低抵抗の電流パスとして機能する。しかし、エピタキシャル層５０がチャネル領域１０ｃに近づき過ぎると、エピタキシャル層５０内のボロンがチャネル領域１０ｃに拡散することによる短チャネル効果が発生しやすくなってしまう。従って、ｄ_{ｒｅｃｅｓｓ}は、例えば、ｄ_{ＣＳ－ＧＣ}／２＞ｄ_{ｒｅｃｅｓｓ}を満たすことが好ましい。

【0044】

図５～図８は、比較例によるＰ型ＭＯＳＦＥＴの構成例を示す概略断面図である。以下では、図３に示す構造でのコンタクト抵抗と、図５～図８の構造でのコンタクト抵抗と、の比較について説明する。尚、コンタクト抵抗値自体はコンタクトの断面積によって変化する。従って、本実施形態において、コンタクト抵抗値は正規化した値で示している。

【0045】

図３に示す本実施形態によるコンタクト構造の場合、コンタクトプラグ７０からソース層２１またはドレイン層２０までのコンタクト抵抗は、約２３２ｏｈｍであった。また、オン電流は、約１１５μＡ／μｍであった。

【0046】

図５に示すコンタクト構造は、ソース層２１またはドレイン層２０とエピタキシャル層５０との間にアンドープトエピタキシャル層５２が設けられる。アンドープトエピタキシャル層５２は、アンドープトエピタキシャルシリコン層であり、不純物を導入せずにエピタキシャル成長させたシリコン単結晶層である。従って、アンドープトエピタキシャル層５２は、エピタキシャル層５０よりも不純物濃度が低く、抵抗が高い。アンドープトエピタキシャル層５２は、エピタキシャル層５０における結晶状態の向上、および、ボロンの拡散抑制のために設けられている。

【0047】

アンドープトエピタキシャル層５２は、半導体基板１０の表面Ｆよりも高い位置まで設けられている。また、アンドープトエピタキシャル層５２上にエピタキシャル層５０が設けられ、エピタキシャル層５０上にコンタクトプラグ７０が設けられている。従って、図５に示すコンタクト構造は、図３に示すコンタクト構造と比較して、コンタクトプラグ７０の底部の位置は面Ｆより高い位置である。また、エピタキシャル層５０の幅およびアンドープトエピタキシャル層５２の幅は、コンタクトプラグ７０の幅と略同じである。また、アンドープトエピタキシャル層５２は、比較的高い抵抗（寄生抵抗）を有するため、コンタクト抵抗の増大につながる。図５に示すコンタクト構造のその他の構成は、図３の構成と同様である。図５に示すコンタクト構造の場合、コンタクトプラグ７０からドレイン層２０またはソース層２１までのコンタクト抵抗は、約８８０ｏｈｍであった。また、オン電流は、約９５μＡ／μｍであった。

【0048】

図６に示すコンタクト構造は、図５のそれに対してアンドープトエピタキシャル層５２が設けられていない。抵抗が比較的高いアンドープトエピタキシャル層５２が設けられないため、図５に示す構造に比べて、コンタクト抵抗を向上させることができると考えられる。図６に示すコンタクト構造のその他の構成は、図５の構成と同様である。また、図６では、エピタキシャル層５０の幅は、コンタクトプラグ７０の幅と略同じである。従って、図６に示すエピタキシャル層５０は、図３に示すコンタクト構造に比べてコンタクト表面積が小さく、コンタクト抵抗が大きくなってしまう。図６に示すコンタクト構造の場合、コンタクトプラグ７０からドレイン層２０またはソース層２１までのコンタクト抵抗は、約７０６ｏｈｍであった。また、オン電流は、約９０μＡ／μｍであった。

【0049】

図７に示すコンタクト構造は、図５のそれに対してコンタクトプラグ７０の底部が低い位置になるように設けられている。抵抗が比較的低いコンタクトプラグ７０およびエピタキシャル層５０が伸びて、ソース層２１またはドレイン層２０に近づくため、図５に示す構造に比べて、コンタクト抵抗を抑制させることができると考えられる。図７に示すコンタクト構造のその他の構成は、図５の構成と同様である。また、図７では、エピタキシャル層５０の幅は、コンタクトプラグ７０の幅と略同じである。従って、図７に示すエピタキシャル層５０は、図３に示すコンタクト構造に比べてコンタクト表面積が小さく、コンタクト抵抗が大きくなってしまう。図７に示すコンタクト構造の場合、コンタクトプラグ７０からソース層２１またはドレイン層２０までのコンタクト抵抗は、約８００ｏｈｍであった。

【0050】

図８に示すコンタクト構造は、図５のそれに対してボロンおよびカーボンの導入方法が異なる。図８では、エピタキシャル成長によるエピタキシャル層５０の形成は行われずに、アンドープトエピタキシャル層５２が形成される。その後、ボロンおよびカーボンをイオン注入法でアンドープトエピタキシャル層５２に向けて導入している。従って、図８に示すボロンおよびカーボンの分布５４は、図３および図５～図７とは異なっている。これは、イオン注入法では、エピタキシャル成長よりも、不純物の濃度の空間的な制御が困難なためである。例えば、所望の位置でボロンを高濃度にドープ使用とすると、さらに深い位置にもドープされてしまい、リークや短チャネル効果が発生してしまう可能性がある。また、イオン注入法では、アンドープトエピタキシャル層５２の結晶状態を悪化させる可能性がある。また、イオン注入法では、図３に示すような、コンタクトプラグ７０の側面付近にボロンおよびカーボンを導入することが困難でもある。図８に示すコンタクト構造のその他の構成は、図５の構成と同様である。図８に示すコンタクト構造の場合、コンタクトプラグ７０からソース層２１またはドレイン層２０までのコンタクト抵抗は、約８００ｏｈｍであった。

【0051】

このように、図３に示す本実施形態によるコンタクト構造は、コンタクトプラグ７０が面Ｆよりも下方に突出するように設けられ、エピタキシャル層５０がコンタクトプラグ７０の底部を覆うように設けられる。また、エピタキシャル層５０がコンタクトプラグ７０からチャネル領域１０ｃに向けて伸びるように設けられている。これにより、図３のコンタクト構造は、図５～図８のコンタクト構造に比較して、コンタクト抵抗を低く抑制することができる。また、図３のコンタクト構造は、オン電流を向上させることができ、トランジスタのスイッチング特性の向上、および、制御回路１００の動作の高速化につながる。

【0052】

次に、本実施形態による半導体装置の製造方法を説明する。

【0053】

図９～図１４は、第１実施形態による半導体装置の製造方法の一例を示す断面図である。図９～図１４では、トランジスタとしてＰ型ＭＯＳＦＥＴの製造方法を示す。

【0054】

まず、図９に示すように、半導体基板１０上に、ボロン等の不純物を半導体基板１０の表面領域に導入し、ドレイン層２０およびソース層２１を半導体基板１０の表面領域に形成する。

【0055】

次に、図１０に示すように、半導体基板１０上にゲート絶縁膜３０を形成する。ゲート絶縁膜３０は、熱酸化法により形成されたシリコン酸化膜でもよく、堆積法によって形成された高誘電体材料であってもよい。次に、ゲート絶縁膜３０上にゲート電極４０の材料が堆積される。次に、ゲート電極４０上にＧＣ４２および保護膜８０を形成する。堆積した複数の積層膜を、リソグラフィ及びＲＩＥ（Reactive Ion Etching）法等を用いて形状加工することにより、図１０に示す構造が得られる。

【0056】

次に、ゲート電極４０および半導体基板１０上に層間絶縁膜９０およびライナー膜９２を堆積する。層間絶縁膜９０は、例えば、ＴＥＯＳ（Tetraethoxysilane）等を用いたシリコン酸化膜でよい。次に、リソグラフィ技術およびＲＩＥ法等を用いて、図１１に示すように、層間絶縁膜９０にコンタクトホールＣＨを形成する。コンタクトホールＣＨは、層間絶縁膜９０を貫通してドレイン層２０およびソース層２１に達するように形成される。尚、コンタクトホールＣＨの形成後にウェット工程を行って、自然酸化膜を除去してもよい。

【0057】

次に、図１２に示すように、ソース層２１またはドレイン層２０に、半導体基板１０の表面Ｆから、半導体基板１０の表面Ｆよりも低い所定位置Ｐ１まで達するホール１０ｈを形成する。すなわち、半導体基板１０をエッチングして、ホール１０ｈを形成する。より詳細には、ＨＣｌガスを流して半導体基板１０をエッチングする。これにより、図１２に示すように、下方向だけでなく、横方向（面Ｆに平行な方向）にも半導体基板１０をエッチングすることができ、コンタクトホールＣＨの径よりも大きい径を有するホール１０ｈを形成することができる。

【0058】

図１５は、第１実施形態によるコンタクトホールＣＨおよびホール１０ｈの形状の一例を示す模式図である。

【0059】

コンタクトホールＣＨの形状は、略円柱状である。一方、ホール１０ｈの形状は、略四角錐状である。これは、ＨＣｌガスを用いた異方性エッチングにより、シリコンの（１１１）面がでやすくなるためである。従って、ホール１０ｈは、（１１１）面に覆われた形状になる。ホール１０ｈを覆う面は（１１１）と等価な面であればよく、例えば（-１-１１）、（１-１-１）、（-１１-１）、（１１１）の４つの面で略四角錐を形成する。（１１１）面は基板表面（００１）面から５３°傾いた表面だが、深さ方向のエッチング速度と横方向のエッチング速度とのバランスで４５～６０°の間で変化することもある。コンタクトホールＣＨは直方体状やスリット状であってもよく、コンタクトホールＣＨの形状によってホール１０ｈを覆う面の形状は変化する。例えばコンタクトホールＣＨがスリット状なら、ホール１０ｈは略三角柱状になる。

【0060】

次に、図１３に示すように、エピタキシャル成長法を用いてエピタキシャル層５０をコンタクトホールＣＨおよびホール１０ｈ内のソース層２１またはドレイン層２０の上方に形成する。エピタキシャル層５０は、ボロンおよびカーボンの両方をドープしながらエピタキシャル成長させたドープトシリコン結晶層である。例えば、ボロン濃度は、１×１０^２１ｃｍ^－３以上であり、カーボン濃度は、２×１０^２０ｃｍ^－３以上である。これにより、ボロンおよびカーボンを含有するエピタキシャル層５０が形成される。このとき、エピタキシャル層５０の上面は、例えば、（００１）面を有するようにエピタキシャル成長する。また、エピタキシャル層５０は、半導体基板１０の表面である面Ｆ付近まで形成される。尚、コンタクトプラグ７０の形成時に、エピタキシャル層５０の上面が低くなる場合があり、図４に示す例では、エピタキシャル層５０の上面は、扇状に窪んでいる。従って、コンタクトプラグ７０の底部が面Ｆより低い位置になる範囲内で、エピタキシャル層５０が面Ｆよりもわずかに高い位置まで形成されてもよい。

【0061】

尚、図１２および図１３の工程は、連続して実行される。すなわち、エピタキシャル成長装置に半導体基板１０を投入後、半導体基板１０のＨＣｌ異方性エッチングにより（１１１）面を有するホール１０ｈを形成し、その場で（in-situ）エピタキシャル層５０を成膜してホール１０ｈを埋め戻している。（１１１）面を有するホール１０ｈの形成とエピタキシャル層５０の埋め戻しとを連続して実行することにより、ホール１０ｈの界面に抵抗の上昇要因となる不純物層やダメージ層を残さず、低抵抗でオン電流が大きいＣＭＯＳ素子を形成することができる。半導体装置１が半導体基板１０とエピタキシャル層５０との界面にシリコンの（１１１）面を有することで、低抵抗でオン電流の大きいＣＭＯＳ素子が得られる。

【0062】

また、エピタキシャル層５０は、不純物およびカーボンの両方をドープしながら半導体結晶をエピタキシャル成長させることによって形成されることが好ましい。これにより、熱負荷がかかっても、エピタキシャル層５０内のボロンを高濃度に保つことができ、耐熱性を向上させることができる。

【0063】

次に、図１４に示すように、ＧＣ４２に達するコンタクトホールＣＨａを形成する。また、コンタクトホールＣＨ、ＣＨａ内に金属材料を形成することによって、エピタキシャル層５０上のコンタクトプラグ７０およびＧＣ４２上のコンタクトプラグ７０ａが並行して形成される。コンタクトプラグ７０は、所定位置Ｐ１よりも高く、かつ、半導体基板１０の表面Ｆよりも低い所定位置Ｐ２から上方に伸びるように形成される。例えば、バリアメタル層７２をコンタクトホールＣＨ内に薄く形成し、さらにコンタクトホールＣＨ内にプラグ７３を充填する。バリアメタル層７２には、例えば、ＴｉまたはＴｉＮが用いられる。プラグ７３には、例えば、タングステンが用いられる。これにより、バリアメタル層７２およびプラグ７３からなるコンタクトプラグ７０が形成される。これにより、図３に示すトランジスタの構造が得られる。その後、トランジスタ（ゲート電極４０）の上方に、図１に示すメモリセルアレイＭＣＡが形成されてもよい。このとき、メモリセルアレイＭＣＡの形成工程における熱負荷によって、バリアメタル層７２とエピタキシャル層５０との間には、ＴｉＳｉ等のシリサイド層が形成されてもよい。

【0064】

以上のように、第１実施形態によれば、コンタクトプラグ７０は、ソース層２１またはドレイン層２０に対して前記基板の表面よりも下方に突出するように設けられる。また、エピタキシャル層５０は、コンタクトプラグ７０とソース層２１またはドレイン層２０との間に設けられる。これにより、コンタクト抵抗を抑制することができる。

【0065】

また、トランジスタの上方には、メモリセルアレイＭＣＡが設けられている。これは、メモリセルアレイＭＣＡがトランジスタの横に設けられる場合よりも、チップ面積を抑制することができ、また、チップ面積当たりのメモリセルアレイＭＣＡの数（セル密度）を向上させることができるためである。しかし、この場合、コンタクトプラグ７０を形成した後に、メモリセルアレイＭＣＡを形成する必要がある。従って、メモリセルアレイＭＣＡを形成する際の熱処理工程において、制御回路１０１およびコンタクトプラグ７０に熱負荷がかかってしまう。この熱負荷により、エピタキシャル層５０および拡散層等に含まれる不純物のボロンが拡散しやすくなってしまう。ボロンの拡散は、コンタクトプラグ７０と電気的に接続されるエピタキシャル層５０におけるボロン濃度の減少による、コンタクト抵抗の上昇につながる。

【0066】

通常、コンタクト抵抗を抑制する方法として、ボロンを大量に注入してボロン濃度を高くすることが知られている。しかし、ボロンが大量に注入されると、チャネル領域１０ｃにボロンが拡散することによる短チャネル効果が発生しやすくなってしまう。

【0067】

これに対して、第１実施形態では、ボロンの注入量を増やすことなく、コンタクト抵抗を抑制することができる。また、エピタキシャル層５０に含まれるカーボンによって、比較的高濃度のボロンが含まれるエピタキシャル層５０内からボロンが拡散することを抑制することができる。従って、熱負荷による短チャネル効果およびコンタクト抵抗の上昇を抑制することができる。これにより、コンタクト抵抗を低減させるとともにボロン拡散に対する耐熱性を向上させることができる。この結果、制御回路１０１の特性を向上させることができ、また、より高容量のメモリ装置を形成することができる。

【0068】

尚、トランジスタは、必ずしもメモリセルアレイＭＣＡの下方に設けられていなくてもよい。

【0069】

（第２実施形態）
図１６は、第２実施形態によるＰ型ＭＯＳＦＥＴの構成例を示す断面図である。第２実施形態は、エピタキシャル層６０が設けられる点で、第１実施形態とは異なっている。

【0070】

トランジスタは、エピタキシャル層６０をさらに有する。

【0071】

エピタキシャル層６０は、ソース層２１またはドレイン層２０とエピタキシャル層５０との間に設けられ、エピタキシャル層５０の第１材料とは異なる第２材料が用いられる。すなわち、エピタキシャル層５０の外周にエピタキシャル層６０が設けられている。第１材料は、例えば、Ｓｉである。第２材料は、例えば、ＳｉＧｅである。ＳｉＧｅのＧｅ濃度は、例えば、約１％～約１０％である。また、エピタキシャル層６０は、不純物をさらに含む。不純物は、例えば、ボロンである。

【0072】

また、エピタキシャル層６０は、ソース層２１側のエピタキシャル層６０およびドレイン層２０側のエピタキシャル層６０が、ゲート電極４０の下方のチャネル領域１０ｃを挟むように配置される。エピタキシャル層６０のＳｉＧｅは、Ｓｉよりも格子定数が大きい。これにより、チャネル領域１０ｃに圧縮応力を印加することができる。この結果、チャネル領域１０ｃおけるキャリア移動度（正孔の移動度）を向上させることができる。また、第２材料（ＳｉＧｅ）はチャネル領域１０ｃに対して歪みを与えるように選択されればよい。

【0073】

ここで、ｄ_ＳｉＧｅは、エピタキシャル層６０の膜厚を示す。すなわち、ｄ_ＳｉＧｅは、エピタキシャル層５０の底部からエピタキシャル層６０の底部までの距離でもある。

【0074】

エピタキシャル層６０の膜厚は、例えば、総膜厚の半分以下であることが好ましい。すなわち、ｄ_{ｄｅｐｔｈ}／２＞ｄ_ＳｉＧｅであることが好ましい。

【0075】

尚、トランジスタがＮ型ＭＯＳＦＥＴである場合、例えば、エピタキシャル層６０の材料には、ＳｉＧｅに代えてＳｉＣまたはＳｉＮが用いられてもよい。ＳｉＣおよびＳｉＮは、Ｓｉよりも格子定数が小さい。これにより、Ｎ型ＭＯＳＦＥＴのチャネル領域１０ｃに引っ張り応力を印加することができ、キャリア移動度（電子の移動度）を向上させることができる。また、エピタキシャル層６０内の不純物は、例えば、燐または砒素である。

【0076】

エピタキシャル層６０は、図１２に示す工程の後に形成される。すなわち、エピタキシャル層５０を形成する前に、ホール１０ｈ内のソース層２１またはドレイン層２０の上方に半導体結晶をエピタキシャル成長させて、エピタキシャル層５０の第１材料とは異なる第２材料のエピタキシャル層６０を形成すればよい。

【0077】

第２実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第２実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。

【0078】

（第３実施形態）
図１７は、制御回路１０１のＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴの構成例を示す断面図である。第３実施形態は、エピタキシャル層５０を有するＮ型ＭＯＳＦＥＴが設けられる点で、第１実施形態とは異なっている。

【0079】

図１７に示す例では、ＣＭＯＳ回路に含まれるＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴの両方において、第１実施形態で説明したように、コンタクトプラグ７０およびエピタキシャル層５０が設けられている。また、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとの間には、例えば、絶縁層９４が設けられている。絶縁層９４は、例えば、ＳＴＩ（Shallow Trench Isolation）であり、Ｎ型ＭＯＳＦＥＴのＰ型ウェルとＰ型ＭＯＳＦＥＴのＮ型ウェルとを隔離する。

【0080】

第１実施形態で説明したように、Ｎ型ＭＯＳＦＥＴにおいて、エピタキシャル層５０の不純物は、例えば、燐または砒素である。また、エピタキシャル層５０には、Ｐ型ＭＯＳＦＥＴと同様に、高濃度の不純物が含まれていることが好ましく、また、カーボンが含まれることにより、不純物の拡散を抑制することができるため、より好ましい。

【0081】

このように、第３実施形態では、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴの両方において、コンタクト抵抗を抑制することができる。

【0082】

第３実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第３実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。また、第３実施形態による半導体装置１に第２実施形態を組み合わせてもよい。すなわち、エピタキシャル層６０がＮ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴの両方に設けられていてもよい。

【0083】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0084】

１０ 半導体基板、１０ｃ チャネル領域、１０ｈ ホール、２０ ドレイン層、２１ ソース層、３０ ゲート絶縁膜、４０ ゲート電極、５０ エピタキシャル層、６０ エピタキシャル層、７０ コンタクトプラグ、８０ 保護膜、９０ 層間絶縁膜、９２ ライナー膜、ＣＨ コンタクトホール、Ｆ 面、ＭＣＡ メモリセルアレイ、Ｐ１ 所定位置、Ｐ２ 所定位置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】