特許 7480002 伝送装置、及び伝送システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-26

(45)【発行日】2024-05-09

(54)【発明の名称】伝送装置、及び伝送システム

(51)【国際特許分類】

   H04L 12/28 20060101AFI20240430BHJP

【ＦＩ】

H04L12/28 200Z

【請求項の数】 8

(21)【出願番号】P 2020153164

(22)【出願日】2020-09-11

(65)【公開番号】P2022047320

(43)【公開日】2022-03-24

【審査請求日】2023-07-06

(73)【特許権者】

【識別番号】598076591

【氏名又は名称】東芝インフラシステムズ株式会社

(73)【特許権者】

【識別番号】501137636

【氏名又は名称】株式会社ＴＭＥＩＣ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】本島 大地

(72)【発明者】

【氏名】岡部 基彦

【審査官】和平 悠希

(56)【参考文献】

【文献】特開平０９－３２６８０８（ＪＰ，Ａ）

【文献】特開２０１８－１８２３７１（ＪＰ，Ａ）

【文献】特開２００５－３２１９２１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ １２／００－１２／６６

Ｈ０４Ｌ ４１／００－１０１／６９５

(57)【特許請求の範囲】

【請求項1】

伝送用ネットワークを介して第１の伝送装置との間でスキャン伝送制御する伝送制御部と、
第１の制御装置との間でシリアル通信制御を行う第１のシリアル転送部と、
前記第１のシリアル転送部と異なる通信規格であって、第２の制御装置と接続可能な第２の伝送装置との間でシリアル通信制御を行う第２のシリアル転送部と、
前記伝送制御部によるスキャン伝送制御によって周期的に送信されるデータと、前記第１のシリアル転送部を介して前記第１の制御装置から受信したデータと、前記第２のシリアル転送部を介して前記第２の伝送装置から受信したデータと、を記憶可能な記憶部と、
前記第１のシリアル転送部を介して接続されていた前記第１の制御装置から、リセット信号を受信した場合に、自装置のリセット制御し、当該自装置が再起動し、当該自装置が前記伝送用ネットワークに接続するためのアドレス情報を取得し、当該アドレス情報を、前記第２のシリアル転送部を介して前記第２の伝送装置に送信する通信制御部と、
を備える伝送装置。

【請求項2】

前記通信制御部は、前記伝送制御部によるスキャン伝送制御でデータを受信した場合に、当該データを前記記憶部に保存すると共に、前記第２のシリアル転送部を介して、前記第２の伝送装置に送信する、
請求項１に記載の伝送装置。

【請求項3】

前記通信制御部は、前記記憶部に保存されたデータを、前記アドレス情報を付与して、前記伝送制御部を介して前記第１の伝送装置にスキャン伝送制御を行う場合に、前記アドレス情報が付与された当該データを、前記第２のシリアル転送部を介して、前記第２の伝送装置に送信する、
請求項１又は２に記載の伝送装置。

【請求項4】

第１の伝送装置と、第２の伝送装置と、を備える伝送システムにおいて、
前記第１の伝送装置は、
第１の制御装置との間でシリアル転送制御を行う第１のシリアル転送部と、
前記第１のシリアル転送部と異なる通信規格であって、前記第２の伝送装置との間でシリアル転送制御を行う第２のシリアル転送部と、
伝送用ネットワークを介して第１の伝送装置との間でのスキャン伝送制御を行う伝送制御部と、
前記伝送制御部を介して前記第１の伝送装置との間でのスキャン伝送によって周期的に送信される第１のデータと、前記第１のシリアル転送部で接続された前記第１の制御装置からシリアル転送される第２のデータと、前記第２のシリアル転送部で接続された前記第２の伝送装置からシリアル転送される第３のデータと、を記憶可能な第１の記憶部と、を備え、
第２の伝送装置は、
第２の制御装置との間でシリアル転送制御を行う第３のシリアル転送部と、
前記第３のシリアル転送部と異なる通信規格であって、前記第１の伝送装置との間でシリアル転送制御を行う第４のシリアル転送部と、
前記第３のシリアル転送部で接続された前記第２の制御装置からシリアル転送される第４のデータと、前記第４のシリアル転送部で接続された前記第２の伝送装置からシリアル転送される第５のデータと、を記憶可能な第２の記憶部と、を備える、
伝送システム。

【請求項5】

前記第１の伝送装置は、
前記第１のシリアル転送部を介して前記第１の制御装置からデータを受信した場合に、前記第１の記憶部に書き込むと共に、受信したデータを、前記第２のシリアル転送部を介して前記第２の伝送装置に転送する第１の制御部を、さらに備えた
請求項４に記載の伝送システム。

【請求項6】

前記第１の制御部は、さらに、前記伝送制御部が前記第１の伝送装置からデータを受信した場合に、一時記憶部に格納し、前記第２のシリアル転送部のクロックに同期した上で、受信したデータを、前記第２のシリアル転送部を介して前記第２の伝送装置に転送する、
請求項５に記載の伝送システム。

【請求項7】

前記第２の伝送装置は、
前記第３のシリアル転送部を介して前記第２の制御装置からデータを受信した場合に、前記第２の記憶部に書き込むと共に、受信したデータを、前記第４のシリアル転送部を介して前記第１の伝送装置に転送する第２の制御部を、さらに備えた、
請求項４乃至６のいずれか一つに記載の伝送システム。

【請求項8】

前記第１の伝送装置は、
前記第１の記憶部に保存されたデータを、前記伝送システムのアドレス情報を付与して、前記伝送制御部を介して前記第１の伝送装置にスキャン伝送制御を行う場合に、前記アドレス情報が付与された当該データを、前記第２のシリアル転送部を介して、前記第２の伝送装置に送信する第１の通信制御部を、備え、
前記第２の伝送装置は、
前記第４のシリアル転送部を介して前記第１の伝送装置から前記データを受信した場合に、前記データの送信元を示す前記アドレス情報が前記第１の伝送装置の場合に、前記第２の記憶部に書き込まない第２の通信制御部を、備える、
請求項４に記載の伝送システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、伝送装置、及び伝送システムに関する。

【背景技術】

【0002】

リアルタイムイーサネット（登録商標）のネットワークでは、複数の伝送装置が、コモンメモリを備える。制御装置（例えば、ＰＬＣ）から転送されることで、各伝送装置のコモンメモリに記憶されるデータは、伝送装置間でのスキャン伝送によって周期的に同報送信されるデータによって更新される。これにより、各伝送装置は、コモンメモリを利用して、ネットワークで接続される他の伝送装置とデータを共有する。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００５－１２９０２６号公報

【0004】

しかしながら、制御装置と、リアルタイムイーサネットに接続可能な伝送装置と、の間のデータ転送バスが、パラレルバス接続であるため、データ転送レートが低いことが多かった。このため、制御装置と伝送装置との間のデータ転送が、リアルタイムイーサネットのデータ転送レートに間に合わなくなる可能性がある。

【0005】

そこで、制御装置と、リアルタイムイーサネットに接続可能な伝送装置と、の間を高速シリアルバスで接続することが提案されている。

【発明の概要】

【発明が解決しようとする課題】

【0006】

ＰＣＩｅ(ＰＣＩ―Ｅｘｐｒｅｓｓ)等の高速シリアルバスは“point to point”であるため、１台の伝送装置と、複数の制御装置と、をシリアルバス接続しようとした場合、伝送システム内の１個の伝送基板に複数の高速シリアルバス（例えばＰＣＩｅ）用のコントローラを搭載しようとすると回路規模が適さないため、コストが大幅に増加してしまうという問題が生じる。

【課題を解決するための手段】

【0007】

実施形態の伝送装置は、伝送制御部と、第１のシリアル転送部と、第２のシリアル転送部と、記憶部と、通信制御部と、を備える。伝送制御部は、伝送用ネットワークを介して第１の伝送装置との間でスキャン伝送制御する。第１のシリアル転送部は、第１の制御装置との間でシリアル通信制御を行う。第２のシリアル転送部は、第１のシリアル転送部と異なる通信規格であって、第２の制御装置と接続可能な第２の伝送装置との間でシリアル通信制御を行う。記憶部は、伝送制御部によるスキャン伝送制御によって周期的に送信されるデータと、第１のシリアル転送部を介して第１の制御装置から受信したデータと、第２のシリアル転送部を介して第２の伝送装置から受信したデータと、を記憶可能とする。通信制御部は、第１のシリアル転送部を介して接続されていた第１の制御装置から、リセット信号を受信した場合に、自装置のリセット制御し、当該自装置が再起動し、当該自装置が伝送用ネットワークに接続するためのアドレス情報を取得し、当該アドレス情報を、第２のシリアル転送部を介して第２の伝送装置に送信する。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態にかかる伝送ネットワークの構成の一例を示す図である。

【図2】図２は、実施形態にかかるコントロールシステムのブロック構成を例示した図である。

【図3】図３は、実施形態にかかる第１の制御基板と第２の制御基板との構成を例示した図である。

【図4】図４は、実施形態にかかるコントロールシステムにおける初期化制御を示すシーケンス図である。

【図5】図５は、実施形態にかかる第１の制御装置の第１のプロセッサから第１の制御基板のコモンメモリへのメモリライトが行われた場合の処理を示したシーケンス図である。

【図6】図６は、実施形態にかかる他のコントロールシステムからサイクリック伝送制御によってフレームデータを受信した場合の処理を示したシーケンス図である。

【図7】図７は、実施形態にかかるコントロールシステムの第１の制御基板からサイクリック伝送制御によって伝送データを送信した場合の処理を示したシーケンス図である。

【発明を実施するための形態】

【0009】

以下、添付の図面を用いて、本実施形態にかかる伝送装置、及び伝送システムを適用した伝送ネットワークについて説明する。

【0010】

図１は、実施形態にかかる伝送ネットワークの構成の一例を示す図である。図１に示すように、伝送ネットワークは、リアルタイムイーサネット１５１を介して互いに通信可能な複数のコントロールシステム１００、１０１、１０２、１０３と、を備えている。コントロールシステム１００、１０１、１０２、１０３は、伝送ネットワークを介してスキャン伝送制御を行う装置を含むシステムであって一つの装置（伝送装置）で実現しても良い。

【0011】

リアルタイムイーサネット１５１とは、例えば、リアルタイム通信機能(IEC SC65C/306/NP準拠)と高信頼化機能をイーサネット上で実現する、国際標準規格のネットワークであるＴＣ－ｎｅｔを用いることが考えられる。

【0012】

ＴＣ－ｎｅｔは、コントロールシステム１００、１０１、１０２、１０３の各々が有するコモンメモリを介したサイクリックスキャン伝送によるタイムクリティカルなデータ転送を実現する。さらには、イーサネットの衝突を回避するＭＡＣ副層による時間確定的伝送のスケジューリングを実現すると共に、物理層の冗長化による、瞬断なしに動作継続できる２重伝送構成を実現している。

【0013】

当該リアルタイムイーサネット１５１は、ＰＡやＦＡ等の工場において、監視制御用ＬＡＮとして、コントロールシステム間の高速・実時間伝送を実現する伝送用ネットワークの一例とする。

【0014】

図２は、コントロールシステム１００のブロック構成を例示した図である。図２に示される例では、コントロールシステム１００の例について説明するが、コントロールシステム１０１、１０２、１０３も同様として説明を省略する。

【0015】

コントロールシステム１００は、マザーボード２５０と、第１の制御装置２６０と、第２の制御装置２７０と、伝送システム２００と、を備えている。

【0016】

マザーボード２５０は、制御装置や伝送システム等を接続するためのインターフェースを有する構成とする。本実施形態のマザーボード２５０は、インターフェース（Ｉ／Ｆ）２５１、２５２、２５３、２５４と、を備えている。

【0017】

インターフェース（Ｉ／Ｆ）２５１、２５２、２５３、２５４は、他の制御装置や、伝送システム（伝送装置）等と接続するための物理的なインターフェースとする。本実施形態のマザーボード２５０は、インターフェース（Ｉ／Ｆ）２５１と、Ｉ／Ｆ２５２と、の間をシリアルバスで接続する。さらに、マザーボード２５０は、Ｉ／Ｆ２５３と、Ｉ／Ｆ２５４と、をシリアルバスで接続する。

【0018】

第１の制御装置２６０は、第１のプロセッサ２６３と、第５のシリアル転送Ｉ／Ｆ回路２６２と、Ｉ／Ｆ２６１とを備えている。

【0019】

Ｉ／Ｆ２６１は、マザーボード２５０と接続するための物理インターフェースとする。

【0020】

本実施形態は、シリアル転送の例として、ＰＣＩｅ（PCI Express）を用いる。第５のシリアル転送Ｉ／Ｆ回路２６２は、接続先との間でＰＣＩｅによるシリアル転送を行うための回路であって、例えば、ルート・コンプレックス又はエンドポイントとして機能する。

【0021】

第１のプロセッサ２６３は、第１の制御装置２６０全体を制御する制御部である。本実施形態では、第１のプロセッサ２６３は、（図示しない）メモリを作業領域として用いて、制御プログラム等の各種プログラムを実行する。これにより、第１の制御装置２６０に接続されている様々な装置を制御する。

【0022】

第２の制御装置２７０は、第２のプロセッサ２７３と、第６のシリアル転送Ｉ／Ｆ回路２７２と、Ｉ／Ｆ２７１とを備えている。

【0023】

Ｉ／Ｆ２７１は、マザーボード２５０と接続するための物理インターフェースとする。

【0024】

第６のシリアル転送Ｉ／Ｆ回路２７２は、接続先との間でＰＣＩｅによるシリアル転送を行うための回路であって、例えば、ルート・コンプレックス又はエンドポイントとして機能する。

【0025】

第２のプロセッサ２７３は、第２の制御装置２７０全体を制御する制御部である。本実施形態では、第２のプロセッサ２７３は、（図示しない）メモリを作業領域として用いて、制御プログラム等の各種プログラムを実行する。これにより、第２の制御装置２７０に接続されている様々な装置を制御する。

【0026】

伝送システム２００は、Ｉ／Ｆ２０１、２０２、２０３と、第１の制御基板２１０と、第２の制御基板２３０と、を備える。

【0027】

Ｉ／Ｆ２０１は、リアルタイムイーサネット１５１と接続するための物理インターフェースとする。

【0028】

Ｉ／Ｆ２０２、２０３は、マザーボード２５０と接続するための物理インターフェースとする。

【0029】

第１の制御基板２１０は、Ｉ／Ｆ２０２を介して接続された第１の制御装置２６０と、Ｉ／Ｆ２０１を介して接続されたコントロールシステムと、伝送システム２００内部の高速シリアルバスで接続された第２の制御基板２３０と、の間の通信を制御する第１の伝送装置の一例とする。

【0030】

第１の制御基板２１０は、通信Ｉ／Ｆ回路２１１と、第１の通信制御部２１２と、コモンメモリ２１３と、第１のシリアル転送Ｉ／Ｆ回路２１４と、第２のシリアル転送Ｉ／Ｆ回路２１５と、を備える。

【0031】

通信Ｉ／Ｆ回路２１１は、リアルタイムイーサネット（例えば、ＴＣ－ｎｅｔ）１５１を介して他のコントロールシステム(伝送装置の一例)１０１～１０３との間でのスキャン伝送制御を行う伝送制御部として機能する。

【0032】

第１のシリアル転送Ｉ／Ｆ回路２１４は、第１の制御装置２６０との間でＰＣＩｅによるシリアル転送制御を行う第１のシリアル転送部として機能する回路であって、例えば、ルート・コンプレックス又はエンドポイントとして機能する。本実施形態では、第１の制御装置２６０との間でデータのシリアル転送制御として、ＰＣＩｅバスを用いる例について説明するが、ＰＣＩｅバス以外の高速シリアルバスを用いても良い。

【0033】

第１のシリアル転送Ｉ／Ｆ回路２１４は、第１の制御装置２６０との間でデータの転送を行う際に、シリアル－パラレル変換を行う。

【0034】

第２のシリアル転送Ｉ／Ｆ回路２１５は、第１のシリアル転送Ｉ／Ｆ回路２１４と異なる通信規格によって、第２の制御基板２３０との間でシリアル転送制御を行う第２のシリアル転送部として機能する。第２のシリアル転送Ｉ／Ｆ回路２１５は、第２の制御基板２３０との間でデータの転送を行う際に、シリアル－パラレル変換を行う。第２の制御基板２３０との間でデータのシリアル転送制御としては、例えば、ＩＥＥＥ ８０２．３ｚ（１０００ＢＡＳＥ－Ｘ）を用いることが考えられる。

【0035】

これにより、第１の制御基板２１０は、ＰＣＩｅバスをコントロールするシリアル転送Ｉ／Ｆ回路（例えば、第１のシリアル転送Ｉ／Ｆ回路２１４）を１つのみ搭載することで、伝送システム２００として複数のＰＣＩｅバスで複数の制御装置と接続することを実現している。

【0036】

換言すれば、第１の制御基板２１０と第２の制御基板２３０との間を、ＩＥＥＥ ８０２．３ｚ（１０００ＢＡＳＥ－Ｘ）による高速シリアルバスで接続して、コモンメモリ間を同期させることで、コントロールシステム１００として複数のＰＣＩｅバスに接続を実現すると共に、第１の制御基板２１０と第２の制御基板２３０の各々は回路規模を小さくできる。

【0037】

コモンメモリ２１３は、他のコントロールシステム１０１～１０３との間でスキャン伝送によって周期的に同報送信されるデータ（以下、伝送データと称す）を記憶可能な複数のブロックを有するメモリである。

【0038】

さらに、コモンメモリ２１３のうち、コントロールシステム１０１用に割り当てられたブロックは、通信Ｉ／Ｆ回路２１１を介して他のコントロールシステム１０１～１０３との間でのスキャン伝送によって周期的に送信される伝送データと、第１のシリアル転送Ｉ／Ｆ回路２１４を介して第１の制御装置２６０からシリアル転送されるデータ（以下、第１のシリアルデータと称す）と、第２のシリアル転送Ｉ／Ｆ回路２１５で接続された第２の制御基板２３０からシリアル転送されるデータ（以下、第２のシリアルデータと称す）と、を記憶可能な第１の記憶部の一例とする。

【0039】

第１の通信制御部２１２は、第１の制御基板２１０のデータ通信の全体的な制御を行う。

【0040】

第２の制御基板２３０は、Ｉ／Ｆ２０３を介して接続された第２の制御装置２７０と、伝送システム２００内部の高速シリアルバスで接続された第１の制御基板２１０と、の間の通信を制御する第２の伝送装置の一例とする。

【0041】

第２の制御基板２３０は、第２の通信制御部２３１と、コモンメモリ２３２と、第３のシリアル転送Ｉ／Ｆ回路２３３と、第４のシリアル転送Ｉ／Ｆ回路２３４と、を備える。

【0042】

第３のシリアル転送Ｉ／Ｆ回路２３３は、第２の制御装置２７０との間でＰＣＩｅによるシリアル転送制御を行う第３のシリアル転送部として機能する回路であって、例えば、ルート・コンプレックス又はエンドポイントとして機能する。

【0043】

第３のシリアル転送Ｉ／Ｆ回路２３３は、第２の制御装置２７０との間でデータの転送を行う際に、シリアル－パラレル変換を行う。

【0044】

第４のシリアル転送Ｉ／Ｆ回路２３４は、第３のシリアル転送Ｉ／Ｆ回路２３３と異なる通信規格によって、第１の制御基板２１０との間でシリアル転送制御を行う第４のシリアル転送部として機能する。第４のシリアル転送Ｉ／Ｆ回路２３４は、第１の制御基板２１０との間でデータの転送を行う際に、シリアル－パラレル変換を行う。第１の制御基板２１０との間でデータのシリアル転送制御としては、例えば、ＩＥＥＥ ８０２．３ｚ（１０００ＢＡＳＥ－Ｘ）を用いることが考えられる。

【0045】

コモンメモリ２３２は、第１の制御基板２１０と第２の制御基板２３０との間で同期制御を行うことで、コモンメモリ２１３と同様に、他のコントロールシステム１０１～１０３との間でスキャン伝送によって周期的に同報送信される伝送データを記憶可能な複数のブロックを有するメモリである。

【0046】

さらに、コモンメモリ２３２のうち、コントロールシステム１０１用に割り当てられたブロックは、第３のシリアル転送Ｉ／Ｆ回路２３３を介して第２の制御装置２７０からシリアル転送されるデータ（以下、第３のシリアルデータと称す）と、第４のシリアル転送Ｉ／Ｆ回路２３４で接続された第１の制御基板２１０からシリアル転送されるデータ（以下、第４のシリアルデータと称す）と、を記憶可能な第２の記憶部の一例とする。

【0047】

第２の通信制御部２３１は、第２の制御基板２３０のデータ通信の全体的な制御を行う。

【0048】

図３は、第１の制御基板２１０と第２の制御基板２３０との構成を例示した図である。図３に示されるように、第１の制御基板２１０の第１の通信制御部２１２は、受信回路３０２と、送信回路３０３と、スキャン送受信回路３０４と、メモリ調停回路３０５と、転送調停回路３０９と、第１のＦＩＦＯ３１０と、第２のＦＩＦＯ３１１と、を備えている。

【0049】

受信回路３０２は、通信Ｉ／Ｆ回路２１１から伝送データ（ＲＸＤ）を受信する。受信回路３０２は、通信Ｉ／Ｆ回路２１１のＴＣ－ｎｅｔのＰＨＹ同期クロック（ＰＣＬＫ）にて動作する。

【0050】

送信回路３０３は、通信Ｉ／Ｆ回路２１１から伝送データ（ＴＸＤ）を送信する。送信回路３０３は、通信Ｉ／Ｆ回路２１１のＴＣ－ｎｅｔのＰＨＹ同期クロック（ＰＣＬＫ）にて動作する。

【0051】

スキャン送受信回路３０４は、通信Ｉ／Ｆ回路２１１がリアルタイムイーサネット１５１を介してスキャン伝送制御を行う際に、スキャン伝送制御されるデータに関する制御を行う。例えば、スキャン送受信回路３０４は、メモリ調停回路３０５を介して、コモンメモリ２１３から受け取ったデータに基づいて、伝送データを生成する。その際に、スキャン送受信回路３０４は、コントロールシステム１００に割り当てられたＩＰアドレスを、送信元を示す情報として付与する。さらに、スキャン送受信回路３０４は、スキャン伝送を行う際に、伝送データの調停を行う。さらに、スキャン送受信回路３０４は、受信した伝送データに基づいたＲＡＳ情報の更新を行う。

【0052】

ＲＡＳ（Reliability, Availability and Serviceability）情報は、リアルタイムイーサネット１５１や、コモンメモリに関する様々な情報を含んでいる。例えば、ＲＡＳ情報は、インリングマップ、トーカマップ、通信エラー情報、システムログ、スキャンヘルシーマップを備えている。

【0053】

インリングマップは、コモンメモリ上にある最大２５４ステーションのトークンリングへの加入／離脱を示すビットマップ情報とする。トーカマップは、各スキャンブロックをどこのステーションで送信しているかを示すマップ情報とする。通信エラー情報は、エラーカウンタ、フラグ等によって、各通信プロトコルで検出されたＲＡＳ情報とする。システムログは、異常事象及び監視事象を時系列に並べたトレース情報とする。スキャンヘルシーマップは、伝送データが設定通りの周期で更新されているかどうかを示すビットマップ情報とする。

【0054】

メモリ調停回路３０５は、第１の制御装置２６０の第１のシリアルデータ、スキャン伝送による伝送データ、第２の制御基板２３０の第２のシリアルデータにおける、コモンメモリ２１３に対するアクセスの優先付けを行う回路とする。

【0055】

第１のＦＩＦＯ３１０は、通信Ｉ／Ｆ回路２１１から受信回路３０２に流れる伝送データを一時的に格納するメモリとする。第１のＦＩＦＯ３１０には、通信Ｉ／Ｆ回路２１１のＰＨＹ同期クロックと、第２のシリアル転送Ｉ／Ｆ回路２１５のシリアル転送同期クロック（ＳＣＬＫ）と、が入力される。そして、第１のＦＩＦＯ３１０は、ＰＨＹ同期クロックに基づいて入力された伝送データを、シリアル転送同期クロックに基づいて、第２のシリアル転送Ｉ／Ｆ回路２１５に出力する。

【0056】

第２のＦＩＦＯ３１１は、送信回路３０３から通信Ｉ／Ｆ回路２１１に流れる伝送データを一時的に格納するメモリとする。第２のＦＩＦＯ３１１には、通信Ｉ／Ｆ回路２１１のＰＨＹ同期クロックと、第２のシリアル転送Ｉ／Ｆ回路２１５のシリアル転送同期クロック（ＳＣＬＫ）と、が入力される。そして、第２のＦＩＦＯ３１１は、ＰＨＹ同期クロックに基づいて入力された伝送データを、シリアル転送同期クロックに基づいて、第２のシリアル転送Ｉ／Ｆ回路２１５に出力する。

【0057】

転送調停回路３０９は、第１のＦＩＦＯ３１０に一時的に格納された伝送データ、及び第２のＦＩＦＯ３１１に一時的に格納された伝送データの出力を調停する。本実施形態では、転送調停回路３０９は、送信される伝送データと比べて、受信される伝送データを優先する。さらに、転送調停回路３０９は、伝送データ間のコリジョン検出機能を有する。

【0058】

第２の制御基板２３０の第２の通信制御部２３１は、第３のＦＩＦＯ３５２と、受信回路３５３と、スキャン送受信回路３５４と、メモリ調停回路３５５と、を備えている。

【0059】

第３のＦＩＦＯ３５２は、第４のシリアル転送Ｉ／Ｆ回路２３４と受信回路３５３との間を流れるシリアルデータを一時的に格納するメモリとする。

【0060】

受信回路３５３は、第４のシリアル転送Ｉ／Ｆ回路２３４からシリアルデータを受信する。

【0061】

スキャン送受信回路３５４は、第４のシリアル転送Ｉ／Ｆ回路２３４を介して転送されるシリアルデータに関する制御を行う。さらに、スキャン送受信回路３０４は、受信した伝送データに基づいたＲＡＳ情報の更新を行う。

【0062】

メモリ調停回路３５５は、第２の制御装置２７０の第３のシリアルデータ、第１の制御基板２１０の第４のシリアルデータにおける、コモンメモリ２３２に対するアクセスの優先付けを行う回路とする。

【0063】

図４は、コントロールシステム１００における初期化制御を示すシーケンス図である。

【0064】

コントロールシステム１００が再起動した後、第１の制御装置２６０の第１のプロセッサ２６３は、ＢＩＯＳ、及びＯＳを起動させる（Ｓ４０１）。

【0065】

その後、第１の制御装置２６０の第１のプロセッサ２６３は、第５のシリアル転送Ｉ／Ｆ回路２６２から、第１の制御基板２１０にＰＣＩリセット信号を送信する（Ｓ４０２）。

【0066】

これにより、第１の制御基板２１０は、Ｓ４０２のＰＣＩリセット信号を受信した場合、第１のシリアル転送Ｉ／Ｆ回路２１４をリセットさせ（Ｓ４１１）、初期状態に再起動する（Ｓ４１２）。

【0067】

一方、コントロールシステム１００が再起動した後、第２の制御装置２７０の第２のプロセッサ２７３は、ＢＩＯＳ、及びＯＳを起動させる（Ｓ４３１）。

【0068】

その後、第２の制御装置２７０の第２のプロセッサ２７３は、第６のシリアル転送Ｉ／Ｆ回路２７２から、第２の制御基板２３０にＰＣＩリセット信号を送信する（Ｓ４３２）。

【0069】

これにより、第２の制御基板２３０は、Ｓ４３２のＰＣＩリセット信号を受信した場合、第３のシリアル転送Ｉ／Ｆ回路２３３をリセットさせ（Ｓ４２１）、初期状態に再起動する（Ｓ４２２）。

【0070】

一方、第１の制御基板２１０の第１の通信制御部２１２は、再起動した後、通信Ｉ／Ｆ回路２１１で接続されているリアルタイムイーサネット１５１におけるＩＰアドレスを取得し、レジスタに保存する（Ｓ４１３）。

【0071】

第１の制御基板２１０の第１の通信制御部２１２は、第１のシリアル転送Ｉ／Ｆ回路２１４を介して設定情報を、第１の制御装置２６０に送信する（Ｓ４１４）。設定情報は、第１の制御基板２１０に関する第１の制御装置２６０が保持すべき設定情報であれば良い。後述する設定情報も同様として説明を省略する。

【0072】

一方、第１の制御装置２６０の第１のプロセッサ２６３は、第５のシリアル転送Ｉ／Ｆ回路２６２を介して設定情報を、第１の制御基板２１０に送信する（Ｓ４０３）。

【0073】

第１の制御装置２６０の第１のプロセッサ２６３は、第１の制御基板２１０から受信した設定情報を、レジスタに保存する（Ｓ４０４）。

【0074】

第１の制御基板２１０の第１の通信制御部２１２は、第１の制御装置２６０から受信した設定情報を、レジスタに保存する（Ｓ４１５）。

【0075】

第２の制御基板２３０の第２の通信制御部２３１は、第３のシリアル転送Ｉ／Ｆ回路２３３を介して設定情報を、第２の制御装置２７０に送信する（Ｓ４２３）。

【0076】

一方、第２の制御装置２７０の第２のプロセッサ２７３は、第６のシリアル転送Ｉ／Ｆ回路２７２を介して設定情報を、第２の制御基板２３０に送信する（Ｓ４３２）。

【0077】

第２の制御装置２７０の第２のプロセッサ２７３は、第２の制御基板２３０から受信した設定情報を、レジスタに保存する（Ｓ４３３）。

【0078】

第２の制御基板２３０の第２の通信制御部２３１は、第２の制御装置２７０から受信した設定情報を、レジスタに保存する（Ｓ４２４）。

【0079】

第１の制御基板２１０の第１の通信制御部２１２は、Ｓ４１３で取得したＩＰアドレスを、第２の制御基板２３０を送信する（Ｓ４１６）。

【0080】

第２の制御基板２３０の第２の通信制御部２３１は、第１の制御基板２１０から受信したＩＰアドレスを、レジスタに保存する（Ｓ４２５）。

【0081】

上述した処理手順を行うことで、設定情報及びＩＰアドレスを相互に保持することができる。

【0082】

つまり、第１の通信制御部２１２は、第１のシリアル転送Ｉ／Ｆ回路２１４を介して接続されていた第１の制御装置２６０から、リセット信号を受信した場合に、自装置である第１の制御基板２１０をリセット制御し、当該第１の制御基板２１０を再起動させる。そして、第１の通信制御部２１２は、再起動した後、リアルタイムイーサネット（例えば、ＴＣ－ｎｅｔ）１５１に接続するためのＩＰアドレス（アドレス情報の一例）を取得し、ＩＰアドレスを、第２のシリアル転送Ｉ／Ｆ回路２１５を介して、第２の制御基板２３０（第２の伝送装置の一例）に送信する。これにより、第２の制御基板２３０は、第１の制御基板２１０から伝送データを受け取った際に、第１の制御基板２１０から送信された伝送データであるか否かを認識できる。

【0083】

次に、図５は、第１の制御装置２６０の第１のプロセッサ２６３から第１の制御基板２１０のコモンメモリ２１３へのメモリライトが行われた場合の処理を示したシーケンス図である。第１のプロセッサ２６３から第１の制御基板２１０のコモンメモリ２１３にデータのメモリライトが行われた場合に、第２の制御基板２３０のコモンメモリ２３２に同じデータをメモリライトする。

【0084】

まず、第１のプロセッサ２６３が、第５のシリアル転送Ｉ／Ｆ回路２６２を介し、ＰＣＩｅバスを用いてシリアルデータを第１の制御基板２１０に送信する（Ｓ５０１）。

【0085】

第１の制御基板２１０の第１のシリアル転送Ｉ／Ｆ回路２１４は、受信したシリアルデータについて、シリアル－パラレル変換を行い、メモリ調停回路３０５にパラレルデータを出力する（Ｓ５１１）。

【0086】

第１の通信制御部２１２のメモリ調停回路３０５は、リアルタイムイーサネット（例えば、ＴＣ－ｎｅｔ）１５１からの伝送データ、ＲＡＳ情報、第２の制御基板２３０からのパラレルデータ（ライトデータ）、及び受信したパラレルデータにアクセス優先付けを行い、パラレルデータをコモンメモリ２１３に書き込む（Ｓ５１２）。

【0087】

さらに、メモリ調停回路３０５は、コモンメモリ２１３に書き込まれたデータと同様のパラレルデータを、第２のシリアル転送Ｉ／Ｆ回路２１５に出力する。これにより、第２のシリアル転送Ｉ／Ｆ回路２１５は、入力されたパラレルデータについて、パラレル－シリアル変換を行う（Ｓ５１３）。

【0088】

そして、第２のシリアル転送Ｉ／Ｆ回路２１５は、Ｓ５１３によって変換されたシリアルデータを、ＩＥＥＥ ８０２．３ｚ（１０００ＢＡＳＥ－Ｘ）が適用されたシリアルバスを用いて第２の制御基板２３０に送信する（Ｓ５１４）。

【0089】

そして、第２の制御基板２３０の第４のシリアル転送Ｉ／Ｆ回路２３４は、受信したシリアルデータについて、シリアル－パラレル変換を行い、メモリ調停回路３５５にパラレルデータを出力する（Ｓ５２１）。

【0090】

メモリ調停回路３５５は、受信したパラレルデータについて、アクセス優先付けを行った上で、当該アクセス優先に従ってパラレルデータをコモンメモリ２１３に書き込む（Ｓ５２２）。

【0091】

上述した処理を行うことで、コモンメモリ２１３とコモンメモリ２３２とに格納されるデータを同期させることができる。

【0092】

つまり、第１の通信制御部２１２は、第１のシリアル転送Ｉ／Ｆ回路２１４を介してコントロールシステム（第１の制御装置の一例）１０１から伝送データを受信した場合に、コモンメモリ２１３（第１の記憶部の一例）に書き込むと共に、受信したデータを、第２のシリアル転送Ｉ／Ｆ回路２１５を介して第２の制御基板２３０に転送する。

【0093】

図５で示される例は、第１の制御装置２６０の第１のプロセッサ２６３から第１の制御基板２１０のコモンメモリ２１３へのメモリライトが行われた場合の処理を示している。

【0094】

第２の制御装置２７０の第２のプロセッサ２７３から第２の制御基板２３０のコモンメモリ２３２へのメモリライトが行われた場合も同様の処理が行われるものとする。つまり、第２のプロセッサ２７３から第２の制御基板２３０のコモンメモリ２３２にデータのメモリライトが行われた場合に、第１の制御基板２１０のコモンメモリ２１３に同じデータをメモリライトする。

【0095】

つまり、第２の制御基板２３０の第２の通信制御部２３１は、第３のシリアル転送Ｉ／Ｆ回路２３３を介して第２の制御装置２７０からデータを受信した場合に、コモンメモリ２３２に書き込むと共に、受信したデータを、第４のシリアル転送Ｉ／Ｆ回路２３４を介して第１の制御基板２１０に転送している。これにより、コモンメモリ２３２とコモンメモリ２１３との間のデータの同期を実現できる。具体的な処理は、上記と同様として説明を省略する。

【0096】

次に、図６は、他のコントロールシステム（例えばコントロールシステム１０１）からサイクリック伝送制御によってフレームデータを受信した場合の処理を示したシーケンス図である。本実施形態においては、コントロールシステム１０１からサイクリック伝送制御によって受信したデータを、第１の制御基板２１０のコモンメモリ２１３にメモリライトが行われた場合に、第２の制御基板２３０のコモンメモリ２３２に同じデータをメモリライトする。

【0097】

まず、コントロールシステム１０１が、サイクリック伝送制御によって伝送データを第１の制御基板２１０に送信する（Ｓ６０１）。

【0098】

第１の制御基板２１０の通信Ｉ／Ｆ回路２１１は、受信した伝送データについて、シリアル－パラレル変換を行い、変換した伝送データをＰＨＹ同期クロックと共に受信回路３０２、及び第１のＦＩＦＯ３１０に出力する（Ｓ６１１）。

【0099】

受信回路３０２は、受信した伝送データの同期クロックを、ＰＨＹ同期クロックから、第１の通信制御部２１２のシステムクロックに変更する（Ｓ６１２）。受信回路３０２は、伝送データのエラー診断、及びフレームタイプ判定を行った後、伝送データをスキャン送受信回路３０４に出力する（Ｓ６１３）。フレームタイプ判定は、伝送データに格納された属性情報に基づいて判定であって、従来と同様のため説明を省略する。属性情報としては、例えば、スキャンの周期が、低速、高速等のレベル分けがあるが、他の属性でも良い。当該レベル分けに応じて、後述するＳ６１６のアクセス優先付けや、データの書込先のアドレス情報等が定められる。

【0100】

スキャン送受信回路３０４は、コモンメモリ２１３に書き込みするためのアドレス指定、及びデータフォーマット変換を行う（Ｓ６１４）。スキャン送受信回路３０４は、伝送データに基づいてＲＡＳ情報を更新する（Ｓ６１５）。

【0101】

メモリ調停回路３０５は、リアルタイムイーサネット（例えば、ＴＣ－ｎｅｔ）１５１からの伝送データ、ＲＡＳ情報にアクセス優先付けを行い、アクセス優先付けに従ってパラレルデータをコモンメモリ２１３に書き込む（Ｓ６１６）。

【0102】

第１のＦＩＦＯ３１０は、入力された伝送データを、シリアル転送同期クロックと同期して、転送調停回路３０９に出力する。

【0103】

転送調停回路３０９は、第１のＦＩＦＯ３１０から出力された伝送データ、第２のＦＩＦＯ３１１から出力された伝送データについて優先付けを行い、当該優先付けに従って伝送データを、第２のシリアル転送Ｉ／Ｆ回路２１５に転送する（Ｓ６１７）。転送調停回路３０９は、コリジョン検出機能を有し、コリジョン発生の際は、サイクリック伝送制御により受信した伝送データである、第１のＦＩＦＯ３１０から出力された伝送データを優先的に送信する。転送調停回路３０９は、コリジョン情報を送信する伝送データに格納する。

【0104】

なお、Ｓ６１７は、説明のためにＳ６１２～Ｓ６１６の後に示したが、Ｓ６１７は、シリアル転送同期クロックに基づいて定められるものであり、Ｓ６１２～Ｓ６１７のうちいずれか一つ以上より先に行われても良い。

【0105】

第２のシリアル転送Ｉ／Ｆ回路２１５は、伝送データについて、パラレル－シリアル変換を行う（Ｓ６１８）。受信した伝送データにコリジョンありの場合、コリジョン発生ステータスをラッチし、対象フレームデータを読み込まないよう制御する。

【0106】

そして、第２のシリアル転送Ｉ／Ｆ回路２１５は、Ｓ６１８によって変換されたシリアルデータを、ＩＥＥＥ ８０２．３ｚ（１０００ＢＡＳＥ－Ｘ）を用いるシリアルバスを介して第２の制御基板２３０に送信する（Ｓ６１９）。

【0107】

そして、第２の制御基板２３０の第４のシリアル転送Ｉ／Ｆ回路２３４は、受信したシリアルデータについて、シリアル－パラレル変換を行い、メモリ調停回路３５５にパラレルデータを出力する（Ｓ６２１）。

【0108】

スキャン送受信回路３５４は、第３のＦＩＦＯ３５２及び受信回路３５３を介して、パラレルデータに基づいてＲＡＳ情報を更新し、メモリ調停回路３５５に出力する（Ｓ７１２）。

【0109】

メモリ調停回路３５５は、受信したパラレルデータ及びＲＡＳ情報について、アクセス優先付けを行った上で、当該アクセス優先に従ってパラレルデータをコモンメモリ２１３に書き込む（Ｓ６２２）。

【0110】

上述した処理を行うことで、コモンメモリ２１３とコモンメモリ２３２とに格納されるデータを同期させることができる。

【0111】

第１の通信制御部２１２は、通信Ｉ／Ｆ回路２１１がコントロールシステム１０１（第１の伝送装置の一例）から伝送データを受信した場合に、第１のＦＩＦＯ３１０（一時記憶部の一例）に一時的に格納し、第２のシリアル転送Ｉ／Ｆ回路２１５のシリアル転送同期クロックに同期した上で、受信したデータを、第２のシリアル転送Ｉ／Ｆ回路２１５を介して第２の制御基板２３０（第２の伝送装置の一例）に転送する。

【0112】

次に、図７は、コントロールシステム１００の第１の制御基板２１０からサイクリック伝送制御によって伝送データを送信した場合の処理を示したシーケンス図である。本実施形態においては、第１の制御基板２１０からサイクリック伝送制御によって送信する伝送データを、第２の制御基板２３０に送信するが、第２の制御基板２３０は、受信した伝送データをコモンメモリ２３２に書き込まない。

【0113】

メモリ調停回路３０５は、リアルタイムイーサネット１５１におけるスキャン周期でデータ取得のタイミングとなった場合に、コモンメモリ２１３にアクセスし、伝送制御の対象となるデータを取得する（Ｓ７０１）。

【0114】

スキャン送受信回路３０４は、メモリ調停回路３０５から入力されたデータに対して、送信元としてコントロールシステム１００のＩＰアドレス情報を付与した上で、伝送制御を行うためのフレームフォーマットに変換し（伝送データを生成し）、送信回路３０３に転送する（Ｓ７０２）。

【0115】

スキャン送受信回路３０４は、伝送データの転送に基づいて、ＲＡＳ情報を更新し、メモリ調停回路３０５に転送し、コモンメモリ２１３に書き込む（Ｓ７０３）。

【0116】

送信回路３０３は、スキャン送受信回路３０４からの伝送データを、物理層で送信するためのＰＨＹフレームフォーマットに変換し、通信Ｉ／Ｆ回路２１１と、第２のＦＩＦＯ３１１と、に出力する（Ｓ７０４）。その際に、データの同期クロックが、システムクロックから、ＰＨＹ同期クロックに変更される。

【0117】

通信Ｉ／Ｆ回路２１１は、ＰＨＹフレームフォーマットに変換された伝送データを受け取り、シリアル－パラレル変換を行う（Ｓ７０５）。その後、通信Ｉ／Ｆ回路２１１は、変換された後の伝送データを、リアルタイムイーサネット（例えば、ＴＣ－ｎｅｔ）１５１から送信する（Ｓ７０６）。

【0118】

第２のＦＩＦＯ３１１は、Ｓ７０４で入力された伝送データを、シリアル転送同期クロックと同期して、転送調停回路３０９に出力する。

【0119】

転送調停回路３０９は、第１のＦＩＦＯ３１０から出力された伝送データ、第２のＦＩＦＯ３１１から出力された伝送データについて優先付けを行い、当該優先付けに従って伝送データを、第２のシリアル転送Ｉ／Ｆ回路２１５に転送する（Ｓ７０７）。転送調停回路３０９は、コリジョン検出機能を有し、コリジョン発生の際は、サイクリック伝送制御により受信した伝送データである、第１のＦＩＦＯ３１０から出力された伝送データを優先的に送信する。転送調停回路３０９は、コリジョン情報を送信する伝送データに格納する。

【0120】

なお、Ｓ７０７は、説明のためにＳ７０５～Ｓ７０６の後に示したが、Ｓ７０７は、シリアル転送同期クロックに基づいて定められるものであり、Ｓ７０５～Ｓ７０６のうちいずれか一つ以上より先に行われても良い。

【0121】

第２のシリアル転送Ｉ／Ｆ回路２１５は、伝送データについて、パラレル－シリアル変換を行う（Ｓ７０８）。受信した伝送データにコリジョンありの場合、コリジョン発生ステータスをラッチし、対象フレームデータを読み込まないよう制御する。

【0122】

そして、第２のシリアル転送Ｉ／Ｆ回路２１５は、Ｓ７０８によって変換されたシリアルデータを、ＩＥＥＥ ８０２．３ｚ（１０００ＢＡＳＥ－Ｘ）を用いるシリアルバスを介して第２の制御基板２３０に送信する（Ｓ７０９）。

【0123】

そして、第２の制御基板２３０の第４のシリアル転送Ｉ／Ｆ回路２３４は、受信したシリアルデータについて、シリアル－パラレル変換を行い、メモリ調停回路３５５にパラレルデータを出力する（Ｓ７１１）。

【0124】

スキャン送受信回路３５４は、第３のＦＩＦＯ３５２及び受信回路３５３を介して、パラレルデータに基づいてＲＡＳ情報を更新し、メモリ調停回路３５５に出力する（Ｓ７１２）。

【0125】

メモリ調停回路３５５は、受信したパラレルデータについて、当該パラレルデータに格納されている送信元の示すＩＰアドレスが、コントロールシステム１００を示すＩＰアドレスの場合に、コモンメモリ２３２にパラレルデータを書き込まず、ＲＡＳ情報のみコモンメモリ２３２に書き込む（Ｓ７１３）。

【0126】

ところで、第１の制御基板２１０から送信される伝送データは送信されるデータであるため、コモンメモリ２３２に格納される必要は無い。しかしながら、当該伝送データが送信されることで第１の制御基板２１０が保持するＲＡＳ情報は更新される。そこで、図７に示す処理を行うことで、第２の制御基板２３０のコモンメモリ２３２も伝送データが送信されたことによるＲＡＳ情報の更新が行われるため、コモンメモリ２１３とコモンメモリ２３２とを同期させることができる。

【0127】

このように、第１の通信制御部２１２は、コモンメモリ２１３に保存されたデータを、ＩＰアドレス情報を付与して、通信Ｉ／Ｆ回路２１１を介して他のコントロールシステム１０１～１０３にスキャン伝送制御を行う場合に、ＩＰアドレスが付与された伝送データを、第２のシリアル転送Ｉ／Ｆ回路２１５を介して、第２の制御基板２３０に送信する。

【0128】

そして、第２の制御基板２３０の第２の通信制御部２３１は、第４のシリアル転送Ｉ／Ｆ回路２３４を介して、第１の制御基板２１０からシリアルデータを受信した際、当該シリアルデータに格納されているＩＰアドレスが第１の制御基板２１０の場合に、受信したシリアルデータに基づいたＲＡＳ情報を更新すると共に、当該シリアルデータをコモンメモリ２３２に書き込まない制御を行う。

【0129】

本実施形態では、コントロールシステム１００に搭載される制御基板（伝送装置）が２つの場合について説明したが、制御基板（伝送装置）は３個以上であっても良い。３個以上の場合には、例えば、第１の制御基板を基準にスター型に他の制御基板（伝送装置）を接続することなどが考えられる。

【0130】

本実施形態においては、上述した構成を備えることで、制御装置と制御基板との間で高速シリアルバス（例えばＰＣＩｅ）を採用することで、大容量のデータ転送が可能となる。さらに、制御基板２１０、２３０の各々に搭載されるＰＣＩｅバスによる高速シリアル接続用の回路は１つで良いため、特別な制御基板を設計せずとも良くなり、安価な部品を選定することが可能となる。

【0131】

本実施形態においては、制御基板の間を、ＰＣＩｅバスと異なる規格による高速シリアル制御（例えばＩＥＥＥ ８０２．３ｚ（１０００ＢＡＳＥ－Ｘ））を用いることで、回路規模を大きくせずとも、データ転送の高速化が可能となる。これにより、コモンメモリを同期する際のデータ転送遅延を緩和できる。

【0132】

さらに、本実施形態においては、制御器盤の各々のコモンメモリ上にＲＡＳ情報を格納している。これにより、アプリケーション経由での参照や直接コモンメモリにアクセスする直接参照が可能となる。

【0133】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0134】

１００…コントロールシステム、１０１～１０３…コントロールシステム、１５１…リアルタイムイーサネット、２００…伝送システム、２０１、２０２、２０３…Ｉ／Ｆ、２１０…第１の制御基板、２１１…通信Ｉ／Ｆ回路、２１２…第１の通信制御部、２１３…コモンメモリ、２１４…第１のシリアル転送Ｉ／Ｆ回路、２１５…第２のシリアル転送Ｉ／Ｆ回路、２３０…第２の制御基板、２３１…第２の通信制御部、２３２…コモンメモリ、２３３…第３のシリアル転送Ｉ／Ｆ回路、２３４…第４のシリアル転送Ｉ／Ｆ回路、２５０…マザーボード、２６０…第１の制御装置、２６１…Ｉ／Ｆ、２６２…第５のシリアル転送Ｉ／Ｆ回路、２６３…第１のプロセッサ、２７０…第２の制御装置、２７１…Ｉ／Ｆ、２７２…第６のシリアル転送Ｉ／Ｆ回路、２７３…第２のプロセッサ、３０２…受信回路、３０３…送信回路、３０４…スキャン送受信回路、３０５…メモリ調停回路、３０９…転送調停回路、３１０…第１のＦＩＦＯ、３１１…第２のＦＩＦＯ、３５２…第３のＦＩＦＯ、３５３…受信回路、３５４…スキャン送受信回路、３５５…メモリ調停回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】