特許 7481335 ダイの配置誤差を補正するための適応配線

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-04-30

(45)【発行日】2024-05-10

(54)【発明の名称】ダイの配置誤差を補正するための適応配線

(51)【国際特許分類】

   H05K 3/00 20060101AFI20240501BHJP

   H01L 25/04 20230101ALI20240501BHJP

   H01L 25/18 20230101ALI20240501BHJP

【ＦＩ】

H05K3/00 D

H01L25/04 Z

【請求項の数】 20

(21)【出願番号】P 2021522063

(86)(22)【出願日】2019-10-02

(65)【公表番号】

(43)【公表日】2022-01-14

(86)【国際出願番号】 IL2019051074

(87)【国際公開番号】W WO2020084607

(87)【国際公開日】2020-04-30

【審査請求日】2022-09-28

(31)【優先権主張番号】62/749,131

(32)【優先日】2018-10-23

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】501005438

【氏名又は名称】オルボテック リミテッド

(74)【代理人】

【識別番号】110001210

【氏名又は名称】弁理士法人ＹＫＩ国際特許事務所

(72)【発明者】

【氏名】オロン ラム

(72)【発明者】

【氏名】ブルディノフ マイケル

(72)【発明者】

【氏名】ゴシェン エラド

(72)【発明者】

【氏名】カミンスキー ロナルド エフ

(72)【発明者】

【氏名】ラベ ゴネン

【審査官】黒田 久美子

(56)【参考文献】

【文献】特開２０１４－０１１２６４（ＪＰ，Ａ）

【文献】国際公開第２０１７／０７７５３２（ＷＯ，Ａ１）

【文献】欧州特許出願公開第０２３６７２００（ＥＰ，Ａ１）

【文献】特表２０１３－５２０８２６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０５Ｋ ３／００

Ｈ０１Ｌ ２５／０４

Ｈ０１Ｌ ２５／１８

(57)【特許請求の範囲】

【請求項1】

電子モジュールの少なくとも一部分のレイアウト設計を受信するステップであって、前記設計は、少なくとも、（ｉ）少なくとも１つの基板に結合された電子デバイスと、（ｉｉ）前記電子デバイスに接続される、設計されたルートを有する電気トレースとを指定している、ステップと、
実際の電子モジュールの少なくとも一部分を表すデジタル入力を受信するステップであって、前記実際の電子モジュールは、前記電気トレースの少なくとも一部分は含まずに、前記レイアウト設計に従って製造されたものである、ステップと、
前記デジタル入力に基づいて、前記レイアウト設計に対する、前記電子デバイスと前記基板の結合における誤差を見積もるステップと、
前記電気トレースの少なくとも前記一部分について、前記誤差を補正する実際的なルートを計算するステップであり、
前記実際の電子モジュールに対して、
（ｉ）前記電子デバイスを取り囲み、その周りに第１のマージンを保持し、前記電子デバイスのサイズ、位置、及び向きに従う第１のフレームと、（ｉｉ）前記第１のフレームを取り囲み、前記電子デバイスの周りに前記第１のマージンよりも大きい第２のマージンを保持する第２のフレームと、を規定するステップと、
前記第１のフレームと前記第２のフレームの間で、前記実際的なルートを計算するステップと、
を含む、ステップと、
前記実際の電子モジュールの基板上に、前記電気トレースの少なくとも前記一部分を、前記設計されたルートではなく前記実際的なルートに沿って形成するステップと、を含む方法。

【請求項2】

前記第２のフレームを規定するステップが、前記電子デバイスと前記基板の結合における前記誤差に基づいて、前記第２のマージンを設定するステップを含む、請求項１に記載の方法。

【請求項3】

前記デジタル入力を受信するステップが、（ａ）少なくとも前記第１及び第２のフレームの内部に配置された、前記実際の電子モジュールの画像と、（ｂ）少なくとも前記第１のフレームと前記第２のフレームの間に配置された、前記電気トレースの少なくとも前記一部分の幅の計測値と、からなるリストから選択された少なくとも１つの入力を受信するステップを含む、請求項１に記載の方法。

【請求項4】

前記デジタル入力に基づいて、前記電子デバイスの少なくとも一部分が前記第２のフレームを超えるときに、前記実際の電子モジュールを不適格にするステップを含む、請求項１に記載の方法。

【請求項5】

前記誤差を見積もるステップが、（ａ）前記レイアウト設計で指定された第１の位置から、前記デジタル入力で受信された第２の位置への、前記電子デバイスのシフトと、（ｂ）前記レイアウト設計に対する、前記デジタル入力における前記電子デバイスの回転と、（ｃ）前記電子デバイスと前記基板との間のスケーリング誤差と、からなるリストから選択された１つ又は複数の誤差タイプを見積もるステップを含む、請求項１に記載の方法。

【請求項6】

前記設計されたルートが、その設計されたルートの第１の縁上の第１の位置に配置された少なくとも１つのポイントを含み、前記実際的なルートを計算するステップが、前記デジタル入力に基づいて、前記ポイントの、前記第１の位置からそれと異なる第２の位置への変位を見積もるステップと、前記第２の位置に基づいて、前記実際的なルートにおける第１の計算縁を、その第１の計算縁上に前記第２の位置が配置されるように計算するステップと、を含む、請求項１に記載の方法。

【請求項7】

前記実際的なルートを計算するステップが、前記実際的なルートが前記レイアウト設計の１つ又は複数の設計ルールに違反しているかどうかをチェックするステップと、前記実際的なルートを前記設計ルールに適合するように調整するステップと、を含む、請求項６に記載の方法。

【請求項8】

前記電気トレースを形成するステップが、ダイレクトイメージングシステムを使用して、前記実際的なルートに沿って、前記電気トレースを生成するステップを含む、請求項１に記載の方法。

【請求項9】

前記基板がプリント回路基板（ＰＣＢ）を含み、前記電子デバイスが前記ＰＣＢに載置された集積回路（ＩＣ）を含む、請求項１に記載の方法。

【請求項10】

前記電子デバイスが埋め込みダイパッケージングプロセスを使用して、前記基板に結合される、請求項１に記載の方法。

【請求項11】

プロセッサであって、
電子モジュールの少なくとも一部分のレイアウト設計を受信し、前記設計は少なくとも、（ｉ）少なくとも１つの基板に結合された電子デバイスと、（ｉｉ）前記電子デバイスに接続される、設計されたルートを有する電気トレースとを指定し、
実際の電子モジュールの少なくとも一部分を表すデジタル入力を受信し、前記実際の電子モジュールは、前記電気トレースの少なくとも一部分は含まずに、前記レイアウト設計に従って製造されたものであり、
前記デジタル入力に基づいて、前記レイアウト設計に対する、前記電子デバイスと前記基板の結合における誤差を見積もり、
前記電気トレースの少なくとも前記一部分について、前記誤差を補正する実際的なルートを計算するように構成され、前記実際の電子モジュールに対して、（ｉ）前記電子デバイスを取り囲み、その周りに第１のマージンを保持し、前記電子デバイスのサイズ、位置、及び向きに従う第１のフレームと、（ｉｉ）前記第１のフレームを取り囲み、前記電子デバイスの周りに前記第１のマージンよりも大きい第２のマージンを保持する第２のフレームを、規定し、前記第１のフレームと前記第２のフレームの間で、前記実際的なルートを計算する、
ように構成されるプロセッサと、
ダイレクトイメージングサブシステムであって、前記実際的なルートに基づいて、前記実際の電子モジュールの基板上に、前記電気トレースの少なくとも前記一部分を、前記設計されたルートではなく前記実際的なルートに沿って形成するように構成される、ダイレクトイメージングサブシステムと、
を備える、システム。

【請求項12】

前記プロセッサが、前記電子デバイスと前記基板の結合における前記誤差に基づいて、前記第２のマージンを設定するように構成される、請求項１１に記載のシステム。

【請求項13】

前記プロセッサが、（ａ）少なくとも前記第１及び第２のフレームの内部に配置された、前記実際の電子モジュールの画像と、（ｂ）少なくとも前記第１のフレームと前記第２のフレームの間に配置された、前記電気トレースの少なくとも前記一部分の幅の計測値と、からなるリストから選択された少なくとも１つの入力を受信するように構成される、請求項１１に記載のシステム。

【請求項14】

前記デジタル入力に基づいて、前記プロセッサが、前記電子デバイスの少なくとも一部分が前記第２のフレームを超えるときに、前記実際の電子モジュールを不適格にするように構成される、請求項１１に記載のシステム。

【請求項15】

前記プロセッサが、（ａ）前記レイアウト設計で指定された第１の位置から、前記デジタル入力で受信された第２の位置への、前記電子デバイスのシフトと、（ｂ）前記レイアウト設計に対する、前記デジタル入力における前記電子デバイスの回転と、（ｃ）前記電子デバイスと前記基板との間のスケーリング誤差と、からなるリストから選択された１つ又は複数の誤差タイプを見積もるように構成される、請求項１１に記載のシステム。

【請求項16】

前記設計されたルートが、その設計されたルートの第１の縁上の第１の位置に配置された少なくとも１つのポイントを含み、前記プロセッサが、前記デジタル入力に基づいて、前記ポイントの、前記第１の位置からそれと異なる第２の位置への変位を見積もり、前記第２の位置に基づいて、前記実際的なルートにおける第１の計算縁を、その第１の計算縁上に前記第２の位置が配置されるように計算するように構成される、請求項１１に記載のシステム。

【請求項17】

前記プロセッサが、前記実際的なルートが前記レイアウト設計の１つ又は複数の設計ルールに違反しているかどうかをチェックし、前記設計ルールに適合するように前記実際的なルートを調整するように構成される、請求項１６に記載のシステム。

【請求項18】

前記ダイレクトイメージングサブシステムが、前記実際的なルートに沿って、前記電気トレースを焼き付けるように構成される、請求項１１に記載のシステム。

【請求項19】

前記基板がプリント回路基板（ＰＣＢ）を含み、前記電子デバイスが前記ＰＣＢに載置された集積回路（ＩＣ）を含む、請求項１１に記載のシステム。

【請求項20】

前記電子デバイスが埋め込みダイパッケージングプロセスを使用して、前記基板に結合される、請求項１１に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、電子モジュールの製造、詳細には、電子モジュールの基板上にある電子デバイスの相互接続体を適応的に配線するための方法及びシステムに関する。

【背景技術】

【0002】

電子モジュール及びシステムは、典型的には、電気相互接続体を使用して基板に電気的に接続された１つ又は複数の電子デバイスを含む。この電気相互接続体をパターニングする様々な技術が当技術分野で知られている。

【0003】

例えば、特許文献１に、電気回路を製造するためのシステム及び方法が記載されている。このシステム及び方法では、電気回路図を不均一に修正することによってデジタル制御画像が生成される。したがってそのデジタル制御画像を使用して基板上に記録される電気回路パターンは、電気回路のすでに形成された部分に正確に適合する。

【0004】

特許文献２に、パネルベースのパッケージ構造体を製造するための適応パターニングの方法及びシステムが記載されている。パネルすなわち網目模様がついたウエハ内における個々のデバイスユニットの位置ずれの調整が、個々のデバイスユニットの位置を計測し、それらの各デバイスユニットにそれぞれ重ねて、ユニット別のパターンを形成することによって行われ得る。

【0005】

特許文献３に、パネル状パッケージングのための、動的にビアを切り取る適応パターニングの半導体デバイス及び方法が記載されている。封入材を含んだパネルが形成され、この封入材は複数の半導体ダイの周りに配設されている。上記パネルに含まれている複数の半導体ダイの、それぞれの実際の位置が計測される。第１のキャプチャパッドを含んだ導電性の再配線層（ＲＤＬ）が形成される。この第１のキャプチャパッドは、上記複数の半導体ダイのそれぞれの実際の位置と位置合わせされる。複数の第２のキャプチャパッドが形成される。この第２のキャプチャパッドは、上記第１のキャプチャパッド上に少なくとも部分的に配設され、複数の半導体パッケージのそれぞれのパッケージの輪郭と位置合わせされる。複数の導電性ビアの公称フットプリントが、各半導体ダイとそれに対応するパッケージの輪郭との間の位置ずれを考慮するように調整される。

【先行技術文献】

【特許文献】

【0006】

【文献】米国特許第７，５０８，５１５号

【文献】米国特許第８，７９９，８４５号

【文献】米国特許第９，０４０，３１６号

【発明の概要】

【発明が解決しようとする課題】

【0007】

電子モジュールの製造は、典型的には、少なくとも１つの電子デバイスを基板に結合するステップを含む。それには、例えば、この電子デバイスを、ダイシングしたウエハからダイとしてピックアップして基板上に配置していく。典型的には、この電子デバイスを、基板上にある他の構成部品に、電気トレースを使用して接続する。

【0008】

場合によっては、上記のダイの配置に誤差が発生する。この誤差は、基板上で電子デバイスと電気トレースとの位置ずれを引き起こす可能性があり、その結果、電子モジュールが機能低下を起こしたり、不適格になったりする。

【0009】

以下に説明する本発明の実施形態は、電子デバイスの配置誤差を見積もり、基板上の電気トレースをそれに適応するように配線することによって補正するためのシステム及び方法を提供する。

【課題を解決するための手段】

【0010】

本明細書に記載の本発明の一実施形態が、電子モジュールの少なくとも一部分のレイアウト設計を受信するステップを含む方法を提供し、上記設計は少なくとも、（ｉ）少なくとも１つの基板に結合された電子デバイスと、（ｉｉ）上記電子デバイスに接続される、設計されたルートを有する電気トレースとを指定している。実際の電子モジュールの少なくとも一部分を表すデジタル入力が受信され、上記実際の電子モジュールは、上記電気トレースの少なくとも一部分は含まずに、上記レイアウト設計に従って製造されたものである。上記レイアウト設計に対する、上記電子デバイスと上記基板の結合における誤差が、上記デジタル入力に基づいて見積もられる。上記電気トレースの少なくとも上記部分について、上記見積誤差を補正する実際的なルートが計算される。上記実際の電子モジュールの基板上に、上記電気トレースの少なくとも上記部分が、上記設計ルートではなく上記実際的なルートに沿って形成される。

【0011】

いくつかの実施形態では、上記実際的なルートを計算するステップが、上記実際の電子モジュールに対して、（ｉ）上記電子デバイスを取り囲み、その周りに第１のマージンを保持する、第１のフレームと、（ｉｉ）上記第１のフレームを取り囲み、上記電子デバイスの周りに上記第１のマージンよりも大きい第２のマージンを保持する、第２のフレームと、を規定するステップを含む。上記第１のフレームと上記第２のフレームの間で、上記実際的なルートが計算される。他の実施形態では、上記第２のフレームを規定するステップが、上記電子デバイスと上記基板の結合における上記見積誤差に基づいて、上記第２のマージンを設定するステップを含む。他の実施形態では、上記デジタル入力を受信するステップが、（ａ）少なくとも上記第１及び第２のフレームの内部に配置された、上記実際の電子モジュールの画像と、（ｂ）少なくとも上記第１のフレームと上記第２のフレームの間に配置された、上記電気トレースの少なくとも上記部分の幅の計測値と、からなるリストから選択された少なくとも１つの入力を受信するステップを含む。

【0012】

一実施形態では、上記方法が、上記デジタル入力に基づいて、上記電子デバイス又は上記第１のフレームの少なくとも一部分が上記第２のフレームを超えるときに、上記実際の電子モジュールを不適格にするステップを含む。別の実施形態では、上記誤差を見積もるステップが、（ａ）上記レイアウト設計で指定された第１の位置から、上記デジタル入力で受信された第２の位置への、上記電子デバイスのシフトと、（ｂ）上記レイアウト設計に対する、上記デジタル入力における上記電子デバイスの回転と、（ｃ）上記電子デバイスと上記基板との間のスケーリング誤差と、からなるリストから選択された１つ又は複数の誤差タイプを見積もるステップを含む。別の実施形態では、上記設計ルートが、その設計ルートの第１の縁上の第１の位置に配置された少なくとも１つのポイントを含み、上記実際的なルートを計算するステップが、上記デジタル入力に基づいて、上記ポイントの、上記第１の位置からそれと異なる第２の位置への変位を見積もるステップと、上記第２の位置に基づいて、上記実際的なルートにおける第１の計算縁を、その第１の計算縁上に上記第２の位置が配置されるように計算するステップと、を含む。

【0013】

いくつかの実施形態では、上記実際的なルートを計算するステップが、上記実際的なルートが上記レイアウト設計の１つ又は複数の設計ルールに違反しているかどうかをチェックするステップと、上記実際的なルートを上記設計ルールに適合するように調整するステップと、を含む。他の実施形態では、上記電気トレースを形成するステップが、ダイレクトイメージングシステムを使用して、上記実際的なルートに沿って、上記電気トレースを生成するステップを含む。

【0014】

一実施形態では、上記基板がプリント回路基板（ＰＣＢ）を含み、上記電子デバイスが上記ＰＣＢに載置された集積回路（ＩＣ）を含む。別の実施形態では、上記電子デバイスが埋め込みダイパッケージングプロセスを使用して、上記基板に結合される。

【0015】

さらに、本発明の一実施形態によると、プロセッサとダイレクトイメージングサブシステムとを備えるシステムが提供される。上記プロセッサは、（ａ）電子モジュールの少なくとも一部分のレイアウト設計を受信し、上記設計は少なくとも、（ｉ）少なくとも１つの基板に結合された電子デバイスと、（ｉｉ）上記電子デバイスに接続され、設計されたルートを有する電気トレースとを指定し、（ｂ）実際の電子モジュールの少なくとも一部分を表すデジタル入力を受信し、上記実際の電子モジュールは、上記電気トレースの少なくとも一部分は含まずに、上記レイアウト設計に従って製造されたものであり、（ｃ）上記デジタル入力に基づいて、上記レイアウト設計に対する、上記電子デバイスと上記基板の結合における誤差を見積もり、（ｄ）上記電気トレースの少なくとも上記部分について、上記見積誤差を補正する実際的なルートを計算する、ように構成される。上記ダイレクトイメージングサブシステムは、上記実際的なルートに基づいて、上記実際の電子モジュールの基板上に、上記電気トレースの少なくとも上記部分を、上記設計ルートではなく上記実際的なルートに沿って形成するように構成される。

【0016】

本発明については、その実施形態の以下の詳細な説明を各図面と併せ読めば、よく理解されよう。

【図面の簡単な説明】

【0017】

【図1】本発明の一実施形態による、基板上に導体を焼き付けるためのダイレクトイメージング（ＤＩ）システムの模式図である。

【図2A】本発明の一実施形態による、電子モジュールのレイアウト設計の模式図である。

【図2B】本発明の一実施形態による、電子デバイスと基板の結合における誤差を補正するためのレイアウトの模式図である。

【図3】本発明の一実施形態による、電子デバイスと基板の結合における見積誤差を補正する方法を概略的に示すフローチャートである。

【図4】本発明の一実施形態による、電子モジュールの一区画のレイアウト設計の模式図である。

【図5】本発明の一実施形態による、電子デバイスと基板の結合における見積誤差を補正する、電気トレースの実際的なルートを計算するための処理シーケンスの模式図である。

【図6】本発明の一実施形態による、ある特定の電子モジュールのレイアウト設計と、その特定の電子モジュールの実際に製造された構成部品の画像との間の変換行列を生成するための処理シーケンスの模式図である。

【図7】本発明の一実施形態による、２つの電子デバイスの間の基板を介した電気的結合に対する誤差を補正するためのレイアウトの模式図である。

【発明を実施するための形態】

【0018】

概要
いくつかの実施形態では、上記システムは、上記電子モジュールの少なくとも一部分のレイアウト設計を受信するように構成されたプロセッサを備える。受信されたレイアウト設計は少なくとも、上記基板に結合された上記電子デバイスと、その電子デバイスに接続され、設計されたルートを有する電気トレースとを含む。

【0019】

いくつかの実施形態では、上記プロセッサはさらに、実際の電子モジュールの少なくとも一部分の、例えば画像及び計測値などのデジタル入力を受信する。この実際の電子モジュールは、１つ又は複数の上記電気トレースの少なくとも１つの区画は含まずに、上記レイアウト設計に従って製造されたものである。いくつかの実施形態では、上記プロセッサは、上記デジタル入力に基づいて、上記レイアウト設計に対する、上記基板上の電子デバイスの位置の誤差を見積もるように構成される。上記プロセッサはさらに、１つ又は複数の電気トレースの少なくとも上記区画について、上記見積誤差を補正する実際的なルートを計算するように構成される。

【0020】

いくつかの実施形態では、上記プロセッサは、上記レイアウト設計及び指定された誤差に基づいて、電子デバイスを取り囲む内側及び外側のフレームを計算するように構成される。内側のフレームは、例えば、電子デバイスを、所定のマージンをとって同軸に取り囲み、外側のフレームは、指定された誤差以上のマージンを有して、内側のフレームを取り囲む。上記内側フレームと外側フレームの間のマージンは、本明細書では「補正ゾーン」とも呼ばれる。

【0021】

いくつかの実施形態では、上記プロセッサは、上記区画の設計ルートの特定の一方の縁に沿って、１つ又は複数のポイントを選択するように構成される。上記プロセッサは、選択ポイントごとに、上記特定の縁に対向すると反対側の上記区画の縁に沿って、その選択ポイントから最小距離に位置するポイントを見つけるように構成される。この最小距離は、本明細書では設計幅と呼ばれる。

【0022】

いくつかの実施形態では、上記プロセッサは、上記デジタル入力に基づいて、上記補正ゾーン内で、上記区画の計算ルートを計算するように構成される。この計算は、少なくとも上記設計ルートの上記選択ポイントを、上記デジタル入力に適合するように変換することによって行われる。上記プロセッサはさらに、選択ポイントごとに幅を計算する。この計算は、それぞれの選択ポイントから最小距離に位置する、上記区画の反対側の縁にある対応ポイントを見つけることによって行われる。

【0023】

いくつかの実施形態では、上記プロセッサは、例えば１つ又は複数の選択ポイントのところでそれに対応する上記設計幅と上記計算幅を比較するなどによって、上記計算ルートが上記区画の設計ルールに適合しているかどうかチェックし、そして必要に応じて、その計算ルートを設計ルールに適合するように調整することによって、実際的なルートを計算するように構成される。

【0024】

いくつかの実施形態では、上記システムはさらに、ダイレクトイメージングサブシステムを備え、このダイレクトイメージングサブシステムは、上記実際的なルートに基づいて、実際の電子モジュールの基板上に、上記電気トレースの少なくとも上記区画を、上記設計ルートではなく上記実際的なルートに沿って生成するように構成される。

【0025】

ここで開示する技術は、電子モジュールのピックアンドプレース工程のばらつきを補償するようにデバイスと基板との間の配線を調整することによって、例えばＰＣＢ又は埋め込みダイパッケージに組み込まれる電子モジュールの品質を改善する。それに加えて、この開示技術は、製造歩留まりを向上させ、基板の決まったスペース上に製造される電子モジュールの高密度化を可能にすることによって、かかる電子モジュールの生産効率も改善する。

【0026】

システムの説明
図１は、本発明の一実施形態による、基板１０６上にパターンを焼き付けるためのダイレクトイメージング（ＤＩ）システム１００の模式図である。

【0027】

いくつかの実施形態では、システム１００は、光学支持テーブル（図示せず）に取り付けられたシャシ１０１を備える。シャシ１０１は基板支持面１０４を備え、この基板支持面１０４は、システム１００が基板１０６にパターンを焼き付けるために、その基板１０６を保持するように構成される。いくつかの実施形態では、基板１０６は、その基板１０６に対して実行されるコンピュータ直接書き込みに適した任意の基板を含むことができ、このパターニングは、典型的には、基板１０６の１つ又は複数の表面を覆うフォトレジストをレーザ光に露光することによって、その表面上にオブジェクトを画定する。他の実施形態では、上記パターニングは、基板１０６の１つ又は複数の表面を覆う他の任意の適当な感光性材料をレーザ光に露光することによって、その表面上にオブジェクトを画定し得る。いくつかの実施形態では、システム１００は、複数のオブジェクトの設計を焼き付ける目的で、基板に直接書き込み工程を適用するように構成される。

【0028】

本発明の文脈では、オブジェクトという用語は、コンピュータ直接書き込みによって基板１０６上にパターニングされ得る、電子モジュールなどの任意のユニットの特徴的部分を表す。このユニットはそれぞれ、典型的には、基板１０６上に位置する他の隣接するユニットから隔置されている。いくつかの実施形態では、システム１００は、様々なタイプのモジュールを処理するように構成される。様々なタイプのモジュールとは、例えば、プリント回路基板（ＰＣＢ）に載置された１つ又は複数のデバイスと電気的に接続するように構成された電子回路や、集積回路（ＩＣ）デバイスなどの、埋め込みダイとして任意の適当な基板にパッケージングされた１つ又は複数のデバイスなどであるが、これらに限定されない。上記埋め込みダイパッケージは、例えば、様々なタイプのデバイスのファンイン及び／又はファンアウトパッケージを含み得る。様々なタイプのデバイスとは、例えば、プロセッサ、コントローラ、メモリデバイス、様々なタイプの１つ又は複数のセンサ、及び様々なタイプの１つ又は複数の光源などである。

【0029】

いくつかの実施形態では、基板１０６は、ガラス繊維織物、ポリイミド、エポキシ化合物又は他の任意のタイプの剛性若しくは可撓性を有するポリマーのうちの少なくとも１つを含んだパネル、或いは半導体材料（例えば、シリコン、シリコン－ゲルマニウム、又は化合物半導体）、ガラス材、プラスチックモールド材又は他の任意の適当な材料から作られたウエハを含み得る。さらに、基板１０６は、製造中にガラスなどの剛性を有する支持層に接着され、その後、製造工程を終了した後にそこから除去される可撓性を有する基板でもよい。

【0030】

いくつかの実施形態では、システム１００は、基板支持面１０４に対して直線運動するように配置されたブリッジ１１２を備え、その直線運動は、シャシ１０１に対して規定された第１の軸１１４に平行な軸に沿って行われる。他の実施形態（図示せず）では、上記ブリッジは固定的であってもよく、上記支持面が、その上に配置された基板と共に移動するように構成され、或いは上記ブリッジと上記支持面の両方が互いに対して移動する。

【0031】

いくつかの実施形態では、システム１００は、ブリッジ１１２に沿って取り付けられた少なくとも１つの読み取り／書き込み組立体を備える。図１の例では、単一の読み取り／書き込み組立体１１６が、第１の軸１１４に直交する第２の軸１１８に沿って、ブリッジ１１２に対して選択可能に位置決めされるように配置されている。この構成により、１回の走査ごとに複数のオブジェクト１２０が生成される逐次並列走査を複数回にわたって基板１０６の一面に実行することが可能になる。

【0032】

他の実施形態では、システム１００は、複数の読み取り／書き込み組立体１１６を備えることができ、この複数の読み取り／書き込み組立体１１６は、第２の軸１１８に沿ってブリッジ１１２上に横並びの構成で配置され得る。この構成により、１回ごとに複数のオブジェクト１２０が生成される走査を、各組立体１１６によって複数同時に、又は部分的に同時に、基板１０６の一面に実行することが可能になる。

【0033】

いくつかの実施形態では、オブジェクト１２０は、典型的に、必ずしも互いに類似しているとは限らず、図１に示されているように、第１の軸１１４に平行な方向に次々に、且つ第２の軸１１８に平行な方向に横並びに配置され得る。或いは、オブジェクト１２０は、非直線状の繰り返し又は非繰り返しのパターンなど、他の任意の適当なパターンで配置され得る。いくつかの実施形態では、電子モジュール２００は、集積回路（ＩＣ）などのデバイス２０２、或いはメモリデバイス又は他の任意の適当な電子デバイスを含む。

【0034】

いくつかの実施形態では、システム１００は、本明細書では制御組立体１２４とも呼ばれる操作コンソールを備え、この制御組立体１２４は、例えば１つ又は複数のプロセッサ及び１つ又は複数のメモリデバイス（図示せず）などの様々なデバイスを含んだコンピュータ１２６と、ユーザインターフェース１２８とを備える。コンピュータ１２６はさらに、ソフトウェアモジュールを含み、このソフトウェアモジュールは、システム１００の読み取り／書き込み組立体１１６、ブリッジ１１２及び他の構成部品の動作を制御するように構成される。

【0035】

本発明の文脈、及び特許請求の範囲では、「コンピュータ１２６のプロセッサ」という用語は、簡潔にするために、以下では単に「上記プロセッサ」と呼ばれる。

【0036】

いくつかの実施形態では、制御組立体１２４はさらに、コンピュータ支援設計（ＣＡＤ）命令を含んだ書き込み命令データベース１３０を含む。このＣＡＤ命令は、本発明の一実施形態によると、基板１０６の少なくとも１つの表面上に、オブジェクト１２０を書き込むために使用される。

【0037】

いくつかの実施形態では、少なくとも１つの読み取り／書き込み組立体１１６が、基板１０６の光学画像１３４を取得するように構成された自動光学イメージング（ＡＯＩ）サブシステム１３２を備え、この光学画像１３４をコンピュータ１２６のプロセッサが受信する。かかる光学画像１３４は、オブジェクト１２０の１つ又は複数の適当な特徴的部分（例えば、固有の形状を有する部分）、及び／又は基板１０６上の任意の適当な基準点１３５の光学画像を含み得る。この基準点は、典型的には、システム１００の位置合わせ及び／又は較正に使用される。いくつかの実施形態では、ＡＯＩサブシステム１３２はさらに、電子モジュールの特徴的部分の様々な寸法、ならびに、例えば、隣接する特徴的部分間の距離を計測するように構成される。

【0038】

いくつかの実施形態では、読み取り／書き込み組立体１１６はさらに、例えばレーザダイレクトイメージング（ＬＤＩ）サブシステム１３６などの、ダイレクトイメージングサブシステムを備える。レーザダイレクトイメージング（ＬＤＩ）サブシステム１３６は、コンピュータ１２６のプロセッサから受信した直接書き込みデータ１３８に応答してオブジェクト１２０を生成するための、基板１０６へのレーザ書き込みを可能にするように構成された光学走査組立体を備える。尚、本明細書では、ＡＯＩサブシステム１３２とＬＤＩサブシステム１３６が両方ともイメージングサブシステムの一種と称されるが、各サブシステムによって実行されるイメージングは、互いに異なる性質のものであることに留意されたい。ＡＯＩサブシステム１３２は、基板１０６の光学画像を取得するために、基板１０６の光学イメージングを実行する。少なくともその目的は、基板１０６への直接書き込みを実行する前に、システム１００の計測、検査、位置合わせ及び較正を行うことである。それに対して、ＬＤＩサブシステム１３６は、基板１０６上にパターンをレーザ描画することによって、基板１０６への直接書き込みを実行する。本発明の文脈、及び特許請求の範囲では、「ＬＤＩサブシステム」という用語は、簡潔にするために、以下では単に「ＬＤＩ」又は「ＤＩ」と呼ばれる。

【0039】

いくつかの実施形態では、ＬＤＩ１３６は、本発明と同じ譲受人に譲渡された、米国特許第８，５３１，７５１号に記載されているタイプのレーザスキャナを含み得る。本発明での使用に適したダイレクトイメージングシステムの他の例は、株式会社ＳＣＲＥＥＮセミコンダクターソリューションズ（日本、東京）から入手可能なダイレクトイメージングシステム（型式番号ＤＷ－３０００）と、ハイデルベルクインスツルメンツ社（ドイツ、ハイデルベルク）から入手可能なマスクレスアライナシステム（型式番号ＭＬＡ１５０）を含む。

【0040】

一実施形態では、ＡＯＩサブシステム１３２は、ＬＤＩサブシステム１３６のダイレクトイメージング工程を改善するための位置合わせ検査サブシステムとして機能するように構成される。

【0041】

いくつかの実施形態では、コンピュータ１２６のプロセッサは、データベース１３０から、基板１０６に直接書き込むための電気回路設計データを含んだコンピュータ支援設計（ＣＡＤ）ファイルを受信するように構成される。このＣＡＤファイルは、基板１０６上に生成される複数のオブジェクト１２０のＣＡＤデータを含む。

【0042】

いくつかの実施形態では、コンピュータ１２６のプロセッサは、読み取り／書き込み組立体１１６を制御するように構成される。この制御では、１つ又は複数のレーザビームを、上記ＣＡＤデータに基づいて方向付ける。上記１つ又は複数のレーザビームは、基板１０６に複数回の並列走査でデータを直接書き込むためのものである。この複数回の並列走査は、図１に示されているように、単一の位置変更可能な読み取り／書き込み組立体によって逐次実行され得るか、又は複数の読み取り／書き込み組立体を使用して同時に、又は部分的に同時に実行され得る。

【0043】

いくつかの実施形態では、制御組立体１２４は、直接書き込みマシン自動構成（ＡＤＷＭＣ）ユニットとも呼ばれ、ＣＡＤファイルを受信するように構成される。上記ＣＡＤファイルは、基板１０６の少なくとも１つの表面に直接書き込むための電気回路設計データを含む。制御組立体１２４はさらに、少なくとも１つの読み取り／書き込み組立体１１６を備えた直接書き込みマシンを自動構成するように構成される。この自動構成は、上記ＣＡＤデータに基づいた直接書き込みデータを基板１０６に複数回の走査で直接書き込むように行われる。

【0044】

一実施形態では、コンピュータ１２６のプロセッサは、直接書き込みデータを自動構成する。この自動構成は、複数回の走査のそれぞれで、各走査の幅内に、多数のオブジェクト１２０が横並びの形で収まるように書き込まれるように行われる。したがって、複数回の走査にわたって書き込まれるオブジェクトがないことで、隣り合う走査間で直接書き込みデータをつなぎ合わせる必要がなくなる。

【0045】

いくつかの実施形態では、制御組立体１２４によって、読み取り／書き込み組立体１１６が制御される。この制御では、基板１０６に複数のオブジェクト１２０が、典型的には複数回の走査の通過で作成され、隣り合う走査通過の継ぎ目は、各オブジェクトの内部に位置しない。したがって、隣り合う走査間で直接書き込みデータをつなぎ合わせる必要がなくなる。尚、この継ぎ目は、オブジェクト１２０同士の間にあり、オブジェクト１２０の内部に重ならないように配置される。

【0046】

いくつかの実施形態では、ＬＤＩ１３６が提供する最大走査長に固有の制限があることから、基板１０６の全幅を走査するには、典型的には複数回の走査の通過が必要になる。かかる複数回の走査の通過は、単一の位置変更可能な走査ヘッドを使用して逐次実行されるか、或いは同時に動作する複数の走査ヘッドによって少なくとも部分的に同時に実行され得る。上記の走査長の制限は、他の要因の中でもとりわけ、維持しなければならない重要な比によって決定づけられる。その比とは、基板表面に直接書き込みを実行する集束レーザビームの所要サイズと、ＬＤＩ１３６の走査レンズの走査長との比である。

【0047】

いくつかの実施形態では、基板１０６は、その上にパターニングされた単層のオブジェクト１２０のみを有する単層基板であることに限定されない。むしろ、システム１００は、層ごとに基板を選択的に変更して三次元構造を作成するために、付加していく形で使用され得る。したがって、オブジェクト１２０は複数の層で形成されてもよく、それらの複数の層は、読み取り／書き込み組立体１１６によって、位置合わせした状態で重ねて逐次書き込まれ得る。

【0048】

典型的には、コンピュータ１２６は汎用コンピュータを含み、その汎用コンピュータは、本明細書に記載の機能を実行するようにソフトウェアでプログラムされる。このソフトウェアは、例えば、ネットワークを介して電子形式でコンピュータにダウンロードされ得るか、或いは、その代わりに又はそれに加えて、磁気的、光学的、又は電子的なメモリなどの非一時的な有形の媒体で提供且つ／又は格納され得る。

【0049】

図２Ａは、本発明の一実施形態による、電子モジュール２００のレイアウト設計の模式図である。電子モジュール２００は、例えば、上述の図１のオブジェクト１２０の電子モジュールに置き換わり得る。いくつかの実施形態では、電子モジュール２００は、上述の図１に示されているデバイス２０２を備える。

【0050】

一実施形態では、デバイス２０２は基板２５５に結合される。この基板２５５は、例えば、上述の図１の基板１０６に置き換わり得る。この実施形態では、デバイス２０２と基板２５５は、任意の適当な構成を使用して、互いに結合され得る。例えば、デバイス２０２は、ＰＣＢを含む基板２５５に取り付けられ得る。別の例では、デバイス２０２は、基板２５５内に、例えばファンイン（半導体基板など）やファンアウト（プラスチックモールド基板など）といった任意の適当な埋め込みダイパッケージング技術を使用して、埋め込まれ得る。いくつかの実施形態では、基板２５５は、デバイス２０２に接続される電気トレース２２２を含み、各電気トレース２２２は、例えばデバイス２０２のパッド２０４と基板２５５のコネクタ２０６との間に、設計されたルートを有する。コネクタ２０６は、本明細書では接続パッドとも呼ばれる。

【0051】

いくつかの実施形態では、コンピュータ１２６のプロセッサは、電子モジュール２００の、デバイス２０２を取り囲むフレーム２１０を計算するように構成される。このフレーム２１０は、本明細書でゾーン２３３と呼ばれる、デバイス２０２の縁からの所定のマージンを有する。尚、フレーム２１０は、デバイス２０２のサイズ、位置、及び向きに従うことに留意されたい。例えば、デバイス２０２が設計レイアウトに対してある特定の回転角度で回転している場合、フレーム２１０も同じ角度で回転する。

【0052】

上記プロセッサはさらに、電子モジュール２００の、フレーム２１０を取り囲むフレーム２２０を計算するように構成される。このフレーム２２０は、フレーム２１０との間に、本明細書でゾーン２１１又は補正ゾーンと呼ばれるもう一つのマージンを有する。フレーム２２０のサイズ及びゾーン２１１の幅を計算する方法については、後述の図２Ｂで詳細に示す。尚、フレーム２１０及び２２０は、電子モジュール２００の設計上に、上記プロセッサによって配置された仮想フレームであることに留意されたい。一実施形態では、フレーム２１０と２２０との間の上記補正ゾーンが、後述の図２Ｂで詳細に説明するように、基板２５５上のデバイス２０２の配置誤差を補正するために使用される。

【0053】

いくつかの実施形態では、電子モジュール２００の各トレース２２２は、３つの区画を備える。つまり、パッド２０４とフレーム２１０との間に配置された、本明細書では区画２１８とも呼ばれる内側区画と、フレーム２２０とコネクタ２０６との間に配置された、本明細書では区画２１６とも呼ばれる外側区画と、フレーム２１０と２２０との間に配置され、区画２１６と２１８との間を接続する、本明細書では区画２４４とも呼ばれる中間区画である。

【0054】

ダイと基板との結合誤差の見積もりと、その見積誤差を補正するルートの計算
図２Ｂは、本発明の一実施形態による、電子モジュール２６０の模式図である。モジュール２６０は、例えば、上述の図２Ａのモジュール２００に置き換わり得る。モジュール２６０の製造工程では、デバイス２０２が、ダイとして基板（例えば、シリコンウエハ）から切り取られ、テープ又は他の任意の適当な技術を使用して隣接するダイと隔てられる。

【0055】

その後、デバイス２０２は、ピックアンドプレースシステム（図示せず）によってテープからピックアップされ、基板２５５上の所定の位置に結合される。このピックアンドプレースシステムが工程のばらつきを有し得る結果、デバイス２０２と基板２５５の結合工程に誤差が生じ得る。例えば、ピックアンドプレースシステムは、デバイス２０２を、基板２５５上に、例えば上述の図２Ａに示されている設計レイアウトの所定の位置からオフセットして配置し得る。このオフセット誤差は、本明細書では「平行移動」又は「シフト」とも呼ばれる。

【0056】

上記結合工程は、回転誤差など、他にも誤差を有し得る。回転誤差は、例えば上述の図２Ａに示されている設計レイアウトで指定された向きに対する、デバイス２０２の望ましくない回転によって引き起こされる。さらに、製造工程における熱サイクルによって、上述の図２Ａに示されているレイアウト設計と比較して、デバイス２０２と基板２５５のサイズ比及び／又は面積比の差異が生じ得る。例えば、基板２５５は、デバイス２０２の熱膨張係数（ＣＴＥ）よりも大きいＣＴＥを有するポリマーを含むことができ、典型的にはシリコンから作られる。このＣＴＥの違いが、例えば、本明細書ではデバイス２０２と基板２５５との間のスケーリング誤差とも呼ばれる上述の異なる比をもたらし得る。

【0057】

上述の図１に示されているように、上記基板は、複数のオブジェクト１２０、したがって、それぞれが少なくともデバイス２０２を含んでいる複数の電子モジュール２６０を（例えば１０００個超）含み得る。電子モジュール２６０のこの例示的な製造工程では、１０００個を超えるデバイス２０２が基板２５５に結合され、その基板２５５を横断する複数の電子モジュール２６０の画像を、位置合わせ検査システム又はＡＯＩサブシステム１３２などの適当な計測システムが取得する（例えば、５つの電子モジュールをサンプリングする）。

【0058】

いくつかの実施形態では、上記プロセッサは、データベース１３０から、電子モジュール２００全てとほぼ同じであるフレーム２１０全ての領域と位置のみ（基板全域ではない）を抽出し、その情報をコンピュータ１２６のメモリに保存するように構成される。これらの実施形態では、上記プロセッサは、コンピュータ１２６のメモリ及び通信リソースへの負荷を低減し、また、ＬＤＩサブシステム１３６の動作の速度及び信頼性の改善も可能にする。

【0059】

いくつかの実施形態では、上記プロセッサは、位置合わせ検査システム及び／又はＡＯＩサブシステム１３２からデジタル入力を受信するように構成される。これらのデジタル入力とは、例えば、サンプリングされた電子モジュール２６０のそれぞれから取得された画像のセット及び／又は計測値のセット（例えば、電子モジュール２６０の実際に生成された特徴的部分のサイズ、向き、及び設計された特徴的部分との間の位置合わせ）などである。尚、上記デジタル入力は、例えば上述の図２Ａに示されているレイアウト設計に従って製造された、本明細書では実際の電子モジュール２６０とも呼ばれる、生成された電子モジュール２６０の少なくとも一部分を含むが、この電子モジュール２６０は、電気トレース２２２の少なくとも一部分（例えば区画２４４）は含まない。

【0060】

いくつかの実施形態では、上記プロセッサは、上記デジタル入力の画像及び計測値に基づいて、レイアウト設計（例えば、上述の図２Ａに示されているもの）に対する、デバイスと基板２５５の結合における誤差を見積もるように構成される。尚、この見積誤差は典型的には、上述のシフト、回転及びスケーリングの各誤差の組み合わせを含むことに留意されたい。

【0061】

代替実施形態では、上記見積誤差は、上述の誤差のうちの１つのみ、又は追加の誤差、或いは位置合わせ検査システム又は他の任意のイメージング及び/若しくは計測システムから受信したデジタル入力に基づいて見積もられた２つ以上の誤差の組み合わせを含み得る。

【0062】

いくつかの実施形態では、上記プロセッサは、基板２５５上のデバイス２０２の最大配置誤差に基づいて、ゾーン２１１の幅（すなわち、フレーム２１０と２２０の間のマージン）を設定するように構成される。この最大誤差は典型的には、上述のシフト誤差と回転誤差とスケーリング誤差の組み合わせである。一実施形態では、上記プロセッサは、ゾーン２１１の幅を設定するための最大誤差に係数（例えば、５）を適用する。例えば、１ｍｍのサイズ（例えば、長さ及び幅）を有するデバイス２０２の場合、指定シフト誤差は３０μｍであり、指定回転誤差は１０ミリラジアン（ｍｒａｄ）であり（その結果、回転に起因して最大１０μｍの変位が生じる）、指定スケーリング誤差は１％である（その結果、デバイス２０２の少なくとも１つと基板２５５のスケーリング誤差に起因して追加の１０μｍの誤差が生じる）。この例では、複合的な最大誤差は合計で５０μｍになり、したがって、ゾーン２１１の選定幅は２５０μｍに設定される。

【0063】

他の実施形態では、上記プロセッサは、ゾーン２１１の幅の設定に適した他の任意の計算を適用し得る。例えば、最大誤差に適用される係数は、１より大きく５より小さくし得る。係数を例として１．５にすると、ゾーン２１１の幅が２５０μｍから７５μｍに減少することにより、フレーム２２０のフットプリントが縮小する。この係数により、基板２５５上により多数の電子モジュール２６０を組み込むことが可能になるが、総誤差が指定値の５０μｍを超える場合、例えば、総誤差が合計で８０μｍになると、製造歩留まりが低下し得る。この例では、一電子モジュール２６０のデバイス２０２の少なくとも一部分が、場合によりフレーム２２０の領域を超える。したがってコンピュータ１２６のプロセッサは、その電子モジュール２６０を不適格にする。

【0064】

代替実施形態では、上記プロセッサは、ゾーン２１１の幅の計算に、１つの誤差（例えば、シフト誤差）のみ、又は上述の誤差のうちから選択された２つの組み合わせ（例えば、シフト誤差と回転誤差）、又は例えばＡＯＩサブシステム１３２などから提供される別の計測値の別の誤差、又はそれらの組み合わせ、又は他の任意の適当な方法を使用し得る。

【0065】

それに加えて又はその代わりに、ある特定の電子モジュールの見積誤差が指定された値を超える場合、上記プロセッサは、その特定の電子モジュールを不適格にするアラームを発行し得る。一実施形態では、ＡＯＩサブシステム１３２はさらに、例えばある特定の電子モジュール２６０などの中にある、欠陥を検出するように構成される。これにより、その特定の電子モジュールで上述の見積誤差が仕様の範囲内にあっても、上記プロセッサが、上記欠陥のためにその特定の電子モジュールを不適格にできるようになる。

【0066】

いくつかの実施形態では、上記プロセッサは、電気トレース２２２の少なくとも区画２４４について、上述の見積誤差を補正する実際的なルートを計算するように構成される。図２Ｂに示されているように、トレース２２２の区画２１８及び２１６は、例えば、上述の図２Ａに示されている設計レイアウトのように、デバイス２０２のパッド２０４に対して保持される。したがって、区画２４４の実際的なルートは、フレーム２１０と２２０にそれぞれ位置する区画２１８と２１６の端を接続することにより、誤差を補償する。

【0067】

尚、各区画２１８は、それぞれのパッド２０４に対して同じ位置及び向きで保持されるが、実際には、上述の誤差のためにそれらのパッド２０４は変位していることに留意されたい。一実施形態では、上記プロセッサは、区画２４４の実際的なルートを計算するのと同じ方法を使用して、各区画２１８の実際的なルートを計算するように構成される。

【0068】

つまり、デバイス２０２が変位するとともに変位したそれぞれのパッド２０４に対して各区画２１８の設計位置及び向きを保持するために、区画２１８の実際的なルートは、その区画２１８の設計ルートと異なるものになる。その区画２１８の実際的なルートと設計ルートとの間の相対的な変位を補償するために、区画２４４の実際的なルートは、その区画２４４の設計ルートと異なるものになる。

【0069】

その後、計算された実際的なルートに基づいて、ＬＤＩサブシステム１３６は、上述のように、トレース２２２の全ての区画（例えば、区画２１６、２４４及び２１８）を焼き付ける。

【0070】

図２Ｂの方法及びレイアウトは、明確にするために簡略化されており、また、本発明の実施形態が対処する特定の問題を説明する目的と、それらの実施形態の、ＤＩシステム１００などの任意のＤＩシステムの性能を向上させる際の適用例を示す目的で、例として示されている。

【0071】

ただし、本発明の実施形態は、この特定の種類の例示的なＤＩシステム及び／又は方法及び／又はレイアウトに限定されず、本明細書に記載の原理は、他の任意の種類のシステム、方法及びレイアウトにも同様に適用され得る。

【0072】

代替実施形態では、上記プロセッサは、デバイス２０２と基板２５５の結合における上記見積誤差を補正する他の任意の適当な方法を適用し得る。例えば、ＤＩシステム１００の代わりにインクジェットシステム、又は金属プリンタなどの他の任意の適当なタイプの積層造形技術、又は任意のＣＡＭステーションの再配線ソリューション、又はデバイス２０２と基板２５５との間の結合における見積誤差を補正するための他の任意の適当な方法を使用する。

【0073】

図３は、本発明の一実施形態による、デバイス２０２と基板２５５の結合における見積誤差を補正する方法を概略的に示すフローチャートである。この方法は、設計受信ステップ３００で開始し、上記プロセッサが、例えばデータベース１３０から、基板２５５上にレイアウトされたパネルの設計を受信する。上記プロセッサはさらに、システム１００のユーザからの入力、及び／又はデータベース１３０の１つ又は複数のファイルに基づいて、着目領域と、各着目領域のそれぞれのサイズとを規定するように構成される。例えば、上記ユーザ入力は、各電子モジュール（例えば、電子モジュール２００）の位置、デバイス２０２のサイズ及び上記で説明した指定のシフト、回転、及びスケーリングの各誤差を含み得る。

【0074】

パネル学習ステップ３０２では、上記プロセッサは、例えばトレース２２２に沿って、設計レイアウト内の着目ポイントを決定し、各着目ポイントに近接するポイントを選出する。このパネル学習ステップ３０２は、本明細書では「オフラインステップ」又は「前処理ステップ」とも呼ばれる。いくつかの実施形態では、上記プロセッサは、このオフラインステップに基づいて、後述の図５で詳細に説明するように、トレース２２２の設計幅を計算するように構成される。

【0075】

原則として、パネル学習ステップ３０２は、例えば、位置合わせ検査システム等からデジタル入力を受信した後など、後の段階で実行され得るが、ステップ３０２の前処理を行うと、システム１００の速度及び効率が改善される。

【0076】

デジタル入力受信ステップ３０４では、上記プロセッサは、位置合わせ検査システムから（又はＡＯＩサブシステム１３２などの他の任意の適当なシステムから）、実際の電子モジュール（例えば、電子モジュール２６０）の少なくとも一部分のデジタル入力（例えば、基板２５５全域の複数の場所で取得された画像及び／又は計測値）を受信する。この実際の電子モジュールは、電気トレース２２２の少なくとも区画２４４は含まずに、上述の図２Ａに示されているレイアウト設計に従って製造されたものである。上述の図２Ｂで説明したように、上記プロセッサは、上記デジタル入力に基づいて、レイアウト設計（例えば、電子モジュール２００のもの）に対する、複合的な誤差（例えば、シフト、回転及びスケーリングの誤差）を見積もるように構成される。この複合的な誤差は、デバイス２０２を基板２５５に結合する工程で引き起こされるものである。尚、ステップ３００及び３０２はオフラインステップとみなされ、デジタル入力を受信した後に上記プロセッサによって実行される他の全ての操作はオンラインステップとみなされることに留意されたい。オフラインステップとオンラインステップについては、後述の図４～６で詳細に示す。

【0077】

変換ステップ３０６では、上記プロセッサは、区画２４４及び任意選択で電子モジュール２０６の他の要素の、前処理されたデータ（ステップ３０２で上述）を変換して、ステップ３０４で受信したデジタル入力に適合した計算ルートを形成する。つまり、上記プロセッサは、電気トレース２２２の着目の特徴的部分の設計パターンを、基板２５５の設計レイアウトよりもデバイス２０２の実際の位置に適合するように、変換する。求める変換式については、後述の図５で詳細に示す。

【0078】

検証ステップ３０８では、上記プロセッサは、上述のステップ３０６で得られた計算ルートに、上記電子モジュールの一連の設計ルールを適用する。この設計ルールとは、例えば、トレース２２２の最小幅、電子モジュールの隣接する特徴的部分間の最小距離、着目の特徴的部分の許容される形状、その他の設計ルールなどである。いくつかの実施形態では、上記プロセッサは、設計ルールをチェックするためのソフトウェアを使用してもよく、且つ／又は任意の適当な市販の設計ルールチェックステーション（図示せず）にインターフェースで接続してもよい。

【0079】

いくつかの実施形態では、上記プロセッサは、設計ルールを適用した後、その設計ルールに違反する（すなわち、適合できない）１つ又は複数の電子モジュールを識別し得る。つまり、その各電子モジュールでは、ステップ３０４の見積誤差を、区画２４４の上記計算ルートでは補正できない、又はその補正を設計ルールに適合させることに失敗し得る。これらの実施形態では、上記プロセッサは、本明細書では「スクラップ」とも呼ばれる、そういった電子モジュールを不適格とするように構成される。これは、ＬＤＩサブシステム１３６の稼働時間を、設計ルールに適合する電子モジュールに集中させるためである。

【0080】

他の実施形態では、上記プロセッサは、この工程の後の段階で実行され得る補正工程ステップのために、上記の電子モジュールにマーキングするように構成される。このマーキングは、例えば１つ又は複数の各電子モジュールの座標を含んだファイルなどを使用した電子的なマーキング、及び／又は任意の適当な技術を使用した物理的なマーキングであり得る。上記で指摘したが、上記プロセッサは、区画２４４、及び／又は電気トレース２２２の別の部分の、新たなルートを計算することができ、トレース２２２における算出した誤差を補正するために、１つ又は複数の命令ファイルをＬＤＩサブシステム１３６に送信することができる。

【0081】

調整ステップ３１０では、上記プロセッサは、設計ルールに基づいて計算ルートを調整して、少なくとも区画２４４（及び任意選択で電子モジュールの他の要素）の、実際的なルートを計算する。この実際的なルートは、見積誤差を補正し、電子モジュールの設計ルールにも適合している。いくつかの実施形態では、上記プロセッサは、実際的なルートを得た後、その実際的なルートをトレース２２２の区画２４４に適用するための１つ又は複数の命令ファイルを、ＬＤＩサブシステム１３６（又は他の任意の適当なタイプのパターニングシステム）に送信する。これにより、上記方法のオンラインステップが終了する。

【0082】

例示的な一実施形態では、ある特定のポイントでは、設計ルールに基づくと、区画２１６、２１８及び２４４に沿った電気トレース２２２の設計幅は１０μｍである。変換ステップ３０６の後、少なくとも１つの区画２４４の計算幅は８μｍであり、その結果、誤差が２μｍになるので、上記プロセッサは区画２４４の幅を広げる必要がある。この実施形態では、上記プロセッサは、その特定のポイントにある区画２４４の２つの縁をそれぞれ、区画２４４の中心から遠ざかる方向に誤差の半分（例えば、１μｍ）だけシフトさせ、それにより、区画２４４の幅を８μｍから１０μｍに広げる。

【0083】

別の例示的な実施形態では、ある特定の位置におけるトレース２２２の計算幅は１４μｍであるが、その特定の位置におけるトレースの設計幅は１０μｍであるため、上記プロセッサは、そのトレースの幅を４μｍ狭める必要がある。この実施形態では、上記プロセッサは、その特定の位置にあるトレース２２２の両側の縁をそれぞれ、中心に向かって２μｍだけシフトさせる。

【0084】

他の実施形態では、上記プロセッサは、２つの隣接するライン間の最小距離など、他の設計ルールに適合するように、２つの縁の間に非対称の調整を適用し得る。計算幅８μｍ（設計ルールの指定幅は１０μｍである）を有する区画２４４の例では、上記プロセッサは、計算幅と設計ルールとの２μｍの差を補償するために、例えば一方の縁を０．５μｍ、もう一方の縁を１．５μｍだけ区画２４４の中心から遠ざかるようにシフトさせ得る。他の実施形態では、上記プロセッサは、一方の縁のみを２μｍだけシフトさせることができ、もう一方の縁は移動しない。

【0085】

他の実施形態では、上記プロセッサは、他の任意の適当な調整を、ライン、及び／又はライン間の間隔、及び／又はトレンチ、及び／又はオブジェクト１２０の他の特徴的部分及びパターンに適用するように構成される。

【0086】

パターニングステップ３１２では、ＬＤＩサブシステム１３６が、１つ又は複数の命令ファイルを実行して、実際的なルートに基づいて、基板２５５上に少なくとも区画２４４を形成する。尚、ＬＤＩサブシステム１３６は、設計ルートの代わりに、デバイス２０２の配置誤差を補償し且つ設計ルールに適合するような実際的なルートに沿って、区画２４４を焼き付けることに留意されたい。パターニングステップ３１２で、図３の方法は終了する。

【0087】

図４は、本発明の一実施形態による、電子モジュール２００の中間区画のレイアウト設計の模式図である。図４のレイアウト設計は、電子モジュール２００のレイアウト設計に対する、基板２５５上のデバイス２０２の配置誤差を見積もる上述の方法を詳細に例示している。

【0088】

いくつかの実施形態では、「ｐ」は、トレース２２２の縁の上に配置されたポイントを表す。ポイントｐは、区画２４４内の、フレーム２２０から距離ｄ_ｏｕｔ、且つフレーム２１０から距離ｄ_ｉｎをとって位置する。いくつかの実施形態では、上記プロセッサは、ポイントｐの、フレーム２１０及び２２０に対する近接度を示すパラメータαを計算する。αの計算は、以下の式（１）を使用して実行される。
（１）α＝ｄ_ｉｎ／（ｄ_ｉｎ＋ｄ_ｏｕｔ）

【0089】

αの値は０～１の範囲を有する。ポイントｐがポイント４０２に配置されている場合、ｄ_ｉｎはゼロに等しく、したがってパラメータαはゼロに等しい。ポイントｐがポイント４０４に配置されている場合、ｄ_ｏｕｔはゼロに等しく、したがってパラメータαは１に等しい。

【0090】

いくつかの実施形態では、上記プロセッサは、ポイントｐなど着目のポイントの位置を、本明細書では「ｐ_ｃａｌｃ」と呼ばれる計算位置に変換することによって、（設計ルールを適用する前に）区画２４４の計算ルートを計算するように構成される。ｐ_ｃａｌｃの計算は、以下の式（２）を使用して実行される。
（２）ｐ_ｃａｌｃ＝α×ｐ＋（１－α）×Ｔ（ｐ）
ここで、Ｔ（ｐ）は、例えば変換行列などの変換関数である。尚、式（２）は、フレーム２１０及び２２０に対するポイントｐの近接度に基づいて変換行列を適用することに留意されたい。したがって、αが１に等しい場合、ｐ_ｃａｌｃはｐに等しくなる。これは、ポイントｐの変換が行われないことを意味する。αがゼロに等しい場合、ｐ_ｃａｌｃはＴ（ｐ）に等しくなる。これは、ポイントｐで完全な変換が行われることを意味する。ポイントｐなど着目のポイントの変換については、後述の図５で概略的に示す。図２Ｂに示されているように、区画２４４は、例えば、フレーム２１０及び２２０にそれぞれ位置する区画２１８及び２１６の端部の間に配設された直線状の形状を有し得る。したがって、ｐ_ｃａｌｃの位置は、フレーム２１０及び２２０からのポイントｐの距離を表すαに応じて決まる。

【0091】

図５は、本発明の一実施形態による、区画２４４の実際的なルートを計算するための処理シーケンスの模式図である。

【0092】

ここで、図５のオフライン部を参照する。いくつかの実施形態では、上記プロセッサが、データベース１３０から、中間区画の設計ルート５０２を受信する。この設計ルート５０２は、例えば、基板２５５上に配置された上述の図２Ａの設計区画２４４に置き換わり得る。パネル学習ステップ３０２で説明したように、上記プロセッサは、設計ルート５０２の前処理済みのバージョンである前処理ルート５０４上に示されている、ポイントｐ_{ｄｅｓｉｇｎ}、ｐ１及びｐ２などの着目のポイントを、設計レイアウト内で識別する。

【0093】

いくつかの実施形態では、上記プロセッサはさらに、最小距離を識別して、前処理ルート５０４の設計幅（本明細書では「Ｗ_{ｄｅｓｉｇｎ}」とも呼ばれ、これは前処理ルート５０４に示されている）を計算する。この最小距離は、例えば、前処理ルート５０４の左側の縁５０６に位置するポイントｐ_{ｄｅｓｉｇｎ}と、それに最も近い、前処理ルート５０４の右側の縁５０８に位置するポイント（本明細書ではｑ_{ｄｅｓｉｇｎ}と呼ばれる）との間の距離である。

【0094】

尚、上記オフラインステップは、１つの電子モジュールの設計に対して実行されるが、基板２５５など、それに対応する１つの基板に結合されている同じ設計を有する全ての電子モジュールに適用可能である。

【0095】

次に、図５のオンライン部を参照する。このオンライン部は、上記オフラインステップでプロセッサによって計算された前処理ルート５０４のコピーを含む。上述の図３のステップ３０４で説明したように、上記プロセッサは、位置合わせ検査システムから、各実際の電子モジュール（例えば、電子モジュール２６０）のデジタル入力を受信する。この実際のモジュールは、上記電気トレースの少なくとも中間区画は含まずに、電子モジュール２００のレイアウト設計に従って製造されたものである。

【0096】

尚、以下のオンラインステップは、電子モジュールごとに実行される。これは、デバイスと各基板との結合における見積誤差がそれぞれ異なるためである。

【0097】

いくつかの実施形態では、上記プロセッサは、デバイス２０２を基板２５５上に配置する工程で引き起こされる、レイアウト設計に対するシフト、回転、及びスケーリングの複合誤差を、上記デジタル入力に基づいて見積もるように構成される。この見積誤差に基づいて、上記プロセッサは各ポイントｐのα及びＴ（ｐ）を計算し、その計算したα及びＴ（ｐ）に基づいて、ルート５０４の前処理データを変換して、受信したデジタル入力に適合する計算ルート５１０を形成する。

【0098】

図５の例では、ポイントｐ１_ｃａｌｃは、上述の図２Ｂの区画２１６の端とフレーム２２０との交点に近接した中間区画上のポイントに対応することができ、ポイントｐ２_ｃａｌｃは、上述の図２Ｂの区画２１８の端とフレーム２１０との交点に近接した中間区画上のポイントに対応し得る。

【0099】

図２Ｂに示されているように、上記誤差の大部分はデバイス２０２の縁で発生し、区画２１６の端とフレーム２２０との交点の近くでは誤差はほとんど観察されない。したがって、ポイントｐ１_ｃａｌｃはポイントｐ１に近接して位置する。つまり、ポイントｐ１からポイントｐ１_ｃａｌｃへの変換における変位の距離はほぼゼロである。

【0100】

計算ルート５１０に示されているように、ポイントｐ２は、計算ルート５１０上のデバイス２０２に最も近接した位置にあり、したがって、ポイントｐ２からポイントｐ２_ｃａｌｃへの変換は、大幅な変位を伴う。同様に、この例では、ポイントｐ_{ｄｅｓｉｇｎ}からｐ_ｃａｌｃへの変換は、ポイントｐ１からｐ１_ｃａｌｃへの変換よりも大きく、ポイントｐ２からｐ２_ｃａｌｃへの変換よりも小さい変位を伴う。

【0101】

いくつかの実施形態では、上記プロセッサは、上記変換により、中間区画のパターンを表す１つ又は複数の多角形を得、その多角形の縁（辺）５０８に沿って、ポイントｐ_ｃａｌｃから最小距離に位置するポイントｑ_ｃａｌｃを探索する。ポイントｐ_ｃａｌｃとｑ_ｃａｌｃとの間の距離は、本明細書では計算幅と呼ばれ、Ｗ_ｃａｌｃとも呼ばれる。Ｗ_ｃａｌｃは計算ルート５１０上に示されている。

【0102】

上記プロセッサは、ポイントｐ１_ｃａｌｃ及びｐ２_ｃａｌｃなど、他のポイントに同じ方法を適用して、それぞれの最小距離Ｗ_ｃａｌｃ１、Ｗ_ｃａｌｃ２をとったところに、それぞれ対応するポイントｑ１_ｃａｌｃ、ｑ２_ｃａｌｃを生成し、それによって計算されたルート５１０の完全なパターンを計算する。尚、計算幅のうち（例えば、Ｗ_ｃａｌｃ、Ｗ_ｃａｌｃ１及びＷ_ｃａｌｃ２のうち）の少なくとも２つは、互いに異なり得ることに留意されたい。

【0103】

いくつかの実施形態では、上記プロセッサは、計算ルート５１０に電子モジュールの一連の設計ルールを適用して、設計ルールへの適合を検証し、必要に応じて、計算ルート５１０のパターンを調整する。図５の例では、上記プロセッサは、計算ルート５１０の幅が、設計ルールの指定幅に適合しているかどうかをチェックする。上記プロセッサは、ルート５０４に沿って設計幅を学習し、その幅を計算ルート５１０に適用した後に、例えば以下の式（３）を使用することによって、補正の方向を決定するように構成される
（３）ｄｉｒ＝（ｐ_ｃａｌｃ－ｑ_ｃａｌｃ）／｜ｐ_ｃａｌｃ－ｑ_ｃａｌｃ｜
ここで、「ｄｉｒ」は、デカルト座標系の傾きにおいて、ｐ_ｃａｌｃからそれに対応する縁５０８上のｑ_ｃａｌｃへ向かう補正方向を示す単位ベクトルである。

【0104】

いくつかの実施形態では、上記プロセッサはさらに、例えば以下の式（４）を使用して、補正量を計算するように構成される
（４）Ｘ＝（Ｗ_{ｄｅｓｉｇｎ}－｜ｐ_ｃａｌｃ－ｑ_ｃａｌｃ｜）／２
ここで、Ｘはベクトル「ｄｉｒ」に沿って計算された補正量であり、｜ｐ_ｃａｌｃ－ｑ_ｃａｌｃ｜は計算幅の絶対値を表す（図５にＷ_ｃａｌｃとして示されている）。

【0105】

尚、Ｘの計算では、両方の縁上にあるポイント、つまり縁５０６上のポイントと５０８上のポイントを移動させるため、設計幅と計算幅の差を２で除算していることに留意されたい。他の実施形態では、上記プロセッサは、一方のポイントのみを移動させることによって（例えば、５０６上のポイントをアンカーとして設定し、５０８上のポイントのみを移動させることによって、又はその逆によって）Ｘを計算し得る。これらの実施形態では、式（４）から、２による除算が省かれる。

【0106】

その後、上記プロセッサは、計算ルート５１０に沿って選択した複数のポイント（例えば、ポイントｐ１_ｃａｌｃ及びｐ２_ｃａｌｃ）に、式（３）及び（４）を適用し、計算ルート５１０の少なくともいくつかのポイントを検証又は調整することによって、実際的なルート５２０を生成する。

【0107】

図５の例では、上記プロセッサは、ｐ_ｃａｌｃ及びｑ_ｃａｌｃにそれぞれ対応して、本明細書ではｐ_ａｃｔ及びｑ_ａｃｔと呼ばれる実際的な位置を設定する。この実際的な位置は、実際的なルート５２０に示されている実際的な幅（本明細書ではＷ_ａｃｔとも呼ばれる）の位置に設定される。ここで、Ｗ_ａｃｔは、対応する電子モジュールの設計ルールに適合している。

【0108】

上記プロセッサはまた、ｐ１_ａｃｔとｑ１_ａｃｔ、の対、ｐ２_ａｃｔとｑ２_ａｃｔの対などの追加のポイント対を検証又は調整して、実際的なルート５２０を生成する。

【0109】

上述の処理シーケンス及び方法は、例として提供されており、代替実施形態では、他の適当な方法も使用され得る。例えば、特定のシフトと回転の事前に計算した正確な解の間で補間又は外挿を実行したり、ダイの実際の位置に基づいた変形格子に沿ってトレースを変換したり、設計ルールの下でトレースの経路の最適化を実行したりする。

【0110】

図６は、本発明の一実施形態による、ある特定の電子モジュールのレイアウト設計６００と、その特定の電子モジュールの実際に製造された構成部品のデジタル入力を表す画像６２０との間における、変換行列を生成するための処理シーケンスの模式図である。いくつかの実施形態では、本明細書に記載の処理シーケンスは、上述の図３のステップ３０６で基本的に説明した変換ステップの一部分の詳細な説明を含む。

【0111】

いくつかの実施形態では、上記プロセッサは、データベース１３０からレイアウト設計６００を受信する。このレイアウト設計６００は、４つの位置合わせマーク６０４を有するパネル６０２と、４つの位置合わせマーク６１０及び６１２をそれぞれ有する２つの電子モジュール６０６及び６０８とを含む。他の実施形態では、パネル６０２と各電子モジュール６０６及び６０８は、互いに異なり得る他の任意の適当な数の位置合わせマークを有し得る。さらに、電子モジュール６０６及び６０８は、互いに異なる構成、例えば、異なる数及びタイプのデバイス、及び／又は異なるパターンの電気トレースを有し得る。

【0112】

他の実施形態では、レイアウト設計６００は、両電子モジュール６０６と６０８の代わりに、２つのダイを含んだ単一の電子モジュールを有し得る。以下の説明は、「電子モジュール」という用語を「ダイ」という用語に置き換えることによって、これらの実施形態に適用可能である。

【0113】

いくつかの実施形態では、上記プロセッサは、位置合わせ検査システム及び／又はＡＯＩサブシステム１３２から、レイアウト設計６００のパネル６０２に対応するパネル６２２を含んだ、デジタル入力の画像６２０を受信する。パネル６２２は、位置合わせマーク６０４に対応する４つの位置合わせマーク６２４と、２つの電子モジュール６２６及び６２８とを含み、電子モジュール６２６及び６２８はそれぞれ、４つの位置合わせマーク６３０、６３２を有する。電子モジュール６２６及び６２８はそれぞれ電子モジュール６０６、６０８に対応し、位置合わせマーク６３０及び６３２はそれぞれレイアウト設計６００の位置合わせマーク６１０、６１２に対応する。

【0114】

いくつかの実施形態では、上記プロセッサは、レイアウト設計６００及び画像６２０の上述の特徴的部分と、任意選択でその電子モジュールの追加の特徴的部分とに基づいて、中間区画の計算ルートを生成するための変換行列を求める。

【0115】

いくつかの実施形態では、上記プロセッサは、電子モジュール６０６の座標系で位置合わせマーク６１０と６３０とを突き合わせることによって、位置合わせマーク６１０に初期変換行列「Ｂ」を適用する。同様に、上記プロセッサは、電子モジュール６０８の座標系で位置合わせマーク６１２と６３２とを突き合わせることによって、位置合わせマーク６１２に初期変換行列「Ｃ」を適用する。

【0116】

いくつかの実施形態では、上記プロセッサは、画像６２０のパネル６２２の座標系でそのパネル６２２の位置合わせマーク６２４の位置とパネル６０２の位置合わせマーク６０４の位置とを突き合わせることによって、位置合わせマーク６２４に変換行列「Ａ」を適用する。

【0117】

いくつかの実施形態では、上記プロセッサは、初期変換行列「Ｂ」及び「Ｃ」を調整するために変換行列「Ａ」を適用し、その結果、電子モジュール６０６の着目のポイントの変換式を生成するための合成変換「ＡＢ」、及び電子モジュール６０８の着目のポイントの変換式を生成するための合成変換「ＡＣ」が得られる。

【0118】

図７は、本発明の一実施形態による、電子デバイス７０２と７１２の間の基板７７７を介した電気的結合に対する誤差を補正するためのレイアウト７００の模式図である。基板７７７は例えば、基板２５５に置き換わることができ、デバイス７０２と７１２はそれぞれ、例えば上述の図２Ｂのデバイス２０２に置き換わり得る。尚、デバイス７０２と７１２は、互いに類似していても、異なっていてもよい。

【0119】

いくつかの実施形態では、レイアウト７００は、上述の図２Ａに示されているものではなく、２つのデバイスを備えた電子モジュールの少なくとも一部分のレイアウトを含む。

【0120】

いくつかの実施形態では、レイアウト７００は、デバイス７０２のパッド７０４と基板７７７のコネクタ７０６との間を接続する電気トレース７０８を含む。同様に、電気トレース７１８は、デバイス７１２のパッド７１４と基板７７７のコネクタ７１６との間に配設されている。いくつかの実施形態では、レイアウト７００はさらに、デバイス７０２のパッド７０４とデバイス７１２のパッド７１４との間を接続する電気トレース７１０を含む。電気トレース７０８、７１０及び７１８は、典型的には類似しているが、その代わりに、例えば長さ、及び／又は幅、及び／又は材料の組成が互いに異なっていてもよい。例えば、電気トレース７１０は電気トレース７０８と異なり得る。

【0121】

例えば上述の図２Ｂで説明したように、１つ又は複数のピックアンドプレースシステムが、デバイス７０２及び７１２を、１つ又は複数の対応するテープからピックアップし、基板７７７上のそれぞれの所定の位置に結合する。この基板７７７に対するデバイス７０２及び７１２の結合の配置誤差は、典型的には、図２Ｂで説明したデバイス２０２と基板２５５の結合における配置誤差に類似している。しかしながら、デバイス７０２と７１２の間が近接していることにより、電気トレース７１０を配線することによって補正すべき誤差の大きさが、例えば２倍に増加し得る。

【0122】

いくつかの実施形態では、上記プロセッサは、典型的には、例えば電気トレース７０８と電気トレース７１０とに、上述の方法と同じ誤差の見積方法及び実際的なルートの計算方法を適用するが、許容誤差のセットは異なるものを適用し得る。

【0123】

他の実施形態では、上記プロセッサは、実際的なルートを計算するための変換行列及び／又は設計ルールの異なるセットを、例えば電気トレース７０８と電気トレース７１０とに適用し得る。

【0124】

代替実施形態では、上記プロセッサは、パッド７０４及び７１４うちの少なくともいくつかを、例えば基板７７７を介してではなく、互いに直接電気的接続するため、類似又は代替のルートを計算し得る。これらの実施形態では、この直接配線が、ＬＤＩサブシステム１３６によって実行されるＬＤＩ工程を使用して、又はワイヤボンディングなどの任意の適当な生成工程を使用して、実行され得る。

【0125】

この電気トレース７１０の例では、上記プロセッサは、各電気トレース７１０を３つの区画に、つまり、デバイス７０２のパッド７０４と物理的な縁７０３の間の第１の区画と、デバイス７１２のパッド７１４と物理的な縁７１３の間の第２の区画と、第１の区画と第２の区画の間を接続する、ゾーン７２０とも呼ばれる第３の区画とに分割し得る。

【0126】

いくつかの実施形態では、上述の方法に従って、上記プロセッサは、各パッド（例えばパッド７０４及び７１４）とゾーン７２０との間にある電気トレース７１０の各区間の実際的なパターンを調整することができ、この調整は、それぞれのパッドに対してこれらの区画の設計ルートを保持するように行われる。上記プロセッサは、レイアウト設計に対するデバイス７０２と７１２の配置の複合的な誤差によって引き起こされた見積誤差を補正する実際的なルートを、ゾーン７２０の内部で計算し得る。その後、上記プロセッサは、この計算した実際的なルートを少なくとも含んだ１つ又は複数の実行ファイルを、電気トレース７１０の実際的なルートを生成するためにＬＤＩサブシステム１３６に送信し得る。

【0127】

尚、実際には、上記プロセッサは、各電気トレース７１０の全ての区画の実際的なルートを計算することに留意されたい。上述の図２Ｂで説明したように、上記プロセッサは、ゾーン７２０と各パッド（例えばパッド７０４及び７１４）との間を接続するトレース７１０の各区画の実際的なルートを計算することによって、これらトレース７１０の各区画の、それぞれのパッド７０４及び７１４に対する相対的な位置及び向きが、設計レイアウトのものと同様に保持される。つまり、パッド７０４及び７１４は元の設計に対して変位しており、したがって、これらのパッドに結合された区画はそれに応じて、パッド７０４及び７１４のそれぞれと確実に接続するようにシフトされられる。

【0128】

本明細書に記載の実施形態は主に、ＰＣＢ及び／又は埋め込みダイのプロセスをベースにした電子モジュールの製造に対処するが、本明細書に記載の方法及びシステムは、ディスプレイ又は他の電子回路などの他の用途にも使用され得る。

【0129】

したがって、上述の実施形態は例として引用されているものであり、本発明が、上記で具体的に示し、説明したものに限定されないことが理解されよう。むしろ、本発明の範囲は、上記で説明した様々な特徴の組み合わせと部分的組み合わせの両方、並びに、当業者なら上記の説明を読めば思いつくであろう、従来技術には開示されていないそれらの変形形態及び変更形態を含む。本特許出願に参照により組み込まれる文献は、本出願の一部とみなすべきであるが、例外として、これらの組み込まれる文献に、本明細書で明示的又は暗黙的になされた定義と相容れない形で用語が定義されている限りにおいては、本明細書の定義のみを考慮すべきである。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】