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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-01
(45)【発行日】2024-05-13
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240502BHJP
【ＦＩ】
H01L29/78 652K
H01L29/78 653C
H01L29/78 652M
H01L29/78 657G
【請求項の数】
19
(21)【出願番号】P 2020102245
(22)【出願日】2020-06-12
(65)【公開番号】P2021197426
(43)【公開日】2021-12-27
【審査請求日】2023-02-02
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110004026
【氏名又は名称】弁理士法人ｉＸ
(72)【発明者】
【氏名】小林 勇介
(72)【発明者】
【氏名】坂野 竜則
(72)【発明者】
【氏名】雁木 比呂
(72)【発明者】
【氏名】井口 智明
(72)【発明者】
【氏名】加藤 貴大
(72)【発明者】
【氏名】林 祐輔
(72)【発明者】
【氏名】下條 亮平
(72)【発明者】
【氏名】西脇 達也
【審査官】杉山 芳弘
(56)【参考文献】
【文献】米国特許出願公開第２００３／０１７３６１９（ＵＳ，Ａ１）
【文献】特開２０１２－０８００６２（ＪＰ，Ａ）
【文献】特開平０８－３２１６０２（ＪＰ，Ａ）
【文献】特開２０１２－２０４５２９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１４／０１６７１４５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／７３９
Ｈ０１Ｌ ２１／３３６
(57)【特許請求の範囲】
【請求項1】
第１導電形の第１半導体領域と、前記第１導電形の第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、を含む半導体部材と、前記第１半導体領域と電気的に接続された第１電極と、
前記第２半導体領域と電気的に接続された第２電極と、
ゲート電極と、
前記ゲート電極と電気的に接続されたゲート端子と、
前記第１電極、前記第２電極及び前記ゲート電極と電気的に絶縁された第１導電部材であって、前記ゲート電極と前記第３半導体領域との間の第１距離は、前記第１導電部材と前記第３半導体領域との間の第２距離よりも短い、前記第１導電部材と、
前記第１導電部材と電気的に接続された第１端子と、
第１絶縁部材であって、前記第１絶縁部材は、前記第３半導体領域と前記ゲート電極との間の第１絶縁領域と、前記ゲート電極と前記第１導電部材との間の第２絶縁領域と、を含む、前記第１絶縁部材と、
を備え、
前記ゲート端子に入力される第１信号の後にスイッチングする第２信号が前記第１端子に入力されることが可能であり、
前記第１電極から前記第２電極への方向は、第１方向に沿い、
前記第１半導体領域は、第１部分領域、第２部分領域及び第３部分領域を含み、
前記第１部分領域から前記第２部分領域への方向は、前記第１方向と交差する第２方向に沿い、
前記第３部分領域は、前記第１方向において前記第１部分領域と前記第２半導体領域との間にあり、
前記第３半導体領域は、前記第１方向において、前記第３部分領域と前記第２半導体領域との間にあり、
前記第３半導体領域から前記ゲート電極への方向は前記第２方向に沿い、
前記ゲート電極の少なくとも一部は、前記第１方向において前記第２部分領域と前記第２電極との間にあり、
前記第１導電部材は、前記第１方向において、前記ゲート電極の少なくとも一部と、前記第２電極の少なくとも一部と、の間にある、半導体装置。
【請求項2】
前記ゲート電極と前記第１電極との間の第１電気容量は、前記ゲート電極と前記第１導電部材との間の第２電気容量よりも小さい、請求項１記載の半導体装置。
【請求項3】
前記第１導電部材の少なくとも一部は、前記第１電極と前記第２電極との間にある、請求項１または２に記載の半導体装置。
【請求項4】
前記第１信号の変化に応じて、前記第２電極と前記第１電極との間に流れる電流が変化し、前記第２信号の変化に応じて前記電流が変化しない、または、前記第２信号の前記変化に応じた前記電流の変化は、前記第１信号の前記変化に応じた前記電流の変化よりも小さい、請求項１～３のいずれか１つに記載の半導体装置。
【請求項5】
第１導電形の第１半導体領域と、前記第１導電形の第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、を含む半導体部材と、前記第１半導体領域と電気的に接続された第１電極と、
前記第２半導体領域と電気的に接続された第２電極と、
ゲート電極と、
前記ゲート電極と電気的に接続されたゲート端子と、
前記第１電極、前記第２電極及び前記ゲート電極と電気的に絶縁された第１導電部材であって、前記ゲート電極と前記第３半導体領域との間の第１距離は、前記第１導電部材と前記第３半導体領域との間の第２距離よりも短い、前記第１導電部材と、
前記第１導電部材と電気的に接続された第１端子と、
第１絶縁部材であって、前記第１絶縁部材は、前記第３半導体領域と前記ゲート電極との間の第１絶縁領域と、前記ゲート電極と前記第１導電部材との間の第２絶縁領域と、を含む、前記第１絶縁部材と、
を備え、
前記ゲート端子に入力される第１信号の後にスイッチングする第２信号が前記第１端子に入力されることが可能であり、
前記第１信号の変化に応じて、前記第２電極と前記第１電極との間に流れる電流が変化し、
前記第２信号の変化に応じて前記電流が変化しない、または、前記第２信号の前記変化に応じた前記電流の変化は、前記第１信号の前記変化に応じた前記電流の変化よりも小さい、半導体装置。
【請求項6】
前記第１電極から前記第２電極への方向は、第１方向に沿い、前記第１半導体領域は、第１部分領域、第２部分領域及び第３部分領域を含み、
前記第１部分領域から前記第２部分領域への方向は、前記第１方向と交差する第２方向に沿い、
前記第３部分領域は、前記第１方向において前記第１部分領域と前記第２半導体領域との間にあり、
前記第３半導体領域は、前記第１方向において、前記第３部分領域と前記第２半導体領域との間にあり、
前記第３半導体領域から前記ゲート電極への方向は前記第２方向に沿い、
前記ゲート電極の少なくとも一部は、前記第１方向において前記第２部分領域と前記第２電極との間にある、請求項５に記載の半導体装置。
【請求項7】
前記ゲート電極の前記第２方向における位置は、前記第３部分領域の前記第２方向における位置と、前記第１導電部材の前記第２方向における位置と、の間にある、請求項６に記載の半導体装置。
【請求項8】
第２導電部材をさらに備え、前記第３部分領域の一部から前記第２導電部材への方向は、前記第２方向に沿い、
前記第２導電部材の前記第１方向における位置は、前記第２部分領域の前記第１方向における位置と、前記ゲート電極の前記第１方向における位置と、の間にあり、
前記第１絶縁部材は、第３絶縁領域及び第４絶縁領域を含み、
前記第３絶縁領域は、前記第２方向において、前記第３部分領域と前記第２導電部材との間にあり、
前記第４絶縁領域は、前記第１方向において、前記第２部分領域と前記第２導電部材との間にあり、
前記第２導電部材は、前記第２電極と電気的に接続された、または、前記第２電極と電気的に接続されることが可能である、請求項７に記載の半導体装置。
【請求項9】
前記第１導電部材の少なくとも一部は、前記第１方向において、前記第２部分領域と前記ゲート電極との間にある、請求項６に記載の半導体装置。
【請求項10】
前記第１絶縁部材は、第３絶縁領域をさらに含み、前記第３絶縁領域は、前記第２方向において前記第３部分領域と前記第１導電部材の少なくとも一部と、の間にある、請求項７に記載の半導体装置。
【請求項11】
前記ゲート電極の少なくとも一部は、前記第３半導体領域と前記第１導電部材との間にある、請求項５または６に記載の半導体装置。
【請求項12】
前記第１電極から前記第２電極への方向は、第１方向に沿い、前記第１半導体領域は、第１部分領域、第２部分領域及び第３部分領域を含み、
前記第１部分領域から前記第２部分領域への方向は、前記第１方向と交差する第２方向に沿い、
前記第３部分領域は、前記第１方向において前記第１部分領域と前記第１導電部材との間にあり、
前記ゲート電極は、前記第１方向において前記第３部分領域と前記第１導電部材との間にあり、
前記第３半導体領域は、前記第２方向において、前記第３部分領域と前記第２半導体領域との間にある、請求項５に記載の半導体装置。
【請求項13】
前記第１端子の電位が前記第２電極の電位と同じである場合に、前記第１信号がオンからオフになるオフ時刻の後のオフミラー開始時刻にオフミラー期間が開始し、前記オフミラー開始時刻の後のオフミラー終了時刻に前記オフミラー期間が終了し、前記第２信号は、前記第１信号が前記オンから前記オフになる第１オフ時刻の後の第２オフ時刻に、前記オンから前記オフとなり、
前記第１オフ時刻から前記第２オフ時刻までの時間は、前記オフ時刻から前記オフミラー終了時刻までの時間よりも短い、請求項１～１２のいずれか１つに記載の半導体装置。
【請求項14】
前記第１オフ時刻から前記第２オフ時刻までの前記時間は、前記オフ時刻から前記オフミラー開始時刻までの時間の１．６倍以下である、請求項１３記載の半導体装置。
【請求項15】
素子部と、制御回路と、
を備え、
前記素子部は、
第１導電形の第１半導体領域と、前記第１導電形の第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、を含む半導体部材と、
前記第１半導体領域と電気的に接続された第１電極と、
前記第２半導体領域と電気的に接続された第２電極と、
ゲート電極と、
前記ゲート電極と電気的に接続されたゲート端子と、
前記第１電極、前記第２電極及び前記ゲート電極と電気的に絶縁された第１導電部材であって、前記ゲート電極と前記第３半導体領域との間の第１距離は、前記第１導電部材と前記第３半導体領域との間の第２距離よりも短い、前記第１導電部材と、
前記第１導電部材と電気的に接続された第１端子と、
第１絶縁部材であって、前記第１絶縁部材は、前記第３半導体領域と前記ゲート電極との間の第１絶縁領域と、前記ゲート電極と前記第１導電部材との間の第２絶縁領域と、を含む、前記第１絶縁部材と、
を含む素子部と、
を含み、
前記制御回路は、前記第２電極、前記第１電極、前記ゲート端子及び前記第１端子と電気的に接続され、
前記制御回路は、前記ゲート端子に第１信号を供給し、前記第１端子に、前記第１信号の後にスイッチングする第２信号を供給可能であり、
前記第１信号により前記ゲート端子に充電または放電される第１電荷量は、前記第２信号により前記第１端子に充電または放電される第２電荷量よりも小さい、半導体装置。
【請求項16】
前記第１端子の電位が前記第２電極の電位と同じである場合に、前記第１信号がオンからオフになるオフ時刻の後のオフミラー開始時刻にオフミラー期間が開始し、前記オフミラー開始時刻の後のオフミラー終了時刻に前記オフミラー期間が終了し、前記第２信号は、前記第１信号が前記オンから前記オフになる第１オフ時刻の後の第２オフ時刻に、前記オンから前記オフとなり、
前記第１オフ時刻から前記第２オフ時刻までの時間は、前記オフ時刻から前記オフミラー終了時刻までの時間よりも短い、請求項１５記載の半導体装置。
【請求項17】
前記第１オフ時刻から前記第２オフ時刻までの前記時間は、前記オフ時刻から前記オフミラー開始時刻までの時間の１．６倍以下である、請求項１６記載の半導体装置。
【請求項18】
前記第１端子の電位が前記第２電極の電位と同じである場合に、前記第１信号が前記オフから前記オンになるオン時刻の後のオンミラー開始時刻にオンミラー期間が開始し、前記オンミラー開始時刻の後のオンミラー終了時刻に前記オンミラー期間が終了し、前記第２信号は、前記第１信号が前記オフから前記オンになる第１オン時刻の後の第２オン時刻に、前記オフから前記オンとなり、
前記第１オン時刻から前記第２オン時刻までの時間は、前記オン時刻から前記オンミラー終了時刻までの時間よりも短い、請求項１６または１７に記載の半導体装置。
【請求項19】
前記第１オン時刻から前記第２オン時刻までの前記時間は、前記オン時刻から前記オンミラー開始時刻までの時間の１．４倍以下である、請求項１８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
例えば、トランジスタなどの半導体装置において、特性の向上が望まれる。
【先行技術文献】
【特許文献】
【0003】
【文献】特許第５６７４５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態は、特性を向上できる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本発明の実施形態によれば、半導体装置は、半導体部材と、第１電極と、第２電極と、ゲート電極と、ゲート端子と、第１導電部材と、第１端子と、第１絶縁部材と、を含む。前記半導体部材は、第１導電形の第１半導体領域と、前記第１導電形の第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間に設けられた第２導電形の第３半導体領域と、を含む。前記第１電極は、前記第１半導体領域と電気的に接続される。前記第２電極は、前記第２半導体領域と電気的に接続される。前記ゲート端子は、前記ゲート電極と電気的に接続される。前記第１導電部材は、前記第１電極、前記第２電極及び前記ゲート電極と電気的に絶縁される。前記ゲート電極と前記第３半導体領域との間の第１距離は、前記第１導電部材と前記第３半導体領域との間の第２距離よりも短い。前記第１端子は、前記第１導電部材と電気的に接続される。前記第１絶縁部材は、前記第３半導体領域と前記ゲート電極との間の第１絶縁領域と、前記ゲート電極と前記第１導電部材との間の第２絶縁領域と、を含む。前記ゲート端子に入力される第１信号とは異なるタイミングでスイッチングする第２信号が前記第１端子に入力されることが可能である。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、実施形態に係る半導体装置１１０は、半導体部材１０と、第１電極５１と、第２電極５２と、ゲート電極５３と、ゲート端子Ｔｇと、第１導電部材６１と、第１端子Ｔ１と、第１絶縁部材４１と、を含む。
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、実施形態に係る半導体装置１１０は、半導体部材１０と、第１電極５１と、第２電極５２と、ゲート電極５３と、ゲート端子Ｔｇと、第１導電部材６１と、第１端子Ｔ１と、第１絶縁部材４１と、を含む。
【0009】
半導体部材１０は、第１導電形の第１半導体領域１１と、第１導電形の第２半導体領域１２と、第２導電形の第３半導体領域１３と、を含む。第３半導体領域１３は、第１半導体領域１１と第２半導体領域１２との間に設けられる。
【0010】
例えば、第１導電形はｎ形であり第２導電形はｐ形である。実施形態において、第１導電形がｐ形で第２導電形がｎ形でも良い。以下では、第１導電形がｎ形で第２導電形がｐ形とする。
【0011】
第１電極５１は、第１半導体領域１１と電気的に接続される。第２電極５２は、第２半導体領域１２と電気的に接続される。この例では、第１電極端子Ｔｄ及び第２電極端子Ｔｓが設けられている。第１電極端子Ｔｄは、第１電極５１と電気的に接続される。第２電極端子Ｔｓは、第２電極５２と電気的に接続される。
【0012】
ゲート電極５３は、例えば、第３半導体領域１３と対向する。例えば、ゲート電極５３は、第３半導体領域１３と第１半導体領域１１との間の境界領域と対向しても良い。例えば、ゲート電極５３は、第３半導体領域１３と第２半導体領域１２との間の境界領域と対向しても良い。第３半導体領域１３は、例えば、チャネルを含む。
【0013】
ゲート端子Ｔｇは、ゲート電極５３と電気的に接続される。
【0014】
第１導電部材６１は、第１電極５１、第２電極５２及びゲート電極５３と電気的に絶縁される。第１端子Ｔ１は、第１電極５１、第２電極５２及びゲート電極５３と電気的に絶縁される。
【0015】
第１絶縁部材４１は、第１絶縁領域４１ａと、第２絶縁領域４１ｂと、を含む。第１絶縁領域４１ａは、第３半導体領域１３とゲート電極５３との間に設けられる。第２絶縁領域４１ｂは、ゲート電極５３と第１導電部材６１との間に設けられる。
【0016】
ゲート電極５３と第３半導体領域１３との間の第１距離ｄ１は、第１導電部材６１と第３半導体領域１３との間の第２距離ｄ２よりも短い。第１距離ｄ１は、例えば、ゲート電極５３と第３半導体領域１３との間の最短距離である。第２距離ｄ２は、第１導電部材６１と第３半導体領域１３との間の最短距離である。
【0017】
半導体装置１１０において、ゲート端子Ｔｇ及び第１端子Ｔ１は互いに独立している。ゲート端子Ｔｇ及び第１端子Ｔ１に、互いに異なる信号が入力可能である。例えば、ゲート端子Ｔｇに第１信号が入力される。第１端子Ｔ１に第２信号が入力される。第２信号は、第１信号とは異なるタイミングでスイッチングする。
【0018】
例えば、ゲート端子Ｔｇ（ゲート電極５３）に入力される第１信号により、第１電極端子Ｔｄ（第１電極５１）と、第２電極端子Ｔｓ（第２電極５２）と、の間に流れる電流が制御できる。
【0019】
後述するように、第１端子Ｔ１に入力される信号をゲート電極５３のオン／オフの後にスイッチングさせることで、ミラー期間を制御できることが分かった。例えば、ミラー期間を短縮できる。これにより、スイッチングの損失が低減できる。実施形態によれば、特性を向上できる半導体装置を提供できる。
【0020】
例えば、ゲート電極５３は、例えば、電流制御用の電極である。第１導電部材６１は、スイッチング特性を制御する機能を有する。例えば、ゲート端子Ｔｇに入力される第１信号の変化に応じて、第１電極端子Ｔｄと第２電極端子Ｔｓとの間に流れる電流の大きさが変化する。一方、第１導電部材６１に入力される第２信号の変化に応じて、第１電極端子Ｔｄと第２電極端子Ｔｓとの間の電流が変化しない。または、第２信号の変化に応じた電流の変化は、第１信号の変化に応じた電流の変化よりも小さい。半導体装置１１０の特性の例については、後述する。第１電極５１は、ドレイン電極である。第２電極５２は、例えば、ソース電極である。
【0021】
以下、半導体装置１１０の構成の例について説明する。
図１に示すように、第１電極５１から第２電極５２への方向（第１方向）をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
図１に示すように、第１電極５１から第２電極５２への方向（第１方向）をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
【0022】
半導体部材１０は、例えば、Ｘ－Ｙ平面に沿って広がる層状である。例えば、半導体部材１０の下面に第１電極５１が設けられ、半導体部材１０の上面に第２電極５２が設けられる。
【0023】
図１に示すように、この例では、第１半導体領域１１は、第１部分領域１１ａ、第２部分領域１１ｂ及び第３部分領域１１ｃを含む。第１部分領域１１ａから第２部分領域１１ｂへの方向は、第２方向に沿う。第２方向は、第１方向（Ｚ軸方向）と交差する。第２方向は、例えば、Ｘ軸方向である。
【0024】
この例では、第３部分領域１１ｃは、第１方向（Ｚ軸方向）において、第１部分領域１１ａと第２半導体領域１２との間にある。第３半導体領域１３は、第１方向において、第３部分領域１１ｃと第２半導体領域１２との間にある。
【0025】
この例では、第３半導体領域１３からゲート電極５３への方向は、第２方向（例えばＸ軸方向）に沿う。ゲート電極５３の少なくとも一部は、第１方向（Ｚ軸方向）において、第２部分領域１１ｂと第２電極５２との間にある。
【0026】
この例では、第２導電形（例えばｐ形）の第４半導体領域１４が設けられている。第４半導体領域１４は、第３半導体領域１３と第２電極５２との間に設けられる。この例では、第１導電形（例えばｎ形）の第５半導体領域１５が設けられる。第５半導体領域１５は、第１半導体領域１１と第１電極５１との間に設けられる。
【0027】
例えば、第２半導体領域１２における第１導電形の不純物濃度は、第１半導体領域１１における第１導電形の不純物濃度よりも高い。例えば、第５半導体領域１５における第１導電形の不純物濃度は、第１半導体領域１１における第１導電形の不純物濃度よりも高い。第４半導体領域１４における第２導電形の不純物濃度は、第３半導体領域１３における第２導電形の不純物濃度よりも高い。
【0028】
例えば、第１半導体領域１１は、ｎ領域である。例えば、第２半導体領域１２は、ｎ＋領域である。例えば、第３半導体領域１３は、ｐ領域である。例えば、第４半導体領域１４は、ｐ＋領域である。例えば、第５半導体領域１５は、ｎ＋領域である。
【0029】
半導体部材１０は、例えば、シリコンを含む。半導体部材１０は、例えば、化合物半導体などを含んでも良い。
【0030】
この例では、ゲート電極５３の第２方向（Ｘ軸方向）における位置は、第３部分領域１１ｃの第２方向における位置と、第１導電部材６１の第２方向における位置と、の間にある。
【0031】
この例では、半導体装置１１０は、第２導電部材６２を含む。第３部分領域１１ｃの一部から第２導電部材６２への方向は、第２方向（例えばＸ軸方向）に沿う。この例では、第２導電部材６２の第１方向（Ｚ軸方向）における位置は、第２部分領域１１ｂの第１方向における位置と、ゲート電極５３の第１方向における位置と、の間にある。
【0032】
第１絶縁部材４１は、第３絶縁領域４１ｃ及び第４絶縁領域４１ｄを含む。第３絶縁領域４１ｃは、第２方向（例えば、Ｘ軸方向）において、第３部分領域１１ｃと第２導電部材６２との間にある。第４絶縁領域４１ｄは、第１方向（Ｚ軸方向）において、第２部分領域１１ｂと第２導電部材６２との間にある。
【0033】
第２導電部材６２は、第２電極５２と電気的に接続される。または、第２導電部材６２は、第２電極５２と電気的に接続されることが可能である。図１に示すように、１つの例において、配線６２Ｌにより、第２導電部材６２は、第２電極５２と電気的に接続される。配線６２Ｌは、例えば、半導体装置１１０に含まれても良い。
【0034】
図１に示すように、第２導電部材６２と電気的に接続された第２端子Ｔ２が設けられても良い。半導体装置１１０に含まれない配線（例えば配線６２Ｌでも良い）などにより、第２端子Ｔ２と第２電極端子Ｔｓとが電気的に接続されても良い。これにより、第２導電部材６２は、第２電極５２と電気的に接続される。
【0035】
第２導電部材６２が設けられることで、例えば、電界の集中が抑制される。第２導電部材６２は、例えば、フィールドプレートとして機能することが可能である。
【0036】
実施形態に係る半導体装置において、ゲート電極５３及び第１導電部材６１を含む構造が、複数設けられても良い。複数の構造がＸ軸方向に並ぶ。
【0037】
上記のように、第１端子Ｔ１に入力される信号をゲート電極５３のオン／オフの後にスイッチングさせることで、ミラー期間を制御できる。この現象は、第１導電部材６１に基づく電気容量が、ゲート電極５３に基づく電気容量の充放電を促進することに起因していると考えられる。
【0038】
以下、半導体装置１１０に関する電気回路の例について説明する。
図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体装置を例示する回路図である。
図２（ａ）に示すように、制御回路７０が設けられる。制御回路７０は、半導体装置１１０とは別に設けられて良い。半導体装置１１０及び制御回路７０は、実施形態に係る半導体装置２１０に含まれても良い。
図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体装置を例示する回路図である。
図２（ａ）に示すように、制御回路７０が設けられる。制御回路７０は、半導体装置１１０とは別に設けられて良い。半導体装置１１０及び制御回路７０は、実施形態に係る半導体装置２１０に含まれても良い。
【0039】
制御回路７０は、例えば、ゲート端子Ｔｇ及び第１端子Ｔ１と電気的に接続される。制御回路７０は、第１電極端子Ｔｄ及び第２電極端子Ｔｓと電気的に接続されても良い。制御回路７０は、ゲート端子Ｔｇと接続された抵抗Ｒ１を含んでも良い。制御回路７０は、第１端子Ｔ１と接続された抵抗Ｒ２を含んでも良い。制御回路７０からゲート端子Ｔｇに第１信号Ｓ１が供給される。制御回路７０から第１端子Ｔ１に第２信号Ｓ２が供給される。
【0040】
例えば、第１電極５１と第２電極５２との間に、容量Ｃｄｓが形成される。ゲート電極５３と第２電極５２との間に容量Ｃｇｓが形成される。ゲート電極５３と第１電極５１との間に容量Ｃｇｄ（第１電気容量）が形成される。ゲート電極５３と第１導電部材６１との間に容量Ｃｇｆ（第２電気容量）が形成される。第１導電部材６１と第２電極５２との間に容量Ｃｆｓが形成される。第１信号Ｓ１及び第２信号Ｓ２により、これらの容量の充放電が行われる。
【0041】
実施形態において、第１信号Ｓ１のスイッチングの後に、第２信号Ｓ２がスイッチングすることで、容量Ｃｇｄの充放電が、容量Ｃｇｆにより促進される。例えば、第１信号Ｓ１により容量Ｃｇｄの充電されるときに、容量Ｃｇｆに蓄積された電荷が、容量Ｃｇｄに流入でき、容量Ｃｇｄの充電が効果的に行われる。
【0042】
例えば、ゲート電極５３と第１電極５１との間の第１電気容量（容量Ｃｇｄ）は、ゲート電極５３と第１導電部材６１との間の第２電気容量（容量Ｃｇｆ）よりも小さい。これにより、容量Ｃｇｄの充放電が、容量Ｃｇｆにより効果的に促進される。
【0043】
図１に示すように、例えば、第１導電部材６１の少なくとも一部は、第１電極５１と第２電極５２との間にある。ゲート電極５３と第１導電部材６１との間に別の容量素子を配線などにより接続する場合は、配線などの浮遊容量により、ゲート電極５３と第１導電部材６１との間の電気容量が不安定である。これに対して、第１導電部材６１の少なくとも一部が第１電極５１と第２電極５２との間にあることで、ゲート電極５３と第１導電部材６１との間の容量Ｃｇｆが安定である。これにより、上記のような容量Ｃｇｄの充放電が、安定して実施できる。
【0044】
図２（ｂ）に示すように、第１導電部材６１と第１電極との間に容量Ｃｆｄが形成されても良い。この場合も、ゲート電極５３と第１電極５１との間に容量Ｃｇｄ（第１電気容量）が形成され、ゲート電極５３と第１導電部材６１との間に容量Ｃｇｆ（第２電気容量）が形成される。この場合も、容量Ｃｇｄの充放電が、容量Ｃｇｆにより促進される。
【0045】
図３（ａ）～図３（ｃ）は、第１実施形態に係る半導体装置の動作を例示する模式図である。
これらの図の横軸は、時間ｔｍである。図３（ａ）の縦軸は、ゲート端子Ｔｇに入力される第１信号Ｓ１の電圧である。図３（ｂ）の縦軸は、第１導電部材６１に電気的に接続された第１端子Ｔ１に入力される第２信号Ｓ２の電圧である。図３（ｃ）の縦軸は、ゲート電極５３の電圧（ゲート電圧Ｖｇ）である。
これらの図の横軸は、時間ｔｍである。図３（ａ）の縦軸は、ゲート端子Ｔｇに入力される第１信号Ｓ１の電圧である。図３（ｂ）の縦軸は、第１導電部材６１に電気的に接続された第１端子Ｔ１に入力される第２信号Ｓ２の電圧である。図３（ｃ）の縦軸は、ゲート電極５３の電圧（ゲート電圧Ｖｇ）である。
【0046】
図３（ａ）に示すように、第１信号Ｓ１は、第１オン時刻ｔｎ１に、オフ（電圧Ｖｆ１）からオン（電圧Ｖｎ１）になる。第１信号Ｓ１は、第１オフ時刻ｔｆ１に、オン（電圧Ｖｎ１）からオフ（電圧Ｖｆ１）になる。
【0047】
図３（ｂ）に示すように、第２信号Ｓ２は、第２オン時刻ｔｎ２に、オフ（電圧Ｖｆ２）からオン（電圧Ｖｎ２）になる。第２信号Ｓ２は、第２オフ時刻ｔｆ２に、オン（電圧Ｖｎ２）からオフ（電圧Ｖｆ２）になる。例えば、第２オン時刻ｔｎ２及び第２オフ時刻ｔｆ２の少なくともいずれかは、第１オン時刻ｔｎ１及び第１オフ時刻ｔｆ１の少なくともいずれかと同じではない。第２信号Ｓ２の第２電圧Ｖ２は、電圧Ｖｎ２と電圧Ｖｆ２との差である。
【0048】
図３（ｃ）は、第１端子Ｔ１（第１導電部材６１）に第２信号Ｓ２が入力されず、第１端子Ｔ１の電位が第２電極５２の電位（例えばソース電位）と同じであるときのゲート電圧Ｖｇを例示している。図３（ｃ）は、第１導電部材６１が設けられない参考例におけるゲート電圧Ｖｇに対応する。
【0049】
図３（ｃ）に示すように、ゲート電圧Ｖｇは、オフ電圧Ｖｇｆとオン電圧Ｖｇｎとを有する。オフ期間Ｐｆにおいて、ゲート電圧Ｖｇはオフ電圧Ｖｇｆである。オン期間Ｐｎにおいて、ゲート電圧Ｖｇは、オン電圧Ｖｇｎである。第２信号Ｓ２の電圧（図３（ｂ）に例示する第２電圧Ｖ２参照）は、オン電圧Ｖｇｎとオフ電圧Ｖｇｆとの差（図３（ｃ）に例示する第１電圧Ｖ１）と同じでも良く、異なっても良い。後述するように、第２電圧Ｖ２が第１電圧Ｖ１よりも高いと、スイッチング損失を効率的に抑制し易い。
【0050】
オフ期間Ｐｆからオン期間Ｐｎへの移行期間に、オンミラー期間Ｐｍｎが存在する。オンミラー期間Ｐｍｎにおけるゲート電圧Ｖｇの時間ｔｍに対する変化率は、移行期間中の他の部分におけるゲート電圧Ｖｇの時間ｔｍに対する変化率よりも低い。例えば、オンミラー期間Ｐｍｎにおいて、ゲート電圧Ｖｇは実質的に一定である。
【0051】
オン期間Ｐｎからオフ期間Ｐｆへの移行期間に、オフミラー期間Ｐｍｆが存在する。オフミラー期間Ｐｍｆにおけるゲート電圧Ｖｇの時間ｔｍに対する変化率は、移行期間中の他の部分におけるゲート電圧Ｖｇの時間ｔｍに対する変化率よりも低い。例えば、オフミラー期間Ｐｍｆにおいて、ゲート電圧Ｖｇは実質的に一定である。
【0052】
例えば、第１端子Ｔ１の電位が第２電極５２の電位（例えばソース電位）と同じである場合に、オンミラー開始時刻ｔｎｓに、オンミラー期間Ｐｍｎが開始し、オンミラー終了時刻ｔｎｅに、オンミラー期間Ｐｍｎが終了する。オンミラー開始時刻ｔｎｓは、第１信号Ｓ１がオフからオンになるオン時刻（例えば第１オン時刻ｔｎ１）の後である。オンミラー終了時刻ｔｎｅは、オンミラー開始時刻ｔｎｓの後である。
【0053】
例えば、第１端子Ｔ１の電位が第２電極５２の電位（例えばソース電位）と同じである場合に、オフミラー開始時刻ｔｆｓに、オフミラー期間Ｐｍｆが開始し、オフミラー終了時刻ｔｆｅに、オフミラー期間Ｐｍｆが終了する。オフミラー開始時刻ｔｆｓは、第１信号Ｓ１がオンからオフになるオフ時刻（例えば第１オフ時刻ｔｆ１）の後である。オフミラー終了時刻ｔｆｅは、オフミラー開始時刻ｔｆｓの後である。
【0054】
図３（ａ）及び図３（ｂ）に示すように、実施形態において、第２信号Ｓ２は、第１信号Ｓ１がオフからオンになる第１オン時刻ｔｎ１の後の第２オン時刻ｔｎ２に、オフからオンとなることが好ましい。第２オン時刻ｔｎ２は、オンミラー終了時刻ｔｎｅよりも前であることが好ましい。例えば、第１オン時刻ｔｎ１から第２オン時刻ｔｎ２までの時間（オン時間差Ｔｄｎ）は、オン時刻（第１オン時刻ｔｎ１）からオンミラー終了時刻ｔｎｅまでの時間Ｔｍｅｎよりも短い。例えば、第１オン時刻ｔｎ１から第２オン時刻ｔｎ２までの時間（オン時間差Ｔｄｎ）は、オン時刻（例えば第１オン時刻ｔｎ１）からオンミラー開始時刻ｔｎｓまでの時間Ｔｍｓｎ以下でも良い。
【0055】
図３（ａ）及び図３（ｂ）に示すように、実施形態において、第２信号Ｓ２は、第１信号Ｓ１がオンからオフになる第１オフ時刻ｔｆ１の後の第２オフ時刻ｔｆ２に、オンからオフとなることが好ましい。第２オフ時刻ｔｆ２は、オフミラー終了時刻ｔｆｅよりも前であることが好ましい。例えば、第１オフ時刻ｔｆ１から第２オフ時刻ｔｆ２までの時間（オフ時間差Ｔｄｆ）は、オフ時刻（第１オフ時刻ｔｆ１）からオフミラー終了時刻ｔｆｅまでの時間Ｔｍｅｆよりも短い。例えば、第１オフ時刻ｔｆ１から第２オフ時刻ｔｆ２までの時間（オフ時間差Ｔｄｆ）は、オフ時刻（例えば第１オフ時刻ｔｆ１）からオフミラー開始時刻ｔｆｓまでの時間Ｔｍｓｆ以下でも良い。
【0056】
このような第２信号Ｓ２により、例えば、ミラー期間を短縮できる。例えば、ゲート電圧Ｖｇを急峻に変化させることができる。これにより、スイッチングにおける損失を抑制できる。
【0057】
以下、半導体装置の特性のシミュレーション結果の例について説明する。
図４（ａ）～図４（ｄ）、図５（ａ）～図５（ｄ）、及び、図６（ａ）～図６（ｄ）は、半導体装置の特性を例示する模式図である。
これらの図は、オンからオフへのスイッチング特性を例示している。これらの図の横軸は、時間ｔｍである。図４（ａ）、図５（ａ）及び図６（ａ）の縦軸は、第１信号Ｓ１である。図４（ｂ）、図５（ｂ）及び図６（ｂ）の縦軸は、第２信号Ｓ２である。図４（ｃ）、図５（ｃ）及び図６（ｃ）の縦軸は、ゲート電圧Ｖｇである。図４（ｄ）、図５（ｄ）及び図６（ｄ）の縦軸は、ドレイン電圧Ｖｄである。
図４（ａ）～図４（ｄ）、図５（ａ）～図５（ｄ）、及び、図６（ａ）～図６（ｄ）は、半導体装置の特性を例示する模式図である。
これらの図は、オンからオフへのスイッチング特性を例示している。これらの図の横軸は、時間ｔｍである。図４（ａ）、図５（ａ）及び図６（ａ）の縦軸は、第１信号Ｓ１である。図４（ｂ）、図５（ｂ）及び図６（ｂ）の縦軸は、第２信号Ｓ２である。図４（ｃ）、図５（ｃ）及び図６（ｃ）の縦軸は、ゲート電圧Ｖｇである。図４（ｄ）、図５（ｄ）及び図６（ｄ）の縦軸は、ドレイン電圧Ｖｄである。
【0058】
図４（ａ）～図４（ｄ）は、第１端子Ｔ１（第１導電部材６１）の電位が第２電極５２の電位（例えばソース電位）と同じであるときに対応している。図４（ｂ）に示すように、第２信号Ｓ２は、入力されない。図４（ｃ）に示すように、第１信号Ｓ１の第１オフ時刻ｔｆ１の後のオフミラー開始時刻ｔｆｓから、オフミラー終了時刻ｔｆｅまでの間に、オフミラー期間Ｐｍｆが発生する。図４（ｄ）に示すように、ドレイン電圧Ｖｄは、緩やかに変化する。オフミラー期間Ｐｍｆ、及び、緩やかに変化するドレイン電圧Ｖｄに起因して、スイッチングの損失が発生する。
【0059】
図５（ａ）～図５（ｄ）は、第１端子Ｔ１（第１導電部材６１）に第２信号Ｓ２が入力されるときに対応している。この例では、図５（ａ）及び図５（ｂ）に示すように、第２信号Ｓ２の第２オフ時刻ｔｆ２は、第１信号Ｓ１の第１オフ時刻ｔｆ１と同じである。図５（ｃ）に示すように、オフミラー期間Ｐｍｆが実質的に観測されない。図５（ｄ）に示すように、ドレイン電圧Ｖｄは、急峻に変化する。このような第２信号Ｓ２を用いることで、スイッチングの損失が抑制できる。
【0060】
図６（ａ）～図６（ｄ）もは、第１端子Ｔ１（第１導電部材６１）に第２信号Ｓ２が入力されるときに対応している。この例では、図６（ａ）及び図６（ｂ）に示すように、第２信号Ｓ２の第２オフ時刻ｔｆ２は、第１信号Ｓ１の第１オフ時刻ｔｆ１の後である。この例では、第２信号Ｓ２の第２オフ時刻ｔｆ２は、オフミラー開始時刻ｔｆｓの前である。図６（ｃ）に示すように、オフミラー期間Ｐｍｆが実質的に観測されない。図６（ｄ）に示すように、ドレイン電圧Ｖｄは、図５（ｄ）の場合に比べて、さらに急峻に変化する。このような第２信号Ｓ２を用いることで、スイッチングの損失がさらに抑制できる。
【0061】
このような特性は、第１導電部材６１に基づく容量Ｃｇｆにより、ゲート－ドレイン容量（容量Ｃｇｄ）の充放電がアシストされるからであると考えられる。
【0062】
例えば、ゲート電極５３と第１電極５１との間の第１電気容量（容量Ｃｇｄ）がゲート電極５３と第１導電部材６１との間の第２電気容量（容量Ｃｇｆ）よりも小さいことで、充放電のアシストがより効果的に行われる。容量Ｃｇｆは、例えば、容量Ｃｇｄの０．５倍以上３倍以下でも良い。
【0063】
例えば、第１信号Ｓ１により、ゲート端子Ｔｇ（ゲート端子Ｔｇと第１電極端子Ｔｄとの間の容量Ｃｇｄ）に電荷量Ｑｇｄ(第１電荷量）が充電または放電される。第２信号Ｓ２により、第１端子Ｔ１（第１端子Ｔ１とゲート端子Ｔｇとの間の容量Ｃｇｆ）に電荷量Ｑｇｆ（第２電荷量）が充電または放電される。実施形態において、電荷量Ｑｇｄ(第１電荷量）は、電荷量Ｑｇｆ（第２電荷量）よりも小さいことが好ましい。これにより、充放電の上記のアシストがより効果的に行われる。例えば、電荷量Ｑｇｆは、電荷量Ｑｇｄの０．５倍以上３倍以下でも良い。
【0064】
電荷量Ｑｇｄは、例えば、第１信号Ｓ１の電圧と、容量Ｃｇｄと、により定められる。電荷量Ｑｇｆは、例えば、第２信号Ｓ２の電圧と、容量Ｃｇｆと、により定められる。
【0065】
以下、第２信号Ｓ２のタイミングを変更したときの特性の変化に関するシミュレーション結果の例について説明する。
【0066】
図７（ａ）及び図７（ｂ）は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。
図７（ａ）はオフ時の特性に対応し、図７（ｂ）は、オン時の特性に対応する。図７（ａ）の横軸は、オフ時間差Ｔｄｆである。オフ時間差Ｔｄｆは、第２オフ時刻ｔｆ２（第２信号Ｓ２のオフ時刻）と、第１オフ時刻ｔｆ１（第１信号Ｓ１のオフ時刻）と、の差である。オフ時間差Ｔｄｆが負の場合、第２信号Ｓ２は、第１信号Ｓ１よりも前にオフになる。オフ時間差Ｔｄｆが正の場合、第２信号Ｓ２は、第１信号Ｓ１よりも後にオフになる。図７（ａ）の縦軸は、オフ時のスイッチング損失Ｅ１である。図７（ｂ）の横軸は、オン時間差Ｔｄｎである。オン時間差Ｔｄｎは、第２オン時刻ｔｎ２（第２信号Ｓ２のオン時刻）と、第１オン時刻ｔｎ１（第１信号Ｓ１のオン時刻）と、の差である。オン時間差Ｔｄｎが負の場合、第２信号Ｓ２は、第１信号Ｓ１よりも前にオンになる。オン時間差Ｔｄｎが正の場合、第２信号Ｓ２は、第１信号Ｓ１よりも後にオンになる。図７（ｂ）の縦軸は、オン時のスイッチング損失Ｅ１である。これらの図には、第２信号Ｓ２が印加されない場合のスイッチング損失（規準値Ｅ０）も例示されている。
図７（ａ）はオフ時の特性に対応し、図７（ｂ）は、オン時の特性に対応する。図７（ａ）の横軸は、オフ時間差Ｔｄｆである。オフ時間差Ｔｄｆは、第２オフ時刻ｔｆ２（第２信号Ｓ２のオフ時刻）と、第１オフ時刻ｔｆ１（第１信号Ｓ１のオフ時刻）と、の差である。オフ時間差Ｔｄｆが負の場合、第２信号Ｓ２は、第１信号Ｓ１よりも前にオフになる。オフ時間差Ｔｄｆが正の場合、第２信号Ｓ２は、第１信号Ｓ１よりも後にオフになる。図７（ａ）の縦軸は、オフ時のスイッチング損失Ｅ１である。図７（ｂ）の横軸は、オン時間差Ｔｄｎである。オン時間差Ｔｄｎは、第２オン時刻ｔｎ２（第２信号Ｓ２のオン時刻）と、第１オン時刻ｔｎ１（第１信号Ｓ１のオン時刻）と、の差である。オン時間差Ｔｄｎが負の場合、第２信号Ｓ２は、第１信号Ｓ１よりも前にオンになる。オン時間差Ｔｄｎが正の場合、第２信号Ｓ２は、第１信号Ｓ１よりも後にオンになる。図７（ｂ）の縦軸は、オン時のスイッチング損失Ｅ１である。これらの図には、第２信号Ｓ２が印加されない場合のスイッチング損失（規準値Ｅ０）も例示されている。
【0067】
【0068】
図７（ａ）に示すように、オフ時間差Ｔｄｆが負のときに、オフ時のスイッチング損失Ｅ１は規準値Ｅ０と同じである。オフ時間差Ｔｄｆが正のときに、オフ時のスイッチング損失Ｅ１が低下する。
【0069】
図７（ａ）に示す例では、オフ時間差Ｔｄｆが約０．１５μｓ以上約０．３２μｓ以下において、スイッチング損失Ｅ１が効果的に低くなる。この例では、時間Ｔｍｓｆ（第１オフ時刻ｔｆ１からオフミラー開始時刻ｔｆｓまでの時間）は、約０．２３μｓである。例えば、オフ時間差Ｔｄｆは、時間Ｔｍｓｆの約０．７倍以上約１．４倍以下の範囲で、スイッチング損失Ｅ１が効果的に低くなる。
【0070】
図７（ｂ）に示すように、オン時間差Ｔｄｎが負のときに、オン時のスイッチング損失Ｅ１は規準値Ｅ０と同じである。オン時間差Ｔｄｎが正のときに、オン時のスイッチング損失Ｅ１が低下する。
【0071】
図７（ｂ）に示す例では、オン時間差Ｔｄｎが約０．００５μｓ以上約０．０９μｓ以下において、スイッチング損失Ｅ１が効果的に低くなる。この例では、時間Ｔｍｓｎ（第１オン時刻ｔｎ１からオンミラー開始時刻ｔｎｓまでの時間）は、約０．０７μｓである。例えば、オン時間差Ｔｄｎは、時間Ｔｍｓｆの約０．１倍以上約１．３倍以下の範囲で、スイッチング損失Ｅ１が効果的に低くなる。
【0072】
図８（ａ）、図８（ｂ）、図９（ａ）、図９（ｂ）、図１０（ａ）及び図１０（ｂ）は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。
図８（ａ）及び図８（ｂ）の例では、Ｃｇｆ／Ｃｇｄは、２．９３である。図９（ａ）及び図９（ｂ）の例では、Ｃｇｆ／Ｃｇｄは、０．９３である。図１０（ａ）及び図１０（ｂ）の例では、Ｃｇｆ／Ｃｇｄは、０．４６である。図８（ａ）、図９（ａ）及び図１０（ａ）の横軸は、オフ時間差Ｔｄｆであり、縦軸は、オフ時のスイッチング損失Ｅ１である。図８（ｂ）、図９（ｂ）及び図１０（ｂ）の横軸は、オン時間差Ｔｄｎであり、縦軸は、オン時のスイッチング損失Ｅ１である。これらの図には、オフ時間差Ｔｄｆ及びオン時間差Ｔｄｎが正の範囲の特性が例示されている。
図８（ａ）及び図８（ｂ）の例では、Ｃｇｆ／Ｃｇｄは、２．９３である。図９（ａ）及び図９（ｂ）の例では、Ｃｇｆ／Ｃｇｄは、０．９３である。図１０（ａ）及び図１０（ｂ）の例では、Ｃｇｆ／Ｃｇｄは、０．４６である。図８（ａ）、図９（ａ）及び図１０（ａ）の横軸は、オフ時間差Ｔｄｆであり、縦軸は、オフ時のスイッチング損失Ｅ１である。図８（ｂ）、図９（ｂ）及び図１０（ｂ）の横軸は、オン時間差Ｔｄｎであり、縦軸は、オン時のスイッチング損失Ｅ１である。これらの図には、オフ時間差Ｔｄｆ及びオン時間差Ｔｄｎが正の範囲の特性が例示されている。
【0073】
図８（ａ）、図９（ａ）及び図１０（ａ）に示すように、オフ時間差Ｔｄｆが正の場合に、スイッチング損失Ｅ１は、規準値Ｅ０よりも低くなる。図８（ａ）、図９（ａ）及び図１０（ａ）に示すように、Ｃｇｆ／Ｃｇｄが高いと、スイッチング損失Ｅ１が規準値Ｅ０よりも小さくなる時間範囲が、広い。
【0074】
図８（ｂ）、図９（ｂ）及び図１０（ｂ）に示すように、オン時間差Ｔｄｎが正の場合に、スイッチング損失Ｅ１は、規準値Ｅ０よりも低くなる。図８（ｂ）、図９（ｂ）及び図１０（ｂ）に示すように、Ｃｇｆ／Ｃｇｄが高いと、スイッチング損失Ｅ１が規準値Ｅ０よりも小さくなる時間範囲が広い。
【0075】
ここで、図７（ａ）に示すように、オフ時において、スイッチング損失Ｅ１が規準値Ｅ０の０．９倍以下の時間の範囲を時間幅Ｔｆｗとする。時間幅Ｔｆｗは、時間幅Ｔｆａと時間幅Ｔｆｂとの和である。時間幅Ｔｆａは、オフミラー開始時刻ｔｆｓよりも後においてスイッチング損失Ｅ１が規準値Ｅ０の０．９倍となる時間と、時間Ｔｍｓｆと、の差である。時間幅Ｔｆｂは、オフミラー開始時刻ｔｆｓよりも前においてスイッチング損失Ｅ１が規準値Ｅ０の０．９倍となる時間と、時間Ｔｍｓｆと、の差である。
【0076】
図７（ｂ）に示すように、オン時において、スイッチング損失Ｅ１が規準値Ｅ０の０．９倍以下の時間の範囲を時間幅Ｔｎｗとする。時間幅Ｔｎｗは、時間幅Ｔｎａと時間幅Ｔｎｂとの和である。時間幅Ｔｎａは、オンミラー開始時刻ｔｎｓよりも後においてスイッチング損失Ｅ１が規準値Ｅ０の０．９倍となる時間と、時間Ｔｍｓｎと、の差である。時間幅Ｔｎｂは、オンミラー開始時刻ｔｎｓよりも前においてスイッチング損失Ｅ１が規準値Ｅ０の０．９倍となる時間と、時間Ｔｍｓｎと、の差である。
【0077】
図１１（ａ）及び図１１（ｂ）は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。
図１１（ａ）は、オフ時における時間幅Ｔｆａ及び時間幅Ｔｆｂと、Ｃｇｆ／Ｃｇｄと、の関係を例示している。図１１（ａ）の縦軸は、時間幅Ｔｆａ及び時間幅Ｔｆｂの時間Ｔｍｓｆに対する比を例示している。図１１（ａ）の横軸は、Ｃｇｆ／Ｃｇｄである。
図１１（ａ）は、オフ時における時間幅Ｔｆａ及び時間幅Ｔｆｂと、Ｃｇｆ／Ｃｇｄと、の関係を例示している。図１１（ａ）の縦軸は、時間幅Ｔｆａ及び時間幅Ｔｆｂの時間Ｔｍｓｆに対する比を例示している。図１１（ａ）の横軸は、Ｃｇｆ／Ｃｇｄである。
【0078】
図１１（ｂ）は、オン時における時間幅Ｔｎａ及び時間幅Ｔｎｂと、Ｃｇｆ／Ｃｇｄと、の関係を例示している。図１１（ｂ）の縦軸は、時間幅Ｔｎａ及び時間幅Ｔｎｂの時間Ｔｍｓｎに対する比を例示している。図１１（ｂ）の横軸は、Ｃｇｆ／Ｃｇｄである。
【0079】
図１１（ａ）に示すように、Ｃｇｆ／Ｃｇｄが高くなると、時間幅Ｔｆａが小さくなり、時間幅Ｔｆｂ（負）の絶対値が大きくなる。Ｃｇｆ／Ｃｇｄが高くなると、時間幅Ｔｆｗ（スイッチング損失Ｅ１が規準値Ｅ０の０．９倍以下の時間の範囲）が大きくなる。Ｃｇｆ／Ｃｇｄが１以上の場合に、時間幅Ｔｆｂ（負）の絶対値が、特に大きくなる。
【0080】
図１１（ｂ）に示すように、Ｃｇｆ／Ｃｇｄが高くなると、時間幅Ｔｎｂ（負）の絶対値が大きくなる。Ｃｇｆ／Ｃｇｄが変化しても、時間幅Ｔｎａは実質的に変化しない。Ｃｇｆ／Ｃｇｄが高くなると、時間幅Ｔｆｗ（スイッチング損失Ｅ１が規準値Ｅ０の０．９倍以下の時間の範囲）が大きくなる。Ｃｇｆ／Ｃｇｄが１以上の場合に、時間幅Ｔｎｂ（負）の絶対値が、特に大きくなる。
【0081】
実施形態において、Ｃｇｆ／Ｃｇｄが高いことが好ましい。Ｃｇｆ／Ｃｇｄは、例えば１以上であることが好ましい。Ｃｇｆ／Ｃｇｄは、例えば１よりも高いことが好ましい。Ｃｇｆ／Ｃｇｄは、例えば１．１以上でも良い。
【0082】
図１１（ａ）に例示すように、オフ時における時間幅Ｔｆａが、約０．６以下のときに、オフ時のスイッチング損失Ｅ１が規準値Ｅ０の０．９倍以下になり、スイッチング損失Ｅ１が実質的に抑制できる。実施形態において、オフ時における時間幅Ｔｆａは、約０．６以下であることが好ましい。すなわち、オフ時間差Ｔｄｆ（第１オフ時刻ｔｆ１から第２オフ時刻ｔｆ２までの時間）は、オフ時刻（例えば第１オフ時刻ｔｆ１）からオフミラー開始時刻ｔｆｓまでの時間Ｔｍｓｆの約１．６倍以下でも良い。オフ時間差Ｔｄｆは、時間Ｔｍｓｆの約１．５倍以下でも良い。オフ時間差Ｔｄｆは、時間Ｔｍｓｆの約１．４倍以下でも良い。
【0083】
図７（ａ）、図８（ａ）、図９（ａ）及び図１０（ａ）の例において、時間Ｔｍｅｆ（オフ時刻（第１オフ時刻ｔｆ１）からオフミラー終了時刻ｔｆｅまでの時間）は、０．６μｓ以上０．９μｓ以下程度である。したがって、オフ時間差Ｔｄｆは、時間Ｔｍｅｆよりも短い。
【0084】
図１１（ｂ）に例示すように、オン時における時間幅Ｔｎａが、約０．４以下のときに、オン時のスイッチング損失Ｅ１が規準値Ｅ０の０．９倍以下になり、スイッチング損失Ｅ１が実質的に抑制できる。実施形態において、オン時における時間幅Ｔｎａは、約０．４以下であることが好ましい。すなわち、オン時間差Ｔｎｄ（第１オン時刻ｔｎ１から第２オン時刻ｔｎ２までの時間）は、オン時刻（例えば第１オン時刻ｔｎ１）からオンミラー開始時刻ｔｎｓまでの時間Ｔｍｓｎの約１．４倍以下でも良い。オン時間差Ｔｄｎは、時間Ｔｍｓｎの約１．３倍以下でも良い。
【0085】
図７（ｂ）、図８（ｂ）、図９（ｂ）及び図１０（ｂ）の例において、時間Ｔｍｅｎ（オン時刻（第１オン時刻ｔｎ１）からオンミラー終了時刻ｔｎｅまでの時間）は、０．１μｓ以上０．５μｓ以下程度である。したがって、オン時間差Ｔｄｎは、時間Ｔｍｅｎよりも短い。
【0086】
図７（ａ）～図１１（ｂ）に例示した特性においては、第２電圧Ｖ２（図３（ｂ）参照）は、第１電圧Ｖ１（図３（ｃ）参照）と同じである。以下、第２電圧Ｖ２が第１電圧Ｖ１と異なる場合の特性の例について説明する。
【0087】
図１２（ａ）及び図１２（ｂ）は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。
図１２（ａ）及び図１２（ｂ）において、Ｃｇｆ／Ｃｇｄは、０．９３である。図１２（ａ）において、図９（ａ）に例示した特性に、第２電圧Ｖ２が第１電圧Ｖ１の２倍のときの特性が加えられている。図１２（ｂ）においては、図９（ｂ）に例示した特性に、第２電圧Ｖ２が第１電圧Ｖ１の２倍のときの特性が加えられている。
図１２（ａ）及び図１２（ｂ）において、Ｃｇｆ／Ｃｇｄは、０．９３である。図１２（ａ）において、図９（ａ）に例示した特性に、第２電圧Ｖ２が第１電圧Ｖ１の２倍のときの特性が加えられている。図１２（ｂ）においては、図９（ｂ）に例示した特性に、第２電圧Ｖ２が第１電圧Ｖ１の２倍のときの特性が加えられている。
【0088】
図１２（ａ）に示すように、第２電圧Ｖ２が第１電圧Ｖ１の２倍の場合、第２電圧Ｖ２が第１電圧Ｖ１と同じ場合と比べてと、スイッチング損失Ｅ１が規準値Ｅ０よりも小さくなるオフ時間差Ｔｄｆの下限が低下する。一方、第２電圧Ｖ２が変化しても、スイッチング損失Ｅ１が規準値Ｅ０よりも小さくなるオフ時間差Ｔｄｆの上限は、実質的に変化しない。第２電圧Ｖ２が第１電圧Ｖ１よりも大きくなると、スイッチング損失Ｅ１が規準値Ｅ０よりも小さくなるオフ時間差Ｔｄｆの範囲が拡大する。
【0089】
図１２（ｂ）に示すように、第２電圧Ｖ２が第１電圧Ｖ１の２倍の場合、第２電圧Ｖ２が第１電圧Ｖ１と同じ場合と比べてと、スイッチング損失Ｅ１が規準値Ｅ０よりも小さくなるオン時間差Ｔｄｎの下限が低下する。一方、第２電圧Ｖ２が変化しても、スイッチング損失Ｅ１が規準値Ｅ０よりも小さくなるオン時間差Ｔｄｎの上限は、実質的に変化しない。第２電圧Ｖ２が第１電圧Ｖ１よりも大きくなると、スイッチング損失Ｅ１が規準値Ｅ０よりも小さくなるオン時間差Ｔｄｎの範囲が拡大する。
【0090】
実施形態において、第２電圧Ｖ２は、第１電圧Ｖ１よりも大きくても良い。スイッチング損失Ｅ１を効果的に抑制することができる。
【0091】
以下、第１実施形態に係る半導体装置の別の例について説明する。以下において、上記の半導体装置１１０と同様の部分についての説明は省略される。
【0092】
図１３は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１３に示すように、実施形態に係る半導体装置１１１においては、第２導電部材６２のＸ軸方向に沿う長さ（幅）は、ゲート電極５３のＸ軸方向に沿う長さ（幅）よりも長く、第１導電部材６１のＸ軸方向に沿う長さ（幅）よりも長い。
図１３に示すように、実施形態に係る半導体装置１１１においては、第２導電部材６２のＸ軸方向に沿う長さ（幅）は、ゲート電極５３のＸ軸方向に沿う長さ（幅）よりも長く、第１導電部材６１のＸ軸方向に沿う長さ（幅）よりも長い。
【0093】
図１４は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１４に示すように、実施形態に係る半導体装置１１２においては、第２導電部材６２が設けられていない。第１導電部材６１の下端は、ゲート電極５３の下端よりも下にある。第３絶縁領域４１ｃは、Ｘ軸方向において、第３部分領域１１ｃと、第１導電部材６１の一部との間にある。この例では、第１導電部材６１の上端は、ゲート電極５３の上端よりも下にある。
図１４に示すように、実施形態に係る半導体装置１１２においては、第２導電部材６２が設けられていない。第１導電部材６１の下端は、ゲート電極５３の下端よりも下にある。第３絶縁領域４１ｃは、Ｘ軸方向において、第３部分領域１１ｃと、第１導電部材６１の一部との間にある。この例では、第１導電部材６１の上端は、ゲート電極５３の上端よりも下にある。
【0094】
図１５は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１５に示すように、実施形態に係る半導体装置１１３においては、第１導電部材６１は、第１方向（Ｚ軸方向）において、第２部分領域１１ｂとゲート電極５３との間にある。このように、実施形態において、第１導電部材６１の少なくとも一部は、第１方向において、第２部分領域１１ｂとゲート電極５３との間にあっても良い。
図１５に示すように、実施形態に係る半導体装置１１３においては、第１導電部材６１は、第１方向（Ｚ軸方向）において、第２部分領域１１ｂとゲート電極５３との間にある。このように、実施形態において、第１導電部材６１の少なくとも一部は、第１方向において、第２部分領域１１ｂとゲート電極５３との間にあっても良い。
【0095】
図１６は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１６に示すように、実施形態に係る半導体装置１１４においては、ゲート電極５３の少なくとも一部は、第３半導体領域１３と第１導電部材６１との間にある。
図１６に示すように、実施形態に係る半導体装置１１４においては、ゲート電極５３の少なくとも一部は、第３半導体領域１３と第１導電部材６１との間にある。
【0096】
図１７は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１７に示すように、実施形態に係る半導体装置１１５においては、第１導電部材６１は、第１方向（Ｚ軸方向）において、ゲート電極５３の少なくとも一部と、第２電極５２の少なくとも一部と、の間にある。
図１７に示すように、実施形態に係る半導体装置１１５においては、第１導電部材６１は、第１方向（Ｚ軸方向）において、ゲート電極５３の少なくとも一部と、第２電極５２の少なくとも一部と、の間にある。
【0097】
半導体装置１１１～１１５においても、スイッチングの損失が低減できる。実施形態によれば、特性を向上できる半導体装置を提供できる。
【0098】
（第２実施形態）
以下において、上記の半導体装置１１０と同様の部分についての説明は省略される。
以下において、上記の半導体装置１１０と同様の部分についての説明は省略される。
【0099】
図１８は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図１８に示すように、実施形態に係る半導体装置１１６においては、第１電極５１から第２電極５２への方向は、第１方向（Ｚ軸方向）に沿う。第１半導体領域１１は、第１部分領域１１ａ、第２部分領域１１ｂ及び第３部分領域１１ｃを含む。第１部分領域１１ａから第２部分領域１１ｂへの方向は、第１方向と交差する第２方向（例えばＸ軸方向）に沿う。第３部分領域１１ｃは、第１方向（Ｚ軸方向）において、第１部分領域１１ａと第１導電部材６１との間にある。ゲート電極５３は、第１方向（Ｚ軸方向）において、第３部分領域１１ｃと第１導電部材６１との間にある。第３半導体領域１３は、第２方向（Ｘ軸方向）において、第３部分領域１１ｃと第２半導体領域１２との間にある。
図１８に示すように、実施形態に係る半導体装置１１６においては、第１電極５１から第２電極５２への方向は、第１方向（Ｚ軸方向）に沿う。第１半導体領域１１は、第１部分領域１１ａ、第２部分領域１１ｂ及び第３部分領域１１ｃを含む。第１部分領域１１ａから第２部分領域１１ｂへの方向は、第１方向と交差する第２方向（例えばＸ軸方向）に沿う。第３部分領域１１ｃは、第１方向（Ｚ軸方向）において、第１部分領域１１ａと第１導電部材６１との間にある。ゲート電極５３は、第１方向（Ｚ軸方向）において、第３部分領域１１ｃと第１導電部材６１との間にある。第３半導体領域１３は、第２方向（Ｘ軸方向）において、第３部分領域１１ｃと第２半導体領域１２との間にある。
【0100】
半導体装置１１６においても、例えば、ゲート電極５３と第１電極５１との間の第１電気容量は、ゲート電極５３と第１導電部材６１との間の第２電気容量よりも小さい。半導体装置１１６においても、半導体装置１１０と同様に、上記の制御回路７０が設けられても良い。半導体装置１１０に関して説明した制御により、半導体装置１１６においても、スイッチングの損失が低減できる。実施形態によれば、特性を向上できる半導体装置を提供できる。
【0101】
以下、実施形態に係る半導体装置の製造方法の例として、半導体装置１１１の製造方法の例について説明する。
図１９～図２７は、実施形態に係る半導体装置を例示する模式的断面図である。
図１９に示すように、構造体１０Ａを準備する。構造体１０Ａは、第１半導体領域１１となる領域１１Ａ、及び、第５半導体領域１５を含む。構造体１０Ａは、例えば、シリコンを含む。
図１９～図２７は、実施形態に係る半導体装置を例示する模式的断面図である。
図１９に示すように、構造体１０Ａを準備する。構造体１０Ａは、第１半導体領域１１となる領域１１Ａ、及び、第５半導体領域１５を含む。構造体１０Ａは、例えば、シリコンを含む。
【0102】
図２０に示すように、領域１１Ａの一部を除去して、第１半導体領域１１の第１部分領域１１ａ及び第２部分領域１１ｂ、及び、第３部分領域１１ｃとなる領域１１ｃＡを形成する。第１絶縁部材４１の一部となる絶縁膜４５ａを形成する。絶縁膜４５ａは、例えば、熱酸化により形成できる。
【0103】
図２１に示すように、例えば、ポリシリコン膜を形成した後、そのポリシリコン膜の一部を除去することで、第２導電部材６２を形成する。
【0104】
図２２に示すように、例えば、絶縁膜４５ｂ（例えば酸化シリコン膜）を形成し、ゲート電極５３となる導電膜５３Ｆ（例えば、ポリシリコン膜）を形成する。
【0105】
図２３に示すように、絶縁膜５３Ｆの一部を除去して、ゲート電極５３を形成する。
【0106】
図２４に示すように、絶縁膜４５ｃ（例えば酸化シリコン膜）を形成し、第１導電部材６１となる導電膜６１Ｆ（例えばポリシリコン膜）を形成する。
【0107】
図２５に示すように、導電膜６１Ｆの一部を除去して、第１導電部材６１を形成する。
【0108】
図２６に示すように、ゲート電極５３及び第１導電部材６１の上に絶縁膜４５ｄ（例えば、酸化シリコン膜）を形成する。例えば、領域１１ｃＡの一部に、ｐ形不純物（例えば、ボロン）を導入し、さらに、ｎ形不純物（例えばリン）を導入することで、第３部分領域１１ｃ、第３半導体領域１３及び第２半導体領域１２を形成する。この後、第２半導体領域１２の一部、及び、第３半導体領域１３の一部を除去してコンタクトホールを形成する。コンタクトホール部分に、ｐ形不純物を導入する。
【0109】
これにより、図２７に示すように、第４半導体領域１４が形成される。この後、第２電極５２及び第１電極５１を形成する。これにおり、半導体装置１１１が得られる。
【0110】
実施形態によれば、特性を向上できる半導体装置を提供できる。
【0111】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる電極、導電部材、半導体領域及び絶縁部材などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【0112】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0113】
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【0114】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【0115】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0116】
１０…半導体部材、 １０Ａ…構造体、 １１～１５…第１～第５半導体領域、 １１Ａ…領域、 １１ａ～１１ｃ…第１～第３部分領域、 １１ｃＡ…領域、 ４１…第１絶縁部材、 ４１ａ～４１ｄ…第１～第４絶縁領域、 ４５ａ～４５ｄ…絶縁膜、 ５１…第１電極、 ５２…第２電極、 ５３…ゲート電極、 ５３Ｆ…導電膜、 ６１、６２…第１、第２導電部材、 ６１Ｆ…導電膜、 ６２Ｌ…配線、 ７０…制御回路、 １１０～１１６、２１０…半導体装置、 Ｃｄｓ、Ｃｆｄ、Ｃｆｓ、Ｃｇｄ、Ｃｇｆ、Ｃｇｓ…容量、 Ｅ０…基準値、 Ｅ１…スイッチング損失、 Ｐｆ…オフ期間、 Ｐｍｆ…オフミラー期間、 Ｐｍｎ…オンミラー期間、 Ｐｎ…オン期間、 Ｒ１、Ｒ２…抵抗、 Ｓ１、Ｓ２…第１、第２信号、 Ｔ１、Ｔ２…第１、第２端子、 Ｔｄ…第１電極端子、 Ｔｄｆ…オフ時間差、 Ｔｄｎ…オン時間差、 Ｔｆａ、Ｔｆｂ、Ｔｆｗ…時間幅、 Ｔｇ…ゲート端子、 Ｔｍｅｆ…時間、 Ｔｍｅｎ…時間、 Ｔｍｓｆ…時間、 Ｔｍｓｎ…時間、 Ｔｎａ、Ｔｎｂ、Ｔｎｗ…時間幅、 Ｔｓ…第２電極端子、 Ｖ１、Ｖ２…第１、第２電圧、 Ｖｄ…ドレイン電圧、 Ｖｆ１、Ｖｆ２…電圧、 Ｖｇ…ゲート電圧、 Ｖｇｆ…オフ電圧、 Ｖｇｎ…オン電圧、 Ｖｎ１、Ｖｎ２…電圧、 ｄ１、ｄ２…第１、第２距離、 ｔｆ１、ｔｆ２…第１、第２オフ時刻、 ｔｆｅ…オフミラー終了時刻、 ｔｆｓ…オフミラー開始時刻、 ｔｍ…時間、 ｔｎ１、ｔｎ２…第１、第２オン時刻、 ｔｎｅ…オンミラー終了時刻、 ｔｎｓ…オンミラー開始時刻
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】