特許 7482884 通信方法および光モジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-02

(45)【発行日】2024-05-14

(54)【発明の名称】通信方法および光モジュール

(51)【国際特許分類】

   H04L 7/00 20060101AFI20240507BHJP

【ＦＩ】

H04L7/00 990

H04L7/00 330

H04L7/00 750

【請求項の数】 28

(21)【出願番号】P 2021542439

(86)(22)【出願日】2019-12-30

(65)【公表番号】

(43)【公表日】2022-03-14

(86)【国際出願番号】 CN2019129697

(87)【国際公開番号】W WO2020151458

(87)【国際公開日】2020-07-30

【審査請求日】2021-08-20

【審判番号】

【審判請求日】2023-07-14

(31)【優先権主張番号】201910059723.1

(32)【優先日】2019-01-22

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】503433420

【氏名又は名称】華為技術有限公司

【氏名又は名称原語表記】ＨＵＡＷＥＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｈｕａｗｅｉ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ Ｂｕｉｌｄｉｎｇ， Ｂａｎｔｉａｎ， Ｌｏｎｇｇａｎｇ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ， Ｇｕａｎｇｄｏｎｇ ５１８１２９， Ｐ．Ｒ． Ｃｈｉｎａ

(74)【代理人】

【識別番号】100132481

【弁理士】

【氏名又は名称】赤澤 克豪

(74)【代理人】

【識別番号】100115635

【弁理士】

【氏名又は名称】窪田 郁大

(72)【発明者】

【氏名】祁 云磊

(72)【発明者】

【氏名】李 春▲栄▼

【合議体】

【審判長】土居 仁士

【審判官】丸山 高政

【審判官】衣鳩 文彦

(56)【参考文献】

【文献】特開２００９－２３９５２７（ＪＰ，Ａ）

【文献】国際公開第２０１２／１０５３５４（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１６／００４３８２３（ＵＳ，Ａ１）

【文献】特開２０１８－１８２６４７（ＪＰ，Ａ）

【文献】特開２０１８－３７８１１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

H04L

(57)【特許請求の範囲】

【請求項1】

通信方法であって、
第１のネットワークデバイスに適用された第１の光モジュールによって、第１の遅延を決定することであって、前記第１の遅延は、パケットが前記第１の光モジュール内で伝送されるときに生成される遅延を含み、前記第１の光モジュールはデジタル領域およびアナログ領域を含み、前記デジタル領域は、クロックおよびデータ回復（ＣＤＲ）チップまたは光デジタル信号処理（ｏＤＳＰ）チップを含み、前記アナログ領域は、送信機光サブアセンブリ（ＴＯＳＡ）および受信機光サブアセンブリ（ＲＯＳＡ）を含む、ことと、
前記第１の光モジュールによって、前記第１の光モジュールの遅延報告レジスタアクセスインターフェースを介して前記第１のネットワークデバイスに適用されたインターフェースチップに前記第１の遅延を送信することであって、前記インターフェースチップは、物理層ＰＨＹチップおよびメディアアクセス制御層ＭＡＣチップのうちの少なくとも１つである、ことと
を含む方法。

【請求項2】

前記第１の光モジュールは、光送信機を含み、前記光送信機は、インバウンドインターフェースおよびアウトバウンドインターフェースを含み、前記第１の光モジュールによって、第１の遅延を決定することは、
前記第１の光モジュールによって、前記インバウンドインターフェースを介して第１のデータフローを受信することと、
前記第１の光モジュールによって、前記第１のデータフローを前記アウトバウンドインターフェースを介して第２のネットワークデバイスに送信することと、
前記第１の光モジュールによって、前記第１のデータフローが前記光送信機内で伝送されるときに生成される遅延が前記第１の遅延であると決定することと
を含む請求項１に記載の方法。

【請求項3】

前記第１の光モジュールが光送信機を含み、前記第１の光モジュールによって第１の遅延を決定することは、
前記光送信機によって、前記光送信機のインバウンドインターフェースを介して第１のデータフローを受信することを含み、
前記第１の遅延は、前記光送信機の少なくとも１つの回路が前記第１のデータフローを処理するときに生じる遅延を含む、請求項１に記載の方法。

【請求項4】

前記光送信機は、デジタル信号処理モジュールを含み、前記少なくとも１つの回路は、前記デジタル信号処理モジュールの少なくとも１つの回路を含む、請求項３に記載の方法。

【請求項5】

前記第１の光モジュールは、光受信機を含み、前記方法は、
前記光受信機によって、第２のネットワークデバイスの第２の光モジュールの光送信機によって送信された第２のデータフローを受信することを含み、
前記第１の遅延は、前記光受信機の少なくとも１つの回路が前記第２のデータフローを処理するときに生じる遅延を含む、請求項１に記載の方法。

【請求項6】

前記光受信機は、デジタル信号処理モジュールを含み、前記少なくとも１つの回路は、前記デジタル信号処理モジュールの少なくとも１つの回路を含む、請求項５に記載の方法。

【請求項7】

前記第２のデータフローが前記第２の光モジュールの前記光送信機内で伝送されるときに生成される遅延は、第２の遅延であり、前記第２のデータフローが前記第１の光モジュールの前記光受信機内で伝送されるときに生成される遅延は、第３の遅延であり、前記第１の遅延は、前記第２の遅延および前記第３の遅延の合計である、請求項５または６に記載の方法。

【請求項8】

前記第１の光モジュールは、光送信機および第１の光受信機を含み、
前記第１の光モジュールによって第１の遅延を決定することの前に、前記方法はさらに、
前記第１の光モジュールによって、前記光送信機のインバウンドインターフェースを使用することによって第１のデータフローを受信することであって、前記第１のデータフローが前記光送信機内で伝送されるときに生成される遅延は、第２の遅延であることと
前記第１の光モジュールによって、前記光送信機を使用することにより、第２のネットワークデバイスの第２の光モジュールの第２の光受信機に前記第１のデータフローを送信することであって、前記第１のデータフローが前記第２の光受信機内で伝送されるときに生成される遅延は、第３の遅延であることと、
前記第１の光モジュールによって、前記第１の光受信機のアウトバウンドインターフェースを使用することによって、前記第２のネットワークデバイスによって送信された第２のデータフローを受信することであって、前記第２のデータフローは、指示情報を搬送することとを含み、
前記第１の光モジュールによって第１の遅延を決定することは、
前記第１の光モジュールによって、前記指示情報に基づいて前記第１の遅延を決定することであって、前記第１の遅延は、前記第２の遅延および前記第３の遅延の合計であることを含む、請求項１に記載の方法。

【請求項9】

前記第１の光モジュールは、第１の回路および第２の回路を含み、前記方法はさらに、
前記第１のデータフローが前記第１の光モジュール内の前記第１の回路に伝送されると、前記第１の光モジュールによって、前記第１のデータフローで搬送される第１の指示信号を抽出することと、
前記第１のデータフローが前記第１の光モジュール内の前記第２の回路に伝送されると、前記第１の光モジュールによって、前記第１のデータフローで搬送される第２の指示信号を抽出することとを含み、
前記第１の遅延は、前記第１の指示信号および前記第２の指示信号に基づいて決定される、請求項２乃至４のいずれか１項に記載の方法。

【請求項10】

前記第１の指示信号および前記第２の指示信号の両方が、調整マーカーＡＭ指示信号であるか、または前記第１の指示信号がＡＭ指示信号であり、前記第２の指示信号がデジタル信号処理ＤＳＰフレームヘッダ信号であるか、または前記第１の指示信号と前記第２の指示信号の両方が、フレーム開始デリミタＳＦＤである、請求項９に記載の方法。

【請求項11】

前記インターフェースチップは、物理層ＰＨＹ機能またはメディアアクセス制御ＭＡＣ機能を実装するように構成されたチップを含む、請求項１乃至１０のいずれか１項に記載の方法。

【請求項12】

前記第１の光モジュールによって、前記第１の遅延を報告することは、
前記第１の光モジュールのクロック状態が変化すると、前記第１の遅延を前記インターフェースチップに報告すること、または、
前記第１の光モジュールのリンクが正常に確立されると、前記第１の遅延を前記インターフェースチップに報告することを含む、請求項１乃至１１のいずれか１項に記載の方法。

【請求項13】

前記第１の遅延は、前記第１の光モジュールがデータを送信するように構成されている場合の最大送信遅延値または最小送信遅延値を含むか、または、前記第１の遅延は、前記第１の光モジュールがデータを受信するように構成されている場合の最大受信遅延値または最小受信遅延値を含む、請求項１乃至１２のいずれか１項に記載の方法。

【請求項14】

第１の光モジュールとして使用される、第１のネットワークデバイスに適用された光モジュールであって、
第１の遅延を決定するように構成されたプロセッサであって、前記第１の遅延は、パケットが前記第１の光モジュール内で伝送されるときに生成される遅延を含み、前記第１の光モジュールはデジタル領域およびアナログ領域を含み、前記デジタル領域は、クロックおよびデータ回復（ＣＤＲ）チップまたは光デジタル信号処理（ｏＤＳＰ）チップを含み、前記アナログ領域は、送信機光サブアセンブリ（ＴＯＳＡ）および受信機光サブアセンブリ（ＲＯＳＡ）を含む、プロセッサと、
前記第１のネットワークデバイスのインターフェースチップに前記第１の遅延を送信するようにさらに構成された遅延報告レジスタアクセスインターフェースであって、前記インターフェースチップは、物理層ＰＨＹチップおよびメディアアクセス制御層ＭＡＣチップのうちの１つである、遅延報告レジスタアクセスインターフェースと
を備えた光モジュール。

【請求項15】

前記第１の光モジュールは、光送信機を含み、前記光送信機は、前記プロセッサ、前記遅延報告レジスタアクセスインターフェース、インバウンドインターフェース、およびアウトバウンドインターフェースを備え、
前記インバウンドインターフェースは、第１のデータフローを受信するように構成され、
前記アウトバウンドインターフェースは、前記第１のデータフローを第２のネットワークデバイスに送信するように構成され、
前記プロセッサは、前記第１のデータフローが前記光送信機内で伝送されるときに生成される遅延が前記第１の遅延であると決定するように構成される、請求項１４に記載の光モジュール。

【請求項16】

前記第１の光モジュールは、光送信機を含み、前記光送信機は、前記プロセッサ、前記遅延報告レジスタアクセスインターフェース、インバウンドインターフェース、およびアウトバウンドインターフェースを備え、
前記インバウンドインターフェースは、第１のデータフローを受信するように構成され、
前記アウトバウンドインターフェースは、前記第１のデータフローを第２のネットワークデバイスに送信するように構成され、
前記第１の遅延は、前記光送信機の少なくとも１つの回路が前記第１のデータフローを処理するときに生じる遅延を含む、請求項１４に記載の光モジュール。

【請求項17】

前記光送信機は、デジタル信号処理モジュールを含み、前記少なくとも１つの回路は、前記デジタル信号処理モジュールの少なくとも１つの回路を含む、請求項１６に記載の光モジュール。

【請求項18】

前記第１の光モジュールは、光受信機を含み、前記光受信機は、前記プロセッサおよび前記遅延報告レジスタアクセスインターフェースを含む、請求項１４に記載の光モジュール。

【請求項19】

前記光受信機は、インバウンドインターフェースを含み、
前記インバウンドインターフェースは、第２のネットワークデバイスの第２の光モジュールの光送信機によって送信される第２のデータフローを受信するように構成され、前記第１の遅延は、前記光受信機の少なくとも１つの回路が前記第２のデータフローを処理するときに生じる遅延を含む、請求項１８に記載の光モジュール。

【請求項20】

前記光受信機は、デジタル信号処理モジュールを含み、前記少なくとも１つの回路は、前記デジタル信号処理モジュールの少なくとも１つの回路を含む、請求項１９に記載の光モジュール。

【請求項21】

前記第２のデータフローが前記第２の光モジュールの前記光送信機内で伝送されるときに生成される遅延は、第２の遅延であり、前記第２のデータフローが前記第１の光モジュールの前記光受信機内で伝信されるときに生成される遅延は、第３の遅延であり、前記第１の遅延は、前記第２の遅延および前記第３の遅延の合計である、請求項１９または２０に記載の光モジュール。

【請求項22】

前記第１の光モジュールは、前記第１のネットワークデバイスの前記光モジュールであり、前記第１の光モジュールは、光送信機および第１の光受信機を含み、前記第１の光受信機は、前記プロセッサおよび前記遅延報告レジスタアクセスインターフェースを備え、
前記光送信機は、インバウンドインターフェースを介して第１のデータフローを受信するように構成され、前記第１のデータフローが前記光送信機で送信されるときに生成される遅延は、第２の遅延であり、
前記光送信機はさらに、第２のネットワークデバイスの第２の光モジュールの第２の光受信機に、アウトバウンドインターフェースを介して前記第１のデータフローを送信するように構成され、前記第１のデータフローが前記第２の光受信機で送信されるときに生成される遅延は、第３の遅延であり、
前記第１の光受信機は、前記第２のネットワークデバイスによって送信される第２のデータフローを受信するように構成され、前記第２のデータフローは、指示情報を搬送し、
前記プロセッサは、前記指示情報に基づいて前記第１の遅延を決定するように特に構成され、前記第１の遅延は、前記第２の遅延および前記第３の遅延の合計である、請求項１４に記載の光モジュール。

【請求項23】

前記第１の光モジュールは、第１の回路および第２の回路を含み、前記プロセッサはさらに、
前記第１のデータフローが前記第１の光モジュール内の前記第１の回路に伝送される場合、前記第１のデータフローで搬送される第１の指示信号を抽出し、
前記第１のデータフローが前記第１の光モジュール内の前記第２の回路に伝送される場合、前記第１のデータフローで搬送される第２の指示信号を抽出するように構成され、
前記第１の遅延は、前記第１の指示信号および前記第２の指示信号に基づいて決定される、請求項１５乃至１７のいずれか１項に記載の光モジュール。

【請求項24】

前記第１の指示信号および前記第２の指示信号の両方が、調整マーカーＡＭ指示信号であるか、または前記第１の指示信号がＡＭ指示信号であり、前記第２の指示信号がデジタル信号処理ＤＳＰフレームヘッダ信号であるか、または前記第１の指示信号と前記第２の指示信号の両方が、フレーム開始デリミタＳＦＤである、請求項２３に記載の光モジュール。

【請求項25】

前記インターフェースチップは、物理層ＰＨＹ機能またはメディアアクセス制御ＭＡＣ機能を実装するように構成されたチップを含む、請求項１４乃至２４のいずれか１項に記載の光モジュール。

【請求項26】

前記遅延報告レジスタアクセスインターフェースは、
前記第１の光モジュールのクロック状態が変化すると、前記第１の遅延を前記インターフェースチップに報告するか、または、
前記第１の光モジュールのリンクが正常に確立されると、前記第１の遅延を前記インターフェースチップに報告するように構成された、請求項１４乃至２５のいずれか１項に記載の光モジュール。

【請求項27】

前記第１の遅延は、前記光モジュールがデータを送信するように構成されている場合の最大送信遅延値または最小送信遅延値を含むか、または、前記第１の遅延は、前記光モジュールがデータを受信するように構成されている場合の最大受信遅延値または最小受信遅延値を含む、請求項１４乃至２６のいずれか１項に記載の光モジュール。

【請求項28】

請求項１４乃至２７のいずれか１項による光モジュールを含むネットワークデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本出願の実施形態は、通信技術の分野、特に、通信方法および光モジュールに関する。

【背景技術】

【0002】

移動体通信ネットワークでは、時分割複信（Time Division Duplex、ＴＤＤ）規格に基づく基地局は、厳密な時刻同期要件を満たす必要がある。そうしないと、基地局から送信された無線信号が別の基地局との干渉を生じ、その結果、隣接エリアの基地局が正常に動作できなくなる。

【0003】

現在、異なる基地局間の時刻同期は、クロックプロトコル、例えば、電気電子技術者協会（(Institute of Electrical and Electronics Engineers、ＩＥＥＥ）１５８８ Ｖ２プロトコルを使用することによって実施され得る。１５８８ Ｖ２プロトコルは、ネットワーク測定およびシステム制御用の高精度クロック同期プロトコル規格である。１５８８ V２プロトコルは、高精度時間プロトコル（Precision Time Protocol、ＰＴＰ）とも呼ばれ、マイクロ秒レベルで複数のネットワークデバイス間の時刻同期を実装できる。現在、１５８８ V２プロトコルでは、ネットワークデバイス間の時刻同期はマスター－スレーブクロック方式で実装されている。時刻情報は符号化されているため、双方向のパケットメッセージの対話形式によるネットワーク対称性と遅延測定技術を使用して、マスター－スレーブの時刻同期が実装される。具体的には、パケットを送信するときおよびパケットを受信するとき、マスタークロックおよびスレーブクロックは、マスタークロックとスレーブクロックとの間の時間差を計算するために、パケットに対してタイムスタンプを実行する。スレーブクロックは、計算された時間差に基づいてローカル時刻を較正する。

【0004】

現在、マスタークロックとスレーブクロック間の時刻同期の精度をさらに向上させてネットワークデバイスのクロック精度をさらに向上させる方法は、現在緊急に解決される必要のある技術的な問題である。

【発明の概要】

【0005】

本出願の実施形態は、通信方法および光モジュールを提供し、光モジュールの遅延をインターフェースチップに報告して、マスタークロックとスレーブクロックとの間の時刻同期の精度を向上させ、それにより、ネットワークデバイスのクロック精度をさらに向上させる。

【0006】

本出願の第１の態様は、通信方法を提供し、以下を含む。

【0007】

第１の光モジュールが、第１の遅延を決定する。

【0008】

第１の光モジュールが、第１の遅延をインターフェースチップに送信する。

【0009】

本解決法では、遅延報告レジスタアクセスインターフェースが第１の光モジュールにおいて定義されるため、第１の光モジュールは、遅延報告レジスタアクセスインターフェースを介して第１の遅延をインターフェースチップに報告し得、したがって、第１の遅延は、マスタークロックとスレーブクロック間の時刻同期の精度を向上させるために、インターフェースチップによって記録されるパケットのタイムスタンプに補償され得、これにより、ネットワークデバイスのクロック精度がさらに向上する。

【0010】

可能な実装では、第１の光モジュールはグレー光モジュールである。第１の光モジュールは、光送信機を含む。光送信機は、インバウンドインターフェースとアウトバウンドインターフェースを含む。第１の光モジュールは、第１の遅延を決定し、以下を含む。

【0011】

第１の光モジュールは、インバウンドインターフェースを介して第１のデータフローを受信する。

【0012】

第１の光モジュールは、第１のデータフローをアウトバウンドインターフェースを介して第２のネットワークデバイスに送信する。

【0013】

第１の光モジュールは、第１のデータフローが光送信機で送信されるときに生成される遅延が第１の遅延であると決定する。

【0014】

この解決策では、第１の遅延は、第１のデータフローが第１の光モジュールの光送信機で送信されるときに生成される遅延であり得る。さらに、光送信機は異なる処理回路を含むので、第１の遅延は、代わりに、光送信機の異なる処理回路のそれぞれが第１のデータフローを処理するときに生じる遅延であり得る。

【0015】

具体的には、第１の遅延は、第１のデータフローが光送信機のインバウンドインターフェースから光送信機のアウトバウンドインターフェースに送信されるときに生成される遅延であり得るか、または光送信機に含まれる少なくとも１つの処理回路が第１のデータフローを処理するときに生じる遅延であり得るか、または確かに、光送信機に含まれる少なくとも1つの処理回路が第１のデータフローとデフォルト値または設計値を処理するときに発生する遅延の合計であり得る。

【0016】

可能な実装では、第１の光モジュールはカラー光モジュールである。第１の光モジュールは、光送信機および第１の光受信機を含む。

【0017】

第１の光モジュールが第１の遅延を決定する前に、方法はさらに以下を含む。

【0018】

第１の光モジュールは、光送信機を使用することによって第１のデータフローを受信し、第１のデータフローが光送信機で送信されるときに生成される遅延は、第２の遅延を含む。

【0019】

第１の光モジュールは、光送信機を使用することにより、第２のネットワークデバイスの第２の光モジュールの第２の光受信機に第１のデータフローを送信し、ここで、第１のデータフローが第２の光受信機で送信されるときに生成される遅延は、第３の遅延を含む。

【0020】

第２の遅延と第３の遅延の合計が第１の遅延である。

【0021】

第１の光モジュールは、第１の光受信機を使用することによって、第２のネットワークデバイスによって送信された第２のデータフローを受信し、ここで、第２のデータフローは、指示情報を搬送する。

【0022】

第１の光モジュールは、第１の遅延を決定し、以下を含む。

【0023】

第１の光モジュールは、指示情報に基づいて第１の遅延を決定する。

【0024】

本解決法は、第１の光モジュールは第１のネットワークデバイスのカラー光モジュールであり、第２の光モジュールは第２のネットワークデバイスのカラー光モジュールである。第１の光モジュールは、光送信機および第１の光受信機を含む。光送信機を使用して第１のデータフローを受信した後、第１の光モジュールは、光送信機を使用して、第２のネットワークデバイスの第２の光モジュールの第２の光受信機に第１のデータフローを送信する。したがって、第１のデータフローが第１の光モジュールで送信されるときに生成される第２の遅延、および第１のデータフローが第２の光モジュールで送信されるときに生成される第３の遅延は、第１のデータフローに基づいて測定され得る。

【0025】

さらに、第１のデータフローが第１の光モジュールで送信されるときに生成される第２の遅延を決定した後、第１の光モジュールは、第２の遅延を含む第１のデータフローを第２の光モジュールに送信する。第１のデータフローが第２の光モジュールで送信されるときに生成される第３の遅延を決定した後、第２の光モジュールは、取得された第２の遅延と取得された第３の遅延の合計を第１の遅延として決定する。第１の遅延を決定した後、第２の光モジュールは、第２のデータフローを第１の光モジュールに送信する。第２のデータフローは、指示情報を搬送する。したがって、第１の光モジュールは、指示情報に基づいて第１の遅延を決定し得る。

【0026】

可能な実装では、指示情報は第１の遅延を含む。

【0027】

可能な実装では、第１の光モジュールが遅延測定をサポートしていない場合、第１の遅延は設計値である。

【0028】

本解決法では、第１の光モジュールが遅延測定機能を有さない場合、第１の遅延は、事前設定された設計値であり得るか、シミュレーョンによって取得されたシミュレーション値であり得るか、または確かにデフォルト値であり得る。

【0029】

可能な実装において、方法はさらに以下を含む。

【0030】

第１のデータフローが第１の回路に送信されると、第１の光モジュールは、第１のデータフローで搬送される第１の指示信号を抽出する。

【0031】

第１のデータフローが第２の回路に送信されると、第１の光モジュールは、第１のデータフローで搬送される第２の指示信号を抽出する。

【0032】

第１の光モジュールは、第１の指示信号および第２の指示信号に基づいて第１の遅延を決定する。

【0033】

可能な実装において、第１の光モジュールが第１の指示信号と第２の指示信号に基づいて第１の遅延を決定し、以下を含む。

【0034】

第１の光モジュールは、第１の指示信号と第２の指示信号との間の位相差を測定する。

【0035】

第１の光モジュールは、位相差に基づいて第１の遅延を決定する。

【0036】

第１の指示信号と第２の指示信号の両方が調整マーカーＡＭ指示信号であり得るか、または第１の指示信号がＡＭ指示信号であり、第２の指示信号がデジタル信号処理ＤＳＰフレームヘッダ信号であり得る。

【0037】

前述の解決法では、第１のデータフローが第１の回路に送信されると、第１の光モジュールは、第１のデータフローで搬送される第１の指示信号を抽出する。第１のデータフローが第２の回路に送信されると、第１の光モジュールは、第１のデータフローで搬送される第２の指示信号を抽出する。次に、第１の光モジュールは、高精度の位相弁別アルゴリズムを使用することによって、第１の指示信号と第２の指示信号との間の位相差を測定することによって、第１の遅延を決定し得る。したがって、決定された遅延の精度を向上させることができる。

【0038】

第１の回路および第２の回路は、第１の光モジュール内の任意の２つの異なる回路であり得る。

【0039】

さらに、第１の指示信号と第２の指示信号の両方がＡＭ指示信号であってもよく、第１の指示信号がＡＭ指示信号であり、第２の指示信号がデジタル信号処理ＤＳＰフレームヘッダ信号であってもよい。加えて、第１の指示信号および第２の指示信号は、代替的に、他の容易に識別される信号、例えば、第１のデータフローに挿入された識別子であり得る。

【0040】

可能な実装において、インターフェースチップは、物理層ＰＨＹチップおよびメディアアクセス制御層ＭＡＣチップのうちの少なくとも１つを含む。

【0041】

本出願の第２の態様は、第１の光モジュールとして使用される光モジュールを提供し、以下を含む。
第１の遅延を決定するように構成されたプロセッサ。

【0042】

プロセッサはさらに、第１の遅延をインターフェースチップに送信するように構成される。

【0043】

可能な実装では、第１の光モジュールはグレー光モジュールである。第１の光モジュールは、光送信機を含む。光送信機は、プロセッサ、インバウンドインターフェース、およびアウトバウンドインターフェースを含む。

【0044】

光送信機は、インバウンドインターフェースを介して第１のデータフローを受信するように構成される。

【0045】

光送信機はさらに、アウトバウンドインターフェースを介して第１のデータフローを第２のネットワークデバイスに送信するように構成される。

【0046】

プロセッサはさらに、第１のデータフローが光送信機で送信されるときに生成される遅延が第１の遅延であると決定するように構成される。

【0047】

可能な実装では、第１の光モジュールは、第１のネットワークデバイス内のカラー光モジュールである。第１の光モジュールは、光送信機および第１の光受信機を含む。第１の光受信機はプロセッサを含む。

【0048】

光送信機は、第１のデータフローを受信するように構成され、ここで、第１のデータフローが光送信機で送信されるときに生成される遅延は、第２の遅延である。

【0049】

光送信機はさらに、第２のネットワークデバイスの第２の光モジュールの第２の光受信機に第１のデータフローを送信するように構成され、ここで、第１のデータフローが第２の光受信機で送信されるときに生成される遅延は、第３の遅延である。

【0050】

第２の遅延と第３の遅延の合計が第１の遅延である。

【0051】

第１の光受信機は、第２のネットワークデバイスによって送信される第２のデータフローを受信するように構成され、ここで、第２のデータフローは、指示情報を搬送する。

【0052】

プロセッサは、指示情報に基づいて第１の遅延を決定するように特に構成される。

【0053】

可能な実装では、指示情報は第１の遅延を含む。

【0054】

可能な実装では、第１の光モジュールが遅延測定をサポートしていない場合、第１の遅延は設計値である。

【0055】

可能な実施において、光送信機は、第１の回路および第２の回路を含む。プロセッサはさらに次のように構成される。
第１のデータフローが第１の回路に送信されるとき、第１のデータフローで搬送される第１の指示信号を抽出する。
第１のデータフローが第２の回路に送信されるとき、第１のデータフローで搬送される第２の指示信号を抽出する。
第１の指示信号および第２の指示信号に基づいて第１の遅延を決定する。

【0056】

可能な実装では、プロセッサはさらに次のように構成される。
第１の指示信号と第２の指示信号との間の位相差を測定する。
位相差に基づいて第１の遅延を決定する。

【0057】

第１の指示信号と第２の指示信号の両方が調整マーカーＡＭ指示信号であるか、または第１の指示信号がＡＭ指示信号であり、第２の指示信号がデジタル信号処理ＤＳＰフレームヘッダ信号である。

【0058】

可能な実装において、インターフェースチップは、物理層ＰＨＹチップおよびメディアアクセス制御層ＭＡＣチップのうちの少なくとも１つを含む。

【0059】

本出願で提供される通信方法および光モジュールによれば、第１の遅延を決定した後、第１の光モジュールは、決定された第１の遅延をインターフェースチップに送信する。遅延報告レジスタアクセスインターフェースは第１の光モジュールで定義されるので、第１の光モジュールは、遅延報告レジスタアクセスインターフェースを介してインターフェースチップに第１の遅延を報告して、ＭＡＣ層またはＰＨＹ層によって記録されるパケットのタイムスタンプに第１の遅延を追加し得、マスタークロックとスレーブクロック間の時刻同期の精度を向上させ、それによってネットワークデバイスのクロック精度をさらに向上させる。

【図面の簡単な説明】

【0060】

【図1】図１は、本出願の一実施形態による適用シナリオの概略図である。

【図2】図２は、マスタークロックとスレーブクロックとの間の時間差を計算する概略図である。

【図3】図３は、本出願の一実施形態による通信方法の概略フローチャートである。

【図4】図４は、光モジュールの概略構成図である。

【図5】図５は、グレー光モジュールの概略構造図である。

【図6】図６は、カラー光モジュールの概略構造図である。

【図7】図７は、グレー光モジュール内のｏＤＳＰチップの概略構造図である。

【図8A】図８Ａは、カラー光モジュール内のｏＤＳＰチップの概略構造図である。

【図8B】図８Ｂは、カラー光モジュール内のｏＤＳＰチップの概略構造図である。

【図9】図９は、本出願の一実施形態による光モジュールの概略構造図である。

【図10】図１０は、本出願の一実施形態による別の光モジュールの概略構造図である。

【図11】図１１は、本出願の一実施形態によるさらに別の光モジュールの概略構造図である。

【発明を実施するための形態】

【0061】

以下は、当業者の理解を容易にするために、本出願におけるいくつかの用語を説明する。

【0062】

（１）光モジュール（optical module）は、主に光－電気変換器と電気信号プロセッサとを含む。光モジュールは、光送信機と光受信機の２つの部分を含む。電気信号プロセッサは、クロックおよびデータ回復（clock and data recovery、ＣＤＲ）チップ、または光デジタル信号処理（optical digital signal processing、ｏＤＳＰ）チップを含む。光モジュールは通常、光から電気への変換および／または電気から光への変換を実行する。例えば、送信側の光モジュールは、電気信号を光信号に変換し、変換によって得られた光信号を、光ファイバを介して受信側の光モジュールに送信する。次に、受信側の光モジュールが光信号を電気信号に変換し、変換によって得られた電気信号を処理する。

【0063】

（２）ネットワークデバイスは、モバイルデバイスと通信するように構成されたデバイスであり得る。ネットワークデバイスは、ルータ、スイッチ、パケットトランスポートネットワーク（packet transport network、ＰＴＮ）デバイス、光トランスポートネットワーク（optical transport network、ＯＴＮ）デバイス、パッシブ光ネットワーク（passive optical network、ＰＯＮ）デバイス、同期デジタル階層（synchronous digital hierarchy、ＳＤＨ）デバイスなどであり得る。あるいは、ネットワークデバイスは、ＷＬＡＮのアクセスポイント（access point、ＡＰ）、ＧＳＭまたはＣＤＭＡの基地局（base transceiver station、ＢＴＳ）、ＷＣＤＭＡのノードＢ（nodeB、ＮＢ）、ＬＴＥの発展型ノードＢ（進化型ノードＢ、ｅＮＢまたはｅＮｏｄｅＢ）、ネットワーク中継局またはネットワークアクセスポイント、車載デバイス、ウェアラブルデバイス、将来の５Ｇネットワークのネットワークデバイス、将来の発展型ＰＬＭＮネットワークのネットワークデバイス、ＮＲシステムにおける新世代ノードＢ（新世代ノードＢ、ｇノードＢ）などであり得る。

【0064】

（３）遅延報告レジスタアクセスインターフェースは、レジスタアクセスインターフェースまたは遅延報告インターフェースとも呼ばれることがあり、パケットが第１の光モジュールの光送信機または光受信機で送信されるときに生成される遅延をインターフェースチップに報告するように構成され、またはパケットが第１の光モジュールの光送信機で送信されるときに生成される遅延、またはパケットが第２の光モジュール内の光受信機で送信されるときに生成される遅延をインターフェースチップに報告するように構成される。

【0065】

（４）本出願において、「少なくとも１つ」は１つ以上を意味し得、「複数」は２つ以上を意味し得る。「および／または」という用語は、関連するオブジェクト間の関係を説明し、３つの関係が存在し得ることを表す。たとえば、Ａおよび／またはＢは、Ａのみが存在する場合、ＡとＢの両方が存在する場合、およびＢのみが存在する場合を表し、ＡとＢは、単数形または複数形があり得る。文字「／」は通常、関連するオブジェクト間の「または」という関係を示す。「以下の少なくとも１つ（ピース）」またはその類似の表現は、単一のアイテム（ピース）または複数のアイテム（ピース）の任意の組み合わせを含む、これらのアイテムの任意の組み合わせを意味する。例えば、ａ、ｂ、またはｃのうちの少なくとも１つ（ピース）は、ａ、ｂ、ｃ、ａおよびｂ、ａおよびｃ、ｂおよびｃ、またはａ、ｂ、およびｃを表し得、ここで、ａ、ｂ、cは単数形または複数形があり得る。「上」、「下」等で説明される範囲は、境界点を含む。

【0066】

（５）本出願のユニットは、機能ユニットまたは論理ユニットであり、ソフトウェアの形式でもよい。ユニットの機能は、プロセッサによってプログラムコードを実行することによって実装される。あるいは、ユニットはハードウェアの形態であってもよい。

【0067】

当業者は、本出願の実施形態で提供される通信方法が、光モジュールがインターフェースチップに遅延を報告する適用シナリオに適用され得ることを理解し得る。インターフェースチップは、物理層（physical layer、ＰＨＹ）チップおよびメディアアクセス制御層（media access control、ＭＡＣ）チップのうちの少なくとも１つを含む。インターフェースチップは、ＰＨＹ層の機能を実装できる。移動体通信ネットワークでは、時分割複信（Time Division Duplex、ＴＤＤ）規格に基づく基地局は、厳密な時刻同期要件を満たす必要がある。そうしないと、基地局によって送信された無線信号が別の基地局との干渉を生じ、その結果、隣接エリアの基地局が正常に動作できなくなる。基地局間の時刻同期を実装するには、通常、ネットワークプロトコルは時刻情報を送信することができるようにする必要がある。本出願の実施形態では、１５８８ Ｖ２プロトコルが時刻情報を送信できるようにする例が説明のために使用される。確かに、時刻情報は、代わりに、別のプロトコルを使用することによって送信され得る。たとえば、クロッククラス情報は、ＳＤＨプロトコルで同期ステータスメッセージ（synchronous status message、ＳＳＭ）を使用して表され得る。

【0068】

図１は、本出願の一実施形態による適用シナリオの概略図である。図１に示すように、時刻源装置は通常、無線ネットワークのコア層に配置され、全地球測位システム（Global Positioning System、ＧＰＳ）またはＢｅｉＤｏｕ衛星時刻が参照ソースとして使用される。次に、時刻情報は、毎秒１パルスおよび時刻（Pulse per Second and Time of Day、１ＰＰＳ＋ＴＯＤ）またはＰＴＰインターフェース（１５８８ Ｖ２プロトコルを可能にするイーサネットインターフェース）などの外部時間アシスタントインターフェースを介して送信デバイス１０１に送信される。送信デバイス１０１は、時刻情報を、コア層からＰＴＰインターフェースを介して収束層デバイス１０２にホップバイホップで下方に送信する。次に、収束層デバイス１０２は、時刻情報をアクセス層デバイス１０３にホップバイホップで下方に送信する。アクセス層デバイス１０３は、１ＰＰＳ＋ＴＯＤまたはＰＴＰインターフェースなどの外部時間アシスタントインターフェースを介して、接続された基地局１０４に時刻情報を送信する。したがって、ネットワーク全体の基地局間の時刻同期が実装される。

【0069】

送信デバイス１０１、収束層デバイス１０２、およびアクセス層デバイス１０３はそれぞれ、ルータ、スイッチ、ＰＴＮデバイス、ＯＴＮデバイス、またはＰＯＮデバイスなどのネットワークデバイスであり得る。

【0070】

送信デバイス１０１、収束層デバイス１０２、およびアクセス層デバイス１０３の間の時刻同期もまた、本出願のこの実施形態に記載された解決策を使用することによって実行され得ることに留意されたい。

【0071】

以下では、例として１５８８ Ｖ２プロトコルを使用して、基地局間の時刻同期を実装する方法を具体的に説明する。１５８８ Ｖ２プロトコルは、略してＰＴＰとも呼ばれ、複数のネットワークデバイス間の時刻同期を実装できる高精度の時刻同期プロトコルである。１５８８ Ｖ２プロトコルのコアアイデアは次のとおりである。時刻情報はマスター－スレーブクロック方式で符号化されるため、双方向パケットメッセージの対話形式によるネットワーク対称性および遅延測定テクノロジを使用して、マスター－スレーブ時刻同期が実装される。具体的には、パケットを送信するときおよびパケットを受信するとき、マスタークロックとスレーブクロックとの間の時間差を計算するために、マスタークロックおよびスレーブクロックはパケットに対してタイムスタンプを実行する。スレーブクロックは、計算された時間差に基づいてローカル時刻を較正する。図２は、マスタークロックとスレーブクロックとの間の時間差を計算する概略図である。図２に示すように、マスター（Master）ノードは、同期（Sync）パケットをスレーブ（Slave）ノードに送信し、送信タイムスタンプｔ１をレジスタに記録する。同期パケットを受信した後、スレーブ（Slave）ノードは受信タイムスタンプｔ２を記録する。さらに、マスター（Master）ノードはフォローアップ（Follow_Up）パケットをスレーブ（Slave）ノードに送信し、タイムスタンプｔ１を含むフォローアップパケットをスレーブ（Slave）ノードに送信する。スレーブ（Slave）ノードは、遅延要求（Delay_Req）パケットをマスター（Master）ノードに送信する。遅延要求パケットは、タイムスタンプｔ３を搬送する。遅延要求パケットを受信した後、マスター（Master）ノードは受信タイムスタンプｔ４を記録する。マスター（Master）ノードは、ｔ４を含む遅延応答（Delay_Resp）パケットをスレーブ（Slave）ノードに送信する。マスターノードのクロックはマスタークロックであり、スレーブノードのクロックはスレーブクロックである。

【0072】

前述のタイムスタンプｔ１、ｔ２、ｔ３、およびｔ４に基づいて、スレーブクロックは、以下の式（１）および式（２）に従って、スレーブクロックとマスタークロックとの間の遅延（Delay）および時間差（Offset）を計算し得る。スレーブクロックは、遅延（Delay）と時間差（Offset）に基づいてローカルタイムスタンプを較正し得、マスタークロックとスレーブクロックとの間の時刻同期を実行する。
遅延＝（ｔ２－ｔ１＋ｔ４－ｔ３）／２ （１）
オフセット＝（ｔ２－ｔ１－ｔ４＋ｔ３）／２ （２）

【0073】

１５８８ Ｖ２プロトコルの原則によれば、マスタークロックとスレーブクロックのタイムスタンプ基準面は、ＰＴＰポートの物理媒体依存インターフェース（medium dependent interface、ＭＤＩ）層にある。ただし、タイムスタンプイベントはＰＴＰパケットヘッダによってトリガーされ、ＭＤＩ層はＰＴＰパケットヘッダを識別できないため、タイムスタンプは完了できない。したがって、特定の実装中、タイムスタンプは通常、メディアアクセス制御（media access control、ＭＡＣ）層または物理層（physical layer、ＰＨＹ）層で実行され、パケットのタイムスタンプを記録し、光モジュールのＭＡＣ層またはＰＨＹ層およびＭＤＩ層での１５８８パケットのタイムスタンプポイント間の遅延が測定され、ＭＡＣ層またはＰＨＹ層によって記録されたタイムスタンプに追加される。したがって、ＭＤＩ層でのタイムスタンプ機能が実装される。光モジュールのＭＤＩ層は、光モジュール内の光－電気変換器のポートである。

【0074】

ただし、現在のイーサネットプロトコルＩＥＥＥ ８０２．３プロトコルは、ＰＨＹ層での遅延報告レジスタインターフェースのみを定義し、インターフェースは、パケットがＰＨＹ層で送信されるときに生成される遅延を報告するように構成される。ただし、一部の光モジュールについて、ＰＨＹ層はインターフェースチップと光モジュールの両方によって実装され、つまり、ＰＨＹ層の遅延は、インターフェースチップにおけるＰＨＹ層遅延と、光モジュールにおけるＰＨＹ層遅延の２つの部分を含む。プロトコルでは、インターフェースチップにおけるＰＨＹ層遅延のみが報告され、記録されたタイムスタンプに追加された遅延は、インターフェースチップにおけるＰＨＹ層遅延のみを含み、光モジュールにおけるＰＨＹ層遅延は記録されない。その結果、加算によって取得されるタイムスタンプは不正確であり、マスタークロックとスレーブクロック間の時刻同期の精度は低く、ネットワークデバイスのクロック精度が低い。

【0075】

さらに、ＩＥＥＥ ８０２．３プロトコルで現在定義されているＰＨＹ層遅延レポート機能の精度は低く、１５８８タイムスタンプは不正確であり、ネットワークデバイスのクロック精度が低い。ＩＥＥＥ ８０２．３で遅延レポートの精度が低い理由は次のとおりである。（１）遅延レポートの精度は１ｎｓである。（２）ＰＨＹ層は、複数のサブレイヤ（たとえば、ＰＣＳ、ＰＭＡ、およびＰＭＤなど）を含み、各サブレイヤが遅延を報告するとき１ｎｓの損失が発生し、したがって、Ｎ個のサブレイヤのそれぞれが遅延を報告するとき合計遅延精度はＮｎｓである。

【0076】

前述の問題を考慮して、本出願の実施形態は、通信方法を提供する。第１の遅延を決定した後、第１の光モジュールは、決定された第１の遅延をインターフェースチップに送信する。遅延報告レジスタアクセスインターフェースは第１の光モジュールで定義されるため、第１の光モジュールは、パケットが光モジュールで送信されるときに生成される遅延をパケットの記録されたタイムスタンプに追加するために、遅延報告レジスタアクセスインターフェースを介してインターフェースチップに第１の遅延を報告し得、マスタークロックとスレーブクロック間の時刻同期の精度を向上させ、それによってネットワークデバイスのクロック精度をさらに向上させる。

【0077】

以下は、特定の実施形態を使用することによる本発明の技術的解決策を詳細に説明する。以下のいくつかの特定の実施形態は、互いに組み合わせ得、同じまたは類似の概念またはプロセスは、いくつかの実施形態では説明されない場合がある。

【0078】

図３は、本出願の一実施形態による通信方法の概略フローチャートである。図３に示されるように、本実施形態における方法は、以下のステップを含み得る。

【0079】

ステップ３０１：第１の光モジュールは、第１の遅延を決定する。

【0080】

前述の式（２）から、光モジュールの受信方向と送信方向の遅延が対称である場合、修正前のＰＴＰタイムスタンプの計算結果は、修正されたオフセットの計算結果と同じであることがわかる。この光モジュールについて、遅延報告と修正が実行されない場合がある。したがって、実際の適用では、遅延報告と修正は、受信方向と送信方向における遅延が非対称である光モジュールに対してのみ実行する必要がある。したがって、第１の光モジュールが第１の遅延を決定する方法を説明する前に、既存の光モジュールの構造および光モジュールの遅延対称性を最初に説明する。

【0081】

図４は、光モジュールの概略構成図である。図４に示されるように、光モジュール１００は、２つの部分、すなわち、光送信機１１０および光受信機１２０を含む。さらに、光モジュール１００は、通常、「デジタル領域」および「アナログ領域」の２つの部分に分割され得る。「デジタル領域」は、ＣＤＲチップまたはｏＤＳＰチップを含み、主にアナログ信号とデジタル信号を処理する。受信方向と送信方向における処理回路が非対称である場合、遅延非対称性が導入される。また、「アナログ領域」は、エッジコネクタ、プリント回路基板（printed circuit board、ＰＣＢ）線、光－電気変換器などを含む送信機光サブアセンブリ（transmitter optical subassembly、ＴＯＳＡ）および受信機光サブアセンブリ（receiver optical subassembly、ＲＯＳＡ）を含む。「アナログ領域」は通常、受信と送信の対称性に基づいて設計され、受信遅延と送信遅延は比較的固定され対称であり、クロック同期の精度は基本的に影響を受けない。したがって、光モジュールにおける遅延を決定する必要がある場合、通常は「デジタル領域」における遅延のみが考慮される。

【0082】

光モジュールがＣＤＲチップを使用する場合、ＣＤＲチップはアナログ信号回路のみを使用してデータフローを処理し、光モジュールにおける受信遅延と送信遅延は対称であるため、遅延決定と遅延報告は実行される必要がないことが理解され得る。例えば、光モジュールがＣＤＲチップを使用する場合、光モジュールにおける遅延は、本出願のこの実施形態の方法で決定され得るか、または光モジュールにおける遅延は、デフォルト値または設計値として設計され得る。

【0083】

光モジュールがｏＤＳＰチップを使用する場合、ｏＤＳＰチップは受信遅延と送信遅延の間の非対称性と不確実性を引き起こすため、光モジュールでパケットが送信されるときに生成される遅延は、ネットワークデバイスのクロック精度に影響する。したがって、ネットワークデバイスのクロック精度を向上させるために、パケットが光モジュールで送信されるときに生成される遅延を決定し、インターフェースチップに報告する必要がある。以下に、具体例を用いて説明する。

【0084】

図５は、グレー光モジュールの概略構造図である。図５に示されるように、グレー光モジュールは、光送信機１７０および光受信機１８０を含む。光送信機１７０は、ｏＤＳＰチップ１３０およびＴＯＳＡ２５を含む。光受信機１８０は、ｏＤＳＰチップ１４０およびＲＯＳＡ２６を含む。ＴＯＳＡ２５とＲＯＳＡ２６は光ファイバに接続される。

【0085】

ｏＤＳＰチップ１３０は、順番に接続された、シリアル化／逆シリアル化回路（serializing/deserializing circuitry、Ｓｅｒｄｅｓ）１１、チャネル調整回路１２、先入れ先出し（first in first out、ＦＩＦＯ）回路１３、マッピング回路１４、デジタル信号処理（digital signal processing、ＤＳＰ）回路１５、ＦＩＦＯ回路１６、およびデジタルアナログ変換器（digital analog converter、ＤＡＣ）１７を含む。ｏＤＳＰチップ１４０は、順番に接続された、シリアル化／逆シリアル化回路（Serdes）１８、チャネル分配回路１９、ＦＩＦＯ回路２０、デマッピング回路２１、ＤＳＰ回路２２、ＦＩＦＯ回路２３、およびアナログデジタル変換器（analog digital converter、ＡＤＣ）２４を含む。

【0086】

例えば、マッピング回路１４は、４レベルパルス振幅変調（four-level pulse amplitude modulation、ＰＡＭ４）回路またはビットインターリーブ（BitMux）回路によって実装され得る。同様に、デマッピング回路２１は、ＰＡＭ４回路またはビットデインターリーブ（BitDeMux）回路によって実装され得る。

【0087】

ｏＤＳＰチップ１３０およびｏＤＳＰチップ１４０の回路は、受信遅延および送信遅延との間の非対称性および不確実性を引き起こし得、そして１０ｎｓ（ナノ秒）の遅延を引き起こし得る。その結果、基地局間のクロック同期の精度は低く、ネットワークデバイスのクロック精度が影響を受ける。したがって、グレー光モジュールは、パケットがグレー光モジュールで送信されるときに生成される遅延を決定し、ネットワークデバイスのクロック精度をさらに向上させるために、遅延をインターフェースチップに報告する。

【0088】

図６は、カラー光モジュールの概略構造図である。図６に示されるように、カラー光モジュールは、光送信機１９０および光受信機２００を含む。光送信機１９０は、ｏＤＳＰチップ１５０および統合された波長可変レーザアセンブリ（integrable tunable laser assembly、ＩＴＬＡ）４９を含む。光受信機２００は、ｏＤＳＰチップ１６０および赤外線カット５０を含む。ＩＴＬＡ４９と赤外線カット５０は光ファイバに接続される。

【0089】

ｏＤＳＰチップ１５０は、順番に接続された、シリアル化／逆シリアル化回路（(serializing/deserializing circuitry、Serdes）３１、チャネル調整回路３２、ＦＩＦＯ回路３３、マッピング回路３４、ＦＩＦＯ回路３５、前方誤り訂正（forward error correction、ＦＥＣ）回路３６、ＤＳＰ回路３７、ＦＩＦＯ回路３８、およびＤＡＣ３９を含む。ｏＤＳＰチップ１６０は、順番に接続された、シリアル化／逆シリアル化回路（Serdes）４０、チャネル分配回路４１、ＦＩＦＯ回路４２、デマッピング回路４３、ＦＩＦＯ回路４４、ＦＥＣ回路４５、ＤＳＰ回路４６、ＦＩＦＯ回路４７、およびＡＤＣ４８を含む。

【0090】

例えば、マッピング回路３４は、フレーマー（Framer）またはビットインターリーブ（ＢｉｔＭｕｘ）回路によって実装され得る。同様に、デマッピング回路４３は、デフレーマー（DeFramer）またはビットデインターリーブ（BitDeMux）回路によって実装され得る。

【0091】

グレー光モジュールと比較して、ＦＥＣ回路はカラー光モジュールのｏＤＳＰチップ１５０とｏＤＳＰチップ１６０に追加される。したがって、受信遅延と送信遅延の不確実性を引き起こすより多くの要因があり、約１０ｎｓの同期精度が発生する。したがって、カラー光モジュールは、パケットがカラー光モジュールで送信されるときに生成される遅延を決定し、ネットワークデバイスのクロック精度をさらに向上させるために、遅延をインターフェースチップに報告する。

【0092】

上記の内容に基づいて、第１の光モジュールが前述のグレー光モジュールである例と第１の光モジュールが前述のカラー光モジュールである例を用いて、第１の光モジュールが第１の遅延を決定するプロセスを個別に説明する。

【0093】

図５を参照すると、第１の光モジュールがグレー光モジュールである場合、第１の光モジュールは、光送信機１７０を含む。光送信機１７０は、インバウンドインターフェースとアウトバウンドインターフェースを含む。この場合、第１の光モジュールは、インバウンドインターフェースを介して第１のデータフローを受信し、アウトバウンドインターフェースを介して第１のデータフローを第２のネットワークデバイスに送信し得る。第１の光モジュールは、第１のデータフローが光送信機で送信されるときに生成される遅延が第１の遅延であると決定する。

【0094】

第１の遅延は、第１のデータフローが第１の光モジュールの光送信機１７０で送信されるときに生成される遅延であり得る。図５を参照すると、光送信機１７０は異なる処理回路を含むので、第１の遅延は、代わりに、光送信機の異なる処理回路のそれぞれが第１のデータフローを処理するときに生じる遅延であり得ることが理解され得る。

【0095】

具体的には、図５に示されるように、第１の遅延は、第１のデータフローが光送信機１７０のインバウンドインターフェースから光送信機１７０のアウトバウンドインターフェースに送信されるときに生成される遅延であり得る。あるいは、第１の遅延は、光送信機１７０に含まれる少なくとも１つの処理回路が第１のデータフローを処理するときに生じる遅延であり得る。確かに、第１の遅延は、代替的に、光送信機１７０に含まれる少なくとも１つの処理回路が第１のデータフローとデフォルト値または設計値とを処理するときに生じる遅延の合計であり得る。例えば、第１の遅延は、第１のデータフローがシリアル化／逆シリアル化回路１１からＴＯＳＡ２５に送信されるときに生成される遅延であり得るか、またはｏＤＳＰチップ１３０内の各処理回路が第１のデータフローを処理するときに生じる遅延であり得るか、または、ｏＤＳＰチップ１３０内のチャネル調整回路１２、ＦＩＦＯ回路１３、マッピング回路１４、ＤＳＰ回路１５、およびＦＩＦＯ回路１６のそれぞれが第１のデータフローとデフォルト値または設計値とを処理するときに生じる遅延の合計であり得る。

【0096】

たとえば、遅延の非対称性と不確実性は、第１の光モジュールのｏＤＳＰチップで発生し得る。したがって、実際の適用では、第１の光モジュールの遅延を計算するときに、ｏＤＳＰチップに対応する遅延のみを決定する必要がある。

【0097】

以下では、第１のデータフローがグレー光モジュールのｏＤＳＰチップで送信されるときに生成される遅延を決定する方法を詳細に説明する。具体的には、第１のデータフローが第１の回路に送信される場合、第１の光モジュールは、第１のデータフローで搬送される第１の指示信号を抽出する。第１のデータフローが第２の回路に送信される場合、第１の光モジュールは、第１のデータフローで搬送される第２の指示信号を抽出する。次いで、第１の光モジュールは、第１の指示信号および第２の指示信号に基づいて第１の遅延を決定する。第１のデータフローの構造は、受信経路上の第１のデータフローのマッピングプロセスおよび送信経路上の第１のデータフローのデマッピングプロセスにおいて変化しないので、可能な実装において、第１の遅延は、調整マーカー（alignment marker、ＡＭ）指示信号に基づいて測定され得る。すなわち、第１の指示信号および第２の指示信号は、ＡＭ指示信号であり得る。確かに、別の可能な実装では、第１の指示信号および第２の指示信号は、代替的に、他の容易に識別される信号、例えば、第１のデータフローに挿入された識別子であり得る。第１の指示信号および第２の指示信号の特定の形態は、第１の指示信号および第２の指示信号がインバウンドインターフェースおよびアウトバウンドインターフェース上で識別可能であるという条件で、本出願のこの実施形態では限定されない。

【0098】

また、第１の指示信号と第２の指示信号とに基づいて第１の遅延が決定される場合、第１の指示信号と第２の指示信号との位相差が測定され得、位相差に基づいて第１の遅延が決定される。

【0099】

さらに、第１の回路および第２の回路は、ｏＤＳＰチップ内の任意の２つの異なる回路であり得る。例えば、第１の回路は、図５に示されるチャネル調整回路１２であり得、第２の回路は、図５に示されるＦＩＦＯ回路１６であり得る。この場合、第１のデータフローがチャネル調整回路１２からＦＩＦＯ回路１６に送信されるときに発生する遅延は、第１の指示信号と第２の指示信号との間の位相差に基づいて決定し得る。別の回路に対応する遅延は、デフォルト値または設計値であり得る。あるいは、第１の回路はＦＩＦＯ回路１３であり得、第２の回路はＦＩＦＯ回路１６であり得る。この場合、第１のデータフローがＦＩＦＯ回路１３からＦＩＦＯ回路１６に送信されるときに発生する遅延は、第１の指示信号と第２の指示信号との間の位相差に基づいて決定し得る。同様に、別の回路に対応する遅延は、デフォルト値または設計値であり得る。

【0100】

以下は、第１の回路がチャネル調整回路１２であり、第２の回路がＤＡＣ１７であり、第１の指示信号と第２の指示信号の両方がＡＭ指示信号である例を用いて説明する。

【0101】

具体的には、図７は、グレー光モジュール内のｏＤＳＰチップの概略構造図である。図７に示されるように、Ｓｅｒｄｅｓ１１とＤＡＣ１７、またはＳｅｒｄｅｓ１８とＡＤＣ２４は、主にデータのシリアル化と逆シリアル化の間の変換を実装し、第１の光モジュールの電源がオンになり、リンクステータスが安定するたびに、Ｓｅｒｄｅｓ１１とＤＡＣ１７に対応する遅延が発生し、またはＳｅｒｄｅｓ１８とＡＤＣ２４は比較的固定されており、光ファイバまたはモジュールの挿入および取り外しなどの要因によって影響を受けない。したがって、Ｓｅｒｄｅｓ１１とＤＡＣ１７、またはＳｅｒｄｅｓ１８とＡＤＣ２４（例えば、図７の経路Ａ、経路Ｆ、経路Ｃ、および経路Ｄ）に対応する遅延は事前設定された設計値であり得るか、またはシミュレーションによって得られたシミュレーション値であり得るか、または確かにデフォルト値であり得る。

【0102】

また、マッピング回路１４およびデマッピング回路２１は、主に、複数の低速チャネルから高速チャネルへのマッピングおよびデマッピングを実施する。マッピングはビットインターリーブを介して実行され、第１のデータフローの構造は変更されないため、各ビットデータの遅延は同じままである。ただし、光ファイバまたはモジュールの挿入および取り外し、およびＰＶＴ（プロセス、電圧、および温度）の変化などの要因により、ＦＩＦＯ回路１３および１６、またはＦＩＦＯ回路２０および２３を同期処理するための読み取り／書き込みクロック位相が変化し、その結果、各レベルでのＦＩＦＯ回路に対応する遅延が固定されず、遅延非対称性が導入される。したがって、第１の光モジュールのリンクが正常に確立され、クロックステータスが変化するたびに、ｏＤＳＰチップの遅延を測定する必要がある。可能な実装では、ｏＤＳＰチップ内のパケットの遅延が測定されるとき、図７に示される経路Ｂまたは経路Ｅに対応する遅延のみが通常、測定される必要がある。

【0103】

言い換えれば、光送信機のｏＤＳＰチップ内のパケットの遅延が例として使用される。実際の適用では、第１のデータフローが光送信機のインバウンドインターフェースから光送信機のアウトバウンドインターフェースに送信されるときに生成される第１の遅延を測定する場合、経路Ｂ上の第１のデータフローの遅延のみが測定され得る。経路Ｂに対応する遅延を測定した後、経路Ｂに対応する遅延、経路Ａに対応する遅延、および経路Ｃに対応する遅延を加算して、第１のデータフローが光送信機で送信されたときに生成される遅延を取得する。

【0104】

例えば、第１の指示信号と第２の指示信号がＡＭ指示信号である例を使用して説明する。図７に示されるように、第１のデータフローは、複数のチャネルを介してチャネル調整回路１２に到達する。チャネル調整回路１２が複数のチャネルの第１のデータフローに対してチャネル調整を実行した後、チャネル選択モジュール５５は、複数のチャネルから１つのチャネルを選択し、選択されたチャネルからの第１のデータフローで搬送されるＡＭ指示信号１を検出し、検出されたＡＭ指示信号１をＴＸ遅延測定モジュール５６に送信する。さらに、光送信機のアウトバウンドインターフェースからＡＭ指示信号を正確に抽出するためには、ＡＭ指示信号をさらに識別する必要がある。識別されたＡＭ指示信号は、第１のデータフローで搬送され、次いで送信される。第１のデータフローがＦＩＦＯ回路１６から出力されること、すなわち第１のデータフローがＤＡＣ１７に送信されることが検出された後、ＡＭ抽出モジュール５３は、前述の識別子に基づいて、ＡＭ指示信号１が検出されたチャネルから第１のデータフローにおいて搬送されるＡＭ指示信号２を抽出し、検出されたＡＭ指示信号２をＴＸ遅延測定モジュール５６に送信する。この場合、ＴＸ遅延測定モジュール５６は、高精度位相弁別アルゴリズムを使用して、ＡＭ指示信号１とＡＭ指示信号２との間の位相差を測定することによって、経路Ｂ上の第１のデータフローの遅延を決定し得る。測定精度は、位相弁別アルゴリズムの精度に依存する。一般に、測定された遅延の精度は１００ｐｓレベルに達し得る。

【0105】

ＡＭ指示信号１とＡＭ指示信号２は、同じＡＭ指示信号である。

【0106】

例えば、経路Ｂ上の第１のデータフローの遅延が決定された後、第１のデータフローが光送信機で送信されるときに生成される遅延は、経路Ａに対応する遅延および経路Ｃに対応する遅延を取得し、経路Ａに対応する遅延、経路Ｃに対応する遅延、および経路Ｂに対応する遅延を加算することによって取得し得る。

【0107】

また、遅延判定精度を向上させるために、チャネル調整を行い、複数のチャネルから１つのチャネルを選択してＡＭ指示信号を抽出する場合、第１のデータフローがチャネル調整モジュールに最後に到達するチャネルを選択して、ＡＭ指示信号を抽出し得ることに留意されたい。

【0108】

当業者は、第１のデータフローが第１の光モジュールの光受信機で送信されるときに生成される遅延は、経路Ｄに対応する遅延、経路Ｅに対応する遅延、および経路Fに対応する遅延を加算することによって取得される値であり得ることを理解し得る。経路Ｄに対応する遅延および経路Ｆに対応する遅延は、光送信機における経路Ｃに対応する遅延および経路Ａに対応する遅延に類似しており、事前設定された設計値であり得るか、またはシミュレーションによって取得されたシミュレーション値であり得るか、または確かにデフォルト値であり得る。経路Ｅに対応する遅延を決定する方法は、送信方向の経路Ｂに対応する遅延を決定する方法と同様である。具体的には、第１のデータフローが第１の回路に送信される場合、ＡＭ検出モジュール５４は、第１のデータフローで搬送されるＡＭ指示信号３を抽出する。第１のデータフローが第２の回路に送信される場合、ＡＭ抽出モジュールは、第１のデータフローで搬送されるＡＭ指示信号４を抽出する。ＲＸ遅延測定モジュール５７は、ＡＭ指示信号３とＡＭ指示信号４との間の位相差を測定することによって、経路Ｅに対応する遅延を決定し得る。第１の回路はＦＩＦＯ回路であり得、第２の回路はシリアル化／逆シリアル化回路１８であり得る。チャネル選択プロセスとＡＭ指示信号抽出プロセスについては、光送信機の説明を参照されたい。詳細については、ここでは再度説明しない。

【0109】

また、チップ実装の違いを考慮すると、グレー光モジュールが経路Ｂに対応する遅延および経路Ｅに対応する遅延を測定する機能を有さない場合、経路Ｂに対応する遅延および経路Ｅに対応する遅延は、事前設定された設計値であり得るか、またはシミュレーションによって取得されたシミュレーション値であり得るか、または確かにデフォルト値であり得る。また、第１の光モジュールのリンクが正常に確立され、クロック状態が変化するたびに、経路Ｂに対応する実際の遅延および経路Ｅに対応する実際の遅延が変化するため、事前設定された設計値、シミュレーション値、またはデフォルト値は十分に正確ではない。この問題を解決するために、実際の適用では、事前設定された設計値が例として使用される。設計値の平均値を計算し得、その平均値を経路Ｂに対応する遅延および経路Ｅに対応する遅延として使用する。あるいは、最小設計値および最大設計値を決定し、決定された最小設計値および決定された最大設計値を、経路Ｂに対応する遅延および経路Ｅに対応する遅延として使用し、２つの値をインターフェースチップに報告する。シミュレーション値とデフォルト値を決定する方法は、設計値を決定する方法と同様である。詳細については、ここでは再度説明しない。

【0110】

図６を参照すると、第１の光モジュールがカラー光モジュールである場合、フレーマー（Framer）またはＦＥＣ回路などのオーバーヘッド処理回路がカラー光モジュール内に配置されるため、オーバーヘッドの追加または削除により、元のデータフローの構造が変化する。その結果、各ビットデータの遅延は、オーバーヘッドの追加（送信側）およびオーバーヘッドの削除（受信側）プロセス中に変化する。第１の光モジュールによって受信される各ビットデータは、ＰＴＰパケットタイムスタンプ信号である可能性があるため、第１の光モジュールが送信側として使用されるときの遅延、または第１の光モジュールが受信側として使用されるときの遅延は、そのような固定されていない遅延のため、個別に測定することはできない。しかしながら、当業者は、送信側でのデータマッピングによって引き起こされる遅延変化と、受信側でのデータデマッピングによって引き起こされる遅延変化は、反対のプロセスであり、すなわち、送信側と受信側でのビットデータの１部の遅延の合計は固定されていることを理解し得る。したがって、本出願のこの実施形態では、第１の光モジュールおよび第２の光モジュールは、遅延測定のために対にされ得る。

【0111】

第１の光モジュールは第１のネットワークデバイスのカラー光モジュールであり、第２の光モジュールは第２のネットワークデバイスのカラー光モジュールである。第１の光モジュールは、光送信機および第１の光受信機を含み、第１の光モジュールは、光送信機を使用することによって第１のデータフローを受信する。第１のデータフローが光送信機で送信されるときに生成される遅延は、第２の遅延である。次に、第１の光モジュールは、光送信機を使用して、第１のデータフローを、第２のネットワークデバイスの第２の光モジュールの第２の光受信機に送信する。第１のデータフローが第２の光受信機で送信されるときに生成される遅延は、第３の遅延である。第２の遅延と第３の遅延の合計が、前述の第１の遅延である。第１の光モジュールは、第１の光受信機を使用することによって、第２のネットワークデバイスによって送信された第２のデータフローを受信する。第２のデータフローは、指示情報を搬送する。それに応じて、第１の光モジュールは、第２のデータフローで搬送される指示情報に基づいて第１の遅延を決定し得る。

【0112】

具体的には、図８Ａおよび図８Ｂは、カラー光モジュールのｏＤＳＰチップの概略構造図である。図８Ａおよび図８Ａに示されるように、第１の光モジュール６７は、第１のネットワークデバイスのカラー光モジュールであり、光送信機２１０および光受信機２２０を含む。第１の光モジュール６７は、光送信機２１０を使用して第１のデータフローを受信し、次に、光送信機２１０を使用して、第２のネットワークデバイスの第２の光モジュール９６の第２の光受信機２３０に第１のデータフローを送信する。したがって、第１のデータフローが第１の光モジュール６７の光送信機２１０で送信されるときに生成される第２の遅延、および第１のデータフローが第２の光モジュール９６の光受信機２３０で送信されるときに生成される第３の遅延は、第１のデータフローに基づいて測定され得る。

【0113】

第２の光モジュール９６は、光送信機２４０および光受信機２３０を含む。光送信機２４０は、ｏＤＳＰチップ９７およびＩＴＬＡ８２を含み、光受信機２３０は、ｏＤＳＰチップ９５および赤外線カット７０を含む。ＩＴＬＡ８２と赤外線カット７０は光ファイバに接続される。

【0114】

ｏＤＳＰチップ９７は、順番に接続された、シリアル化／逆シリアル化回路（serializing/deserializing circuitry、Ｓｅｒｄｅｓ）９３、チャネル調整回路９１、ＦＩＦＯ回路９０、マッピング回路８９、ＦＩＦＯ回路８８、前方誤り訂正ＦＥＣ回路８７、ＤＳＰ回路８６、ＦＩＦＯ回路８５、およびＤＡＣ８３を含む。ｏＤＳＰチップ９５は、順番に接続された、ＡＤＣ７１、ＦＩＦＯ回路７３、ＤＳＰ回路７４、ＦＥＣ回路７５、ＦＩＦＯ回路７６、デマッピング回路７７、ＦＩＦＯ回路７８、チャネル分配回路７９、およびシリアル化／逆シリアル化回路（Serdes）８１を含む。

【0115】

例えば、マッピング回路８９は、フレーマー（Framer）またはビットインターリーブ（BitMux）回路によって実装され得る。同様に、デマッピング回路７７は、デフレーマー（DeFramer）またはビットデインターリーブ（BitDeMux）回路によって実装され得る。

【0116】

図８Ａおよび図８Ａを参照すると、第１の光モジュールの送信機２１０は異なる処理回路を含むので、第２の遅延は、送信機２１０の異なる処理回路のそれぞれが第１のデータフローを処理するときに生じる遅延であり得る。同様に、第２の光モジュールの光受信機２３０も異なる処理回路を含むので、第３の遅延は、光受信機２３０の異なる処理回路のそれぞれが第１のデータフローを処理するときに生じる遅延であり得る。

【0117】

具体的には、図８Ａおよび図８Ｂに示されるように、第２の遅延は、第１のデータフローが光送信機２１０のインバウンドインターフェースから光送信機２１０のアウトバウンドインターフェースに送信されるときに生成される遅延であり得るか、または光送信機２１０に含まれる少なくとも１つの処理回路が第１のデータフローを処理するときに生じる遅延であり得るか、または確かに、光送信機２１０に含まれる少なくとも１つの処理回路が第１のデータフローとデフォルト値または設計値とを処理するときに発生する遅延の合計であり得る。例えば、第２の遅延は、第１のデータフローがシリアル化／逆シリアル化回路３１からＴＯＳＡ４９に送信されるときに生成される遅延であり得るか、またはｏＤＳＰチップ６８の各処理回路が第１のデータフローを処理するときに生じる遅延であり得るか、または、ｏＤＳＰチップ６８のチャネル調整回路３２、ＦＩＦＯ回路３３、マッピング回路３４、ＦＩＦＯ回路３５、ＦＥＣ回路３６、ＤＳＰ回路３７、およびＦＩＦＯ回路３８のそれぞれが第１のデータフローとデフォルト値または設計値とを処理するときに生じる遅延の合計であり得る。

【0118】

第３の遅延は、第１のデータフローが第２の光受信機２３０のインバウンドインターフェースから第２の光受信機２３０のアウトバウンドインターフェースに送信されるときに生成される遅延であり得るか、または第２の光受信機２３０に含まれる少なくとも１つの処理回路が第１のデータフローを処理するときに生じる遅延であり得るか、または確かに、光受信機２３０に含まれる少なくとも１つの処理回路が第１のデータフローとデフォルト値または設計値とを処理するときに発生する遅延の合計であり得る。例えば、第３の遅延は、第１のデータフローが赤外線カット７０からシリアル化／逆シリアル化回路８１に送信されるときに生成される遅延であり得るか、またはｏＤＳＰチップ９５の各処理回路が第１のデータフローを処理するときに生じる遅延であり得るか、またはｏＤＳＰチップ９５のＤＡＣ７１、ＦＩＦＯ回路７３、ＤＳＰ回路７４、ＦＥＣ回路７５、ＦＩＦＯ回路７６、デマッピング回路７７、ＦＩＦＯ回路７８、およびチャネル分配回路７９のそれぞれが第１のデータフローとデフォルト値または設計値とを処理する生じた遅延の合計であり得る。

【0119】

グレー光モジュールと同様に、遅延の非対称性と不確実性は、第１の光モジュールおよび第２の光モジュールのｏＤＳＰチップ上で発生し得る。したがって、実際の適用では、第１の光モジュールおよび第２の光モジュールの遅延を計算する場合に、第１の光モジュールおよび第２の光モジュールのｏＤＳＰチップに対応する遅延のみを決定する必要がある。

【0120】

以下に、第１のデータフローが第１の光モジュールのｏＤＳＰチップで送信されるときに生成される遅延と、第１のデータフローが第２の光モジュールのｏＤＳＰチップで送信されるときに生成される遅延について詳細に説明する。

【0121】

具体的には、第１のデータフローは、第１の光モジュールで送信されると想定する。第１のデータフローが第１の回路に送信されると、第１の光モジュールは、第１のデータフローで搬送される第１の指示信号を抽出する。第１のデータフローが第２の回路に送信されると、第１の光モジュールは、第１のデータフローで搬送される第２の指示信号を抽出する。次に、第１の光モジュールは、第１の指示信号および第２の指示信号に基づいて、第１のデータフローが第１の光モジュール６７の光送信機２１０で送信されるときに生成される第２の遅延を決定し得る。

【0122】

さらに、第１のデータフローは、第２の光モジュールで送信されると想定する。第１のデータフローが第３の回路に送信されると、第２の光モジュールは、第１のデータフローで搬送される第３の指示信号を抽出する。第１のデータフローが第４の回路に送信されると、第２の光モジュールは、第１のデータフローで搬送される第４の指示信号を抽出する。次に、第２の光モジュールは、第３の指示信号および第４の指示信号に基づいて、第１のデータフローが第２の光モジュール９６の第２の光受信機２３０で送信されるときに生成される第３の遅延を決定する。

【0123】

さらに、第１の回路および第２の回路は、ｏＤＳＰチップ６８の任意の２つの異なる回路であり得る。例えば、第１の回路は、図８Ａおよび図８Ａに示されるチャネル調整回路３２であり得、第２の回路は、図８Ａおよび図８Ａに示されるＦＩＦＯ回路３８であり得る。この場合、第１のデータフローがチャネル調整回路３２からＦＩＦＯ回路３８に送信されるときに生成される遅延は、第１の指示信号と第２の指示信号との間の位相差に基づいて決定し得る。別の回路に対応する遅延は、デフォルト値または設計値であり得る。あるいは、第１の回路は、ＦＩＦＯ回路３３であり得、第２の回路はＦＩＦＯ回路３８であり得る。この場合、第１のデータフローがＦＩＦＯ回路３３からＦＩＦＯ回路３８に送信されるときに生成される遅延は、第１の指示信号と第２の指示信号との間の位相差に基づいて決定し得る。同様に、別の回路に対応する遅延は、デフォルト値または設計値であり得る。

【0124】

同様に、第３の回路および第４の回路は、ｏＤＳＰチップ９５の任意の２つの異なる回路であり得る。例えば、第３の回路は、図８Ａおよび図８Ａに示されるＦＩＦＯ回路７３であり得、第４の回路は、図８Ａおよび図８Ｂに示されるシリアル化／逆シリアル化回路８１であり得る。この場合、第１のデータフローがＦＩＦＯ回路７３からシリアル化／逆シリアル化回路８１に送信されるときに生成される遅延は、第１の指示信号と第２の指示信号との間の位相差に基づいて決定し得る。別の回路に対応する遅延は、デフォルト値または設計値であり得る。あるいは、第３の回路は信号処理回路７４であり得、第４の回路はシリアル化／逆シリアル化回路８１であり得る。この場合、第１のデータフローが信号処理回路７４からシリアル化／逆シリアル化回路８１に送信されるときに生成される遅延は、第１の指示信号と第２の指示信号との間の位相差に基づいて決定し得る。同様に、別の回路に対応する遅延は、デフォルト値または設計値であり得る。

【0125】

図８Ａおよび図８Ｂを参照すると、第１の光モジュール６７が第１のデータフローを第２の光モジュール９６に送信する送信方向が例として使用される。第１の光モジュール６７の経路Ａ１および経路Ｃ１に対応する遅延、ならびに第２の光モジュール９６の経路Ｄ２および経路Ｆ２に対応する遅延は、Ｓｅｒｄｅｓ１１およびＤＡＣ１７、またはグレー光モジュールのＳｅｒｄｅｓ１８およびＡＤＣ２４に対応する遅延と同様であり、事前設定された設計値であり得るか、またはシミュレーションによって取得されたシミュレーション値であり得る、または確かにデフォルト値であり得る。したがって、第１のデータフローが第１の光モジュール６７の光送信機２１０で送信されるときに生成される第２の遅延を測定する場合、経路Ｂ１に対応する遅延のみを測定する必要がある。第１のデータフローが第２の光モジュール９６の第２の光受信機２３０で送信されるときに生成される第３の遅延を測定する場合、経路Ｅ２に対応する遅延のみを測定する必要がある。

【0126】

具体的には、経路Ｂ１に対応する遅延を測定する場合、第１の回路がチャネル調整回路３２であり、第２の回路がＤＡＣ３９であり、第１の指示信号がＡＭ指示信号であり、第２の指示信号がＤＳＰフレームヘッダ信号である例が、説明に使用される図８Ａおよび図８Ｂに示されるように、第１のデータフローは、複数のチャネルを介して第１の光モジュール６７のチャネル調整回路３２に到達する。チャネル調整回路３２が複数のチャネル上の第１のデータフローに対してチャネル調整を実行した後、チャネル選択モジュール６４は、複数のチャネルから１つのチャネルを選択する。第１のデータフローがチャネル調整回路３２に送信される場合、ＡＭ検出モジュール６０は、選択されたチャネルからの第１のデータフローで搬送されるＡＭ指示信号１を検出し、検出されたＡＭ指示信号１をＴＸ遅延測定モジュール６５に送信する。さらに、第２の光モジュール９６の光送信機２４０のアウトバウンドインターフェースからＡＭ指示信号を正確に抽出するためには、ＡＭ指示信号をさらに識別する必要がある。識別されたＡＭ指示信号は、第１のデータフローで搬送され、次いで送信される。第１の光モジュール６７の光送信機２１０のインバウンドインターフェースは、ＤＳＰフレームヘッダ指示信号１を定期的に抽出する。例えば、第１のデータフローがＤＡＣ３９に送信された後、ＤＳＰフレームヘッダ抽出モジュール６１は、第１のデータフローで搬送されたＤＳＰフレームヘッダ指示信号１を抽出し、抽出されたＤＳＰフレームヘッダ指示信号１をＴＸ遅延測定モジュール６５に送信する。この場合、ＴＸ遅延測定モジュール６５は、高精度位相弁別アルゴリズムを使用して、ＡＭ指示信号１とＤＳＰフレームヘッダ指示信号１との間の位相差を測定することによって、経路Ｂ１上の第１のデータフローの遅延を決定し得る。測定精度は、位相弁別アルゴリズムの精度に依存する。一般に、測定された遅延の精度は１００ｐｓレベルに達し得る。

【0127】

なお、ＡＭ指示信号の期間は、ＤＳＰフレームヘッダ指示信号の期間とは異なるため、ＡＭ指示信号とＤＳＰフレームヘッダ指示信号との間に固定された位相関係は存在しない。ペアリングと測定を容易にするために、測定用のＡＭ指示信号とＤＳＰフレームヘッダ指示信号から２つの隣接する信号を選択する必要がある。例えば、ＡＭ指示信号の期間が３ミリ秒であり、ＤＳＰフレームヘッダ指示信号の期間が１．２ミリ秒である場合、２つのＤＳＰフレームヘッダ指示信号の後の第１のデータフローに１つのＡＭ指示信号が現れ得る。この場合、ＡＭ指示信号とＡＭ指示信号に隣接するＤＳＰフレームヘッダ指示信号、例えば、ＡＭ指示信号と第２のＤＳＰフレームヘッダ指示信号とを測定用に選択し得、２つの信号間の両者の位相差を測定する。

【0128】

さらに、第２の光モジュール９６の第２の光受信機２３０のインバウンドインターフェースからＤＳＰフレームヘッダ指示信号を正確に抽出するために、識別情報をＤＳＰフレームヘッダ指示信号にさらに追加する必要があり、識別情報が追加される第１のデータフローは、光ファイバを介して第２の光モジュール９６に送信される。

【0129】

同様に、経路Ｅ２に対応する遅延が測定される場合、第３の回路がＦＩＦＯ回路７３であり、第４の回路がシリアル化／逆シリアル化回路８１であり、第３の指示信号がＤＳＰフレームヘッダ指示信号であり、第４の指示信号がＡＭ指示信号である例を説明に使用する。図８Ａおよび図８Ａに示されるように、第１の光モジュール６７が、光送信機２１０を使用して第２の光モジュール９６の第２の光受信機２３０に第１のデータフローを送信した後、第２の光モジュール９６のＡＤＣ７１は、第１のデータフローをＦＩＦＯ回路７３に送信する。次に、ＤＳＰフレームヘッダ事前検出モジュール７２は、第１の光モジュール６７の光送信機２１０のＤＳＰフレームヘッダ指示信号に付加された識別情報に基づいて、ＤＳＰフレームヘッダ指示信号２を抽出し、抽出したＤＳＰフレームヘッダ指示信号２をＲＸ遅延測定モジュール９４に送信する。この場合、第１のデータフローは引き続き送信される。検出された後、第１のデータフローがシリアル化／逆シリアル化回路８１に送信され、ＡＭ抽出モジュール８０は、第１の光モジュール６７の光送信機２１０のＡＭ指示信号に追加された識別情報に基づいてチャネルから第１のデータフローで搬送されるＡＭ指示信号２を抽出し、抽出されたＡＭ指示信号２をＲＸ遅延測定モジュール９４に送信する。この場合、ＲＸ遅延測定モジュール９４は、高精度位相弁別アルゴリズムを使用して、ＤＳＰフレームヘッダ指示信号２とＡＭ指示信号２との間の位相差を測定することによって、経路Ｅ２上の第１のデータフローの遅延を決定し得る。測定精度は、位相弁別アルゴリズムの精度に依存する。一般に、測定された遅延の精度は１００ｐｓレベルに達し得る。

【0130】

ＡＭ指示信号１とＡＭ指示信号２は、同じＡＭ指示信号である。ＤＳＰフレームヘッダ指示信号１とＤＳＰフレームヘッダ指示信号２は同じ指示信号である。

【0131】

さらに、他の容易に識別されるデータ識別子も、第２の指示情報および第４の指示情報のために使用され得る。たとえば、新しい識別子が第１のデータフローに挿入される。第２の指示情報および第４の指示情報の特定の形態は、本出願のこの実施形態では限定されない。

【0132】

例えば、経路Ｂ１上の第１のデータフローの遅延が決定された後、第１のデータフローが第１の光モジュールの光送信機で送信されるときに生成される第２の遅延は、経路Ａ１に対応する遅延および経路Ｃ１に対応する遅延を取得し、経路Ａ１に対応する遅延、経路Ｃ１に対応する遅延、および経路Ｂ１に対応する遅延を加算することによって取得し得る。

【0133】

例えば、経路Ｅ２上の第１のデータフローの遅延が決定された後、第１のデータフローが第２の光モジュールの第２の光受信機で送信されるときに生成される第３の遅延は、経路Ｄ２に対応する遅延および経路Ｆ２に対応する遅延を取得し、経路Ｄ２に対応する遅延、経路Ｅ２に対応する遅延、および経路Ｆ２に対応する遅延を加算することによって取得し得る。

【0134】

第１のデータフローが光送信機２１０で送信されるときに生成される第２の遅延を決定した後、第１の光モジュールは、第２の遅延を含む第１のデータフローを第２の光モジュール９６の第２の光受信機２３０に送信することに留意されたい。第１のデータフローが第２の光受信機２３０で送信されるときに生成される第３の遅延を決定した後、第２の光モジュールは、取得された第２の遅延と取得された第３の遅延の合計を第１の遅延として決定する。

【0135】

可能な実装形態では、第１の遅延を決定した後、第２の光モジュールの第２の光受信機２３０は、第１の光モジュール６７の第１の光受信機２２０に第２のデータフローを送信する。第２のデータフローは、指示情報を搬送する。したがって、第１の光モジュールは、指示情報に基づいて第１の遅延を決定し得る。可能な実装では、指示情報は第１の遅延を含む。第１の光受信機２２０を使用することによって第２のデータフローで指示情報を受信した後、第１の光モジュール６７は、第１の遅延を直接決定し得る。

【0136】

グレー光モジュールと同様に、カラー光モジュールが、経路Ｂ１に対応する遅延および経路Ｅ２に対応する遅延を測定する機能を有さない場合、経路Ｂ１に対応する遅延および経路Ｅ２に対応する遅延は、事前設定された設計値であり得るか、またはシミュレーションによって取得されたシミュレーション値であり得るか、または確かにデフォルト値であり得ることに留意されたい。

【0137】

当業者は、第２の光モジュール９６が、光送信機２４０を使用することによって第１の光モジュール６７の第１の光受信機２２０に第１のデータフローを送信するとき、第１の遅延は、第１のデータフローが第２の光モジュール９６の光送信機２４０で送信されるときに生成される遅延、および第１のデータフローが第１の光モジュール６７の第１の光受信機２２０で送信されるときに生成される遅延の合計であり得ることを理解し得る。第１のデータフローが第２の光モジュール９６の光送信機２４０で送信されるときに生成される遅延は、経路Ａ２に対応する遅延、経路Ｂ２に対応する遅延、および経路Ｃ２に対応する遅延の合計である。第１のデータフローが第１の光モジュール６７の第１の光受信機２２０で送信されるときに生成される遅延は、経路Ｄ１に対応する遅延、経路Ｅ１に対応する遅延、および経路Ｆ１に対応する遅延の合計である。経路Ａ２に対応する遅延、経路Ｃ２に対応する遅延、経路Ｄ１に対応する遅延、および経路Ｆ１に対応する遅延は、経路Ａ１に対応する遅延、経路Ｃ１に対応する遅延と同様であり、経路Ｄ２に対応する遅延、および経路Ｆ２に対応する遅延は、事前設定された設計値であり得るか、またはシミュレーションにより取得されたシミュレーション値であり得るか、または確かにデフォルト値であり得る。第２の光モジュール９６の光送信機２４０の経路Ｂ２に対応する遅延、および第１の光モジュール６７の第１の光受信機２２０の経路Ｅ１に対応する遅延を決定する方法は、第１の光モジュール６７の光送信機２１０の経路Ｂ１に対応する遅延、および第２の光モジュール９６の第２の光受信機２３０の経路Ｅ２に対応する遅延を決定する方法と同様である。詳細については、ここでは再度説明しない。

【0138】

ステップ２０２：第１の光モジュールは、第１の遅延をインターフェースチップに送信する。

【0139】

この実施形態では、遅延報告レジスタアクセスインターフェースが第１の光モジュールで定義されるので、第１の遅延を決定した後、第１の光モジュールは、遅延報告レジスタアクセスインターフェースを介して第１の遅延をインターフェースチップに送信し、その結果、インターフェースチップは記録されたタイムスタンプに第１の遅延を追加する。したがって、ＭＤＩ層によって記録されるタイムスタンプは、パケットが光モジュールで送信されるときに生成される遅延を含むため、ＭＤＩ層によって記録されるタイムスタンプはより正確であり、マスタークロックとスレーブクロック間の時刻同期の精度をより高くすることができ、ネットワークデバイスのクロック精度をさらに向上させることができる。

【0140】

可能な実装において、インターフェースチップは、ＰＨＹチップおよびＭＡＣチップのうちの少なくとも１つを含む。

【0141】

可能な実装では、第１の光モジュールの遅延報告レジスタアクセスインターフェースは、次の表の方法で定義され得る。

【0142】

【表1】

【0143】

インターフェースビット幅は、インターフェース信号のビットの量を表すために使用される。遅延報告をサポートしない光モジュールの場合、遅延報告レジスタアクセスインターフェースの報告値は固定値０である。遅延報告をサポートする光モジュールは、遅延測定をサポートしない光モジュールと遅延測定をサポートする光モジュールの２つのタイプにさらに分類され得る。遅延測定をサポートしない光モジュールによって報告される第１の遅延は、ｏＤＳＰチップの設計値である。遅延測定をサポートする光モジュールによって報告される第１の遅延は、指示情報に基づいて取得された測定値である。

【0144】

さらに、第１の光モジュールがグレー光モジュールである場合、第１の遅延を決定した後、第１の光モジュールは、前述の定義されたインターフェースを介してインターフェースチップに第１の遅延を報告し得る。第１の遅延を受信した後、インターフェースチップは、第１の遅延、およびパケットがＭＡＣ層またはＰＨＹ層上で送信されるときに生成される遅延を、ＭＡＣ層またはＰＨＹ層によって記録されたタイムスタンプに追加し得る。したがって、光モジュールによって引き起こされる非対称エラーを大幅に減らすことができるため、ＭＤＩ層によって記録されるタイムスタンプはより正確であり、マスタークロックとスレーブクロック間の時刻同期の精度はより高くすることができ、ネットワークのクロック精度はさらに向上させることができる。

【0145】

第１の光モジュールがカラー光モジュールである場合、第１の遅延は、第１のデータフローが第１の光モジュールの光送信機で送信されるときに生成される遅延と、第１のデータフローが第２の光モジュールの第２の光受信機で送信されるときに生成される遅延との合計である。実装では、第２の光モジュールが第２のデータフローを使用することによって、測定された第１の遅延を第１の光モジュールに送信する場合、第１の光モジュールは、第１の光モジュールで定義された遅延報告レジスタアクセスインターフェースを介して第１の遅延をインターフェースチップに報告し得る。この場合、第２の光モジュールは、第２の光モジュールで定義された遅延報告レジスタアクセスインターフェースを介して第１の遅延をインターフェースチップに報告し得るか、または０または特別な識別子を報告し得る。確かに、第２の光モジュールは報告を実行しない場合がある。

【0146】

別の実装では、第２の光モジュールが第２の光モジュールで定義された遅延報告レジスタアクセスインターフェースを介して第１の遅延をインターフェースチップに報告する場合、第１の光モジュールは、第１の光モジュールで定義された遅延報告レジスタアクセスインターフェースを介して第１の遅延を報告し得るか、または０を報告し得るか、または特別な識別子を報告する。確かに、第１の光モジュールは報告を実行しない場合がある。

【0147】

さらに別の実装では、第１の光モジュールおよび第２の光モジュールは、事前設定された規則に従って、第１の遅延を２つの部分に分割し得る。第１の部分は、第１の光モジュールによって定義された遅延報告レジスタアクセスインターフェースを介して第１の光モジュールによってインターフェースチップに報告され、第２の部分は、第２の光モジュールで定義された遅延報告レジスタアクセスインターフェースを介して第２の光モジュールによってインターフェースチップに報告される。

【0148】

本出願のこの実施形態で提供される通信方法によれば、第１の遅延を決定した後、第１の光モジュールは、決定された第１の遅延をインターフェースチップに送信する。遅延報告レジスタアクセスインターフェースは第１の光モジュールで定義されるので、第１の光モジュールは、遅延報告レジスタアクセスインターフェースを介してＭＡＣ層またはＰＨＹ層に第１の遅延を報告し得、ＭＡＣ層またはＰＨＹ層によって記録されるパケットのタイムスタンプに第１の遅延を追加し、マスタークロックとスレーブクロック間の時刻同期の精度を向上させ、それによってネットワークデバイスのクロック精度をさらに向上させる。

【0149】

上記は、本出願の実施形態で提供される通信方法を説明する。以下は、本出願の実施形態で提供される光モジュールを説明する。

【0150】

本出願の実施形態で提供される光モジュールは、第１の光モジュールとして使用され、前述の方法の実施形態における第１の光モジュールに関連する動作を実行するように構成され得る。光モジュールは、プロセッサ９０１を含む。

【0151】

プロセッサ９０１は、第１の遅延を決定するように構成される。

【0152】

プロセッサ９０１はさらに、第１の遅延をインターフェースチップに送信するように構成される。

【0153】

第１の遅延を決定した後、本出願の実施形態で提供される光モジュールは、決定された第１の遅延をインターフェースチップに送信する。遅延報告レジスタアクセスインターフェースは光モジュールで定義されるので、光モジュールは、遅延報告レジスタアクセスインターフェースを介してＭＡＣ層またはＰＨＹ層に第１の遅延を報告し得、ＭＡＣ層またはＰＨＹ層によって記録されるパケットのタイムスタンプに第１の遅延を追加し、マスタークロックとスレーブクロック間の時刻同期の精度を向上させ、それによってネットワークデバイスのクロック精度をさらに向上させる。

【0154】

図９は、本出願の一実施形態による光モジュールの概略構造図である。図９を参照すると、第１の光モジュール９１０は、グレー光モジュールである。第１の光モジュール９１０は、光送信機９０２を含む。光送信機９０２は、プロセッサ９０１、インバウンドインターフェース９０２１、およびアウトバウンドインターフェース９０２２を含む。

【0155】

光送信機９０２は、インバウンドインターフェース９０２１を介して第１のデータフローを受信するように構成される。

【0156】

光送信機９０２はさらに、アウトバウンドインターフェース９０２２を介して第１のデータフローを第２のネットワークデバイスに送信するように構成される。

【0157】

プロセッサ９０１はさらに、第１のデータフローが光送信機９０２で送信されるときに生成される遅延が第１の遅延であると決定するように構成される。

【0158】

図１０は、本出願の一実施形態による別の光モジュールの概略構造図である。図１０を参照すると、第１の光モジュール９２０は、第１のネットワークデバイスのカラー光モジュールである。第１の光モジュール９２０は、光送信機９０３および第１の光受信機９０４を含む。第１の光受信機９０４はプロセッサ９０１を含む。

【0159】

光送信機９０３は、第１のデータフローを受信するように構成される。第１のデータフローが光送信機９０３で送信されるときに生成される遅延は、第２の遅延である。

【0160】

光送信機９０３はさらに、第１のデータフローを、第２のネットワークデバイスの第２の光モジュール内の第２の光受信機に送信するように構成される。第１のデータフローが第２の光受信機で送信されるときに生成される遅延は、第３の遅延である。

【0161】

第２の遅延と第３の遅延の合計が第１の遅延である。

【0162】

第１の光受信機９０４は、第２のネットワークデバイスによって送信される第２のデータフローを受信するように構成される。第２のデータフローは、指示情報を搬送する。

【0163】

プロセッサ９０１は、指示情報に基づいて第１の遅延を決定するように特に構成される。

【0164】

一実施形態では、指示情報は、第１の遅延を含む。

【0165】

一実施形態では、光モジュールが遅延測定をサポートしない場合、第１の遅延は設計値である。

【0166】

図１１は、本出願の一実施形態によるさらに別の光モジュールの概略構造図である。図１０に示された実施形態に基づいて、図１１を参照すると、光送信機９０３は、第１の回路９０３１および第２の回路９０３２を含む。プロセッサ９０１はさらに、以下のように構成される。
第１のデータフローが第１の回路に送信されるとき、第１のデータフローで搬送される第１の指示信号を抽出する。
第１のデータフローが第２の回路に送信されるとき、第１のデータフローで搬送される第２の指示信号を抽出する。
第１の指示信号および第２の指示信号に基づいて第１の遅延を決定する。

【0167】

一実施形態では、プロセッサ９０１はさらに、以下のように構成される。
第１の指示信号と第２の指示信号との間の位相差を測定する。
位相差に基づいて第１の遅延を決定する。

【0168】

第１の指示信号と第２の指示信号の両方が調整マーカーＡＭ指示信号であるか、または第１の指示信号がＡＭ指示信号であり、第２の指示信号がデジタル信号処理ＤＳＰフレームヘッダ信号である。

【0169】

一実施形態において、インターフェースチップは、物理層ＰＨＹチップおよびメディアアクセス制御層ＭＡＣチップのうちの少なくとも１つを含む。

【0170】

プロセッサ９０１は、前述の方法を実施するように構成された１つまたは複数の集積回路、例えば、ｏＤＳＰ、１つまたは複数の特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ）、１つまたは複数のマイクロプロセッサ（digital signal processor、ＤＳＰ）、または１つまたは複数のフィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）であり得る。別の例として、プロセッサは、中央処理装置（central processing unit、ＣＰＵ）またはプログラムを呼び出すことができる別のプロセッサであり得る。

【0171】

本出願の実施形態で提供される光モジュールは、前述の対応する方法の実施形態を実行し得る。光モジュールの実装原理および技術的効果は、方法の実施形態におけるものと同様である。詳細については、ここでは再度説明しない。

【0172】

本出願の実施形態は、コンピュータ可読記憶媒体をさらに提供する。コンピュータ可読記憶媒体は、コンピュータプログラムを格納する。プログラムがプロセッサによって実行されると、前述の方法の実施形態で提供される通信方法における第１の光モジュールに関連する手順が実施され得る。

【0173】

当業者は、本明細書に開示された実施形態で説明された例と組み合わせて、ユニットおよびアルゴリズムステップが、電子ハードウェアまたはコンピュータソフトウェアと電子ハードウェアとの組み合わせによって実装され得ることを認識し得る。機能がハードウェアによって実行されるかまたはソフトウェアによって実行されるかは、特定のアプリケーションと技術解決法の設計上の制約条件に依存する。当業者は、特定のアプリケーションごとに説明された機能を実装するために異なる方法を使用し得るが、実装が本出願の実施形態の範囲を超えるとみなされるべきではない。

【0174】

さらに、本出願の実施形態における態様または特徴は、標準的なプログラミングおよび／またはエンジニアリング技術を使用する方法、装置、または製品として実装され得る。本出願で使用される「製品」という用語は、コンピュータ可読コンポーネント、キャリア、またはメディアからアクセスできるコンピュータプログラムをカバーする。例えば、コンピュータ可読媒体は、磁気記憶構成要素（例えば、ハードディスク、フロッピーディスクまたは磁気テープ）、光ディスク（例えば、コンパクトディスク（compact disc、ＣＤ）、デジタル多用途ディスク（digital versatile disc、ＤＶＤ））、スマートカードおよびフラッシュメモリコンポーネント（例えば、消去可能プログラマブル読み取り専用メモリ（erasable programmable read-only memory、ＥＰＲＯＭ）、カード、スティック、またはキードライブ）を含み得るが、これらに限定されない。さらに、本明細書に記載されている様々な記憶媒体は、情報を記憶するように構成された１つまたは複数のデバイスおよび／または他の機械可読媒体を示し得る。「機械可読媒体」という用語は、無線チャネル、および命令および／またはデータを格納し、含み、および／または搬送することができる他の様々な媒体を含み得るが、これらに限定されない。

【0175】

前述の実施形態のすべてまたはいくつかは、ソフトウェア、ハードウェア、ファームウェア、またはそれらの任意の組み合わせを使用することによって実装し得る。ソフトウェアを使用して実施形態を実施する場合、実施形態は、コンピュータプログラム製品の形態で完全にまたは部分的に実施し得る。コンピュータプログラム製品は、１つまたは複数のコンピュータ命令を含む。コンピュータプログラム命令がコンピュータにロードされて実行されるとき、本出願の実施形態による手順または機能は、すべてまたは部分的に生成される。コンピュータは、汎用コンピュータ、専用コンピュータ、コンピュータネットワーク、または他のプログラム可能な装置であり得る。コンピュータ命令は、コンピュータ可読記憶媒体に記憶され得るか、またはコンピュータ可読記憶媒体から別のコンピュータ可読記憶媒体に送信され得る。例えば、コンピュータ命令は、ウェブサイト、コンピュータ、サーバ、またはデータセンターから、有線（例えば、同軸ケーブル、光ファイバ、またはデジタル加入者線（ＤＳＬ））またはワイヤレス（例えば、赤外線、無線、またはマイクロ波）方式で別のウェブサイト、コンピュータ、サーバ、またはデータセンターに送信され得る。コンピュータ可読記憶媒体は、コンピュータによってアクセス可能な任意の使用可能な媒体、または１つまたは複数の使用可能な媒体を統合するサーバまたはデータセンターなどのデータ記憶装置であり得る。使用可能な媒体は、磁気媒体（例えば、ソフトディスク、ハードディスク、または磁気テープ）、光媒体（例えば、ＤＶＤ）、半導体媒体（例えば、ソリッドステートドライブ（Solid State Disk、ＳＳＤ））などであり得る。

【0176】

前述のプロセスのシーケンス番号は、本出願の様々な実施形態における実行シーケンスを意味しないことを理解されたい。プロセスの実行シーケンスは、プロセスの機能および内部ロジックに従って決定されるべきであり、本出願の実施形態の実装プロセスに対するいかなる制限としても解釈されるべきではない。

【0177】

便利で簡単な説明の目的で、前述のシステム、装置、およびユニットの詳細な作業プロセスについて、前述の方法の実施形態における対応するプロセスを参照すること、および詳細については本明細書では再度説明しないことは、当業者によって明確に理解され得る。

【0178】

本出願で提供されるいくつかの実施形態では、開示されたシステム、装置、および方法は、他の方法で実施され得ることを理解されたい。例えば、説明された装置の実施形態は、単なる一例である。たとえば、ユニット分割は単なる論理的機能の分割であり、実際の実装では他の分割である場合がある。例えば、複数のユニットまたはコンポーネントを組み合わせたり、別のシステムに統合したりし得、またはいくつかの機能を無視したり、実行しなかったりし得る。さらに、表示または説明されている相互結合または直接結合または通信接続は、いくつかのインターフェースを使用して実装し得る。装置またはユニット間の間接的な結合または通信接続は、電子的、機械的、または他の形態で実施し得る。

【0179】

別個の部分として説明されるユニットは、物理的に分離されている場合とされていない場合があり、ユニットとして表示される部分は、物理ユニットである場合とそうでない場合があり、１つの位置に配置されている場合があるか、または複数のネットワークユニット上に分散されている場合がある。ユニットのいくつかまたはすべては、実施形態の解決策の目的を達成するための実際の要件に基づいて選択され得る。

【0180】

機能がソフトウェア機能ユニットの形で実装され、独立した製品として販売または使用される場合、機能はコンピュータ可読記憶媒体に記憶され得る。そのような理解に基づいて、本出願の技術的解決策、または先行技術に寄与する部分、またはいくつかの技術的解決策は、ソフトウェア製品の形で実施され得る。ソフトウェア製品は、記憶媒体に格納され、コンピュータデバイス（パーソナルコンピュータ、サーバ、またはネットワークデバイスであり得る）に、本出願の実施形態に記載された方法のステップのすべてまたはいくつかを実行するように指示するためのいくつかの命令を含む。前述の記憶媒体は、USBフラッシュドライブ、リムーバブルハードディスク、読み取り専用メモリ（Read-Only Memory、ＲＯＭ）、ランダムアクセスメモリ（Random Access Memory、ＲＡＭなど）、磁気ディスク、または光ディスクなどの、プログラムコードを格納できる任意の媒体を含む。

【0181】

前述の説明は、本発明の単なる特定の実装であり、本発明の保護範囲を限定することを意図するものではない。本発明に開示された技術的範囲内で当業者によって容易に理解される任意の変形または置換は、本発明の保護範囲内に含まれるものとする。したがって、本発明の保護範囲は、特許請求の範囲の保護範囲に従うものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11】