特許 7483879 記憶及び計算ユニット、及びチップ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-07

(45)【発行日】2024-05-15

(54)【発明の名称】記憶及び計算ユニット、及びチップ

(51)【国際特許分類】

   H03K 19/177 20200101AFI20240508BHJP

   G11C 13/00 20060101ALI20240508BHJP

【ＦＩ】

H03K19/177

G11C13/00 200

【請求項の数】 13

(21)【出願番号】P 2022525236

(86)(22)【出願日】2020-10-30

(65)【公表番号】

(43)【公表日】2023-01-04

(86)【国際出願番号】 CN2020125430

(87)【国際公開番号】W WO2021083356

(87)【国際公開日】2021-05-06

【審査請求日】2022-05-17

(31)【優先権主張番号】201911061782.9

(32)【優先日】2019-11-01

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】201911127874.2

(32)【優先日】2019-11-18

(33)【優先権主張国・地域又は機関】CN

【前置審査】

(73)【特許権者】

【識別番号】503433420

【氏名又は名称】華為技術有限公司

【氏名又は名称原語表記】ＨＵＡＷＥＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｈｕａｗｅｉ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ Ｂｕｉｌｄｉｎｇ， Ｂａｎｔｉａｎ， Ｌｏｎｇｇａｎｇ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ， Ｇｕａｎｇｄｏｎｇ ５１８１２９， Ｐ．Ｒ． Ｃｈｉｎａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】リヤオ，ジエンシーン

(72)【発明者】

【氏名】ウー，ウエイ

(72)【発明者】

【氏名】ニー，レイビン

(72)【発明者】

【氏名】ワーン，カンウエン

(72)【発明者】

【氏名】ジャーン，ゥルイ

【審査官】石井 則之

(56)【参考文献】

【文献】米国特許出願公開第２０１３／００２７０７９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ１１／１８－１１／３０

１１／４２－１３／０６

２５／００

Ｈ０１Ｌ２１／８２２９

２１／８２３９－２１／８２４６

２７／１０－２７／１１５９７

Ｈ０３Ｋ１９／０９８－１９／２３

(57)【特許請求の範囲】

【請求項1】

記憶及び計算ユニットであって、第１トランジスタと、メモリスタと、抵抗調整ユニットと、を含み、前記抵抗調整ユニットの第１ポート及び前記メモリスタの第１ポートは前記第１トランジスタの第１電極に接続され、前記第１トランジスタの前記第１電極は、前記第１トランジスタを導通及び非導通になるよう制御するよう構成され、
前記抵抗調整ユニットは、両端の電圧差と共に抵抗が自動的に変化する２ポートのコンポーネントを含み、前記メモリスタの抵抗に基づき、前記第１トランジスタの前記第１電極に印可される電圧を調整するよう構成され、
前記メモリスタは、第１データを格納するよう構成され、前記メモリスタの前記抵抗は前記第１データを示すために使用され、
第２データを示すために使用される電圧が前記第１トランジスタの第２電極に入力されると、前記第１トランジスタは、前記第１データ及び前記第２データの計算結果を前記第１トランジスタの第３電極から出力するよう構成され、
前記抵抗調整ユニットは第２トランジスタを含み、前記抵抗調整ユニットの前記第１ポートは、前記第２トランジスタの第１電極を除く任意の電極を含み、前記第２トランジスタの前記第１電極は前記第２トランジスタを導通及び非導通になるよう制御するよう構成され、
前記メモリスタが低抵抗を有するとき、前記第２トランジスタは飽和領域で動作し、前記メモリスタが高抵抗を有するとき、前記第２トランジスタは線形領域で動作する、記憶及び計算ユニット。

【請求項2】

前記抵抗調整ユニットの抵抗は、前記メモリスタの前記抵抗が変化すると変化する、請求項１に記載の記憶及び計算ユニット。

【請求項3】

前記メモリスタの前記抵抗が増大すれば、前記抵抗調整ユニットの前記抵抗が減少する、又は、
前記メモリスタの前記抵抗が減少すれば、前記抵抗調整ユニットの前記抵抗が増大する、請求項２に記載の記憶及び計算ユニット。

【請求項4】

前記抵抗調整ユニットは、セレクタ又はバリスタを含む、請求項１～３のいずれか一項に記載の記憶及び計算ユニット。

【請求項5】

前記メモリスタは、以下のコンポーネント：相変化メモリ、強誘電体メモリ、磁気抵抗ランダムアクセスメモリ、又は抵抗ランダムアクセスメモリ、のうちのいずれか１つを含む、請求項１～４のいずれか一項に記載の記憶及び計算ユニット。

【請求項6】

チップであって、
記憶及び計算アレイを含み、前記記憶及び計算アレイは複数の記憶及び計算ユニットを含み、前記複数の記憶及び計算ユニットの中の第１記憶及び計算ユニットは、第１トランジスタと、メモリスタと、抵抗調整ユニットと、を含み、前記抵抗調整ユニットの第１ポート及び前記メモリスタの第１ポートは前記第１トランジスタの第１電極に接続され、前記第１トランジスタの前記第１電極は、前記第１トランジスタを導通及び非導通になるよう制御するよう構成され、
前記抵抗調整ユニットは、両端の電圧差と共に抵抗が自動的に変化する２ポートのコンポーネントを含み、前記メモリスタの抵抗に基づき、前記第１トランジスタの前記第１電極に印可される電圧を調整するよう構成され、
前記メモリスタは、第１データを格納するよう構成され、前記メモリスタの前記抵抗は前記第１データを示すために使用され、
第２データを示すために使用される電圧が前記第１トランジスタの第２電極に入力されると、前記第１トランジスタは、前記第１データ及び前記第２データの計算結果を前記第１トランジスタの第３電極から出力するよう構成され、
前記抵抗調整ユニットは第２トランジスタを含み、前記抵抗調整ユニットの前記第１ポートは、前記第２トランジスタの第１電極を除く任意の電極を含み、前記第２トランジスタの前記第１電極は前記第２トランジスタを導通及び非導通になるよう制御するよう構成され、
前記メモリスタが低抵抗を有するとき、前記第２トランジスタは飽和領域で動作し、前記メモリスタが高抵抗を有するとき、前記第２トランジスタは線形領域で動作する、チップ。

【請求項7】

前記抵抗調整ユニットの抵抗は、前記メモリスタの前記抵抗が変化すると変化する、請求項６に記載のチップ。

【請求項8】

前記メモリスタの前記抵抗が増大すれば、前記抵抗調整ユニットの前記抵抗が減少する、又は、
前記メモリスタの前記抵抗が減少すれば、前記抵抗調整ユニットの前記抵抗が増大する、請求項７に記載のチップ。

【請求項9】

前記抵抗調整ユニットは、セレクタ又はバリスタを含む、請求項６～８のいずれか一項に記載のチップ。

【請求項10】

前記記憶及び計算アレイは、M行×N列の記憶及び計算ユニットを含み、M及びNは１より大きい整数であり、
同じ行に位置する複数の記憶及び計算ユニットの中の抵抗調整ユニットの第２ポートは、同じビット線に接続され、
同じ行に位置する複数の記憶及び計算ユニットの中の第１トランジスタの第２電極は、同じ入力データ線に接続され、前記入力データ線は被計算データを入力するよう構成され、
同じ列に位置する複数の記憶及び計算ユニットの中の第１トランジスタの第３電極は、同じ出力データ線に接続され、前記出力データ線は計算結果を出力するよう構成され、
同じ列に位置する複数の記憶及び計算ユニットの中のメモリスタの第２ポートは、同じ選択線に接続され、
前記ビット線及び前記選択線は、計算を実行すべき記憶及び計算ユニットを選択するよう構成される、請求項９に記載のチップ。

【請求項11】

前記記憶及び計算アレイは、M行×N列の記憶及び計算ユニットを含み、M及びNは１より大きい整数であり、
同じ列に位置する複数の記憶及び計算ユニットの中の抵抗調整ユニットの第２ポートは、同じビット線に接続され、前記抵抗調整ユニットの前記第２ポートは、前記第２トランジスタの第３電極を含み、
同じ行に位置する複数の記憶及び計算ユニットの中の第１トランジスタの第２電極は、同じ入力データ線に接続され、前記入力データ線は被計算データを入力するよう構成され、
同じ列に位置する複数の記憶及び計算ユニットの中の第１トランジスタの第３電極は、同じ出力データ線に接続され、前記出力データ線は計算結果を出力するよう構成され、
同じ列に位置する複数の記憶及び計算ユニットの中のメモリスタの第２ポートは、同じ選択線に接続され、
同じ行に位置する複数の記憶及び計算ユニットの中の第２トランジスタの第１電極は、同じワード線に接続され、前記ワード線は、前記第２トランジスタを導通及び非導通になるよう制御するよう構成され、
前記ビット線及び前記選択線は、計算を実行すべき記憶及び計算ユニットを選択するよう構成される、請求項６に記載のチップ。

【請求項12】

前記記憶及び計算アレイは、M行×N列の記憶及び計算ユニットを含み、M及びNは１より大きい整数であり、
同じ列に位置する複数の記憶及び計算ユニットの中の抵抗調整ユニットの第２ポートは、同じビット線に接続され、前記抵抗調整ユニットの前記第２ポートは、前記第２トランジスタの第３電極を含み、
同じ行に位置する複数の記憶及び計算ユニットの中の第１トランジスタの第２電極は、同じ入力データ線に接続され、前記入力データ線は被計算データを入力するよう構成され、
同じ列に位置する複数の記憶及び計算ユニットの中の第１トランジスタの第３電極は、同じ出力データ線に接続され、前記出力データ線は計算結果を出力するよう構成され、
同じ行に位置する複数の記憶及び計算ユニットの中のメモリスタの第２ポートは、同じ選択線に接続され、
同じ行に位置する複数の記憶及び計算ユニットの中の前記第２トランジスタの第１電極は、同じワード線に接続され、前記ワード線は、前記第２トランジスタを導通及び非導通になるよう制御するよう構成され、
前記ビット線及び前記選択線は、計算を実行すべき記憶及び計算ユニットを選択するよう構成される、請求項６に記載のチップ。

【請求項13】

前記メモリスタは、以下のコンポーネント：相変化メモリ、強誘電体メモリ、磁気抵抗ランダムアクセスメモリ、又は抵抗ランダムアクセスメモリ、のうちのいずれか１つを含む、請求項６～１２のいずれか一項に記載のチップ。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、記憶の分野に関連し、特に記憶及び計算ユニット、及びチップに関する。

【背景技術】

【0002】

ビッグデータ、人工知能、及びニューラルネットワークのような新しい技術の発展に伴い、大量のデータが大規模に格納され計算される必要がある。従来のコンピュータ構造では、メモリは、データバスを通じてプロセッサに接続される。計算中に、メモリは、データをプロセッサへデータバスを通じて送信する必要がある。プロセッサは、計算処理を受信したデータに対して実行し、計算速度は、メモリがデータをデータバスを通じて送信する速度により制限される。データ処理速度を向上するために、プロセッサとメモリを統合するチップが提案される。チップは、記憶及び計算アレイを含む。記憶及び計算アレイは、多数の同一の記憶及び計算ユニットを含む。

【0003】

従来の記憶及び計算ユニットでは、出力電流のオン－オフ比は比較的小さい。つまり、計算能力が、記憶及び計算ユニットの中のメモリスタの高抵抗の低抵抗に対する比により制限される。従って、従来の記憶及び計算ユニットを含む記憶及び計算アレイは、大規模計算を実行できない。更に、メモリスタの抵抗変動は、記憶及び計算ユニットの計算結果にエラーを生じ得る。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本願は、記憶及び計算ユニット、及びチップを提供し、記憶及び計算ユニットの出力電流のオン－オフ比を向上し、メモリスタの抵抗変動により引き起こされる計算結果のエラーを低減し、データ計算スループットを有意に向上し、計算システムのエネルギ消費を低減する。

【課題を解決するための手段】

【0005】

第１の態様は、記憶及び計算ユニットであって、第１トランジスタと、メモリスタと、抵抗調整ユニットと、を含み、前記抵抗調整ユニットの第１ポート及び前記メモリスタの第１ポートは前記第１トランジスタの第１電極に接続され、前記第１トランジスタの前記第１電極は、前記第１トランジスタを導通及び非導通になるよう制御するよう構成され、
前記抵抗調整ユニットは、前記メモリスタの抵抗に基づき、前記第１トランジスタの前記第１電極に印可される電圧を調整するよう構成され、
前記メモリスタは、第１データを格納するよう構成され、前記メモリスタの前記抵抗は前記第１データを示すために使用され、
第２データを示すために使用される電圧が前記第１トランジスタの第２電極に入力されると、前記第１トランジスタは、前記第１データ及び前記第２データの計算結果を前記第１トランジスタの第３電極から出力するよう構成される記憶及び計算ユニットを提供する。

【0006】

前記抵抗調整ユニットの抵抗は、前記メモリスタの前記抵抗が変化すると変化する。

【0007】

具体的に、本願では、前記抵抗調整ユニットの前記抵抗は、前記抵抗調整ユニットの２つの端に印可される電圧が変化すると、変化してよい。

【0008】

更に、前記メモリスタは、コンポーネントに印可される電圧が変化すると、該コンポーネントの抵抗が変化するコンポーネントである。

【0009】

本願では、前記抵抗調整ユニット及び前記メモリスタは、直接に接続されてよく、前記抵抗調整ユニット及び前記メモリスタを含む直接回路の２つの端に印可される電圧は不変のままである。従って、前記抵抗調整ユニット及び前記メモリスタは、分圧構造を形成できる。

【0010】

従って、前記抵抗調整ユニットの前記抵抗は、前記メモリスタの前記抵抗が変化すると変化する。

【0011】

前述の構造によると、前記メモリスタの前記抵抗が増大すれば、前記抵抗調整ユニットの前記抵抗が減少する、又は、
前記メモリスタの前記抵抗が減少すれば、前記抵抗調整ユニットの前記抵抗が増大する。

【0012】

更に、前記抵抗調整ユニットが前記メモリスタに接続されるポート（つまり、前記第１ポート）は、前記第１トランジスタの前記第１電極（つまり、前記第１トランジスタを導通及び非導通になるよう制御する電極）に接続され、その結果、前記第１トランジスタの前記第１電極の前記電圧は、前記メモリスタの前記分圧が変化すると変化できる。具体的に言うと、前記第１トランジスタの前記第１電極の変化範囲は、前記メモリスタの分圧範囲と同じである。つまり、前記記憶及び計算ユニットの出力電流のオン－オフ比は、前記メモリスタの抵抗変化範囲より遙かに大きくてよい。従って、前記記憶及び計算ユニットの前記出力電流の前記オン－オフ比が向上される。

【0013】

更に、前記第１トランジスタの前記第１電極の前記電圧は、前記メモリスタの前記分圧が変化すると変化でき、前記第１電極の前記電圧に対する範囲内の前記メモリスタの抵抗変動の影響が低減できる。つまり、前記出力電流に対する僅かな影響しか存在しない。従って、前記記憶及び計算ユニットは、更に、低変動の特徴を有し、前記出力電流の精度が向上する。つまり、前記記憶及び計算ユニットの計算におけるエラーが低減できる。

【0014】

任意で、前記第１トランジスタはバイポーラトランジスタを含む。この場合、前記第１電極は、前記バイポーラトランジスタのベース（Base）電極を含む。

【0015】

任意で、前記第１トランジスタは電界効果トランジスタを含む。この場合、前記第１電極は、ゲート（Gate）電極を含む。

【0016】

第１の態様を参照して、第１の態様の幾つかの実装では、前記抵抗調整ユニットは第２トランジスタを含み、
前記抵抗調整ユニットの前記第１ポートは、前記第２トランジスタの第１電極を除く任意の電極を含み、前記第２トランジスタの前記第１電極は前記第２トランジスタを導通及び非導通になるよう制御するよう構成される。

【0017】

任意で、前記第２トランジスタはバイポーラトランジスタを含む。この場合、前記第１電極は、前記バイポーラトランジスタのベース電極を含む。

【0018】

任意で、前記第２トランジスタは電界効果トランジスタを含む。この場合、前記第１電極は、ゲート電極を含む。

【0019】

前記メモリスタの前記抵抗が高抵抗状態であれば、前記第２トランジスタは線形領域で動作する。この場合、前記第２トランジスタの抵抗は最低であり、前記第１トランジスタの前記ゲート電極の前記電圧は最大値であり、前記第１トランジスタの前記出力電流は最高である。前記メモリスタの前記抵抗が低抵抗状態であるとき、前記第２トランジスタは飽和領域で動作し、前記第２トランジスタの抵抗は最高であり、前記第１トランジスタの前記ゲート電極の前記電圧は最小値に達し、前記第１トランジスタの前記出力電流は最低である。

【0020】

この方法では、抵抗調整機能は、前記線形領域及び前記飽和領域の前記第２トランジスタの前記抵抗の変化に基づき実装され得る。従って、前記第１トランジスタの出力電流のオン－オフ比は、前記メモリスタの前記抵抗変化範囲に制限されず、前記出力電流の前記オン－オフ比は大きくなる。

【0021】

第１の態様を参照して、第１の態様の幾つかの実装では、前記抵抗調整ユニットは、セレクタ又はバリスタを含む。

【0022】

第１の態様を参照して、第１の態様の幾つかの実装では、前記メモリスタは、以下のコンポーネント：相変化メモリ、強誘電体メモリ、磁気抵抗ランダムアクセスメモリ、又は抵抗ランダムアクセスメモリ、のうちのいずれか１つを含む。

【0023】

第１の態様は、チップであって、
記憶及び計算アレイを含み、前記記憶及び計算アレイは複数の記憶及び計算ユニットを含み、前記複数の記憶及び計算ユニットの中の第１記憶及び計算ユニットは、第１トランジスタと、メモリスタと、抵抗調整ユニットと、を含み、前記抵抗調整ユニットの第１ポート及び前記メモリスタの第１ポートは前記第１トランジスタの第１電極に接続され、前記第１トランジスタの前記第１電極は、前記第１トランジスタを導通及び非導通になるよう制御するよう構成され、
前記抵抗調整ユニットは、前記メモリスタの抵抗に基づき、前記第１トランジスタの前記第１電極に印可される電圧を調整するよう構成され、
前記メモリスタは、第１データを格納するよう構成され、前記メモリスタの前記抵抗は前記第１データを示すために使用され、
第２データを示すために使用される電圧が前記第１トランジスタの第２電極に入力されると、前記第１トランジスタは、前記第１データ及び前記第２データの計算結果を前記第１トランジスタの第３電極から出力するよう構成される、チップを提供する。

【0024】

上述のように、本願で提供される前記記憶及び計算ユニットの出力電流のオン－オフ比は、前記メモリスタの抵抗変化範囲より遙かに大きいので、前記記憶及び計算ユニットの前記出力電流の前記オン－オフ比が向上される。更に、本願で提供される、前記複数の記憶及び計算ユニットを含む前記記憶及び計算アレイを有する前記チップの出力電流のオン－オフ比は、比較的大きくなることができる。つまり、計算能力が、前記記憶及び計算ユニットの中の前記メモリスタの低抵抗に対する高抵抗の比により制限されない。従って、大規模計算が実行できる。更に、前記チップの前記計算結果におけるエラーが低減できる。

【0025】

任意で、前記抵抗調整ユニットの抵抗は、前記メモリスタの前記抵抗が変化すると変化する。

【0026】

例えば、前記メモリスタの前記抵抗が増大すれば、前記抵抗調整ユニットの前記抵抗が減少する、又は、
別の例では、前記メモリスタの前記抵抗が減少すれば、前記抵抗調整ユニットの前記抵抗が増大する。

【0027】

任意で、前記抵抗調整ユニットは、セレクタ又はバリスタを含む。

【0028】

この場合、前記記憶及び計算アレイは、M行×N列の記憶及び計算ユニットを含み、M及びNは１より大きい整数であり、
同じ行に位置する複数の記憶及び計算ユニットの中の抵抗調整ユニットの第２ポートは、同じビット線（Bit Line, BL）に接続され、
同じ行に位置する複数の記憶及び計算ユニットの中の第１トランジスタの第２電極は、同じ入力データ線（Read Line, RL）に接続され、前記入力データ線は被計算データを入力するよう構成され、
同じ列に位置する複数の記憶及び計算ユニットの中の第１トランジスタの第３電極は、同じ出力データ線（Computing Line, CL）に接続され、前記出力データ線は計算結果を出力するよう構成され、
同じ列に位置する複数の記憶及び計算ユニットの中のメモリスタの第２ポートは、同じ選択線（Source Line, SL）に接続され、
前記ビット線及び前記選択線は、計算を実行すべき記憶及び計算ユニットを選択するよう構成される。

【0029】

任意で、前記抵抗調整ユニットは第２トランジスタを含み、
前記抵抗調整ユニットの前記第１ポートは、前記第２トランジスタの第１電極を除く任意の電極を含み、前記第２トランジスタの前記第１電極は前記第２トランジスタを導通及び非導通になるよう制御するよう構成される。

【0030】

この場合、前記記憶及び計算アレイは、M行×N列の記憶及び計算ユニットを含み、M及びNは１より大きい整数であり、
同じ列に位置する複数の記憶及び計算ユニットの中の抵抗調整ユニットの第２ポートは、同じビット線に接続され、前記抵抗調整ユニットの前記第２ポートは、前記第２トランジスタの第３電極を含み、
同じ行に位置する複数の記憶及び計算ユニットの中の第１トランジスタの第２電極は、同じ入力データ線に接続され、前記入力データ線は被計算データを入力するよう構成され、
同じ列に位置する複数の記憶及び計算ユニットの中の第１トランジスタの第３電極は、同じ出力データ線に接続され、前記出力データ線は計算結果を出力するよう構成され、
同じ列に位置する複数の記憶及び計算ユニットの中のメモリスタの第２ポートは、同じ選択線に接続され、
同じ行に位置する複数の記憶及び計算ユニットの中の前記第２トランジスタの第１電極は、同じワード線に接続され、前記ワード線は、前記第２トランジスタを導通及び非導通になるよう制御するよう構成され、
前記ビット線及び前記選択線は、計算を実行すべき記憶及び計算ユニットを選択するよう構成される。

【0031】

任意で、前記記憶及び計算アレイは、M行×N列の記憶及び計算ユニットを含み、M及びNは１より大きい整数であり、
同じ列に位置する複数の記憶及び計算ユニットの中の抵抗調整ユニットの第２ポートは、同じビット線に接続され、前記抵抗調整ユニットの前記第２ポートは、前記第２トランジスタの第３電極を含み、
同じ行に位置する複数の記憶及び計算ユニットの中の第１トランジスタの第２電極は、同じ入力データ線に接続され、前記入力データ線は被計算データを入力するよう構成され、
同じ列に位置する複数の記憶及び計算ユニットの中の第１トランジスタの第３電極は、同じ出力データ線に接続され、前記出力データ線は計算結果を出力するよう構成され、
同じ行に位置する複数の記憶及び計算ユニットの中のメモリスタの第２ポートは、同じ選択線に接続され、
同じ行に位置する複数の記憶及び計算ユニットの中の前記第２トランジスタの第１電極は、同じワード線に接続され、前記ワード線は、前記第２トランジスタを導通及び非導通になるよう制御するよう構成され、
前記ビット線及び前記選択線は、計算を実行すべき記憶及び計算ユニットを選択するよう構成される。

【0032】

任意で、前記メモリスタは、以下のコンポーネント：相変化メモリ、強誘電体メモリ、磁気抵抗ランダムアクセスメモリ、又は抵抗ランダムアクセスメモリ、のうちのいずれか１つを含む。

【0033】

第３の態様は、ニューラルネットワーク装置であって、第２の態様及び第２の態様の可能な実装のうちのいずれか１つによる少なくとも１つのチップを含むニューラルネットワーク装置を提供する。

【図面の簡単な説明】

【0034】

【図1】本願による記憶及び計算ユニット並びにチップが適用可能な計算装置の概略アーキテクチャ図である。

【0035】

【図2A】本願による記憶及び計算ユニットの構造図である。

【図2B】本願による記憶及び計算ユニットの構造図である。

【図2C】本願による記憶及び計算ユニットの構造図である。

【0036】

【図3】本願の実施形態による記憶及び計算ユニットの例の概略図である。

【0037】

【図4A】本願の実施形態による記憶及び計算ユニットの別の例の概略図である。

【図4B】本願の実施形態による記憶及び計算ユニットの別の例の概略図である。

【図4C】本願の実施形態による記憶及び計算ユニットの別の例の概略図である。

【0038】

【図5】本願の実施形態による記憶及び計算アレイの概略図である。

【0039】

【図6】本願の実施形態による記憶及び計算ユニットの更に別の例の概略図である。

【0040】

【図7】本願の実施形態による記憶及び計算アレイの概略図である。

【0041】

【図8】本願の実施形態によるチップの概略構造図である。

【発明を実施するための形態】

【0042】

以下は、添付の図面を参照して、本願の技術的ソリューションを説明する。

【0043】

本願において提供される記憶及び計算ユニット並びにチップは、ニューラルネットワーク装置のような、大規模計算を実行する必要のある計算装置に効果的に適用されてよい。

【0044】

図１に示すように、計算装置（又は統合された記憶及び計算装置）は、記憶及び計算アレイ１０４、入力駆動回路１０１、及び出力読み出し回路１０２を含む。入力駆動回路１０１は、本願において提供される記憶及び計算アレイの入力端に接続され、記憶及び計算アレイのために入力電圧を提供し、該アレイの中の記憶及び計算ユニット１０３を起動する。出力読み出し回路は、本願において提供される記憶及び計算アレイ１０４の出力端に接続され、記憶及び計算アレイの中の記憶及び計算ユニットの計算結果を出力する。記憶及び計算アレイ１０４は、記憶及び計算ユニット１０３を含む。つまり、幾つかの記憶及び計算ユニットが、規則的な記憶及び計算アレイを形成するよう接続される。記憶及び計算アレイの接続モードは、後に詳述される。

【0045】

図２A～Cは、本願による記憶及び計算ユニット２００の構造図である。図２Aに示すように、記憶及び計算ユニット２００は、トランジスタ２１０（つまり、第１トランジスタの例）、メモリスタ２２０、及び抵抗調整ユニット２３０を含む。以下は、前述のコンポーネントの機能及び構造を個別に詳細に説明する。

【0046】

Ａ．トランジスタ２１０

【0047】

トランジスタは、入力電圧に基づき出力電流を制御可能な可変電流スイッチとして使用されることが多い。トランジスタは、電圧信号を用いて、トランジスタをオン又はオフになるよう制御し、スイッチ速度は非常に高い。

【0048】

通常、トランジスタは、３つの端子を含み、それらは３つの電極とも呼ばれる。１つの電極、例えば、電界効果トランジスタのゲート（Gate）は、トランジスタを導通又は非導通になるよう制御するよう構成されてよい。

【0049】

出力電流と入力電圧との間の関係に基づき、トランジスタは、近似的に３つの領域：カットオフ領域、線形領域、及び飽和領域、に分けられる。カットオフ領域は、入力電圧が閾値電圧より低いとき、トランジスタがオンにされない状態である。この場合には、トランジスタの出力電流はゼロである。線形領域は、トランジスタの出力電流が電圧範囲内の入力電圧と共に線形に変化することを意味する。飽和領域は、入力電圧が飽和電圧より高いとき、トランジスタの出力電流が一定のままであり、入力電圧が変化するにつれて変化しないことを意味する。

【0050】

本願では、例えば、トランジスタは、電界効果トランジスタ、例えば正孔型金属酸化物半導体電界効果トランジスタ（P-Metal-Oxide-Semiconductor, PMOS）、又は電子型金属酸化物半導体電界効果トランジスタ（N-Metal-Oxide-Semiconductor, NMOS）を含んでよい。電界効果トランジスタは、３つの電極：ソース（Source）電極、ゲート（Gate）電極、及びドレイン（Drain）電極を含む。

【0051】

別の例では、トランジスタは、更に、バイポーラトランジスタを含んでよい。バイポーラトランジスタは、３つの電極：エミッタ（Emitter）電極、ベース（Base）電極、及び制御（Collector）電極を含む。

【0052】

理解されるべきことに、以上に説明したトランジスタは、単に説明のための例であり、本願はそれらに限定されない。例えば、ジャンクションレストランジスタ、薄膜トランジスタ、２次元材料トランジスタ、ナノワイヤ型トランジスタ、FinFET（fin field effect transistor）、全周ゲート型（gate-all-around）FET、等が更に説明され得る。

【0053】

理解及び説明を簡単にするために、以下は、詳細な説明のために、電界効果トランジスタがトランジスタとして使用される例を用いる。

【0054】

具体的に言うと、図２Bに示すように、本願の本実施形態では、トランジスタ２１０は、ゲート電極ノード２１２（つまり、第１電極の例）、ソース電極ノード２１４（つまり、第２電極の例）、及びドレイン電極ノード２１６（つまり、第３電極の例）を含む。

【0055】

Ｂ．メモリスタ２２０

【0056】

メモリスタは、印可される電界の作用の下で、非導電性材料の高抵抗状態と低抵抗状態との間の可逆切り換えに基づく不揮発性メモリである。低抵抗状態から高抵抗状態への抵抗ランダムアクセスメモリの切り換え処理は、リセット（Reset）動作と呼ばれ、高抵抗状態から低抵抗状態への抵抗ランダムアクセスメモリの切り換え処理は、セット（Set）動作と呼ばれる。通常、抵抗ランダムアクセスメモリの２つの動作は、纏めて、プログラミング動作と呼ばれる。

【0057】

メモリスタは、通常、金属－誘電体－金属の構造を用いる。２つの金属層は２つの電極であり、各電極は抵抗コンポーネントの１つのポートに対応する。具体的に言うと、図２Bに示すように、メモリスタ２２０は第１ポート２２１を含む。

【0058】

例えば、メモリスタは、相変化メモリ（Phase Change Memory, PCM）、強誘電体メモリ、磁気抵抗ランダムアクセスメモリ（Magnetoresistive Random Access memory, MRAM）、又は抵抗ランダムアクセスメモリ（Resistive Random Access Memory, RRAM）として説明されてよい。

【0059】

Ｃ．抵抗調整ユニット２３０

【0060】

抵抗調整ユニットは、コンポーネントに印可される入力電圧が変化するにつれ抵抗が変化できるコンポーネント、例えば上述の金属酸化物半導体電界効果トランジスタ、又は半導体及び金属材料で構成される別の抵抗調整可能コンポーネント、例えばセレクタである。コンポーネントは、両端の電圧に依存して高抵抗状態と低抵抗状態との間を素早く切り換えることができる。

【0061】

抵抗調整ユニット２３０は、２ポートのコンポーネントを用いて実装されてよく（つまり、実装１）、又は３ポートのコンポーネントを用いて実装されてよい（つまり、実装２）。これは、本願において具体的に限定されない。以下は、添付の図面を参照して、２つの実施形態を詳細に説明する。

【0062】

実装１

【0063】

図２Bに示すように、２ポート抵抗調整ユニット２３０は第１ポート２３１を含む。この場合、本願の本実施形態で提供される記憶及び計算ユニットの特定の回路接続構造は、以下の通りである：

【0064】

抵抗調整ユニット２３３０の第１ポート２３１、及びメモリスタ２２０の第１ポート２２１は、トランジスタ２１０のゲート電極ノード２１２に接続される。

【0065】

実装２

【0066】

図２Bに示すように、３ポート抵抗調整ユニット２３０は第１ポート２３１及び第１電極２３２を含む。この場合、本願の本実施形態で提供される記憶及び計算ユニットの特定の回路接続構造は、以下の通りである：

【0067】

抵抗調整ユニット２３３０の第１ポート、及びメモリスタ２２０の第１ポートは、トランジスタ２１０のゲート電極ノード２１２に接続される。

【0068】

以上は、記憶及び計算ユニット２００の回路接続モードを説明した。以下は、本願の本実施形態における記憶及び計算ユニットの抵抗調整ユニット２３０の抵抗変化処理を説明する。

【0069】

抵抗調整ユニット２３０の抵抗は、ユニットに印可される電圧に基づき調整されてよい。抵抗ランダムアクセスメモリ２２０が高抵抗状態にあるとき、抵抗ランダムアクセスメモリ２２０及び抵抗調整ユニット２３０は、分圧構造を形成するので、抵抗ランダムアクセスメモリ２２０は抵抗調整ユニット２３０の２つの端子の電圧を変化させ、その結果、抵抗調整ユニット２３０は、ゲート電極ノード２１２の電圧が最高になる低抵抗状態に一致する。抵抗ランダムアクセスメモリ２２０が低抵抗状態にあるとき、抵抗ランダムアクセスメモリ２２０及び抵抗調整ユニット２３０は、分圧構造を形成するので、抵抗ランダムアクセスメモリ２２０は抵抗調整ユニット２３０の２つの端子の電圧を変化させ、その結果、抵抗調整ユニット２３０は、ゲート電極ノード２１２の電圧が最低になる高抵抗状態に一致する。

【0070】

具体的に言うと、本願の本実施形態で提供されるソリューションによると、トランジスタ２１０の出力電流（ドレイン電流）がトランジスタ２１０のゲート電極の電圧に直接比例するので、トランジスタ２１０の出力電流のオン－オフ比は、抵抗ランダムアクセスメモリの抵抗変化範囲に限定されない。つまり、記憶及び計算ユニットの出力電流のオン－オフ比は、ユニット内の抵抗ランダムアクセスメモリの低抵抗に対する高抵抗の比より遙かに大きい。

【0071】

従って、本願の本実施形態で提供される記憶及び計算ユニットの構造は、出力電流のオン－オフ比を有意に向上する。更に、出力電流は、トランジスタ２１０のゲート電極の電圧変動を抑制するので、記憶及び計算ユニットは低変動の特徴を更に有し、出力電流の精度が向上する。

【0072】

以上は、本願において提供される記憶及び計算ユニットを説明した。以下は、抵抗調整ユニットがトランジスタであり、抵抗ランダムアクセスメモリがRRAMである例を用いて、本願において提供される記憶及び計算ユニットの動作原理を詳細に説明する。図３に示すように、例えば、本実施形態におけるトランジスタ２１０はNMOS（以後、M１と呼ばれる）であり、抵抗自動調整ユニット２３０はPMOS（以後、M２と呼ばれる）である。

【0073】

M２の出力端ドレイン電極、及びRRAMの入力端は、直列に接続され、直列ノードを形成する。直列ノードは、M１のゲート電極（以後、G１と呼ばれる）に接続される。更に、M２の入力端ソース電極は、第１入力電圧（以後、V２と呼ばれる）を本実施形態における記憶及び計算ユニットに提供し、RRAMの出力端は第１グランド電圧（以後、V３と呼ばれる）を本実施形態における記憶及び計算ユニットに提供し、M１のドレイン電極は第２入力電圧（以後、V１と呼ばれる）を本実施形態における記憶及び計算ユニットに提供し、M１のソース電極は第２グランド電圧（以後、V４と呼ばれる）を本実施形態における記憶及び計算ユニットに提供し、記憶及び計算ユニットの出力はM１のドレイン電流（以後、I１と呼ばれる）である。

【0074】

本願の本実施形態は、読み出し及び記憶機能を有する記憶及び計算ユニットを提供する。記憶機能は、データ書き込み動作の後にデータを格納する機能であり、読み出し機能は、格納されたデータを読み出し計算する機能である。従って、使用中、動作は、データ読み出し動作、及びデータ書き込み動作に分類されてよい。

【0075】

データ読み出し動作が実行されるとき、外部回路（図示しない）により提供される電圧は、記憶及び計算ユニットの読み出し電圧（つまり、V２）、例えば０．５V電圧であり、V３はグランド電圧である。この処理では、V３とV３がRRAMの抵抗を変化させないことを保証する必要がある。更に、V１がハイ電圧、例えば０．５V電圧であり、V４がグランド電圧であり、その結果、M１が導通される。

【0076】

RRAMが最高抵抗状態である場合、M２は、M２のゲート電極（以後、G２と呼ばれる）からの入力される電圧により最低抵抗状態に構成される。この場合、G１の電圧は最高電位であり、I１は最高である。

【0077】

反対に、RRAMが最低抵抗状態である場合、M２のG２は最高抵抗状態に構成される。この場合、G１は最低電位であり、I１は最低である。

【0078】

例えば、特定の実装処理では、チャネル幅／高さ比（W/L）が２８nm/１００nmであるNMOSがM１のために選択されてよく、チャネル幅／高さ比（W/L）が３００nm/１００nmであるPMOSがM２のために選択されてよい。RRAMは、３０kΩの低抵抗、及び３００kΩの高抵抗を有する。V２は０．５V電圧であり、V１は０．５V電圧である。V３及びV４はグランド電圧である。０．５Vの高電位及び０Vの低電位を有するパルスがG２に入力される。

【0079】

RRAMが３０kΩの低抵抗を有するとき、G１の電圧は０．１７Vであり、I１は５５０pAである。この場合、M２は飽和領域で動作するので、M２の抵抗は約５８kΩである。RRAMが３００kΩの高抵抗を有するとき、G１の電圧は０．４７Vであり、I１は１．４９μAである。この場合、M２は線形領域で動作するので、M２の抵抗は約１９kΩである。従って、本願の本実施形態におけるON状態及びOFF状態の出力電流のオン－オフ比（つまり、最低電流に対する最高電流の比）は、２０００より大きくなり、RRAMの最低抵抗に対する最高抵抗の比、つまり１０より遙かに大きくなり得る。

【0080】

従って、本願の本実施形態で提供される記憶及び計算ユニットでは、M１のゲート電極の電圧変化範囲が拡張できる。その結果、記憶及び計算ユニットの出力電流の変化範囲は、RRAMの高抵抗と低抵抗の変化範囲に限定されず、それにより、M１の電流オン－オフ比を向上する。

【0081】

更に、データ書き込み動作の間、つまり、RRAMプログラミングの間、M２のG２の電圧はハイ電圧であり、M２ｊは低抵抗状態であり、V２及びV３は書き込み電圧である。RRAMの２つの端子に印可される電圧が変化すると、RRAMの抵抗が変化するので、V２及びV３の電圧値が変化すると、RRAMの抵抗が変化する。その結果、RRAMプログラミングが達成される。

【0082】

従って、本願の本実施形態で提供される記憶及び計算ユニットは、２つの機能：データの読み出し、及びデータの書き込みを実装できる。更に、記憶及び計算ユニットの出力電流のオン－オフ比が向上され、計算速度及び計算量が有意に向上する。

【0083】

理解されるべきことに、図３の記憶及び計算ユニットの構造は、単に例であり、本願はそれに特に限定されない。例えば、記憶及び計算ユニットの構造の中で、図４Aに示すように、M２は代替としてNMOSであってよく、M１はPMOSである。或いは、図４Bに示すように、M２は代替としてPMOSであってよく、M１はPMOSである。或いは、図４Cに示すように、M２は代替としてNMOSであってよく、M１はNMOSである。

【0084】

本願の本実施形態で提供される記憶及び計算ユニットが上述された。実際の使用では、記憶及び計算ユニットは、大規模記憶及び計算機能を実装するために、大規模記憶及び計算アレイを形成するよう、特定の配置ルールに従い接続されてよい。

【0085】

本願は、チップを提供する。チップは、記憶及び計算アレイを含む。記憶及び計算アレイは、前述の記憶及び計算ユニットのうちのいずれか１つを含み、少なくとも、ビット線（以後、BLと呼ばれる）、ソース電極線（以後、SLと呼ばれる）、リード線とも呼ばれてよい入力データ線（以後、RLと呼ばれる）、及び計算線とも呼ばれてよい出力データ線（以後、CLと呼ばれる）を含む。記憶及び計算アレイの接続モードは、図５及び図７を参照して詳述される。詳細はここに説明されない。

【0086】

記憶及び計算アレイは、プログラミングネットワーク及び計算ネットワークに分けられてよい。プログラミングネットワークは、記憶及び計算ユニット内の抵抗調整ユニット及び抵抗ランダムアクセスメモリを含む。計算ネットワークは、抵抗ランダムアクセスメモリ及びトランジスタ２１０を含む。プログラミング中、記憶及び計算アレイのプログラミングネットワーク内でプログラミングされる必要がある抵抗ランダムアクセスメモリは、BL及びSLに電圧を印加することにより選択され、抵抗ランダムアクセスメモリの抵抗は、BL及びSLに印加される電圧値を変更することにより、プログラミングされる。計算中、記憶及び計算アレイの計算ネットワーク内のトランジスタ２１０は、RLに電圧を印加することによりオンにされ、計算ネットワーク内の出力電流はCLから出力され、蓄積される。

【0087】

記憶及び計算アレイは、データ記憶及び計算機能を同時に実施し、メモリユニット内のデータを計算中にデータバスを通じて計算ユニットへ送信する処理を回避し、コンピュータの計算中の「メモリの壁」の問題を効果的に解決できる。

【0088】

更に、プログラミングネットワーク及び計算ネットワークは、独立したネットワークとして分離される。記憶及び計算アレイが計算を実行するとき、記憶及び計算アレイに含まれる記憶及び計算ユニットの出力電流は、比較的高いオン－オフ比を有するので、記憶及び計算アレイ内のより多くのトランジスタ２１０を計算中に同時にオンにでき、記憶及び計算アレイの計算能力を向上する。

【0089】

以下は、記憶及び計算アレイ内の記憶及び計算ユニットのトランジスタ２１０（以後、M１と呼ばれる）がNMOSであり、抵抗調整ユニット２３０がトランジスタ（以後、M２と呼ばれる）であり、M２がPMOSであり、抵抗ランダムアクセスメモリ２２０がRRAMである例を用いて、本願において提供される記憶及び計算アレイの動作原理を詳細に説明する。

【0090】

図５は、水平方向及び垂直方向の各々で３つの記憶及び計算ユニットが接続される３×３記憶及び計算アレイを示す。記憶及び計算アレイは、３つの記憶及び計算ユニット行、及び３つの記憶及び計算ユニット列を含む。各記憶及び計算ユニット行は、１本のRL及び１本のWLを含む。各記憶及び計算ユニット列は、１本のSL、１本のCL、及び１本のBLを含む。各行は、図３に示した３つの記憶及び計算ユニットを含む。各列は、図３に示した３つの記憶及び計算ユニットを含む。各行のM２のゲート電極ノードは、行内でWLに電気的に接続される。各行のM１のソース電極ノードは、行内でRLに電気的に接続される。各列のRRAMの一端は、列内でSLに電気的に接続される。各列のM１のドレイン電極ノードは、列内でCLに電気的に接続される。各列のM２のドレイン電極ノードは、列内でBLに電気的に接続される。

【0091】

言い換えると、同じ列内の各M２のドレイン電極は、記憶及び計算アレイのBLを形成するために接続され、同じ列内の各RRAMの一端は、記憶及び計算アレイのSLを形成するために接続され、同じ列内の各M１のソース電極は、記憶及び計算アレイのCLを形成するために接続され、同じ行内の各M２のゲート電極は、記憶及び計算アレイのWLを形成するために接続され、同じ行内の各M１のドレイン電極は、記憶及び計算アレイのRLを形成するために接続される。記憶及び計算アレイは、２つの独立したネットワーク：プログラミングネットワーク及び計算ネットワークに分けられてよい。RRAM及びM２はプログラミングネットワークを形成する。RRAM及びM１は計算ネットワークを形成する。

【0092】

プログラミング中、電圧がWL、BL、及びSLに印可され、プログラミングのためにRRAMを選択する。その結果、他のコンポーネントの抵抗は、プログラミング中に影響されない。計算読み出し動作が実行されるとき、電圧がWL、BL、及びSLに印可され、対応する計算ネットワーク内のM１がオンにされ、読み出し電圧をRLに適用し、それにより、計算読み出し動作を実施することにより、計算結果がCLに出力される。

【0093】

例えば、プログラミングが、記憶及び計算ユニットを用いることにより実行されるとき、例えば、プログラミング動作が図５の第１行、第１列のRRAMに対して実行されるとき、任意で、入力電圧がアレイ内のWL１に印可され、その結果、第１行、第１列の記憶及び計算ユニット内のM２がオンにされる。プログラミング動作がセット動作（つまり、SET）であるとき、入力電圧がBL１に印可されてよく、グランド電圧がSL１に印可される。プログラミング動作がリセット動作（つまり、RESET）であるとき、入力電圧がSL１に印可されてよく、グランド電圧がBL１に印可される。ユニット内のRRAMの抵抗は、RRAMの２つの端子の電圧により変更される。このように、RRAMプログラミング処理が完了する。

【0094】

記憶及び計算アレイ内のRRAMのプログラミングの間、電圧はWL、BL、及びSLに同時に印可される必要がある。従って、RRAMのプログラミング中、他のコンポーネントの抵抗は影響されない。

【0095】

例えば、記憶及び計算アレイが計算読み出しを実行するために使用されるとき、例えば、計算読み出し動作が図５の記憶及び計算アレイ内の全部のRRAMに格納されたデータに対して実行されるとき、制御電圧（ロー電圧）がWL１、WL２、及びWL３に印可され、その結果、各位M２は準ON状態になる。読み出し電圧は、BL１、BL２、及びBL３に印可され、グランド電圧はSL１、SL２、及びSL３に印可され、BL１、BL２、BL３、SL１、SL２、及びSL３の２つの端子の電圧がRRAMの抵抗を変化させないことを保証する。入力電圧（つまり、入力データの電圧）は、RL１、RL２、及びRL３に印可される。この場合、記憶及び計算アレイ内の各M１の出力電流は、蓄積され、CL１、CL２、及びCL３に別個に出力され、アレイの計算読み出し動作が完了する。

【0096】

入力電圧は記憶及び計算アレイ内のRL１、RL２、及びRL３に印可され、記憶及び計算アレイ内のM１は計算を実行するよう制御される。入力電圧が変化すると、出力電流も線形に変化する。具体的に言うと、入力電圧が複数のビット状態を有するとき、出力電流も対応する複数のビット状態を有する。

【0097】

本願で提供される構造は、データ記憶及び計算機能を同時に実施し、メモリユニット内のデータを計算中にデータバスを通じて計算ユニットへ送信する処理を回避し、計算処理速度を効果的に向上できる。更に、本願で提供される記憶及び計算ユニットの出力電流は非常に高いオン－オフ比の特徴を有するので、記憶及び計算ユニットにより形成される記憶及び計算アレイが計算のために使用されるとき、アレイのより多くの列の中のトランジスタが同時にオンにされてよく、それにより、計算能力を有意に向上する。言い換えると、大規模計算を完了するとき、本願で提供される記憶及び計算アレイは、多数の動作を削減し、それにより、計算システムのエネルギ消費を効果的に低減する。

【0098】

理解されるべきことに、M１、M２、及びRRAMは、全て、本願の本実施形態における実装である。本願では、抵抗調整ユニットは、代替として、分圧により自動的に変化する抵抗を有するコンポーネント、例えば、セレクタ又はバリスタであってよい。抵抗コンポーネントは、代替として、可変抵抗を有する不揮発性メモリ、例えば、PCM又はMRAMであってよい。トランジスタの型は、正孔型又は電子型金属酸化物半導体電界効果トランジスタ、ジャンクションレストランジスタ、薄膜トランジスタ、２次元材料トランジスタ、ナノワイヤ型トランジスタ、FinFET、又は全周ゲート型FETであってよい。これは、本願において具体的に限定されない。

【0099】

以上は、本願の実施形態による記憶及び計算ユニット、並びにチップの実装である。図６及び図７を参照して、以下は、抵抗調整ユニットがセレクタ（以後、Sと呼ばれる）であり、抵抗コンポーネントがRRAMであり、トランジスタ２１０（以後、Mと呼ばれる）がNMOSである例を用いて、本願における別の記憶及び計算ユニット、並びに別のチップの特定の実装を詳細に説明する。

【0100】

図６に示すように、本願の別の実施形態による記憶及び計算ユニットでは、Sの一端がRRAMの一端に直列に接続されて、直列ノードを形成し、S及びRRAMの直列ノードは、Mのゲート電極（以後、Gと呼ばれる）に接続される。

【0101】

例えば、データ読み出し動作が実行されるとき読み出し電圧（以後、V２と呼ばれる）がSの他端に印可され、ここで、V２はRRAMの抵抗を変化させる電圧より低く、グランド電圧（以後、V３と呼ばれる）がRRAMの他端に印可される。ハイ電圧（以後、V１と呼ばれる）、例えば０．５V電圧は、Mのソース電極に印可され、グランド電圧（以後、V４と呼ばれる）はMのドレイン電極に印可される。RRAMが高抵抗状態であれば、Sの分圧は相対的に低い。つまり、Sは高抵抗状態にあり、Mのゲート電極の電圧は最低であり、Mの出力電流は最低である。その他の場合、RRAMが低抵抗状態であれば、Sの分圧は相対的に高く、SはON状態で動作する。つまり、Sは低抵抗状態である。この場合、Mのゲート電極の電圧は最高であり、Mの出力電流は最高である。

【0102】

例えば、RRAMプログラミングの間、Sは低抵抗状態にあり、対応する書き込み電圧はV２及びV３に加えられて、RRAMの抵抗を変化させ、RRAMプログラミングを達成する。

【0103】

従って、本願の本実施形態で提供される記憶及び計算ユニットではＭのゲート電極の電圧変化範囲が増大できる。その結果、記憶及び計算ユニットの出力電流の変化範囲は、RRAMの高抵抗と低抵抗の変化範囲に限定されず、それにより、Mの電流オン－オフ比を向上する。

【0104】

図７は、本願の実施形態による別のチップの記憶及び計算アレイを示す。本願の本実施形態では、水平方向及び垂直方向の各々の中の３つの記憶及び計算ユニットが接続される３×３記憶及び計算アレイは、図６に示される９個の記憶及び計算ユニットを含む。記憶及び計算アレイは、３つの記憶及び計算ユニット行、及び３つの記憶及び計算ユニット列を含む。各行は、１本のBL及び１本のRLを含む。各列は、１本のSL及び１本のCLを含む。各行内のSの一端は、行内でBLに電気的に接続される。各行のMのソース電極は、行内でRLに電気的に接続される。各列のRRAMの一端は、列内でSLに電気的に接続される。各列のMのドレイン電極は、列内でCLに電気的に接続される。

【0105】

言い換えると、同じ行内の各セレクタSの一端は、記憶及び計算アレイのBLを形成するために接続され、同じ列内の各RRAMの一端は、記憶及び計算アレイのSLを形成するために接続され、同じ行内の各M１のドレイン電極は、記憶及び計算アレイのRLを形成するために接続され、同じ列内の各M１のソース電極は、記憶及び計算アレイのCLを形成するために接続される。

【0106】

例えば、アレイ内のRRAMのプログラミング中、入力電圧がBLに印可され、グランド電圧がSLに印可され、その結果、他のコンポーネントの抵抗は、RRAMのプログラミング中に影響されない。相応して、電圧が、選択されていない列のSLに印可される必要がある。計算読み出し動作が実行されるとき、読み出し電圧がRLに印可され、電流がCLに出力され、それにより、計算読み出し動作を実施する。

【0107】

例えば、記憶及び計算アレイが計算読み出しを実行するために使用されるとき、例えば、計算読み出し動作が図７の全部のRRAMに格納されたデータに対して実行されるとき、読み出し電圧がBL１、BL２、及びBL３に印可され、グランド電圧がSL１、SL２、及びSL３に印可され、ハイ電圧がRL１、RL２、及びRL３に印可される。この場合、記憶及び計算アレイ内の各Ｍの出力電流は、CL１、CL２、及びCL３に別個に出力され、アレイの計算読み出し動作が完了する。

【0108】

本願で提供される構造は、データ記憶及び計算機能を同時に実施し、メモリユニット内のデータを計算中にデータバスを通じて計算ユニットへ送信する処理を回避し、計算処理速度を効果的に向上できる。更に、記憶及び計算ユニットの出力電流は非常に高いオン－オフ比の特徴を有するので、記憶及び計算ユニットにより形成される記憶及び計算アレイが計算のために使用されるとき、アレイのより多くの列の中のトランジスタが同時にオンにされてよく、出力電流蓄積及び計算がトランジスタに対して実行され、それにより、計算能力を有意に向上する。言い換えると、大規模計算を完了するとき、本願で提供される記憶及び計算アレイは、多数の動作を削減し、それにより、計算システムのエネルギ消費を効果的に低減する。

【0109】

留意すべきことに、本願の本実施形態では、アレイの行の数、及び列の数は、説明のための単なる例であり、特に限定されない。セレクタは、ロー電圧で導通され低抵抗状態であり、ハイ電圧で非導通にされ高抵抗状態であるコンポーネントであってよい。代替として、セレクタは、ハイ電圧で導通され低抵抗状態であり、ロー電圧で非導通にされ高抵抗状態であるコンポーネントであってよい。トランジスタの型は、正孔型又は電子型金属酸化物半導体電界効果トランジスタ、ジャンクションレストランジスタ、薄膜トランジスタ、２次元材料トランジスタ、ナノワイヤ型トランジスタ、FinFET、又は全周ゲート型FETであってよい。これは、本願において具体的に限定されない。

【0110】

本願の実施形態は、前述の記憶及び計算アレイを含むチップを更に提供する。

【0111】

更に、本願は、前述の少なくとも１つのチップを含む記憶及び計算装置を更に提供する。

【0112】

図８は、本願によるチップ８００の例を示す。チップ８００は、制御部８１０、記憶及び計算アレイ８２０を含む。記憶及び計算アレイ８２０は、前述の実施形態において図５又は図７に示した記憶及び計算アレイの任意の実装であってよい。制御部８１０内の制御回路は、図５又は図７に示した実施形態における記憶及び計算アレイ８２０に対する対応する制御を実施する。制御部８１０は、記憶及び計算アレイ８２０を制御して、データ記憶及び計算機能を実施する。

【0113】

前述の説明は、単に本願の特定の実装であり、本願の保護範囲を限定することを意図しない。本願で開示された技術的範囲の範囲内にある、当業者により直ちに考案される任意の変形又は置換は、本願の保護範囲の中に包含されるべきである。したがって、本願の保護範囲は、特許請求の範囲の保護範囲に従うべきである。

【図1】

【図2A】

【図2B】

【図2C】

【図3】

【図4A】

【図4B】

【図4C】

【図5】

【図6】

【図7】

【図8】