特許 7485433 ＩＧＢＴデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-08

(45)【発行日】2024-05-16

(54)【発明の名称】ＩＧＢＴデバイス

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240509BHJP

   H01L 29/739 20060101ALI20240509BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 655A

H01L29/78 652C

H01L29/78 655B

H01L29/78 652J

H01L29/78 655D

H01L29/78 653A

【請求項の数】 6

(21)【出願番号】P 2023503499

(86)(22)【出願日】2022-06-27

(65)【公表番号】

(43)【公表日】2024-01-29

(86)【国際出願番号】 CN2022101534

(87)【国際公開番号】W WO2023109080

(87)【国際公開日】2023-06-22

【審査請求日】2023-01-18

(31)【優先権主張番号】202111561080.4

(32)【優先日】2021-12-15

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】519152663

【氏名又は名称】蘇州東微半導体股▲ふん▼有限公司

(74)【代理人】

【識別番号】110002952

【氏名又は名称】弁理士法人鷲田国際特許事務所

(72)【発明者】

【氏名】▲劉▼▲偉▼

(72)【発明者】

【氏名】林敏之

(72)【発明者】

【氏名】袁▲願▼林

(72)【発明者】

【氏名】王睿

【審査官】恩田 和彦

(56)【参考文献】

【文献】米国特許出願公開第２０１７／０１７０２８６（ＵＳ，Ａ１）

【文献】特開２０１４－０５６９３０（ＪＰ，Ａ）

【文献】特開２０１２－０６４６４１（ＪＰ，Ａ）

【文献】特開２０１６－０８２１６７（ＪＰ，Ａ）

【文献】特表２０２０－５３２１０９（ＪＰ，Ａ）

【文献】国際公開第２０２０／０７５２４８（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

ｐ型コレクタ領域と、
前記ｐ型コレクタ領域の上に位置するｎ型半導体層と、
前記ｎ型半導体層内に位置する複数のゲートトレンチと、
前記ゲートトレンチの下部内に位置するシールドゲートと、
前記ゲートトレンチの上部内に位置するゲートとを含み、
前記ゲート、前記シールドゲート、及び前記ｎ型半導体層の間は互いに絶縁分離され、
前記複数のゲートトレンチ内に位置する一部のシールドゲートのそれぞれは、ゲート電圧に外部接続され、前記一部のシールドゲートはいずれも第１のシールドゲートとして定義され、前記複数のゲートトレンチ内に位置する前記一部のシールドゲートを除くシールドゲートのそれぞれは、エミッタ電圧に外部接続され、前記一部のシールドゲートを除くシールドゲートはいずれも第２のシールドゲートとして定義され、前記第１のシールドゲートと前記第２のシールドゲートは交互に間隔をおいて設けられ、
前記ｎ型半導体層内に位置し、且つ隣接するゲートトレンチの間に介在するｐ型ボディ領域をさらに含み、前記ｐ型ボディ領域は第１のｐ型ボディ領域と第２のｐ型ボディ領域との２部分を含み、前記第１のｐ型ボディ領域は隣接する第１のシールドゲートに近い側に位置し、前記第２のｐ型ボディ領域は隣接する第２のシールドゲートに近い側に位置し、前記第１のｐ型ボディ領域と前記第２のｐ型ボディ領域内に、いずれもｎ型エミッタ領域が設けられ、前記第１のｐ型ボディ領域のドーピング濃度は前記第２のｐ型ボディ領域のドーピング濃度よりも小さい、絶縁ゲートバイポーラトランジスタＩＧＢＴデバイス。

【請求項2】

前記シールドゲートは前記ゲートトレンチの下部から前記ゲートトレンチの上部内まで上方に延びる、請求項１に記載のＩＧＢＴデバイス。

【請求項3】

前記ゲートトレンチの上部の幅は前記ゲートトレンチの下部の幅よりも大きい、請求項２に記載のＩＧＢＴデバイス。

【請求項4】

前記ｎ型半導体層内に位置するｎ型電荷蓄積領域をさらに含み、前記ｎ型電荷蓄積領域は前記ゲートの下方に位置している、請求項３に記載のＩＧＢＴデバイス。

【請求項5】

ｎ型コレクタ領域をさらに含み、前記ｎ型コレクタ領域は前記ｎ型半導体層の下方に位置し、且つ前記ｐ型コレクタ領域と交互に間隔をおいて設けられている、請求項１に記載のＩＧＢＴデバイス。

【請求項6】

ｎ型フィールドストップ領域をさらに含み、前記ｎ型フィールドストップ領域は前記ｐ型コレクタ領域と前記ｎ型半導体層との間に介在している、請求項１に記載のＩＧＢＴデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、２０２１年１２月１５日に中国専利局に出願された出願番号が第２０２１１１５６１０８０．４号の中国専利出願の優先権を主張し、当該出願の全部内容を参照によって本願に援用される。

【0002】

本願は半導体パワーデバイスの技術分野に関し、例えば、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ，ＩＧＢＴ）デバイスに関する。

【背景技術】

【0003】

ＩＧＢＴデバイスは金属酸化物半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，ＭＯＳ）トランジスタとバイポーラトランジスタにより複合したデバイスであり、ＩＧＢＴデバイスの入力極はＭＯＳトランジスタであり、出力極はＰＮＰ型トランジスタであり、これら２種類のトランジスタデバイスの利点を融合しており、ＭＯＳトランジスタの駆動電力が小さくてスイッチング速度が速い利点を有するとともに、バイポーラトランジスタの飽和電圧降下が低くて容量が大きい利点も有する。ＩＧＢＴデバイスは、ｐ型ボディ領域とｎ型ドリフト領域の境界における正孔注入効率が低く、キャリア濃度分布が低いため、飽和電圧降下が上昇し、ＩＧＢＴデバイスをオフにするときに、ｎ型ドリフト領域内に大量の少数キャリアが蓄積され、ＩＧＢＴデバイスのターンオフ時のテール電流現象が深刻になり、ターンオフ損失が大きくなる。

【発明の概要】

【0004】

本願はＩＧＢＴデバイスのターンオフ損失を低減するためにＩＧＢＴデバイスを提供する。

【0005】

本願はＩＧＢＴデバイスを提供し、該ＩＧＢＴデバイスは、
ｐ型コレクタ領域と、
前記ｐ型コレクタ領域の上に位置するｎ型半導体層と、
前記ｎ型半導体層内に位置する複数のゲートトレンチと、前記ゲートトレンチの下部内に位置するシールドゲートと、前記ゲートトレンチの上部内に位置するゲートとを含み、前記ゲート、前記シールドゲート、及び前記ｎ型半導体層の間は互いに絶縁分離され、
前記複数のゲートトレンチ内に位置する一部のシールドゲートのそれぞれは、ゲート電圧に外部接続され、前記一部のシールドゲートはいずれも第１のシールドゲートとして定義され、前記複数のゲートトレンチ内に位置する前記一部のシールドゲートを除くシールドゲートのそれぞれは、エミッタ電圧に外部接続され、前記一部のシールドゲートを除くシールドゲートはいずれも第２のシールドゲートとして定義され、前記第１のシールドゲートと前記第２のシールドゲートは交互に間隔をおいて設けられ、
前記ｎ型半導体層内に位置し、且つ隣接するゲートトレンチの間に介在するｐ型ボディ領域をさらに含み、前記ｐ型ボディ領域は第１のｐ型ボディ領域と第２のｐ型ボディ領域との２部分を含み、前記第１のｐ型ボディ領域は隣接する第１のシールドゲートに近い側に位置し、前記第２のｐ型ボディ領域は隣接する第２のシールドゲートに近い側に位置し、前記第１のｐ型ボディ領域と前記第２のｐ型ボディ領域内に、いずれもｎ型エミッタ領域が設けられ、前記第１のｐ型ボディ領域のドーピング濃度は前記第２のｐ型ボディ領域のドーピング濃度よりも小さい。

【図面の簡単な説明】

【0006】

【図1】本願の実施例に係るＩＧＢＴデバイスの断面構造模式図である。

【図2】本願の実施例に係る他のＩＧＢＴデバイスの断面構造模式図である。

【発明を実施するための形態】

【0007】

以下、本願の実施例における図面を参照しながら、具体的な形態によって本願の技術案を説明する。説明される実施例は本願の一部の実施例である。本願の具体的な実施形態を説明するために、図面に挙げられる模式図は、本願に記載される層及び領域の厚みを拡大し、且つ挙げられる図形のサイズは実際の寸法を表していない。

【0008】

図１は本願の実施例に係るＩＧＢＴデバイスの断面構造模式図であり、図１に示すように、本願のＩＧＢＴデバイスはｐ型コレクタ領域２０と、ｐ型コレクタ領域２０の上に位置するｎ型半導体層２１とを含む。

【0009】

ｎ型半導体層２１内に位置する複数のゲートトレンチと、ゲートトレンチの上部内に位置するゲート２５と、ゲートトレンチの下部内に位置するシールドゲート２７とを含み、シールドゲート２７はゲートトレンチの下部内のみに位置してもよく、これにより、ゲート２５とシールドゲート２７は上下構造であり、好ましくは、シールドゲート２７はゲートトレンチの下部内に位置してゲートトレンチの上部内まで上方に延びていてもよく、図１はシールドゲート２７がゲートトレンチの下部内に位置してゲートトレンチの上部内まで上方に延びていることを例として示している。同時に、ゲートトレンチの上部の幅はゲートトレンチの下部の幅よりも大きくてもよく、等しくてもよく、又は小さくてもよく、図１において、ゲートトレンチの上部の幅がゲートトレンチの下部の幅よりも大きいことを示している。

【0010】

ゲート２５、シールドゲート２７とｎ型半導体層２１の間は互いに絶縁分離され、図１において、ゲート２５はゲート誘電体層２４によってｎ型半導体層２１に絶縁分離され、シールドゲート２７はフィールド酸化層２６によってゲート２５とｎ型半導体層２１に分離され、通常、フィールド酸化層２６の厚みはゲート誘電体層２４の厚みよりも大きい。

【0011】

本願のＩＧＢＴデバイスにおいて、複数のゲートトレンチ内に位置する一部のシールドゲート２７のそれぞれは、ゲート電圧Ｇに外部接続され、該一部のシールドゲート２７はいずれも第１のシールドゲート２７ａとして定義され、複数のゲートトレンチ内に位置する該一部のシールドゲート２７を除くシールドゲート２７のそれぞれは、エミッタ電圧（図１に示しない）に外部接続され、該一部のシールドゲート２７を除くシールドゲート２７はいずれも第２のシールドゲート２７ｂとして定義され、第１のシールドゲート２７ａと第２のシールドゲート２７ｂは交互に間隔をおいて設けられる。

【0012】

本願のＩＧＢＴデバイスは、ｎ型半導体層２１内に位置し、且つ隣接するゲートトレンチの間に介在するｐ型ボディ領域２２をさらに含み、ｐ型ボディ領域２２は第１のｐ型ボディ領域２２ａと第２のｐ型ボディ領域２２ｂとの２部分を含み、第１のｐ型ボディ領域２２ａは隣接する第１のシールドゲート２７ａに近い側に位置し、第２のｐ型ボディ領域２２ｂは隣接する第２のシールドゲート２７ｂに近い側に位置する。第１のｐ型ボディ領域２２ａと第２のｐ型ボディ領域２２ｂ内に、いずれもｎ型エミッタ領域２３が設けられる。第１のｐ型ボディ領域２２ａのドーピング濃度は第２のｐ型ボディ領域２２ｂのドーピング濃度よりも小さい。

【0013】

例示的に、図１に４つのｐ型ボディ領域２２のみ示し、且つ中間の２つのｐ型ボディ領域２２のみは第１のｐ型ボディ領域２２ａと第２のｐ型ボディ領域２２ｂとの２部分を完全に示しているが、両辺の２つのｐ型ボディ領域２２は第２のｐ型ボディ領域２２ｂの部分のみ示している。

【0014】

本願のＩＧＢＴデバイスにおいて、第１のｐ型ボディ領域２２ａ内の電流チャネルの閾値電圧Ｖｔｈ１は第２のｐ型ボディ領域２２ｂ内の電流チャネルの閾値電圧Ｖｔｈ２よりも小さい。シールドゲート２７がゲート電圧Ｇに外部接続されると、該ゲートトレンチ内のゲート２５はより大きなゲート電荷Ｑｇ１を有し、シールドゲート２７がエミッタ電圧に外部接続されると、該ゲートトレンチ内のゲート２５は小さなゲート電荷Ｑｇ２を有する。第１のｐ型ボディ領域２２ａと第１のシールドゲート２７ａを隣接して設け、第２のｐ型ボディ領域２２ｂと第２のシールドゲート２７ｂを隣接して設けることで、低Ｖｔｈ１と大Ｑｇ１を組み合わせて、高Ｖｔｈ２と小Ｑｇ２を組み合わせることがき、これにより、ＩＧＢＴデバイスがオンからオフにする過程に、高Ｖｔｈ２と小Ｑｇ２を組み合わせた領域内の電流チャネルは速やかにオフにし、低Ｖｔｈ１と大Ｑｇ１を組み合わせた領域内の電流チャネルは遅れてオフにし、これにより、高Ｖｔｈ２と小Ｑｇ２を組み合わせた領域内の電流チャネルがオフになる直後に、低Ｖｔｈ１と大Ｑｇ１を組み合わせた領域内の電流チャネルは依然としてオン状態であり、ゲート電圧Ｖｇの低下に伴い、低Ｖｔｈ１と大Ｑｇ１を組み合わせた領域の電流チャネルはオフになる。これにより、ＩＧＢＴデバイスは、低Ｖｔｈ１と大Ｑｇ１を組み合わせた領域のターンオフ損失として外部に表現し、高Ｖｔｈ２と小Ｑｇ２を組み合わせた領域のターンオフ損失を低減し、全体としてＩＧＢＴデバイスのターンオフ損失を低減する。

【0015】

図２は本願の実施例に係る他のＩＧＢＴデバイスの断面構造模式図であり、図２に示すように、図１に示すＩＧＢＴデバイス構造を基に、本願のＩＧＢＴデバイスはｎ型半導体層２１内に位置するｎ型電荷蓄積領域３２をさらに含んでもよく、ｎ型電荷蓄積領域３２はゲート２５の下方に位置する。一実施例において、本願のＩＧＢＴデバイスはｎ型コレクタ領域３０をさらに含んでもよく、ｎ型コレクタ領域３０はｎ型半導体層２１の下方に位置し、且つｐ型コレクタ領域２０と交互に間隔をおいて設けられる。好ましくは、本願のＩＧＢＴデバイスはｎ型フィールドストップ領域３１をさらに含んでもよく、ｎ型フィールドストップ領域３１はｐ型コレクタ領域２０とｎ型半導体層２１の間に介在する。ｎ型電荷蓄積領域３２、ｎ型フィールドストップ領域３１及びｎ型コレクタ領域３０はいずれも公知の技術であり、本願の実施例では説明しない。

【図1】

【図2】