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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-08
(45)【発行日】2024-05-16
(54)【発明の名称】固体撮像装置および電子機器
(51)【国際特許分類】
H04N 25/77 20230101AFI20240509BHJP
H04N 25/78 20230101ALI20240509BHJP
H03M 1/38 20060101ALI20240509BHJP
【ＦＩ】
H04N25/77
H04N25/78
H03M1/38
【請求項の数】
9
(21)【出願番号】P 2021565384
(86)(22)【出願日】2020-11-18
(86)【国際出願番号】 JP2020043005
(87)【国際公開番号】W WO2021124774
(87)【国際公開日】2021-06-24
【審査請求日】2023-10-16
(31)【優先権主張番号】P 2019229664
(32)【優先日】2019-12-19
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】江藤 慎一郎
(72)【発明者】
【氏名】池田 裕介
【審査官】橋爪 正樹
(56)【参考文献】
【文献】特開２０１１－１２００９１（ＪＰ，Ａ）
【文献】特開２０１９－０９２１４３（ＪＰ，Ａ）
【文献】特開２０１４－２３００１２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２５／７７－２５／７８
Ｈ０３Ｍ １／３４－ １／４６
(57)【特許請求の範囲】
【請求項1】
画素アレイ部から延出する垂直信号線に接続された変換回路と、所定電圧を出力する電圧生成回路と、
前記所定電圧を入力とし、前記変換回路の参照電圧を出力する参照電圧生成回路と、
を備え、
前記参照電圧生成回路は、
前記所定電圧を所定の倍率で増幅して前記参照電圧を出力するオペアンプと、
一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される容量素子と、
前記容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプのフィードバックループのいずれかに切り替える第１切替回路と、
前記容量素子の一端を前記オペアンプの前記フィードバックループに接続するか否かを切り替える第２切替回路と、
を備える固体撮像装置。
【請求項2】
前記参照電圧生成回路は、前記オペアンプの出力を保持するサンプルホールド回路をさらに備える、請求項１に記載の固体撮像装置。【請求項3】
前記参照電圧生成回路は、前記オペアンプの前記フィードバックループを構成する抵抗回路をさらに備える、請求項１に記載の固体撮像装置。【請求項4】
前記抵抗回路は可変抵抗回路である、請求項３に記載の固体撮像装置。【請求項5】
前記抵抗回路は、前記フィードバックループに所定の分圧比の電圧を印加する、請求項３に記載の固体撮像装置。【請求項6】
前記参照電圧生成回路は、前記所定電圧を所定の倍率で増幅して前記参照電圧を出力する第２オペアンプと、
一端が前記第２オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される第２容量素子と、
前記第２容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記第２オペアンプのフィードバックループのいずれかに切り替える第３切替回路と、
前記第２容量素子の一端を前記第２オペアンプの前記フィードバックループに接続するか否かを切り替える第４切替回路と、
をさらに備える請求項１に記載の固体撮像装置。
【請求項7】
前記参照電圧生成回路は、前記第２オペアンプの出力を保持する第２サンプルホールド回路をさらに備える、請求項６に記載の固体撮像装置。【請求項8】
前記参照電圧生成回路は、一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される第２容量素子と、
前記第２容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプの第２フィードバックループのいずれかに切り替える第３切替回路と、
前記第２容量素子の一端に前記オペアンプの前記第２フィードバックループを接続するか否かを切り替える第４切替回路と、
前記オペアンプの前記フィードバックループに接続され、前記オペアンプの出力を保持するサンプルホールド回路と、
前記オペアンプの前記第２フィードバックループに接続され、前記オペアンプの出力を保持する第２サンプルホールド回路と、
前記容量素子および前記第２容量素子のいずれか一方を前記オペアンプの入力端に接続するか否かを切り替える第５切替回路と、
をさらに備える請求項１に記載の固体撮像装置。
【請求項9】
固体撮像装置と、前記固体撮像装置から出力される信号を処理する信号処理部と、
を備え、
前記固体撮像装置は、
画素アレイ部から延出する垂直信号線に接続された変換回路と、
所定電圧を出力する電圧生成回路と、
前記所定電圧を入力とし、前記変換回路の参照電圧を出力する参照電圧生成回路と、
を備え、
前記参照電圧生成回路は、
前記所定電圧を所定の倍率で増幅して前記参照電圧を出力するオペアンプと、
一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される容量素子と、
前記容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプのフィードバックループのいずれかに切り替える第１切替回路と、
前記容量素子の一端を前記オペアンプの前記フィードバックループに接続するか否かを切り替える第２切替回路と、
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、固体撮像装置および電子機器に関する。
【背景技術】
【0002】
近年、ＣＣＤ（Charge Coupled Device）型の固体撮像装置に代わるイメージセンサとして、ＣＭＯＳ（Complementary Metal-oxide Semiconductor）型の固体撮像装置（以下、ＣＭＯＳイメージセンサまたはＣＭＯＳ型固体撮像装置とも称する）が注目を集めている。
【0003】
ＣＭＯＳ型固体撮像装置用のアナログ－デジタル変換器（Analog to Digital Converter：以下、ＡＤＣという）には、パイプライン型とカラム型とが存在する。また、カラム型のＡＤＣ（以下、カラムＡＤＣという）には、ランプ状の参照信号を用いるシングルスロープ積分型と、ビットごとに参照電圧を切り替える逐次比較（Successive Approximation Register：以下、ＳＡＲという）型とが存在する。ＳＡＲ型のカラムＡＤＣは、シングルスロープ積分型のカラムＡＤＣに比べ、ＡＤ変換期間を飛躍的に短縮できるというメリットを有する。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１９－９２１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ビットごとに参照電圧を切り替えるＳＡＲ型のカラムＡＤＣにおいて、複数の参照電圧間で電圧差分が生じると、カラムＡＤＣに含まれるＤＡＣにおける出力信号の線形性に影響を与える。すなわち、参照電圧にオフセットが発生すると、カラムＡＤＣに含まれるＤＡＣにおける出力の線形性を維持できない恐れがある。
【0006】
そこで、本開示では、ＳＡＲ型のカラムＡＤＣに入力する参照信号のオフセットを抑制することができる固体撮像装置および電子機器を提供する。
【課題を解決するための手段】
【0007】
本開示によれば、固体撮像装置が提供される。固体撮像装置は、変換回路と、電圧生成回路と、参照電圧生成回路と、を備える。変換回路は、画素アレイ部から延出する垂直信号線に接続される。電圧生成回路は、所定電圧を出力する。参照電圧生成回路は、前記所定電圧を入力とし、前記変換回路の参照電圧を出力する。参照電圧生成回路は、オペアンプと、容量素子と、第１切替回路と、第２切替回路と、を備える。オペアンプは、前記所定電圧を所定の倍率で増幅して前記参照電圧を出力する。容量素子は、一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される。第１切替回路は、前記容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプのフィードバックループのいずれかに切り替える。第２切替回路は、前記容量素子の一端を前記オペアンプの前記フィードバックループに接続するか否かを切り替える。
【図面の簡単な説明】
【0008】
【図1】本開示の技術に係る固体撮像装置を搭載した電子機器の概略構成例を示すブロック図である。
【図2】本開示の各実施形態に共通する固体撮像装置の構成例を示す説明図である。
【図3】本開示の各実施形態に共通するカラム信号処理回路のＡＤ変換器の構成例を示す図である。
【図4】本開示の各実施形態に共通するＤＡＣの構成例を示す図である。
【図5】参照電圧にオフセット電圧が含まれない場合のＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係を説明するための図である。
【図6】参照電圧にオフセット電圧が含まれる場合のＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係を説明するための図である。
【図7】参照電圧にオフセット電圧が含まれる場合のＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係を説明するための図である。
【図8】本開示の第１実施形態に係る参照電圧生成回路の構成例を示す図である。
【図9】オペアンプでオフセット電圧が発生しない場合におけるオペアンプのゲインを説明するための図である。
【図10】オペアンプでオフセット電圧が発生する場合におけるオペアンプのゲインを説明するための図である。
【図11】オペアンプでオフセット電圧が発生する場合におけるオペアンプのゲインを説明するための図である。
【図12】本開示の第１実施形態に係る参照電圧生成回路の動作例を説明するための図である。
【図13】本開示の第１実施形態に係る参照電圧生成回路によるオフセットキャンセルを説明するための図である。
【図14】本開示の第１実施形態に係る参照電圧生成回路によるオフセットキャンセルを説明するための図である。
【図15】本開示の第２実施形態に係る参照電圧生成回路の構成例を示す図である。
【図16】本開示の第２実施形態に係る参照電圧生成回路の動作例を説明するための図である。
【図17】本開示の第３実施形態に係る参照電圧生成回路の構成例を示す図である。
【図18】本開示の第４実施形態に係る参照電圧生成回路の構成例を示す図である。
【図19】本開示の第５実施形態に係る参照電圧生成回路の構成例を示す図である。
【図20】本開示の第６実施形態に係る参照電圧生成回路の構成例を示す図である。
【図21】本開示の第７実施形態に係る参照電圧生成回路の構成例を示す図である。
【図22】本開示の第８実施形態に係る参照電圧生成回路の構成例を示す図である。
【図23】本開示の第８実施形態に係る参照電圧生成回路およびカラムＡＤＣの構成例を示す図である。
【図24】本開示の第９実施形態に係る参照電圧生成回路の構成例を示す図である。
【図25】本開示の第９実施形態に係る参照電圧生成回路の動作例を説明するための図である。
【図26】本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
【図27】本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図である。
【発明を実施するための形態】
【0009】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【0010】
なお、説明は以下の順序で行うものとする。
１．各実施形態に共通な構成
１．１．電子機器の構成例
１．２．固体撮像装置の構成例
１．３．カラムＡＤＣの構成例
１．４．ＤＡＣの構成例
２．第１実施形態
３．第２実施形態
４．第３実施形態
５．第４実施形態
６．第５実施形態
７．第６実施形態
８．第７実施形態
９．第８実施形態
１０．第９実施形態
１１．適用例
１１．１．システム構成例
１１．２．画素の回路構成例
１２．補足
１．各実施形態に共通な構成
１．１．電子機器の構成例
１．２．固体撮像装置の構成例
１．３．カラムＡＤＣの構成例
１．４．ＤＡＣの構成例
２．第１実施形態
３．第２実施形態
４．第３実施形態
５．第４実施形態
６．第５実施形態
７．第６実施形態
８．第７実施形態
９．第８実施形態
１０．第９実施形態
１１．適用例
１１．１．システム構成例
１１．２．画素の回路構成例
１２．補足
【0011】
＜１．各実施形態に共通な構成＞
まず、本開示の各実施形態に共通な構成として固体撮像装置および電子機器について、図面を参照して説明する。
まず、本開示の各実施形態に共通な構成として固体撮像装置および電子機器について、図面を参照して説明する。
【0012】
＜１．１．電子機器の構成例＞
図１は、本開示の技術に係る固体撮像装置を搭載した電子機器の概略構成例を示すブロック図である。図１に示すように、電子機器１は、例えば、撮像レンズ１０と、固体撮像装置１００と、記憶部３０と、プロセッサ２０とを備える。
図１は、本開示の技術に係る固体撮像装置を搭載した電子機器の概略構成例を示すブロック図である。図１に示すように、電子機器１は、例えば、撮像レンズ１０と、固体撮像装置１００と、記憶部３０と、プロセッサ２０とを備える。
【0013】
撮像レンズ１０は、入射光を集光してその像を固体撮像装置１００の受光面に結像する光学系の一例である。受光面とは、固体撮像装置１００における光電変換素子が配列する面であってよい。固体撮像装置１００は、入射光を光電変換して画像データを生成する。また、固体撮像装置１００は、生成した画像データに対し、ノイズ除去やホワイトバランス調整等の所定の信号処理を実行する。
【0014】
記憶部３０は、例えば、フラッシュメモリやＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等で構成され、固体撮像装置１００から入力された画像データ等を記録する。
【0015】
プロセッサ２０は、例えば、ＣＰＵ（Central Processing Unit）等を用いて構成され、オペレーティングシステムや各種アプリケーションソフトウエア等を実行するアプリケーションプロセッサや、ＧＰＵ（Graphics Processing Unit）やベースバンドプロセッサなどが含まれ得る。プロセッサ２０は、固体撮像装置１００から入力された画像データや記憶部３０から読み出した画像データ等に対し、必要に応じた種々処理を実行したり、ユーザへの表示を実行したり、所定のネットワークを介して外部へ送信したりする。
【0016】
＜１．２．固体撮像装置の構成例＞
図２は、本開示の各実施形態に共通する固体撮像装置１００の構成例を示す説明図である。図２に示すように、固体撮像装置１００は、複数の撮像素子１１１が配置された画素アレイ部１１０と、当該画素アレイ部１１０を取り囲むように設けられた周辺回路とを有する。周辺回路は、垂直駆動回路１３２、カラム信号処理回路１３４、水平駆動回路１３６、出力回路１３８、制御回路１４０、電圧生成回路１５１および参照電圧生成回路１５２等を含む。以下に、画素アレイ部１１０および周辺回路の詳細について説明する。
図２は、本開示の各実施形態に共通する固体撮像装置１００の構成例を示す説明図である。図２に示すように、固体撮像装置１００は、複数の撮像素子１１１が配置された画素アレイ部１１０と、当該画素アレイ部１１０を取り囲むように設けられた周辺回路とを有する。周辺回路は、垂直駆動回路１３２、カラム信号処理回路１３４、水平駆動回路１３６、出力回路１３８、制御回路１４０、電圧生成回路１５１および参照電圧生成回路１５２等を含む。以下に、画素アレイ部１１０および周辺回路の詳細について説明する。
【0017】
画素アレイ部１１０は、半導体基板上にマトリックス状に２次元配置された複数の撮像素子（画素）１１１を有する。さらに、複数の画素１１１には、画像生成用の画素信号を生成する通常画素と、焦点検出用の画素信号を生成する１対の位相差検出用画素とが含まれていてもよい。各画素１１１は、複数の光電変換素子と、複数の画素トランジスタ（図示省略）とを有している。さらに詳細には、当該画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ、および、増幅トランジスタ等を含んでいてもよい。
【0018】
垂直駆動回路１３２は、例えばシフトレジスタによって形成され、画素駆動配線１４２を選択し、選択された画素駆動配線１４２に画素１１１を駆動するためのパルスを供給し、行単位で画素１１１を駆動する。すなわち、垂直駆動回路１３２は、画素アレイ部１１０の各画素１１１を行単位で順次垂直方向（図２中の上下方向）に選択走査し、各画素１１１の光電変換素子の受光量に応じて生成された電荷に基づく画素信号を、垂直信号線１４４を通して後述するカラム信号処理回路１３４に供給する。
【0019】
カラム信号処理回路１３４は、画素１１１の列ごとに配置されており、１行分の画素１１１から出力される画素信号に対して画素列ごとにノイズ除去等の信号処理を行う。例えば、カラム信号処理回路１３４は、画素固有の固定パターンノイズを除去するためにＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング)およびＡＤ（Ａｎａｌｏｇ－Ｄｅｇｉｔａｌ）変換等の信号処理を行う。カラム信号処理回路１３４は、例えばＳＡＲ型のカラムＡＤＣを有する。
【0020】
水平駆動回路１３６は、例えばシフトレジスタによって形成され、水平走査パルスを順次出力することによって、上述したカラム信号処理回路１３４の各々を順番に選択し、カラム信号処理回路１３４の各々から画素信号を水平信号線１４６に出力させる。
【0021】
出力回路１３８は、上述したカラム信号処理回路１３４の各々から水平信号線１４６を通して順次に供給される画素信号に対し、信号処理を行い出力する。出力回路１３８は、例えば、バッファリング（ｂｕｆｆｅｒｉｎｇ）を行う機能部として機能してもよく、もしくは、黒レベル調整、列ばらつき補正、各種デジタル信号処理等の処理を行ってもよい。なお、バッファリングとは、画素信号のやり取りの際に、処理速度や転送速度の差を補うために、一時的に画素信号を保存することをいう。
【0022】
電圧生成回路１５１は、カラム信号処理回路１３４のＡＤ変換時に使用する参照電圧を生成するための電圧を生成する。電圧生成回路１５１は、所定の電圧値の電圧を出力してもよく、異なる複数の電圧値の電圧を出力してもよい。
【0023】
参照電圧生成回路１５２は、電圧生成回路１５１が出力する電圧を例えば１以上の倍率で増幅して参照電圧を生成する。電圧生成回路１５１が所定の電圧値の電圧を出力する場合、参照電圧生成回路１５２は、当該電圧を異なる複数の倍率で増幅した参照電圧を生成する。電圧生成回路１５１が異なる複数の電圧値の電圧を出力する場合、参照電圧生成回路１５２は、当該電圧を所定の倍率で増幅して参照電圧を生成する。このように、本開示の各実施形態に係る参照電圧生成回路１５２は、複数の異なる電圧値の参照電圧を出力する。
【0024】
制御回路１４０は、入力クロックと、動作モードなどを指令するデータを受け取り、また画素１１１の内部情報等のデータを出力することができる。すなわち、制御回路１４０は、垂直同期信号、水平同期信号およびマスタクロックに基づいて、垂直駆動回路１３２、カラム信号処理回路１３４、水平駆動回路１３６、電圧生成回路１５１および参照電圧生成回路１５２等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１４０は、生成したクロック信号や制御信号を、垂直駆動回路１３２、カラム信号処理回路１３４、水平駆動回路１３６、電圧生成回路１５１および参照電圧生成回路１５２等に出力する。
【0025】
なお、本実施形態に係る固体撮像装置１００の構成例は、図２に示される例に限定されるものではなく、例えば、他の回路部等を含んでもよく、特に限定されるものではない。
【0026】
＜１．３．カラムＡＤＣの構成例＞
図３は、本開示の各実施形態に共通するカラム信号処理回路１３４のＡＤ変換器１３４Ａの構成例を示す図である。カラム信号処理回路１３４は、例えば垂直信号線ごとに図３に示すＡＤ変換器１３４Ａを有する。なお、以下、カラム信号処理回路１３４が有するＡＤ変換器１３４ＡをカラムＡＤＣ１３４Ａとも記載する。
図３は、本開示の各実施形態に共通するカラム信号処理回路１３４のＡＤ変換器１３４Ａの構成例を示す図である。カラム信号処理回路１３４は、例えば垂直信号線ごとに図３に示すＡＤ変換器１３４Ａを有する。なお、以下、カラム信号処理回路１３４が有するＡＤ変換器１３４ＡをカラムＡＤＣ１３４Ａとも記載する。
【0027】
図３に示すカラムＡＤＣ１３４Ａは、比較器１３４１、ＳＡＲ（Successive Approximation Register）ロジック回路１３４２およびＤＡＣ（Digital to Analog Converter）１３４３を備える。
【0028】
比較器１３４１は、垂直信号線１４４を介して入力される画素信号と所定の基準信号とを比較する。比較器１３４１は、比較結果をＳＡＲロジック回路１３４２に出力する。
【0029】
ＳＡＲロジック回路１３４２は、比較器１３４１の比較結果に基づいて、画素信号に近似するような基準信号の値を示すデジタル信号を求めてレジスタに保持し、その値に基準信号を更新させるための制御信号を生成する。
【0030】
ＤＡＣ１３４３は、制御信号に対するＤＡ（Digital to Analog）変換により、アナログの基準信号を更新する。
【0031】
初期状態において基準信号のレベルは、所定の参照信号をＶＲＥＦとして、例えば、初期値ＶＲＥＦ／２に設定される。そして、比較器１３４１は、選択した画素信号と、初期値の基準信号とを比較する。画素信号が基準信号より大きい場合、ＳＡＲロジック回路１３４２は、デジタル信号ＤＯＵＴのＭＳＢ（Most Significant Bit）を「１」にする。そして、ＳＡＲロジック回路１３４２は、基準信号をＶＲＥＦ／４の分、上昇させる。
【0032】
一方、画素信号が基準信号以下の場合、ＳＡＲロジック回路１３４２は、デジタル信号ＤＯＵＴのＭＳＢを「０」にする。そして、ＳＡＲロジック回路１３４２は、基準信号をＶＲＥＦ／４の分、降下させる。
【0033】
そして、比較器１３４１は、次の比較を行い、画素信号が基準信号より大きい場合、ＳＡＲロジック回路１３４２は、ＭＳＢの次の桁を「１」にする。そして、ＳＡＲロジック回路１３４２は、基準信号をＶＲＥＦ／８の分、上昇させる。
【0034】
一方、画素信号が基準信号以下の場合、ＳＡＲロジック回路１３４２は、ＭＳＢの次の桁を「０」にする。そして、ＳＡＲロジック回路１３４２は、基準信号をＶＲＥＦ／８の分、降下させる。
【0035】
以下、同様の手順が、ＬＳＢ（Least Significant Bit）まで継続される。これにより、アナログの画素信号が、デジタル信号ＤＯＵＴにＡＤ変換される。ＡＤ変換の終了時にＳＡＲロジック回路１３４２は、デジタル信号ＤＯＵＴを出力する。このデジタル信号ＤＯＵＴは、画素信号（リセットレベルまたは信号レベル）をＡＤ変換したデータ（すなわち、画素データ）を示す。
【0036】
なお、参照電圧ＶＲＥＦを変更することにより、カラムＡＤＣ１３４Ａのゲインを制御することができる。
【0037】
＜１．４．ＤＡＣの構成例＞
図４は、本開示の各実施形態に共通するＤＡＣ１３４３の構成例を示す図である。図４に示すＤＡＣ１３４３は、上位ビット用の参照信号を生成する上位ビットＤＡＣ１３４３Ｍと、下位ビット用の参照信号を生成する下位ビットＤＡＣ１３４３Ｌと、を有する。ＤＡＣ１３４３は、複数の容量素子Ｃ０～Ｃ１０と、複数の容量素子Ｃ０～Ｃ１０に対応して配置される複数のスイッチＳ０～Ｓ１０と、を有する。図４において、各容量素子Ｃ０～Ｃ１０の容量Ｃは、比で示している。複数のスイッチＳ０～Ｓ１０は、例えば後述する参照電圧生成回路１５２が出力する参照電圧ＶＲＴ１、ＶＲＴ４、ＶＲＢ、ＶＲＢ４、ＶＲＣのいずれかを切り替え可能に接続される。
図４は、本開示の各実施形態に共通するＤＡＣ１３４３の構成例を示す図である。図４に示すＤＡＣ１３４３は、上位ビット用の参照信号を生成する上位ビットＤＡＣ１３４３Ｍと、下位ビット用の参照信号を生成する下位ビットＤＡＣ１３４３Ｌと、を有する。ＤＡＣ１３４３は、複数の容量素子Ｃ０～Ｃ１０と、複数の容量素子Ｃ０～Ｃ１０に対応して配置される複数のスイッチＳ０～Ｓ１０と、を有する。図４において、各容量素子Ｃ０～Ｃ１０の容量Ｃは、比で示している。複数のスイッチＳ０～Ｓ１０は、例えば後述する参照電圧生成回路１５２が出力する参照電圧ＶＲＴ１、ＶＲＴ４、ＶＲＢ、ＶＲＢ４、ＶＲＣのいずれかを切り替え可能に接続される。
【0038】
すなわち、ＤＡＣ１３４３は、容量素子Ｃ０～Ｃ１０の容量の値と、参照電圧の値との組み合わせによって、異なる値の参照信号ＶＤＡＣを比較器１３４１に供給するバイナリ方式のＣＤＡＣである。
【0039】
このように、容量素子Ｃ０～Ｃ１０の容量の値と、参照電圧の値との組み合わせによって、異なる値の参照信号ＶＤＡＣを出力することで、ＤＡＣ１３４３の総容量値、すなわちＤＡＣ１３４３の面積を削減することができる。
【0040】
図４に示すＤＡＣ１３４３の容量素子Ｃ０～Ｃ１０の総容量値は２８０Ｃである。一方、ＤＡＣ１３４３に入力する参照電圧を例えば参照電圧ＶＲＴ４、ＶＲＢ４の１組だけにしてＤＡＣ１３４３を構成すると、容量素子Ｃ０～Ｃ１０の容量値をＢｉｎａｒｙの関係で増加させて行く必要があるため、総容量値が１０２４Ｃとなってしまう。容量素子Ｃ０～Ｃ１０の面積は、容量値に応じて大きくなるため、容量素子Ｃ０～Ｃ１０の総容量値が大きいとＤＡＣ１３４３の面積も大きくなってしまう。
【0041】
上述したように、ＤＡＣ１３４３に複数の参照電圧を入力することで、Ｂｉｎａｒｙの関係で変化する参照信号ＶＤＡＣを出力することができる。そのため、参照電圧が１組の場合に比べて容量素子Ｃ０～Ｃ１０の総容量値を削減することができる。これにより、ＤＡＣ１３４３の面積を削減することができる。
【0042】
ここで、参照電圧にオフセット電圧が含まれる場合について説明する。後述するが、参照電圧生成回路１５２にはオペアンプが含まれるため、参照電圧には、オペアンプに起因するオフセット電圧が含まれてしまう。
【0043】
このオフセット電圧は、ＤＡＣ１３４３が出力する参照信号ＶＤＡＣの線形性に影響を与えるため、カラムＡＤＣの出力信号の線形性にも影響を与えてしまう。
【0044】
まず、参照電圧にオフセット電圧が含まれない場合の参照信号ＶＤＡＣについて説明する。ここで、図４に示す参照電圧の関係が、ＶＲＴ１－ＶＲＢ＝ＶＲＥＦ、ＶＲＴ４－ＶＲＢ４＝ＶＲＥＦ／４であるとする。また、ここでは、参照電圧ＶＲＴ１、ＶＲＴ４にはオフセット電圧が含まれないものとする。
【0045】
複数のスイッチＳ０～Ｓ１０が、容量素子Ｃ０～Ｃ１０に印加される電圧として参照電圧ＶＲＣを選択しているものとする。なお、参照電圧ＶＲＣは、ＶＲＴ１とＶＲＢの中間値（ＶＲＣ＝ＶＲＴ１－ＶＲＥＦ／２）である。このとき、最上位ビット（ＭＳＢ）に対応する容量Ｃ１０に印加される電圧が、参照電圧ＶＲＣから参照電圧ＶＲＴ１になるように、スイッチＳ１０の接続先を切り替えたとする。このスイッチＳ１０の切り替えにより変化するＤＡＣ１３４３の参照信号ＶＤＡＣの変化量は、１２８Ｃ／２８０Ｃ×ＶＲＥＦ／２＝６４ＶＲＥＦ／２８０となる。これは、５１２ＬＳＢの電圧変化量である。なお、２８０ＣはＤＡＣ１３４３の総容量値である。
【0046】
また、容量素子Ｃ６に対応するスイッチＳ６の接続先を参照電圧ＶＲＣから参照電圧ＶＲＴ１に切り替えた場合、ＤＡＣ１３４３の参照信号ＶＤＡＣの変化量は、８Ｃ／２８０Ｃ×ＶＲＥＦ／２＝４ＶＲＥＦ／２８０となる。これは、３２ＬＳＢの電圧変化量である。
【0047】
また、容量素子Ｃ５に対応するスイッチＳ５の接続先を参照電圧ＶＲＣから参照電圧ＶＲＴ４に切り替えた場合、ＤＡＣ１３４３の参照信号ＶＤＡＣの変化量は、１６Ｃ／２８０Ｃ×ＶＲＥＦ／８＝２ＶＲＥＦ／２８０となる。これは、１６ＬＳＢの電圧変化量である。
【0048】
このように、容量素子Ｃ０～Ｃ１０の容量値の関係がＢｉｎａｒｙの関係でなくても、複数の参照電圧を利用することで、ＤＡＣ１３４３の出力である参照信号ＶＤＡＣをＢｉｎａｒｙの関係を満たすように変化させることができる。
【0049】
このように、参照電圧にオフセット電圧が含まれない場合、ＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係は図５に示すように線形性の関係となる。なお、図５は、参照電圧にオフセット電圧が含まれない場合のＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係を説明するための図である。また、ＤＡＣ１３４３が出力する参照信号ＶＤＡＣの電圧値は離散的な値であるが、図５では、線形性の関係を見やすくするために参照信号ＶＤＡＣの変化を連続的に示している。
【0050】
詳細は後述するが、参照電圧生成回路１５２が、例えば生成する参照電圧ごとにオペアンプを有する場合、参照電圧ごとに異なるオフセット電圧が発生する。そのため、複数の参照電圧間には、オフセット電圧に応じた電圧差分ΔＶが発生する。以下、説明を簡略化するために、参照電圧ＶＲＴ１にはオフセット電圧が含まれないが、参照電圧ＶＲＴ４にΔＶのオフセット電圧が発生するものとして説明する。
【0051】
容量素子Ｃ５に対応するスイッチＳ５の接続先を参照電圧ＶＲＣから参照電圧ＶＲＴ４に切り替えた場合について説明する。参照電圧ＶＲＴ４には、ΔＶのオフセット電圧が発生しているため、ＤＡＣ１３４３の参照信号ＶＤＡＣの変化量は、１６Ｃ／２８０Ｃ×（ＶＲＥＦ／８＋ΔＶ／２）＝２ＶＲＥＦ／２８０＋８ΔＶ／２８０となる。これは、１６ＬＳＢ＋ΔＬＳＢの電圧変化量である。
【0052】
ここで、１６ＬＳＢ＝２ＶＲＥＦ／２８０であるため、ΔＬＳＢは、ΔＬＳＢ＝８ΔＶ／２８０÷２ＶＲＥＦ／２８０＝４ΔＶ×２／２８０＝４ΔＶ×１６ＬＳＢ／ＶＲＥＦとなる。この式を整理すると、ΔＬＳＢ＝ΔＶ／（ＶＲＥＦ／４）×３２ＬＳＢ×１／２となる。
【0053】
ΔＶがゼロより小さい、すなわちオフセット電圧が負の値であった場合、図６に示すように、参照電圧が切り替わるＤＡＣｃｏｄｅで参照信号ＶＤＡＣが小さくなり、線形性の関係を満たさなくなる。なお、図６は、参照電圧にオフセット電圧が含まれる場合のＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係を説明するための図である。また、ＤＡＣ１３４３が出力する参照信号ＶＤＡＣの電圧値は離散的な値であるが、図６では、線形性の関係を見やすくするために参照信号ＶＤＡＣの変化を連続的に示している。
【0054】
一方、ΔＶがゼロより大きい、すなわちオフセット電圧が正の値であった場合、図７に示すように、参照電圧が切り替わるＤＡＣｃｏｄｅで参照信号ＶＤＡＣが大きくなり、線形性の関係を満たさなくなる。なお、図７は、参照電圧にオフセット電圧が含まれる場合のＤＡＣｃｏｄｅと参照信号ＶＤＡＣとの関係を説明するための図である。また、ＤＡＣ１３４３が出力する参照信号ＶＤＡＣの電圧値は離散的な値であるが、図７では、線形性の関係を見やすくするために参照信号ＶＤＡＣの変化を連続的に示している。
【0055】
このように、参照電圧生成回路１５２が出力する参照電圧にオフセット電圧が含まれると、ＤＡＣ１３４３やカラムＡＤＣ１３４Ａの出力の線形性を満たせない場合があった。本開示の技術は、この点に着目し、参照電圧に含まれるオフセット電圧をキャンセルすることで、オフセット電圧の影響を削減し、ＤＡＣ１３４３の線形性を満たすようにするものである。以下、各実施形態において、参照電圧に含まれるオフセット電圧をキャンセルする参照電圧生成回路１５２について説明する。
【0056】
＜２．第１実施形態＞
続いて、本開示の第１実施形態に係る参照電圧生成回路１５２Ａについて説明する。本実施形態に係る参照電圧生成回路１５２Ａは、容量素子にオペアンプの入力に発生する入力換算のオフセット電圧を保持させ、保持したオフセット電圧を逆極性でオペアンプの入力に加算することでオフセットキャンセルを実行する。
続いて、本開示の第１実施形態に係る参照電圧生成回路１５２Ａについて説明する。本実施形態に係る参照電圧生成回路１５２Ａは、容量素子にオペアンプの入力に発生する入力換算のオフセット電圧を保持させ、保持したオフセット電圧を逆極性でオペアンプの入力に加算することでオフセットキャンセルを実行する。
【0057】
図８は、本開示の第１実施形態に係る参照電圧生成回路１５２Ａの構成例を示す図である。参照電圧生成回路１５２Ａは、オペアンプＡ１と、容量素子Ｃ１１と、第１、第２スイッチＳＷ１１、ＳＷ１２と、トランジスタＴｒ１と、可変抵抗回路Ｒ１１と、を有する。
【0058】
オペアンプＡ１は、電圧生成回路１５１が生成する基準電圧ＶＲＥＦを所定の倍率で増幅して出力する。なお、オペアンプＡ１の増幅率には１も含まれる。増幅率が１の場合、オペアンプＡ１は、バッファ回路として機能する。
【0059】
オペアンプＡ１の出力は、トランジスタＴｒ１に入力される。トランジスタＴｒ１はソースフォロア回路であり、オペアンプＡ１の出力を増幅した参照電圧ＶＲＴを出力する。このように、トランジスタＴｒ１のソース端子から抵抗を介さず直接参照電圧ＶＲＴを出力することで、抵抗のインピーダンス成分による応答性の低下を抑制することができる。これにより、参照電圧生成回路１５２Ａをより高速に動作させることができる。
【0060】
容量素子Ｃ１１は、一端がオペアンプＡ１の基準電圧ＶＲＥＦが入力される入力端とは異なる入力端に接続され、他端が第１スイッチＳＷ１に接続される。可変抵抗回路Ｒ１１は、一端がトランジスタＴｒ１に接続され、他端が基準電位ＶＲＢに接続される。可変抵抗回路Ｒ１１によって、オペアンプＡ１のフィードバックループの抵抗値を変更することができる。フィードバックループの抵抗値が変わると、オペアンプＡ１の増幅率が変化する。そのため、可変抵抗回路Ｒ１１を用いてフィードバックループの抵抗値を変えることで、参照電圧ＶＲＴの値を変更することができ、参照電圧生成回路１５２Ａは、複数の参照電圧を生成することができる。
【0061】
第１スイッチＳＷ１１は、容量素子Ｃ１１と参照電圧生成回路１５２Ａの入力端、すなわち電圧生成回路１５１の出力端との間に配置される。第１スイッチＳＷ１１は、容量素子Ｃ１１の他端の接続先を、電圧生成回路１５１の出力端、または、オペアンプＡ１のフィードバックループのいずれかに切り替える切替回路である。第１スイッチＳＷ１１は、例えばＨｉｇｈ状態の場合に、容量素子Ｃ１１の他端と参照電圧生成回路１５２Ａの入力端、すなわち電圧生成回路１５１の出力端とを接続する。また、第１スイッチＳＷ１１が例えばＬｏｗ状態の場合に、容量素子Ｃ１１の他端とオペアンプＡ１のフィードバックループとを接続する。
【0062】
第２スイッチＳＷ１２は、オペアンプＡ１のフィードバックループに配置される。第２スイッチＳＷ１２は、容量素子Ｃ１１の一端を、オペアンプＡ１のフィードバックループに接続するか否かを切り替える切替回路である。また、第２スイッチＳＷ１２は、第１スイッチＳＷ１１と連動して容量素子Ｃ１１の他端をオペアンプＡ１のフィードバックループに接続する。第２スイッチＳＷ１２は、例えばＨｉｇｈ状態の場合、容量素子Ｃ１１の一端を、オペアンプＡ１のフィードバックループに接続する。また、第２スイッチＳＷ１２および第１スイッチＳＷ１１がＬｏｗ状態の場合、容量素子Ｃ１１の他端とオペアンプＡ１のフィードバックループとが接続される。
【0063】
ここで、上述したように、本実施形態に係る参照電圧生成回路１５２Ａは、可変抵抗回路Ｒ１１の抵抗値を調整することでオペアンプＡ１のゲインを調整し、複数の参照電圧を出力する。このとき、オペアンプＡ１にオフセット電圧が発生することで、オペアンプＡ１のゲインの線形性に影響が発生する。
【0064】
図９に示すように、オペアンプＡ１でオフセット電圧が発生しない場合、オペアンプＡ１の入力電圧である基準電圧ＶＲＥＦを１／８倍してＶ１＝ＶＲＥＦからＶ２＝ＶＲＥＦ／８に変化させると、オペアンプＡ１の出力電圧である参照電圧ＶＲＴは、ＶＲＴ＝ＶＲＥＦ／８になる。このように、オペアンプＡ１でオフセット電圧が発生しない場合、オペアンプＡ１のゲインの線形性には影響を与えない。なお、図９は、オペアンプＡ１でオフセット電圧が発生しない場合におけるオペアンプＡ１のゲインを説明するための図である。
【0065】
一方、オペアンプＡ１でオフセット電圧が発生する場合について説明する。例えば、基準電圧ＶＲＥＦが参照電圧生成回路１５２Ａに入力された場合に、参照電圧生成回路１５２Ａが基準電圧ＶＲＥＦを出力するとする。この場合、参照電圧にはオフセット電圧が含まれるため、実際に参照電圧生成回路１５２Ａが出力する参照電圧ＶＲＴは、ＶＲＴ＝ＶＲＥＦ＋ΔＶになる。
【0066】
このような場合に、入力電圧である基準電圧ＶＲＥＦを１／８倍しても、オフセット電圧ΔＶは１／８倍にならない。そのため、参照電圧生成回路１５２Ａが出力する参照電圧ＶＲＴは、ＶＲＴ＝ＶＲＥＦ／８＋ΔＶとなる。このように、参照電圧にオフセット電圧が含まれる場合、入力電圧である基準電圧ＶＲＥＦを１／８倍しても出力電圧である参照電圧ＶＲＴは１／８倍にならない。
【0067】
図１０に示すように、オフセット電圧が０より大きい、すなわち、オフセット電圧が正の場合、入力電圧である基準電圧ＶＲＥＦを１／８倍しても、参照電圧ＶＲＴは基準電圧ＶＲＥＦの１／８倍より大きくなってしまう。また、図１１に示すように、オフセット電圧が０より小さい、すなわち、オフセット電圧が負の場合、入力電圧である基準電圧ＶＲＥＦを１／８倍しても、参照電圧ＶＲＴは基準電圧ＶＲＥＦの１／８倍より小さくなってしまう。なお、図１０、図１１は、オペアンプＡ１でオフセット電圧が発生する場合におけるオペアンプＡ１のゲインを説明するための図である。
【0068】
このように、オペアンプＡ１にオフセット電圧が発生すると、オペアンプＡ１のゲインの線形性に影響が発生する。そこで、本実施形態に係る参照電圧生成回路１５２Ａでは、容量素子Ｃ１１を用いてオペアンプＡ１のオフセット電圧をキャンセルする。これにより、本実施形態に係る参照電圧生成回路１５２Ａは、オペアンプＡ１のゲインに与える線形性の影響を小さくすることができる。
【0069】
次に、図１２を用いて、本開示の第１実施形態に係る参照電圧生成回路１５２Ａの第１、第２スイッチＳＷ１１、ＳＷ１２の動作について説明する。図１２は、本開示の第１実施形態に係る参照電圧生成回路１５２Ａの動作例を説明するための図である。
【0070】
図１２に示すように、時刻ｔ０１で、参照電圧生成回路１５２Ａの第１スイッチＳＷ１１はＨｉｇｈ状態となり、第２スイッチＳＷ１２はＬｏｗ状態となる。これにより、図１３に示すように、容量素子Ｃ１１の一端がオペアンプＡ１のフィードバックループに接続され、他端が電圧生成回路１５１の出力端に接続される。
【0071】
図１３に示す容量素子Ｃ１１の両端には、オペアンプＡ１に発生する入力換算のオフセット電圧ＶＯＶＲＴと、トランジスタＴｒ１のオフセット電圧ＶＯＳＦＶＲＴとに応じたオフセット電圧ＶＯＡＭＰが印加される。これにより、容量素子Ｃ１１には、オフセット電圧ＶＯＡＭＰをキャンセルするための電荷が蓄積される。時刻ｔ０１から時刻ｔ０２の間は、容量素子Ｃ１１がオフセット電圧ＶＯＡＭＰをサンプリングするオフセットサンプリング期間であるともいえる。なお、図１３は、本開示の第１実施形態に係る参照電圧生成回路１５２Ａによるオフセットキャンセルを説明するための図である。
【0072】
図１２に戻る。時刻ｔ０２において、第１スイッチＳＷ１１はＬｏｗ状態となり、第２スイッチＳＷ１２はＨｉｇｈ状態となる。これにより、図１４に示すように、容量素子Ｃ１１の一端がオペアンプＡ１の入力端に接続され、他端がオペアンプＡ１のフィードバックループに接続される。このように、容量素子Ｃ１１は、他端がオペアンプＡ１のフィードバックループに接続されることで、オペアンプＡ１のフィードバックループを構成する構成要素となる。
【0073】
時刻ｔ０１から時刻ｔ０２の間で電荷を蓄積した容量素子Ｃ１１は、時刻ｔ０２でそれまでとは逆極性でオペアンプＡ１のフィードバックループに接続されることで、フィードバックループのオフセット電圧ＶＯＡＭＰをキャンセルする。このように、時刻ｔ０２から時刻ｔ０３の間は、容量素子Ｃ１１によってオフセットキャンセルを実行しながらオペアンプＡ１が参照電圧を出力する期間（オフセットキャンセル期間）であるともいえる。なお、図１４は、本開示の第１実施形態に係る参照電圧生成回路１５２Ａによるオフセットキャンセルを説明するための図である。
【0074】
図１２に戻る。参照電圧生成回路１５２Ａは、固体撮像装置１００が画素１１１を１行読み出すごとにオフセットサンプリングを実行する。時刻ｔ０１から時刻ｔ０３の間に固体撮像装置１００が１行分の画素１１１の読み出しを行うと、参照電圧生成回路１５２Ａは、時刻ｔ０３において第１スイッチＳＷ１１をＨｉｇｈ状態とし、第２スイッチＳＷ１２をＬｏｗ状態とする。これにより、容量素子Ｃ１１によってオフセットがサンプリングされる。続いて、時刻ｔ０４において、参照電圧生成回路１５２Ａは、第１スイッチＳＷ１１をＬｏｗ状態とし、第２スイッチＳＷ１２をＬｏｗ状態とする。これにより、容量素子Ｃ１１によってオフセットがキャンセルされ、参照電圧生成回路１５２Ａは、オフセット電圧を含まない参照電圧を出力する。
【0075】
このように、参照電圧生成回路１５２Ａが、容量素子Ｃ１１を用いてオフセット電圧のサンプリングおよびキャンセルを行う。これにより、カラムＡＤＣ１３４ＡのＤＡＣ１３４３に入力する参照電圧のオフセットを抑制することができる。
【0076】
＜３．第２実施形態＞
続いて、本開示の第２実施形態について説明する。本開示の第２実施形態に係る参照電圧生成回路１５２Ｂは、図８に示す参照電圧生成回路１５２Ａの構成に加え、オペアンプＡ１の出力を保持するサンプルホールド回路を有する。
続いて、本開示の第２実施形態について説明する。本開示の第２実施形態に係る参照電圧生成回路１５２Ｂは、図８に示す参照電圧生成回路１５２Ａの構成に加え、オペアンプＡ１の出力を保持するサンプルホールド回路を有する。
【0077】
【0078】
サンプルホールド回路は、第３スイッチＳＷ１３および容量素子Ｃ１２を有する。容量素子Ｃ１２は、一端がオペアンプの出力端とトランジスタＴｒ１のゲート端子との間に接続され、他端が基準電位ＶＲＢに接続される。第３スイッチＳＷ１３は、容量素子Ｃ１２の一端とオペアンプＡ１の出力端との間に配置される。
【0079】
第３スイッチＳＷ１３がオン（Ｈｉｇｈ）状態となることで、容量素子Ｃ１２にオペアンプＡ１の出力がサンプリングされる。また、第３スイッチＳＷ１３がオフ（Ｌｏｗ）状態となると、容量素子Ｃ１２にサンプリングされたオペアンプＡ１の出力がトランジスタＴｒ１に出力される。
【0080】
次に、図１６を用いて、本開示の第１実施形態に係る参照電圧生成回路１５２Ｂの第１、第２スイッチＳＷ１１、ＳＷ１２の動作について説明する。図１６は、本開示の第２実施形態に係る参照電圧生成回路１５２Ｂの動作例を説明するための図である。
【0081】
図１６に示すように、時刻ｔ１１で、参照電圧生成回路１５２Ｂの第１スイッチＳＷ１１はＨｉｇｈ状態、第２スイッチＳＷ１２はＬｏｗ状態となる。また、第３スイッチＳ１３はＨｉｇｈ状態となる。これにより、容量素子Ｃ１１には、オフセット電圧をキャンセルするための電荷が蓄積される。
【0082】
時刻ｔ１２において、第１スイッチＳＷ１１はＬｏｗ状態となり、第２スイッチＳＷ１２はＨｉｇｈ状態となる。なお、第３スイッチＳＷ１３は、Ｈｉｇｈ状態を維持する。これにより、容量素子Ｃ１１によってオフセットキャンセルが行われつつ、オペアンプＡ１が参照電圧を出力する。また、容量素子Ｃ１２によって参照電圧がサンプリングされる。
【0083】
次に時刻ｔ１３で、第２スイッチＳＷ１２はＬｏｗ状態となり、第３スイッチＳＷ１３はＬｏｗ状態となる。なお、第１スイッチＳＷ１１は、Ｌｏｗ状態を維持する。これにより、容量素子Ｃ１２がサンプリングした参照電圧がトランジスタＴｒ１を介してカラムＡＤＣ１３４ＡのＤＡＣ１３４３に出力される。
【0084】
なお、参照電圧生成回路１５２Ｂが、固体撮像装置１００が１行分の画素１１１の読み出す期間を１周期として、オフセット電圧のサンプリングおよびキャンセルを行う点は図１２に示す第１実施形態の場合と同様である。
【0085】
このように、参照電圧生成回路１５２Ｂが、サンプルホールド回路を有することで、オペアンプＡ１の出力をホールドすることができ、オペアンプＡ１の定常電流を削減し、固体撮像装置１００の低電力化を実現することができる。
【0086】
＜４．第３実施形態＞
続いて、本開示の第３実施形態に係る参照電圧生成回路１５２Ｃについて説明する。図１７は、本開示の第３実施形態に係る参照電圧生成回路１５２Ｃの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｃは、図８に示す可変抵抗回路Ｒ１１のかわりに抵抗値が固定の抵抗Ｒ１２を有する点を除き、第１実施形態に係る参照電圧生成回路１５２Ａの構成および動作と同じである。
続いて、本開示の第３実施形態に係る参照電圧生成回路１５２Ｃについて説明する。図１７は、本開示の第３実施形態に係る参照電圧生成回路１５２Ｃの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｃは、図８に示す可変抵抗回路Ｒ１１のかわりに抵抗値が固定の抵抗Ｒ１２を有する点を除き、第１実施形態に係る参照電圧生成回路１５２Ａの構成および動作と同じである。
【0087】
なお、可変抵抗回路Ｒ１１を抵抗Ｒ１２に変更することで、オペアンプＡ１の増幅率を調整することができなくなってしまう。そこで、本実施形態では、参照電圧生成回路１５２Ｃに入力される基準電圧ＶＲＥＦを可変とすることで、参照電圧生成回路１５２Ｃが出力する参照電圧ＶＲＴの値を変更する。これにより、可変抵抗回路Ｒ１１のかわりに抵抗値が固定の抵抗Ｒ１２を有する場合であっても、参照電圧生成回路１５２Ｃは、値が異なる複数の参照電圧ＶＲＴを生成することができる。
【0088】
＜５．第４実施形態＞
続いて、本開示の第４実施形態に係る参照電圧生成回路１５２Ｄについて説明する。図１８は、本開示の第４実施形態に係る参照電圧生成回路１５２Ｄの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｄは、図１４に示す参照電圧生成回路１５２Ｃの構成に加え、オペアンプＡ１の出力を保持するサンプルホールド回路を有する。
続いて、本開示の第４実施形態に係る参照電圧生成回路１５２Ｄについて説明する。図１８は、本開示の第４実施形態に係る参照電圧生成回路１５２Ｄの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｄは、図１４に示す参照電圧生成回路１５２Ｃの構成に加え、オペアンプＡ１の出力を保持するサンプルホールド回路を有する。
【0089】
なお、サンプルホールド回路の構成は、図１５に示す第２実施形態に係る参照電圧生成回路１５２Ｂのサンプルホールド回路と同じである。
【0090】
可変抵抗回路Ｒ１１の代わりに固定値の抵抗Ｒ１２を設けた場合であっても、参照電圧生成回路１５２Ｄは、サンプルホールド回路を設けることで、オペアンプＡ１の定常電流を削減することができる。
【0091】
＜６．第５実施形態＞
続いて、本開示の第５実施形態に係る参照電圧生成回路１５２Ｅについて説明する。図１９は、本開示の第５実施形態に係る参照電圧生成回路１５２Ｅの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｅは、図８に示す参照電圧生成回路１５２Ａの構成に加え、さらに参照電圧ＶＲＴ２を出力するための回路を有する。
続いて、本開示の第５実施形態に係る参照電圧生成回路１５２Ｅについて説明する。図１９は、本開示の第５実施形態に係る参照電圧生成回路１５２Ｅの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｅは、図８に示す参照電圧生成回路１５２Ａの構成に加え、さらに参照電圧ＶＲＴ２を出力するための回路を有する。
【0092】
参照電圧生成回路１５２Ｅは、図８に示す参照電圧生成回路１５２の構成に加え、図１９に示すように、オペアンプＡ２と、容量素子Ｃ２１と、第１、第２スイッチＳＷ２１、ＳＷ２２と、トランジスタＴｒ２と、可変抵抗回路Ｒ２１と、を有する。
【0093】
なお、オペアンプＡ２、容量素子Ｃ２１、第１、第２スイッチＳＷ２１、ＳＷ２２、トランジスタＴｒ２および可変抵抗回路Ｒ２１の構成および動作は、図８に示す参照電圧生成回路１５２Ａの構成および動作と同じである。
【0094】
図１９に示すように、オペアンプＡ１、Ａ２を用いて、それぞれ参照電圧ＶＲＴ１、ＶＲＴ２を生成すると、オペアンプＡ１、Ａ２のオフセット電圧がそれぞれ異なるため、参照電圧ＶＲＴ１、ＶＲＴ２間で電圧差分が発生してしまう。
【0095】
本実施形態に係る参照電圧生成回路１５２Ｅでは、オペアンプＡ１に発生するオフセット電圧を、容量素子Ｃ１１を用いてキャンセルし、オペアンプＡ２に発生するオフセット電圧を、容量素子Ｃ２１を用いてキャンセルする。このように、オペアンプＡ１、Ａ２のオフセット電圧をそれぞれキャンセルすることで、参照電圧ＶＲＴ１、ＶＲＴ２間の電圧差をより低減することができる。
【0096】
＜７．第６実施形態＞
続いて、本開示の第６実施形態について説明する。図２０は、本開示の第６実施形態に係る参照電圧生成回路１５２Ｆの構成例を示す図である。本開示の第６実施形態に係る参照電圧生成回路１５２Ｆは、図１９に示す参照電圧生成回路１５２Ｅの構成に加え、オペアンプＡ１、Ａ２の出力を保持するサンプルホールド回路をそれぞれ有する。
続いて、本開示の第６実施形態について説明する。図２０は、本開示の第６実施形態に係る参照電圧生成回路１５２Ｆの構成例を示す図である。本開示の第６実施形態に係る参照電圧生成回路１５２Ｆは、図１９に示す参照電圧生成回路１５２Ｅの構成に加え、オペアンプＡ１、Ａ２の出力を保持するサンプルホールド回路をそれぞれ有する。
【0097】
オペアンプＡ１の出力を保持するサンプルホールド回路は、図１５に示す参照電圧生成回路１５２Ｂのサンプルホールド回路と同じ構成および動作である。また、オペアンプＡ２の出力を保持するサンプルホールド回路は、第３スイッチＳＷ２３および容量素子Ｃ２２を有するが、その構成および動作は図１５に示す参照電圧生成回路１５２Ｂのサンプルホールド回路と同じである。
【0098】
このように、参照電圧生成回路１５２Ｆが２つの参照電圧ＶＲＴ１、ＶＲＴ２を出力する場合であっても、サンプルホールド回路を設けることで、オペアンプＡ１、Ａ２の定常電流を削減することができる。
【0099】
＜８．第７実施形態＞
続いて、本開示の第７実施形態に係る参照電圧生成回路１５２Ｇについて説明する。図２１は、本開示の第７実施形態に係る参照電圧生成回路１５２Ｇの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｇは、図１８に示す可変抵抗回路Ｒ１１、Ｒ１１のかわりに抵抗値が固定の抵抗Ｒ３１～Ｒ３３を有する点を除き、第５実施形態に係る参照電圧生成回路１５２Ｅの構成および動作と同じである。
続いて、本開示の第７実施形態に係る参照電圧生成回路１５２Ｇについて説明する。図２１は、本開示の第７実施形態に係る参照電圧生成回路１５２Ｇの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｇは、図１８に示す可変抵抗回路Ｒ１１、Ｒ１１のかわりに抵抗値が固定の抵抗Ｒ３１～Ｒ３３を有する点を除き、第５実施形態に係る参照電圧生成回路１５２Ｅの構成および動作と同じである。
【0100】
抵抗Ｒ３１は、一端が参照電圧ＶＲＴ１の出力端子に接続され、他端が基準電位ＶＲＢに接続される。抵抗Ｒ３２および抵抗Ｒ３３は、直列に接続される。抵抗Ｒ３２の一端が参照電圧ＶＲＴ２の出力端子に接続され、抵抗Ｒ３３の他端が基準電位ＶＲＢに接続される。また、抵抗Ｒ３２と抵抗Ｒ３３との接続点が第２スイッチＳＷ２２に接続される。抵抗Ｒ３２は、オペアンプＡ２のフィードバックループの一部である。これにより、オペアンプＡ２のフィードバックループには、抵抗Ｒ３２、Ｒ３３で構成される抵抗回路の分圧比に応じた電圧が印加される。オペアンプＡ２は、抵抗Ｒ３２と抵抗Ｒ３３との抵抗比に応じた増幅率で入力である電圧ＶＲＥＦを増幅し、参照電圧ＶＲＴ２を生成する。
【0101】
例えば、抵抗Ｒ３２と抵抗Ｒ３３の抵抗比が、１：３である場合、オペアンプＡ２は、電圧ＶＲＥＦを４倍した参照電圧ＶＲＴ２＝４ＶＲＥＦを生成する。一方、オペアンプＡ１は、増幅率１で電圧ＶＲＥＦを増幅して参照電圧ＶＲＴ１を生成する。換言すると、オペアンプＡ１は、電圧ＶＲＥＦをバッファして、参照電圧ＶＲＴ１＝ＶＲＥＦを生成する。したがって、この場合、参照電圧生成回路１５２Ｇは、１：４の参照電圧ＶＲＴ１、ＶＲＴ２を生成することができる。
【0102】
このように、固定の抵抗値の抵抗Ｒ３１～Ｒ３３を設けることで、所定の電圧比の参照電圧を生成することができる。
【0103】
＜９．第８実施形態＞
続いて、本開示の第８実施形態に係る参照電圧生成回路１５２Ｈについて説明する。図２２は、本開示の第８実施形態に係る参照電圧生成回路１５２Ｈの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｈは、図２１に示す参照電圧生成回路１５２Ｇの構成に加え、オペアンプＡ１、Ａ２の出力を保持するサンプルホールド回路をそれぞれ有する。
続いて、本開示の第８実施形態に係る参照電圧生成回路１５２Ｈについて説明する。図２２は、本開示の第８実施形態に係る参照電圧生成回路１５２Ｈの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｈは、図２１に示す参照電圧生成回路１５２Ｇの構成に加え、オペアンプＡ１、Ａ２の出力を保持するサンプルホールド回路をそれぞれ有する。
【0104】
オペアンプＡ１、Ａ２の出力を保持するサンプルホールド回路の構成は、図２０に示す参照電圧生成回路１５２Ｆと同じである。このように、参照電圧生成回路１５２Ｈが２つの参照電圧ＶＲＴ１、ＶＲＴ２を出力する場合であっても、サンプルホールド回路を設けることで、オペアンプＡ１、Ａ２の定常電流を削減することができる。
【0105】
図２３は、本開示の第８実施形態に係る参照電圧生成回路１５２ＨおよびカラムＡＤＣ１３４Ａの構成例を示す図である。
【0106】
図２３に示すように、カラムＡＤＣ１３４Ａは、垂直信号線１４４ごとに設けられ、アナログの画素信号をデジタル信号に変換する。カラムＡＤＣ１３４Ａは、上述したように、比較器１３４１と、ＳＡＲロジック回路１３４２と、ＤＡＣ１３４３と、を有する。
【0107】
図２３に示すＤＡＣ１３４３は、スイッチ群が、参照電圧ＶＲＴ１と基準電位ＶＲＢとを切り替える、または、参照電圧ＶＲＴ２と基準電位ＶＲＢとを切り替える点で、図４に示すＤＡＣ１３４３とは異なる。しかしながら、図２３に示すＤＡＣ１３４３は、異なる電圧値の参照電圧に基づき、参照信号を生成する点において図４に示すＤＡＣ１３４３と同じである。
【0108】
参照電圧生成回路１５２Ｈは、参照電圧ＶＲＴ１、ＶＲＴ２を生成し、複数のＡＤＣ１３４Ａそれぞれに出力する。
【0109】
このように、参照電圧生成回路１５２Ｈがオフセット電圧を除去した参照電圧ＶＲＴ１、ＶＲＴ２を複数のＡＤＣ１３４Ａそれぞれに出力することで、複数のＡＤＣ１３４Ａは、ＡＤ変換の出力信号の線形性を維持することができる。また、参照電圧生成回路１５２Ｈが異なる複数の参照電圧ＶＲＴ１、ＶＲＴ２を出力することで、ＤＡＣ１４３３の総容量値を低減することができ、ＤＡＣ１３４３の面積を低減することができる。ＤＡＣ１３４３は、垂直信号線１４４ごとに設けられるため、ＤＡＣ１３４３の面積を低減することで、固体撮像装置１００の面積をより削減することができる。
【0110】
＜１０．第９実施形態＞
続いて、本開示の第９実施形態に係る参照電圧生成回路１５２Ｉについて説明する。図２４は、本開示の第９実施形態に係る参照電圧生成回路１５２Ｉの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｉは、オペアンプＡ２を備えておらず、新たにスイッチＳＷ３を備えている点を除き、図２０に示す参照電圧生成回路１５２Ｆと同じ構成要素を有する。
続いて、本開示の第９実施形態に係る参照電圧生成回路１５２Ｉについて説明する。図２４は、本開示の第９実施形態に係る参照電圧生成回路１５２Ｉの構成例を示す図である。本実施形態に係る参照電圧生成回路１５２Ｉは、オペアンプＡ２を備えておらず、新たにスイッチＳＷ３を備えている点を除き、図２０に示す参照電圧生成回路１５２Ｆと同じ構成要素を有する。
【0111】
図２４に示すように、参照電圧生成回路１５２Ｉの容量素子Ｃ１１は、一端がスイッチＳＷ３を介してオペアンプＡ１に接続される。同様に、容量素子Ｃ２１も一端がスイッチＳＷ３を介してオペアンプＡ１に接続される。また、第３スイッチＳＷ２３は、一端がオペアンプＡ１に接続される。このように、スイッチＳＷ３は、オペアンプＡ１と接続する容量素子を容量素子Ｃ１１または容量素子Ｃ２１のどちらかに切り替える。
【0112】
スイッチＳＷ３は、オペアンプＡ１が参照電圧ＶＲＴ１を生成するか、参照電圧ＶＲＴ２を生成するか、を切り替える切替回路である。すなわち、本実施形態に係る参照電圧生成回路１５２Ｉは、スイッチＳＷ３を切り替えることで参照電圧ＶＲＴ１、ＶＲＴ２を時分割して生成する。参照電圧生成回路１５２Ｉは、生成した参照電圧ＶＲＴ１、ＶＲＴ２をサンプルホールド回路で保持することで、時分割して生成した参照電圧ＶＲＴ１、ＶＲＴ２を後段のＤＡＣ１３４３に出力する。
【0113】
スイッチＳＷ３は、例えばＨｉｇｈ状態でトランジスタＴｒ１を含むフィードバックループがオペアンプＡ１に接続され、Ｌｏｗ状態でトランジスタＴｒ２を含むフィードバックループがオペアンプＡ１に接続されるように切り替える。すなわち、スイッチＳＷ３は、例えばＨｉｇｈ状態で参照電圧生成回路１５２Ｉが参照電圧ＶＲＴ１を生成し、Ｌｏｗ状態で参照電圧ＶＲＴ２が生成されるように切り替える。
【0114】
図２５は、本開示の第９実施形態に係る参照電圧生成回路１５２Ｉの動作を説明するための図である。
【0115】
図２５に示すように、時刻ｔ５１で、スイッチＳＷ３、第３スイッチＳＷ１３および第１スイッチＳＷ１１がＨｉｇｈ状態になり、第２スイッチＳＷ１２、ＳＷ２２、第３スイッチＳＷ２３および第１スイッチＳＷ２１がＬｏｗ状態となる。これにより、容量素子Ｃ１１の一端が電圧生成回路１５１の出力端子に接続され、他端がフィードバックループに接続される。そして、容量素子Ｃ１１は、オペアンプＡ１のオフセット電圧をサンプリングする。
【0116】
続いて、時刻ｔ５２で、第１スイッチＳ１１がＬｏｗ状態となり、第２スイッチＳＷ１２がＨｉｇｈ状態となる。それ以外のスイッチは、時刻ｔ５１の状態を維持する。これにより、容量素子Ｃ１１の他端がフィードバックループに接続され、容量素子Ｃ１１が時刻ｔ５２までの間に蓄積した電荷がオペアンプＡ１のフィードバックループに逆極性で印加される。
【0117】
そのため、オペアンプＡ１のオフセット電圧がキャンセルされた状態で、オペアンプＡ１は、参照電圧ＶＲＴ１を生成し、サンプルホールド回路の容量素子Ｃ１２に参照電圧ＶＲＴ１を保持する。
【0118】
次に、時刻ｔ５３において、スイッチＳＷ３、第３スイッチＳＷ１３および第２スイッチＳＷ１２がＬｏｗ状態となる。また、第３スイッチＳＷ２３および第１スイッチＳＷ２１がＨｉｇｈ状態となる。それ以外のスイッチは時刻ｔ５２の状態を維持する。これにより、容量素子Ｃ２１の一端が電圧生成回路１５１の出力端子に接続され、他端がフィードバックループに接続される。そして、容量素子Ｃ２１は、オペアンプＡ１のオフセット電圧をサンプリングする。
【0119】
続いて、時刻ｔ５４で、第１スイッチＳ２１がＬｏｗ状態となり、第２スイッチＳＷ２２がＨｉｇｈ状態となる。それ以外のスイッチは、時刻ｔ５３の状態を維持する。これにより、容量素子Ｃ２１の他端がフィードバックループに接続され、容量素子Ｃ２１が時刻ｔ５４までの間に蓄積した電荷がオペアンプＡ１のフィードバックループに逆極性で印加される。
【0120】
そのため、オペアンプＡ１のオフセット電圧がキャンセルされた状態で、オペアンプＡ１は、参照電圧ＶＲＴ２を生成し、サンプルホールド回路の容量素子Ｃ２２に参照電圧ＶＲＴ２を保持する。
【0121】
次に、時刻ｔ５５で第３スイッチＳＷ２３および第２スイッチＳＷ２２がＬｏｗ状態になると、容量素子Ｃ１２、Ｃ２２に保持されていた参照電圧ＶＲＴ１、ＶＲＴ２が参照電圧生成回路１５２Ｉから出力される。
【0122】
参照電圧生成回路１５２Ｉは、図２５の動作を、固体撮像装置１００が画素信号を読み出す１行ごとに実行する。なお、図２５では、参照電圧生成回路１５２Ｉが参照電圧ＶＲＴ１を生成してから参照電圧ＶＲＴ２を生成する場合について説明したが、参照電圧ＶＲＴ１、ＶＲＴ２を生成する順番はこれに限定されず、参照電圧ＶＲＴ２から先に生成してもよい。
【0123】
このように、参照電圧生成回路１５２ＩのオペアンプＡ１が１つであっても、オペアンプＡ１を時分割して使用することで、異なる電圧値の参照電圧ＶＲＴ１、ＶＲＴ２を生成することができる。これにより、オペアンプＡ１の数を削減することができ、参照電圧生成回路１５２Ｉの面積を削減することができる。
【0124】
＜１１．適用例＞
本開示に係る技術は、前述したＣＭＯＳイメージセンサ等の撮像素子の他に、間接ＴＯＦ(Indirect-Time of Flight)方式距離画像センサに対しても適用することができる。間接ＴＯＦ方式距離画像センサは、光源から発した光が対象物で反射し、その反射光の到達位相差の検出に基づいて光飛行時間を計測することによって、対象物までの距離を測定するセンサである。
本開示に係る技術は、前述したＣＭＯＳイメージセンサ等の撮像素子の他に、間接ＴＯＦ(Indirect-Time of Flight)方式距離画像センサに対しても適用することができる。間接ＴＯＦ方式距離画像センサは、光源から発した光が対象物で反射し、その反射光の到達位相差の検出に基づいて光飛行時間を計測することによって、対象物までの距離を測定するセンサである。
【0125】
＜１１．１．システム構成例＞
図２６は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
図２６は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
【0126】
図２６に示すように、間接ＴＯＦ方式距離画像センサ１００００は、センサチップ１０００１、および、当該センサチップ１０００１に対して積層された回路チップ１０００２を含む積層構造を有している。この積層構造において、センサチップ１０００１と回路チップ１０００２とは、ビア（ＶＩＡ）やＣｕ－Ｃｕ接続などの接続部（図示せず）を通して電気的に接続される。尚、図２６では、センサチップ１０００１の配線と回路チップ１０００２の配線とが、上記の接続部を介して電気的に接続された状態を図示している。
【0127】
センサチップ１０００１上には、画素アレイ部１００２０が形成されている。画素アレイ部１００２０は、センサチップ１０００１上に２次元のグリッドパターンで行列状（アレイ状）に配置された複数の画素１０２３０を含んでいる。画素アレイ部１００２０において、複数の画素１０２３０はそれぞれ、赤外光を受光し、光電変換を行ってアナログ画素信号を出力する。画素アレイ部１００２０には、画素列毎に２本の垂直信号線ＶＳＬ1、ＶＳＬ2が配線されている。画素アレイ部１００２０の画素列の数をＭ（Ｍは、整数）とすると、合計で２×Ｍ本の垂直信号線ＶＳＬが画素アレイ部１００２０に配線されている。
【0128】
複数の画素１０２３０はそれぞれ、２つのタップＡ、Ｂ（その詳細については後述する）を有している。２本の垂直信号線ＶＳＬ1、ＶＳＬ2のうち、垂直信号線ＶＳＬ1には、対応する画素列の画素１０２３０のタップＡの電荷に基づく画素信号ＡＩＮP1が出力され、垂直信号線ＶＳＬ2には、対応する画素列の画素１０２３０のタップＢの電荷に基づく画素信号ＡＩＮP2が出力される。画素信号ＡＩＮP1、ＡＩＮP2については後述する。
【0129】
回路チップ１０００２上には、垂直駆動回路１００１０、カラム信号処理部１００４０、出力回路１００６０、および、タイミング制御部１００５０が配置されている。垂直駆動回路１００１０は、画素アレイ部１００２０の各画素１０２３０を画素行の単位で駆動し、画素信号ＡＩＮP1、ＡＩＮP2を出力させる。垂直駆動回路１００１０による駆動の下に、選択行の画素１０２３０から出力された画素信号ＡＩＮP1、ＡＩＮP2は、垂直信号線ＶＳＬ1、ＶＳＬ2を通してカラム信号処理部１００４０に供給される。
【0130】
カラム信号処理部１００４０は、画素アレイ部１００２０の画素列に対応して、例えば、画素列毎に設けられた複数のＡＤＣ（上述のカラムＡＤＣ１３４Ａに相当）を有する構成となっている。各ＡＤＣは、垂直信号線ＶＳＬ1、ＶＳＬ2を通して供給される画素信号ＡＩＮP1、ＡＩＮP2に対して、ＡＤ変換処理を施し、出力回路１００６０に出力する。出力回路１００６０は、カラム信号処理部１００４０から出力されるデジタル化された画素信号ＡＩＮP1、ＡＩＮP2に対してＣＤＳ処理などを実行し、回路チップ１０００２外へ出力する。
【0131】
タイミング制御部１００５０は、各種のタイミング信号、クロック信号、および、制御信号等を生成し、これらの信号を基に、垂直駆動回路１００１０、カラム信号処理部１００４０、および、出力回路１００６０等の駆動制御を行う。
【0132】
＜１１．２．画素の回路構成例＞
図２７は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図である。
図２７は、本開示に係る技術を適用した間接ＴＯＦ方式距離画像センサにおける画素の回路構成の一例を示す回路図である。
【0133】
本例に係る画素１０２３０は、光電変換部として、例えば、フォトダイオード１０２３１を有している。画素１０２３０は、フォトダイオード１０２３１に加えて、オーバーフロートランジスタ１０２４２、２つの転送トランジスタ１０２３２、１０２３７、２つのリセットトランジスタ１０２３３、１０２３８、２つの浮遊拡散層１０２３４、１０２３９、２つの増幅トランジスタ１０２３５、１０２４０、および、２つの選択トランジスタ１０２３６、１０２４１を有する構成となっている。２つの浮遊拡散層１０２３４、１０２３９は、図２６に示すタップＡ、Ｂに相当する。
【0134】
フォトダイオード１０２３１は、受光した光を光電変換して電荷を生成する。フォトダイオード１０２３１については、裏面照射型の画素構造とすることができる。裏面照射型の構造については、ＣＭＯＳイメージセンサの画素構造で述べた通りである。但し、裏面照射型の構造に限られるものではなく、基板表面側から照射される光を取り込む表面照射型の構造とすることもできる。
【0135】
オーバーフロートランジスタ１０２４２は、フォトダイオード１０２３１のカソード電極と電源電圧ＶＤＤの電源ラインとの間に接続されており、フォトダイオード１０２３１をリセットする機能を持つ。具体的には、オーバーフロートランジスタ１０２４２は、垂直駆動回路１００１０から供給されるオーバーフローゲート信号ＯＦＧに応答して導通状態になることで、フォトダイオード１０２３１の電荷をシーケンシャルに電源ラインに排出する。
【0136】
２つの転送トランジスタ１０２３２、１０２３７は、フォトダイオード１０２３１のカソード電極と２つの浮遊拡散層１０２３４、１０２３９のそれぞれとの間に接続されている。そして、転送トランジスタ１０２３２、１０２３７は、垂直駆動回路１００１０から供給される転送信号ＴＲＧに応答して導通状態になることで、フォトダイオード１０２３１で生成された電荷を、浮遊拡散層１０２３４、１０２３９にそれぞれシーケンシャルに転送する。
【0137】
タップＡ、Ｂに相当する浮遊拡散層１０２３４、１０２３９は、フォトダイオード１０２３１から転送された電荷を蓄積し、その電荷量に応じた電圧値の電圧信号に変換し、画素信号ＡＩＮP1、ＡＩＮP2を生成する。
【0138】
２つのリセットトランジスタ１０２３３、１０２３８は、２つの浮遊拡散層１０２３４、１０２３９のそれぞれと電源電圧ＶＤＤの電源ラインとの間に接続されている。そして、リセットトランジスタ１０２３３、１０２３８は、垂直駆動回路１００１０から供給されるリセット信号ＲＳＴに応答して導通状態になることで、浮遊拡散層１０２３４、１０２３９のそれぞれから電荷を引き抜いて、電荷量を初期化する。
【0139】
２つの増幅トランジスタ１０２３５、１０２４０は、電源電圧ＶＤＤの電源ラインと２つの選択トランジスタ１０２３６、１０２４１のそれぞれとの間に接続されており、浮遊拡散層１０２３４、１０２３９のそれぞれで電荷電圧変換された電圧信号をそれぞれ増幅する。
【0140】
２つの選択トランジスタ１０２３６、１０２４１は、２つの増幅トランジスタ１０２３５、１０２４０のそれぞれと垂直信号線ＶＳＬ1、ＶＳＬ2のそれぞれとの間に接続されている。そして、選択トランジスタ１０２３６、１０２４１は、垂直駆動回路１００１０から供給される選択信号ＳＥＬに応答して導通状態になることで、増幅トランジスタ１０２３５、１０２４０のそれぞれで増幅された電圧信号を画素信号ＡＩＮP1、ＡＩＮP2として２の垂直信号線ＶＳＬ1、ＶＳＬ2に出力する。
【0141】
２の垂直信号線ＶＳＬ1、ＶＳＬ2は、画素列毎に、カラム信号処理部１００４０内の１つのＡＤＣの入力端に接続されており、画素列毎に画素１０２３０から出力される画素信号ＡＩＮP1、ＡＩＮP2をＡＤＣに伝送する。
【0142】
尚、画素１０２３０の回路構成については、光電変換によって画素信号ＡＩＮP1、ＡＩＮP2を生成することができる回路構成であれば、図２７に例示した回路構成に限定されるものではない。
【0143】
上記の構成の間接ＴＯＦ方式距離画像センサ１００００において、カラム信号処理部１００４０に設けられた各ＡＤＣに入力される参照電圧を生成する参照電圧生成回路に対して、本開示に係る技術を適用することができる。すなわち、カラム信号処理部１００４０の各ＡＤＣに入力される参照電圧を生成する参照電圧生成回路として、第１～第９実施形態に係る参照電圧生成回路を用いることができる。
【0144】
＜１２．補足＞
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【0145】
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
【0146】
なお、本技術は以下のような構成も取ることができる。
（１）
画素アレイ部から延出する垂直信号線に接続された変換回路と、
所定電圧を出力する電圧生成回路と、
前記所定電圧を入力とし、前記変換回路の参照電圧を出力する参照電圧生成回路と、
を備え、
前記参照電圧生成回路は、
前記所定電圧を所定の倍率で増幅して前記参照電圧を出力するオペアンプと、
一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される容量素子と、
前記容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプのフィードバックループのいずれかに切り替える第１切替回路と、
前記容量素子の一端を前記オペアンプの前記フィードバックループに接続するか否かを切り替える第２切替回路と、
を備える固体撮像装置。
（２）
前記参照電圧生成回路は、前記オペアンプの出力を保持するサンプルホールド回路をさらに備える、（１）に記載の固体撮像装置。
（３）
前記参照電圧生成回路は、前記オペアンプの前記フィードバックループを構成する抵抗回路をさらに備える、（１）または（２）に記載の固体撮像装置。
（４）
前記抵抗回路は可変抵抗回路である、（１）～（３）のいずれか１つに記載の固体撮像装置。
（５）
前記抵抗回路は、前記フィードバックループに所定の分圧比の電圧を印加する、（１）～（３）のいずれか１つに記載の固体撮像装置。
（６）
前記参照電圧生成回路は、
前記所定電圧を所定の倍率で増幅して前記参照電圧を出力する第２オペアンプと、
一端が前記第２オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される第２容量素子と、
前記第２容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記第２オペアンプのフィードバックループのいずれかに切り替える第３切替回路と、
前記第２容量素子の一端を前記第２オペアンプの前記フィードバックループに接続するか否かを切り替える第４切替回路と、
をさらに備える（１）～（５）のいずれか１つに記載の固体撮像装置。
（７）
前記参照電圧生成回路は、前記第２オペアンプの出力を保持する第２サンプルホールド回路をさらに備える、（６）に記載の固体撮像装置。
（８）
前記参照電圧生成回路は、
一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される第２容量素子と、
前記第２容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプの第２フィードバックループのいずれかに切り替える第３切替回路と、
前記第２容量素子の一端に前記オペアンプの前記第２フィードバックループを接続するか否かを切り替える第４切替回路と、
前記オペアンプの前記フィードバックループに接続され、前記オペアンプの出力を保持するサンプルホールド回路と、
前記オペアンプの前記第２フィードバックループに接続され、前記オペアンプの出力を保持する第２サンプルホールド回路と、
前記容量素子および前記第２容量素子のいずれか一方を前記オペアンプの入力端に接続するかを切り替える第５切替回路と、
（１）に記載の固体撮像装置。
（９）
固体撮像装置と、
前記固体撮像装置から出力される信号を処理する信号処理部と、
を備え、
前記固体撮像装置は、
画素アレイ部から延出する垂直信号線に接続された変換回路と、
所定電圧を出力する電圧生成回路と、
前記所定電圧を入力とし、前記変換回路の参照電圧を出力する参照電圧生成回路と、
を備え、
前記参照電圧生成回路は、
前記所定電圧を所定の倍率で増幅して前記参照電圧を出力するオペアンプと、
一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される容量素子と、
前記容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプのフィードバックループのいずれかに切り替える第１切替回路と、
前記容量素子の一端を前記オペアンプの前記フィードバックループに接続するか否かを切り替える第２切替回路と、
を備える電子機器。
（１）
画素アレイ部から延出する垂直信号線に接続された変換回路と、
所定電圧を出力する電圧生成回路と、
前記所定電圧を入力とし、前記変換回路の参照電圧を出力する参照電圧生成回路と、
を備え、
前記参照電圧生成回路は、
前記所定電圧を所定の倍率で増幅して前記参照電圧を出力するオペアンプと、
一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される容量素子と、
前記容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプのフィードバックループのいずれかに切り替える第１切替回路と、
前記容量素子の一端を前記オペアンプの前記フィードバックループに接続するか否かを切り替える第２切替回路と、
を備える固体撮像装置。
（２）
前記参照電圧生成回路は、前記オペアンプの出力を保持するサンプルホールド回路をさらに備える、（１）に記載の固体撮像装置。
（３）
前記参照電圧生成回路は、前記オペアンプの前記フィードバックループを構成する抵抗回路をさらに備える、（１）または（２）に記載の固体撮像装置。
（４）
前記抵抗回路は可変抵抗回路である、（１）～（３）のいずれか１つに記載の固体撮像装置。
（５）
前記抵抗回路は、前記フィードバックループに所定の分圧比の電圧を印加する、（１）～（３）のいずれか１つに記載の固体撮像装置。
（６）
前記参照電圧生成回路は、
前記所定電圧を所定の倍率で増幅して前記参照電圧を出力する第２オペアンプと、
一端が前記第２オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される第２容量素子と、
前記第２容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記第２オペアンプのフィードバックループのいずれかに切り替える第３切替回路と、
前記第２容量素子の一端を前記第２オペアンプの前記フィードバックループに接続するか否かを切り替える第４切替回路と、
をさらに備える（１）～（５）のいずれか１つに記載の固体撮像装置。
（７）
前記参照電圧生成回路は、前記第２オペアンプの出力を保持する第２サンプルホールド回路をさらに備える、（６）に記載の固体撮像装置。
（８）
前記参照電圧生成回路は、
一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される第２容量素子と、
前記第２容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプの第２フィードバックループのいずれかに切り替える第３切替回路と、
前記第２容量素子の一端に前記オペアンプの前記第２フィードバックループを接続するか否かを切り替える第４切替回路と、
前記オペアンプの前記フィードバックループに接続され、前記オペアンプの出力を保持するサンプルホールド回路と、
前記オペアンプの前記第２フィードバックループに接続され、前記オペアンプの出力を保持する第２サンプルホールド回路と、
前記容量素子および前記第２容量素子のいずれか一方を前記オペアンプの入力端に接続するかを切り替える第５切替回路と、
（１）に記載の固体撮像装置。
（９）
固体撮像装置と、
前記固体撮像装置から出力される信号を処理する信号処理部と、
を備え、
前記固体撮像装置は、
画素アレイ部から延出する垂直信号線に接続された変換回路と、
所定電圧を出力する電圧生成回路と、
前記所定電圧を入力とし、前記変換回路の参照電圧を出力する参照電圧生成回路と、
を備え、
前記参照電圧生成回路は、
前記所定電圧を所定の倍率で増幅して前記参照電圧を出力するオペアンプと、
一端が前記オペアンプの、前記所定電圧が入力される入力端とは異なる入力端に接続される容量素子と、
前記容量素子の他端の接続先を、前記所定電圧が出力される前記電圧生成回路の出力端、または、前記オペアンプのフィードバックループのいずれかに切り替える第１切替回路と、
前記容量素子の一端を前記オペアンプの前記フィードバックループに接続するか否かを切り替える第２切替回路と、
を備える電子機器。
【符号の説明】
【0147】
１ 電子機器
１００ 固体撮像装置
１１１ 撮像素子
１４２ 画素駆動配線
１４４ 垂直信号線
１３４ カラム信号処理回路
１３４Ａ ＡＤ変換器
１３４１ 比較器
１３４２ ＳＡＲロジック回路
１３４３ ＤＡＣ
１５１ 電圧生成回路
１５２ 参照電圧生成回路
１００ 固体撮像装置
１１１ 撮像素子
１４２ 画素駆動配線
１４４ 垂直信号線
１３４ カラム信号処理回路
１３４Ａ ＡＤ変換器
１３４１ 比較器
１３４２ ＳＡＲロジック回路
１３４３ ＤＡＣ
１５１ 電圧生成回路
１５２ 参照電圧生成回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】