特許 7485877 情報処理システム、処理方法、およびプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-09

(45)【発行日】2024-05-17

(54)【発明の名称】情報処理システム、処理方法、およびプログラム

(51)【国際特許分類】

   G06F 11/22 20060101AFI20240510BHJP

   G06F 11/10 20060101ALI20240510BHJP

【ＦＩ】

G06F11/22 607G

G06F11/10 648

【請求項の数】 6

(21)【出願番号】P 2022127821

(22)【出願日】2022-08-10

(65)【公開番号】P2024024874

(43)【公開日】2024-02-26

【審査請求日】2022-08-10

(73)【特許権者】

【識別番号】000227205

【氏名又は名称】ＮＥＣプラットフォームズ株式会社

(74)【代理人】

【識別番号】100149548

【弁理士】

【氏名又は名称】松沼 泰史

(74)【代理人】

【識別番号】100181135

【弁理士】

【氏名又は名称】橋本 隆史

(72)【発明者】

【氏名】田中 尚

【審査官】坂東 博司

(56)【参考文献】

【文献】特開２０１４－１７４６７０（ＪＰ，Ａ）

【文献】特開２００９－０８７５０７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １１／２２

Ｇ０６Ｆ １１／１０

(57)【特許請求の範囲】

【請求項1】

スレーブ回路とバスを介して通信を行うバスマスターから前記スレーブ回路の中にあるメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するＥＣＣエラーを生成するＥＣＣエラー検出回路と、
前記メモリの読み出し時の読み出し信号の状態が前記書き込み信号の状態となる不具合が発生した場合に通知されるレスポンス信号の前記ＥＣＣエラー検出回路が生成した前記ＥＣＣエラーに基づいて前記不具合を検出し、前記メモリの読み出し時の書き込み信号に対して通知される前記レスポンス信号の前記ＥＣＣエラーについては無視する前記バスマスターと、
を備える情報処理システム。

【請求項2】

前記メモリに対する処理の種別を示す種別信号が書き込みを示す信号を含む場合に、前記レスポンス信号を前記バスマスターに出力するレスポンス信号生成回路、
請求項１に記載の情報処理システム。

【請求項3】

前記バスマスターは、
前記バスにおける種別信号および識別子の有無を示すバス有効信号を含むリクエスト信号を前記メモリに出力する、
請求項２に記載の情報処理システム。

【請求項4】

前記メモリが出力するメモリ出力データのうちの２ビットを反転させ、反転後のデータを前記ＥＣＣエラー検出回路に出力するメモリ出力反転回路、
を備え、
前記ＥＣＣエラー検出回路は、
前記メモリ出力反転回路が出力した反転後のデータに基づいて、前記ＥＣＣエラーを生成する、
請求項１に記載の情報処理システム。

【請求項5】

スレーブ回路とバスを介して通信を行うバスマスターから前記スレーブ回路の中にあるメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するＥＣＣエラーを生成することと、
前記メモリの読み出し時の読み出し信号の状態が前記書き込み信号の状態となる不具合が発生した場合に通知されるレスポンス信号の生成した前記ＥＣＣエラーに基づいて前記不具合を検出し、前記メモリの読み出し時の書き込み信号に対する前記ＥＣＣエラーについては無視することと、
を含む処理方法。

【請求項6】

コンピュータに、
スレーブ回路とバスを介して通信を行うバスマスターから前記スレーブ回路の中にあるメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するＥＣＣエラーを生成することと、
前記メモリの読み出し時の読み出し信号の状態が前記書き込み信号の状態となる不具合が発生した場合に通知されるレスポンス信号の生成した前記ＥＣＣエラーに基づいて前記不具合を検出し、前記メモリの読み出し時の書き込み信号に対する前記ＥＣＣエラーについては無視することと、
を実行させるプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、情報処理システム、処理方法、およびプログラムに関する。

【背景技術】

【0002】

半導体集積回路から成るスレーブ回路が故障したことを検出する方法の１つとして、故障を検出する対象の全回路を二重化して、常に出力を比較し、比較結果が不一致を示す場合にエラーと判定して、割り込み信号をバスマスターに通知するものがある。特許文献１には、関連する技術として、半導体集積回路における故障の検出に関する技術が開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１４－１７４６７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、故障を検出する対象の全回路を二重化する場合、例えば図９に示すように、二重化した回路により回路規模が増大してしまう。そのため、情報処理システムにおいて、回路規模の増大を抑制し不具合を検出することのできる技術が求められている。

【0005】

本開示の各態様は、上記の課題を解決することのできる情報処理システム、処理方法、およびプログラムを提供することを目的の１つとしている。

【課題を解決するための手段】

【0007】

上記目的を達成するために、本開示の別の態様によれば、情報処理システムは、スレーブ回路とバスを介して通信を行うバスマスターから前記スレーブ回路の中にあるメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するＥＣＣエラーを生成するＥＣＣエラー検出回路と、前記メモリの読み出し時の読み出し信号の状態が前記書き込み信号の状態となる不具合が発生した場合に通知されるレスポンス信号の前記ＥＣＣエラー検出回路が生成した前記ＥＣＣエラーに基づいて前記不具合を検出し、前記メモリの読み出し時の書き込み信号に対して通知される前記レスポンス信号の前記ＥＣＣエラーについては無視する前記バスマスターと、を備える。

【0008】

上記目的を達成するために、本開示の別の態様によれば、処理方法は、スレーブ回路とバスを介して通信を行うバスマスターから前記スレーブ回路の中にあるメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するＥＣＣエラーを生成することと、前記メモリの読み出し時の読み出し信号の状態が前記書き込み信号の状態となる不具合が発生した場合に通知されるレスポンス信号の生成した前記ＥＣＣエラーに基づいて前記不具合を検出し、前記メモリの読み出し時の書き込み信号に対する前記ＥＣＣエラーについては無視することと、を含む。

【0009】

上記目的を達成するために、本開示の別の態様によれば、プログラムは、コンピュータに、スレーブ回路とバスを介して通信を行うバスマスターから前記スレーブ回路の中にあるメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するＥＣＣエラーを生成することと、前記メモリの読み出し時の読み出し信号の状態が前記書き込み信号の状態となる不具合が発生した場合に通知されるレスポンス信号の生成した前記ＥＣＣエラーに基づいて前記不具合を検出し、前記メモリの読み出し時の書き込み信号に対する前記ＥＣＣエラーについては無視することと、を実行させる。

【発明の効果】

【0010】

本開示の各態様によれば、情報処理システムにおいて、回路規模の増大を抑制し不具合を検出することができる。

【図面の簡単な説明】

【0011】

【図1】本開示の第１実施形態による情報処理システムの構成の一例を示す図である。

【図2】本開示の第１実施形態によるメモリ出力反転回路の構成の一例を示す図である。

【図3】本開示の第１実施形態による情報処理システムにおける信号およびデータのタイミングチャートの一例を示す第１の図である。

【図4】本開示の第１実施形態による情報処理システムにおける信号およびデータのタイミングチャートの一例を示す第２の図である。

【図5】本開示の第２実施形態によるメモリ出力反転回路の構成の一例を示す図である。

【図6】本開示の実施形態によるスレーブ回路の最小構成を示す図である。

【図7】本開示の実施形態による最小構成のスレーブ回路の処理フローの一例を示す図である。

【図8】少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。

【図9】二重化した回路の一例を示す図である。

【発明を実施するための形態】

【0012】

以下、図面を参照しながら実施形態について詳しく説明する。
＜第１実施形態＞
図１は、本開示の第１実施形態による情報処理システム１００の構成の一例を示す図である。情報処理システム１００は、図１に示すように、バスマスター１、バス２、およびスレーブ回路２０を備える。
バス２は、バスマスター１およびスレーブ回路２０の間で、種々の信号を伝搬する。バスマスター１は、バス２を介してスレーブ回路２０の後述するメモリ書き込み読み出し制御回路４およびメモリ６にリクエスト信号３を出力する。リクエスト信号３は、バス仕様に応じて構成される。例えば、リクエスト信号３は、バス有効信号、種別信号、識別子（ＩＤ）、データ、アドレスで構成される。バス有効信号は、バスにおける信号の有無を示す信号である。例えば、バス有効信号は、信号がある場合にＨｉｇｈレベルの信号となり、信号がない場合にＬｏｗレベルの信号となる。種別信号は、書き込みまたは読み出しを示す信号を含む信号である。識別子は、１つ１つのリクエストを区別するための番号を示す信号である。なお、バス有効信号、種別信号、識別子（ＩＤ）の具体例は、後述する図４に例示されている。また、バスマスター１は、後述するレスポンス信号をスレーブ回路２０から受ける。バスマスター１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）等自らデータ転送を行うことができる機能マクロである。

【0013】

スレーブ回路２０は、メモリ書き込み読み出し制御回路４、メモリ６、リタイミング回路７、メモリ出力反転回路１０、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）エラー検出回路１２、およびレスポンス信号生成回路１４を備える。

【0014】

メモリ書き込み読み出し制御回路４は、リクエスト信号３を受ける。メモリ書き込み読み出し制御回路４は、リクエスト信号３からメモリ書き込み読み出し制御信号５を生成する。メモリ書き込み読み出し制御信号５は、書き込み制御または読み出し制御を示す。メモリ書き込み読み出し制御信号５は、例えば１ビットの信号である。メモリ書き込み読み出し制御回路４は、生成したメモリ書き込み読み出し制御信号５をメモリ６およびリタイミング回路７に出力する。

【0015】

メモリ６は、リクエスト信号３およびメモリ書き込み読み出し制御信号５を受ける。書き込み読み出し制御信号が書き込みの場合、メモリ６は、アドレスで指定されたメモリ内にデータを書き込む。また、書き込み読み出し制御信号が読み出しの場合、メモリ６は、アドレスで指定されたメモリ内のデータをメモリ出力データ８としてメモリ出力反転回路１０に出力する。

【0016】

リタイミング回路７は、書き込み読み出し制御信号５を受ける。リタイミング回路７は、受けた書き込み読み出し制御信号５をメモリ６が出力するメモリ出力データ８に同期させるリタイミングの処理を行う。リタイミング回路７は、リタイミングの処理後の信号であるリタイミング後のメモリ書き込み読み出し制御信号９をメモリ出力反転回路１０に出力する。

【0017】

メモリ出力反転回路１０は、メモリ書き込み読み出し制御信号９が書き込みのとき、入力データの２ビットを反転させる回路である。図２は、本開示の第１実施形態によるメモリ出力反転回路１０の構成の一例を示す図である。メモリ出力反転回路１０は、図２に示すように、排他的論理和１０１ａ、１０１ｂを備える。排他的論理和１０１ａ、１０１ｂのそれぞれは、メモリ出力データ８およびリタイミング後のメモリ書き込み読み出し制御信号９を受ける。

【0018】

メモリ出力データ８のデータ幅をｎビットとする。排他的論理和１０１ａは、メモリ出力データ８の下位ｎ－２ビットについて、何も処理せずにＥＣＣエラー検出回路１２に出力する。また、排他的論理和１０１ａは、メモリ出力データ８のｎ－１ビット目について、排他的論理和１０１ａにおいて、メモリ出力データ８のｎ－１ビット目およびリタイミング後のメモリ書き込み読み出し制御信号９の排他的論理和を演算する。そして、排他的論理和１０１ａは、演算結果をＥＣＣエラー検出回路１２に出力する。また、排他的論理和１０１ａは、メモリ出力データ８のｎビット目について、排他的論理和１０１ｂにおいて、メモリ出力データ８のｎビット目およびリタイミング後のメモリ書き込み読み出し制御信号９の排他的論理和を演算する。そして、排他的論理和１０１ａは、演算結果をＥＣＣエラー検出回路１２に出力する。なお、排他的論理和１０１ａが出力するデータは、メモリ書き込み読み出し制御信号が書き込み側のとき、メモリ出力データ８のｎ－１ビット目とｎビット目が反転されたデータであるメモリ出力反転回路出力データ１１となる。

【0019】

ＥＣＣエラー検出回路１２は、メモリ出力反転回路出力データ１１を受ける。ＥＣＣエラー検出回路１２は、１ビット及び２ビット以上のデータの符号誤りを検出する。また、ＥＣＣエラー検出回路１２は、１ビットのデータの符号誤りを検出した場合、１ビットエラーの誤り訂正を行う。そして、ＥＣＣエラー検出回路１２は、ＥＣＣエラー１３をレスポンス信号生成回路１４に出力する。ＥＣＣエラー１３は、ＥＣＣが正しいか正しくないかを示す１ビットの信号である。

【0020】

レスポンス信号生成回路１４は、ＥＣＣエラー１３を受ける。レスポンス信号生成回路１４は、ＥＣＣエラー１３を通知するためのレスポンス信号１５を生成する。レスポンス信号１５は、バス仕様に応じて生成される信号である。レスポンス信号１５は、例えば、バス有効信号、データ、識別子（ＩＤ）、エラー通知を含む信号である。レスポンス信号生成回路１４は、生成したレスポンス信号１５を、バス２を介してバスマスター１に出力する。

【0021】

図３は、本開示の第１実施形態による情報処理システム１００における信号およびデータのタイミングチャートの一例を示す第１の図である。図４は、本開示の第１実施形態による情報処理システム１００における信号およびデータのタイミングチャートの一例を示す第２の図である。図３は、スレーブ回路２０において故障が発生していない場合のタイミングチャートである。また、図４は、スレーブ回路２０において故障が発生している場合のタイミングチャートである。

【0022】

まず、図３に示すスレーブ回路２０において故障が発生していない場合のタイミングチャートについて説明する。なお、図３における信号名は、図１における信号名に対応する。

【0023】

バスマスター１は、時刻Ｔ１からＴ３の間に、リクエスト信号３をメモリ書き込み読み出し（ステップＳ１）、メモリ書き込み読み出し制御回路４に出力する。図３では、リクエスト信号３は、バス有効信号、種別信号、識別子（ＩＤ）が示されている。種別信号は、時刻Ｔ１、Ｔ２では書き込み、時刻Ｔ３では読み出しである。メモリ書き込み読み出し制御回路４は、リクエスト信号３に対して１クロック分遅延して、メモリ書き込み読み出し制御信号５を生成する（ステップＳ２）。メモリ書き込み読み出し制御信号５は、“１”の場合書き込み、“０”の場合読み出しである。なお、メモリ書き込み読み出し制御回路４は、リクエスト信号３に対して遅延せずに、メモリ書き込み読み出し制御信号５を生成するものであってもよい。

【0024】

メモリ６は、メモリ書き込み読み出し制御信号５により、時刻Ｔ２、Ｔ３でデータが書き込まれ、時刻Ｔ４でデータが読み出される（ステップＳ３）。メモリ６からのデータの読み出しは、リクエスト信号３に対して１クロック遅延して行われ、メモリ６は読み出されたデータを時刻Ｔ５でメモリ出力反転回路１０に出力する。

【0025】

メモリ出力反転回路１０は、リタイミング後のメモリ書き込み読み出し制御信号９に応じて、メモリ出力データ８のデータの２ビットを反転させる（ステップＳ４）。図３に示す例では、メモリ出力反転回路１０は、時刻Ｔ３、Ｔ４のときにデータを反転させる。

【0026】

ＥＣＣエラー検出回路１２は、時刻Ｔ３、Ｔ４でＥＣＣエラー１３をレスポンス信号生成回路１４に出力する。レスポンス信号生成回路１４は、レスポンス信号１５を、ＥＣＣエラー１３に対して１クロック分遅延した時刻Ｔ４、Ｔ５、Ｔ６で生成し、時刻Ｔ４、Ｔ５でレスポンス信号１５のＥＣＣエラーによりバスマスター１に通知する。レスポンス信号１５の識別子（ＩＤ）が０、１のとき、レスポンス信号生成回路１４は、レスポンス信号１５のＥＣＣエラーが通知される。しかしながら、リクエスト信号３の種別信号は書き込みである。そのため、バスマスター１は、レスポンス信号生成回路１４から通知されるＥＣＣエラーを無視する。

【0027】

次に、図４に示すスレーブ回路２０において故障が発生している場合のタイミングチャートについて説明する。スレーブ回路２０において故障は、メモリ書き込み読み出し制御回路４がメモリ書き込み読み出し制御信号５の読み出しを書き込みとする故障である。

【0028】

メモリ書き込み読み出し制御信号５が常に書き込みであるため、メモリ出力反転回路１０は、常に２ビット反転したメモリ出力反転回路出力データ１１を生成し、生成したメモリ出力反転回路出力データ１１をＥＣＣエラー検出回路１２に出力する。このため、レスポンス信号生成回路１４は、時刻Ｔ４、Ｔ５、Ｔ６でレスポンス信号１５のＥＣＣエラーをバスマスター１に通知する。識別子（ＩＤ）が２のとき、リクエスト信号３の種別信号は読み出しであり、バスマスター１は、ＥＣＣエラーの通知を検出し、メモリ書き込み読み出し制御信号５が読み出しから書き込みに故障したことを検出する。

【0029】

以上、本開示の第１実施形態による情報処理システム１００について説明した。情報処理システム１００において、スレーブ回路２０は、バスマスター１とバス２を介して通信を行う。ＥＣＣエラー検出回路１２（生成手段の一例）は、前記バスマスター１からメモリ６に入力されるリクエスト信号３（書き込み信号の一例）がオン状態の場合に前記メモリ６の出力に関するＥＣＣエラー１３を生成する。レスポンス信号生成回路１４（検出手段の一例）は、前記メモリ６の読み出し時の読み出し信号の状態が不具合により前記リクエスト信号３の状態となった場合に前記ＥＣＣエラー検出回路１２が生成した前記ＥＣＣエラー１３に基づいて前記不具合を検出する。こうすることにより、情報処理システムにおいて、回路規模の増大を抑制し不具合を検出することができる。

【0030】

＜第２実施形態＞
本開示の第２実施形態による情報処理システム１００は、図１に示す本開示の第１実施形態による情報処理システム１００と同様に、バスマスター１、バス２、およびスレーブ回路２０を備える。本開示の第２実施形態による情報処理システム１００は、本開示の第１実施形態による情報処理システム１００と、メモリ出力反転回路１０が異なる。

【0031】

図５は、本開示の第２実施形態によるメモリ出力反転回路１０の構成の一例を示す図である。本開示の第２実施形態によるメモリ出力反転回路１０は、図５に示すように、排他的論理和１０１ｂを備える。

【0032】

排他的論理和１０１ｂは、メモリ出力データ８のｎビット目とリタイミング後のメモリ書き込み読み出し制御信号９との排他的論理和を演算し、演算結果をＥＣＣエラー検出回路１２に出力する。この場合、メモリ出力反転回路１０は、メモリ６が出力するメモリ出力データ８の１ビットを反転する。そのため、ＥＣＣエラー検出回路１２は、１ビットエラーであるＥＣＣエラー１３をレスポンス信号生成回路１４に出力する。

【0033】

レスポンス信号生成回路１４は、１ビットエラーであるＥＣＣエラー１３の場合も２ビットエラーであるＥＣＣエラー１３の場合と同様に、レスポンス信号１５のＥＣＣエラーとしてバスマスターに出力する。なお、１ビットエラーであるＥＣＣエラー１３の場合、ＥＣＣエラー検出回路１２は、誤り訂正を行う。そのため、第２実施形態によるメモリ出力反転回路１０の場合、データの誤りを無くすことができる。

【0034】

以上、本開示の第２実施形態による情報処理システム１００について説明した。情報処理システム１００において、メモリ出力反転回路１０は、排他的論理和１０１ｂを備える。排他的論理和１０１ｂは、メモリ出力データ８のｎビット目とリタイミング後のメモリ書き込み読み出し制御信号９との排他的論理和を演算し、演算結果をＥＣＣエラー検出回路１２に出力する。こうすることにより、第２実施形態によるメモリ出力反転回路１０の場合、データの誤りを無くすことができる。

【0035】

図６は、本開示の実施形態によるスレーブ回路２０の最小構成を示す図である。スレーブ回路２０は、バスマスターとバスを介して通信を行う。スレーブ回路２０は、ＥＣＣエラー検出回路１２（生成手段の一例）、およびレスポンス信号生成回路１４（検出手段の一例）を備える。ＥＣＣエラー検出回路１２は、前記バスマスターからメモリに入力されるリクエスト信号（書き込み信号の一例）がオン状態の場合に前記メモリの出力に関するＥＣＣエラーを生成する。レスポンス信号生成回路は、前記メモリの読み出し時の読み出し信号の状態が不具合により前記リクエスト信号の状態となった場合に前記ＥＣＣエラー検出回路１２が生成した前記ＥＣＣエラーに基づいて前記不具合を検出する。

【0036】

図７は、本開示の実施形態による最小構成のスレーブ回路２０の処理フローの一例を示す図である。次に、本開示の実施形態による最小構成のスレーブ回路２０の処理について図７を参照して説明する。

【0037】

バスマスターとバスを介して通信を行うスレーブ回路２０において、ＥＣＣエラー検出回路１２は、前記バスマスターからメモリに入力されるリクエスト信号（書き込み信号の一例）がオン状態の場合に前記メモリの出力に関するＥＣＣエラーを生成する（ステップＳ１０１）。レスポンス信号生成回路は、前記メモリの読み出し時の読み出し信号の状態が不具合により前記リクエスト信号の状態となった場合に前記ＥＣＣエラー検出回路１２が生成した前記ＥＣＣエラーに基づいて前記不具合を検出する（ステップＳ１０２）。

【0038】

以上、本開示の実施形態による最小構成のスレーブ回路２０について説明した。このスレーブ回路２０により、情報処理システムにおいて、回路規模の増大を抑制し不具合を検出することができる。

【0039】

なお、本開示の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。

【0040】

本開示の実施形態について説明したが、上述の情報処理システム１００、バスマスター１、スレーブ回路２０、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。

【0041】

図８は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。コンピュータ５０は、図８に示すように、ＣＰＵ６０、メインメモリ７０、ストレージ８０、インターフェース９０を備える。例えば、上述の情報処理システム１００、バスマスター１、スレーブ回路２０、その他の制御装置のそれぞれは、コンピュータ５０に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８０に記憶されている。ＣＰＵ６０は、プログラムをストレージ８０から読み出してメインメモリ７０に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６０は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７０に確保する。

【0042】

ストレージ８０の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８０は、コンピュータ５０のバスに直接接続された内部メディアであってもよいし、インターフェース９０または通信回線を介してコンピュータ５０に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５０に配信される場合、配信を受けたコンピュータ５０が当該プログラムをメインメモリ７０に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８０は、一時的でない有形の記憶媒体である。

【0043】

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。

【0044】

本開示のいくつかの実施形態を説明したが、これらの実施形態は、例であり、開示の範囲を限定しない。これらの実施形態は、開示の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。

【0045】

なお、上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

【0046】

（付記１）
バスマスターとバスを介して通信を行うスレーブ回路であって、
前記バスマスターからメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するＥＣＣエラーを生成する生成手段と、
前記メモリの読み出し時の読み出し信号の状態が不具合により前記書き込み信号の状態となった場合に前記生成手段が生成した前記ＥＣＣエラーに基づいて前記不具合を検出する検出手段と、
を備えるスレーブ回路。

【0047】

（付記２）
前記メモリに対する処理の種別を示す種別信号が書き込みを示す信号を含む場合に、前記検出手段は、前記不具合を検出し、検出結果を前記バスを介して前記バスマスターに出力する、
付記１に記載のスレーブ回路。

【0048】

（付記３）
前記検出手段は、
前記バスにおける信号の有無を示すバス有効信号を含む前記検出結果を前記バスマスターに出力する、
付記２に記載のスレーブ回路。

【0049】

（付記４）
前記メモリが出力するメモリ出力データを反転させ、反転後のデータを前記生成手段に出力する反転手段、
を備え、
前記生成手段は、
前記反転手段が出力した反転後のデータに基づいて、前記ＥＣＣエラーを生成する、
付記１から付記３の何れか１つに記載のスレーブ回路。

【0050】

（付記５）
付記１から付記４の何れか１つに記載のスレーブ回路と、
バスを介して前記スレーブ回路と通信を行うバスマスターと、
を備える情報処理システム。

【0051】

（付記６）
バスマスターとバスを介して通信を行うスレーブ回路が実行する処理方法であって、
前記バスマスターからメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するＥＣＣエラーを生成することと、
前記メモリの読み出し時の読み出し信号の状態が不具合により前記書き込み信号の状態となった場合に生成した前記ＥＣＣエラーに基づいて前記不具合を検出することと、
を含む処理方法。

【0052】

（付記７）
バスマスターとバスを介して通信を行うスレーブ回路が有するコンピュータに、
前記バスマスターからメモリに入力される書き込み信号がオン状態の場合に前記メモリの出力に関するＥＣＣエラーを生成することと、
前記メモリの読み出し時の読み出し信号の状態が不具合により前記書き込み信号の状態となった場合に生成した前記ＥＣＣエラーに基づいて前記不具合を検出することと、
を実行させるプログラム。

【符号の説明】

【0053】

１・・・バスマスター
２・・・バス
４・・・メモリ書き込み読み出し制御回路
６・・・メモリ
７・・・リタイミング回路
１０・・・メモリ出力反転回路
１２・・・ＥＣＣエラー検出回路
１４・・・レスポンス信号生成回路
５０・・・コンピュータ
６０・・・ＣＰＵ
７０・・・メインメモリ
８０・・・ストレージ
９０・・・インターフェース
１００・・・情報処理システム

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】