特許 7486545 ロジック回路と統一した主電源電圧を持つサステナブルＤＲＡＭ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-09

(45)【発行日】2024-05-17

(54)【発明の名称】ロジック回路と統一した主電源電圧を持つサステナブルＤＲＡＭ

(51)【国際特許分類】

   G11C 11/4091 20060101AFI20240510BHJP

   G11C 7/08 20060101ALI20240510BHJP

【ＦＩ】

G11C11/4091 124

G11C7/08

【請求項の数】 9

【外国語出願】

(21)【出願番号】P 2022086844

(22)【出願日】2022-05-27

(65)【公開番号】P2022183131

(43)【公開日】2022-12-08

【審査請求日】2022-07-19

(31)【優先権主張番号】17/333,836

(32)【優先日】2021-05-28

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/195,078

(32)【優先日】2021-05-31

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/717,116

(32)【優先日】2022-04-10

(33)【優先権主張国・地域又は機関】US

【前置審査】

(73)【特許権者】

【識別番号】508114395

【氏名又は名称】▲ゆ▼創科技股▲ふん▼有限公司

(73)【特許権者】

【識別番号】521531148

【氏名又は名称】インベンション アンド コラボレーション ラボラトリー プロプライエタリー リミテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】盧 超群

(72)【発明者】

【氏名】夏 濬

(72)【発明者】

【氏名】戎 博斗

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０００－１６４８１３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０１８５０２２（ＵＳ，Ａ１）

【文献】特開２０１０－１８６５３４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／４０９１

Ｇ１１Ｃ ７／０８

(57)【特許請求の範囲】

【請求項1】

複数のＤＲＡＭセルを有するメモリアレイであり、各ＤＲＡＭセルがアクセストランジスタ及びストレージキャパシタを有する、メモリアレイと、
ビットラインを介して前記ＤＲＡＭセルに結合されるセンスアンプと、
前記センスアンプに結合された、前記メモリアレイの外部のデータ経路と、
を有し、
前記ストレージキャパシタに信号ＯＮＥが書き込まれるプロセスにおいて、前記データ経路上の前記信号ＯＮＥの電圧レベルは、前記ストレージキャパシタに格納される前記信号ＯＮＥの電圧レベルよりも低く、前記データ経路上の前記信号ＯＮＥの前記電圧レベルは、０．９－０．５Ｖの間である、
ＤＲＡＭチップ。

【請求項2】

ＪＥＤＥＣによって規定される期間ｔＷＲの終了後にのみ、前記信号ＯＮＥの前記電圧レベルが前記ストレージキャパシタに格納される、請求項１に記載のＤＲＡＭチップ。

【請求項3】

前記データ経路は、グローバルＩ／Ｏ経路及びデータラインを含み、前記グローバルＩ／Ｏ経路上又は前記データライン上の前記信号ＯＮＥの前記電圧レベルは、０．７－０．５Ｖの間である、請求項１に記載のＤＲＡＭチップ。

【請求項4】

アクセストランジスタ及びストレージキャパシタを有するＤＲＡＭセルと、
ビットラインを介して前記ＤＲＡＭセルに結合されるセンスアンプと、
前記センスアンプに結合されたデータ経路と、
を有し、
前記データ経路上の信号ＯＮＥに対応する読み出しデータの電圧レベルが、前記データ経路上の別の信号ＯＮＥに対応する書き込みデータの電圧レベルよりも高い、
ＤＲＡＭチップ。

【請求項5】

前記書き込みデータは前記ストレージキャパシタに格納され、前記ストレージキャパシタに格納される前記書き込みデータの電圧レベルは、前記データ経路上の前記書き込みデータの前記電圧レベルよりも高い、請求項４に記載のＤＲＡＭチップ。

【請求項6】

前記データ経路上の前記信号ＯＮＥに対応する前記読み出しデータの前記電圧レベルは、１．２－１．０Ｖの間であり、前記データ経路上の前記別の信号ＯＮＥに対応する前記書き込みデータの前記電圧レベルは、０．９－０．５Ｖの間である、請求項４に記載のＤＲＡＭチップ。

【請求項7】

アクセストランジスタ及びストレージキャパシタを有するＤＲＡＭセルと、
ビットラインを介して前記ＤＲＡＭセルに結合されるセンスアンプと、
前記センスアンプに結合されたデータ経路と、
を有し、
読み出し動作における前記データ経路のグローバルＩ／Ｏ経路又はデータライン上の電圧スイングが、書き込み動作における前記データ経路の前記グローバルＩ／Ｏ経路又は前記データライン上の電圧スイングよりも大きい、
ＤＲＡＭチップ。

【請求項8】

前記読み出し動作における前記グローバルＩ／Ｏ経路又は前記データライン上の前記電圧スイングは、１．２－１．０Ｖの間であり、前記書き込み動作における前記グローバルＩ／Ｏ経路又は前記データライン上の前記電圧スイングは、０．８－０．６Ｖの間である、請求項７に記載のＤＲＡＭチップ。

【請求項9】

ＤＲＡＭ動作のための制御信号及びアドレス信号の電圧スイングが、前記書き込み動作における前記グローバルＩ／Ｏ経路又は前記データライン上の前記電圧スイングよりも大きい、請求項７に記載のＤＲＡＭチップ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ダイナミックメモリに関し、特に、外部ロジック回路と統一した又は適合した主電源電圧を持つサステナブルダイナミックメモリに関する。

【背景技術】

【0002】

最も広く使用されているＤＲＡＭセルは、そのソースがストレージキャパシタに接続され且つそのドレインがビットラインに接続された１つのアクセストランジスタを持つ。ビットラインは、第１段の交差結合センスアンプに接続され、該センスアンプが、セルアレイから読み出される（ＲＥＡＤされる）信号を、カラムスイッチを介して、Ｉ／Ｏライン（データラインとしても知られる）に接続された第２段のセンスアンプに転送する。書き込み（ＷＲＩＴＥ）動作では、アクセストランジスタを介してストレージキャパシタに正しい信号を書き込むために、信号が、データライン上で一定に保たれるようにＩ／Ｏバッファによって駆動されるとともに、データラインが更に、データを第１段センスアンプ上で一定に保つ。アクセストランジスタは、アクティブモードにある（すなわち、アクセストランジスタがＯＮである）間、ＲＥＡＤ動作又はストレージキャパシタへの正しいデータのＷＲＩＴＥ動作を担うが、アクセストランジスタが非アクティブモードにある（すなわち、アクセストランジスタがＯＦＦである）ときにも、記憶された信号の喪失を回避する。

【0003】

アクセストランジスタは、当該トランジスタ中のリーク電流を最小化するために高い閾値電圧を持つように設計される。しかし、アクセストランジスタがＯＮにされるときのその性能を損なうという欠点をもたらす。結果として、ストレージキャパシタへの信号のＷＲＩＴＥに関してアクセストランジスタが高い駆動能力を持つことを可能にするために、ワードラインをブートストラップすること又は高いＶＰＰ（通常、ワードライン電圧源からの）に接続することが必要とされる。そのような高いＶＰＰは、ワードラインドライバを通って、ワードライン又はアクセストランジスタのゲートにロードされる。ＶＰＰはアクセストランジスタに対する高電圧ストレスであるため、トランジスタの誘電体材料（例えば、酸化物層又はｈｉｇｈ－ｋ材料）を、ＤＲＡＭの他のサポート回路又は周辺回路（例えばコマンドデコーダ、アドレスデコーダ、及び他のＩ／Ｏ回路など）に使用されるトランジスタで使用されるものよりも厚く設計しなければならない。従って、アクセストランジスタの設計は、高い性能又は高い信頼性のいずれかを維持するのかという難題に直面し、信頼性と性能との間の難しいトレードオフを提示する。広く使用されているアクセストランジスタ設計は、高い信頼性を達成することの方に多く焦点を合わせているが、アクセストランジスタの性能を犠牲にしなければならない。

【0004】

簡単に要約すると、従来のアクセストランジスタ設計に関して、それは、ストレージキャパシタに電荷を保持することの長い保持時間を助けるためにリーク電流を低減させるべく高い閾値電圧を持ち、ＶＰＰのような高いワードライン電圧に耐えるために厚いゲート誘電体材料を持ち、アクセストランジスタの性能を犠牲にしている。結果として、通常はＶＣＣレベルを指す信号ＯＮＥ（１）のＷＲＩＴＥ又はＲＥＡＤが、より長い時間を要したり、又は信号ＯＮＥを完全には復元できなかったりする。すなわちフル信号ＶＣＣをストレージキャパシタに完全に書き込むことを満足するには、ＷＲＩＴＥ時間がいっそう長くなる。

【0005】

ＤＲＡＭセルの一般的に使用される設計は、図１Ａに示され得る。ＤＲＡＭセルは、アクセストランジスタ１１及びキャパシタ１２を含む。アクセストランジスタ１１のゲートはワードライン（ＷＬ）に結合され、アクセストランジスタ１１に、ビットライン（ＢＬ）を介して、交差結合センスアンプ２０が結合される。ＤＲＡＭセルは、アクセストランジスタ１１を、ＷＲＩＴＥモードでビットライン（ＢＬ）からキャパシタに格納されるように、又はＲＥＡＤモードでビットラインへと転送されるように、電荷を制御するスイッチとして使用し、複数のＤＲＡＭセルがそれぞれビットラインに接続される。この例では、ＲＥＡＤモードにおいて、セル信号によってビットライン上に転送される信号を増幅することによって交差結合センスアンプによりラッチされる信号ＯＮＥ（１．２Ｖと仮定され、信号ＯＮＥは通常、交差結合センスアンプ２０から提供されるＶＣＣＳＡの電圧レベルに対応する）及び信号ＺＥＲＯ（０Ｖと仮定され、信号ＺＥＲＯは通常、交差結合センスアンプ２０から提供されるＶＳＳの電圧レベルに対応する）が存在し、あるいは、ＷＲＩＴＥモードにおいてセルに正しい信号を格納するためにセンスアンプをツイストさせるように、これらの信号ＯＮＥ及びＺＥＲＯが外部から書き込まれる。

【0006】

図１Ｂは、殆どの現行ＤＲＡＭのアクセス（ＲＥＡＤ又はＷＲＩＴＥ）動作において関係する信号波形を示している。一例を挙げると、２５ナノメートルのＤＲＡＭセルは、一般に、アレイ設計に関連する（それで囲まれた）以下のパラメータを有する：ビットラインＯＮＥ電圧は１．２Ｖ、ワードラインＯＮは、２．７Ｖに至るＶＰＰを有し、ワードラインＯＦＦは約－０．３Ｖの電圧を有し、セルの閾値電圧は約０．７－０．９Ｖの範囲であり、アクセストランジスタの誘電体は、２．７Ｖ（通電テストストレスの下で、許容可能な信頼性マージンのために、この数字は３．４Ｖまで上がる）の下での電界強度に耐えなければならず、また、ワードラインドライバデバイスも厚いゲート誘電体を使用しなければならず、その結果、性能を犠牲にしなければならない。

【0007】

図１Ｂに示すように、最初は、ＤＲＡＭのストレージキャパシタは、スタンバイモード又は非アクティブモードにあり（すなわち、アクセストランジスタはＯＦＦであり）、アクセストランジスタのゲートに結合されたワードラインの電圧レベルは、スタンバイ負電圧（－０．３Ｖ）である。ビットライン（ＢＬ）及びビットラインバー（ＢＬＢ）は、ＶＣＣＳＡ＝１．２ＶにあるＯＮＥレベルと０ＶのＺＥＲＯレベルとの間のＶＣＣＳＡの半分の電圧レベルで等しくされる。ＤＲＡＭセルがアクティブモードに入る（すなわち、アクセストランジスタがＯＮになる）と、ワードラインの電圧レベルが、スタンバイ負電圧（－０．３Ｖ）から上昇され、そして、ＶＣＣＳＡ（１．２Ｖ）とアクセストランジスタの閾値電圧ＶＴ（０．７又は０．８Ｖとし得る）とを足し合わせたものよりも遥かに高いハイレベルＶＰＰ（例えば２．７Ｖなど）まで引き上げられて、アクセストランジスタのゲート－ソース電圧を上回る十分に大きい駆動（例えば、２．７Ｖ－１．２Ｖ－０．８Ｖ＝０．７Ｖ）を提供する。ビットラインがストレージキャパシタに結合される。ワードラインは、アクセス動作（例えばＲＥＡＤ又はＷＲＩＴＥなど）のために、そのような高電圧ＶＰＰで連続的にＯＮである。アクセス動作に続いてＲＥＳＴＯＲＥ（復元）フェーズが進められる。ＲＥＳＴＯＲＥフェーズの間に、交差結合センスアンプが、ストレージキャパシタ内の信号ＯＮＥ又はＺＥＲＯに基づいて、ストレージキャパシタを再充電することになる。ＲＥＳＴＯＲＥフェーズの後、ワードラインが、ＶＰＰから、スタンバイモードでのワードラインの電圧（－０．３Ｖ）まで引き下げられ、アクセストランジスタが非アクティブモードとなる。

【0008】

この高いＶＰＰ電圧のストレスが、アクセストランジスタを、周辺回路のトランジスタに使用されるものよりも厚いゲート酸化膜又はゲート絶縁体で設計させ、それが、例えば短チャネル効果、トランジスタ電流のＯＮ－ＯＦＦ比、及びスイング勾配などの悪化など、アクセストランジスタ性能を劣化させる。さらに、閾値電圧は、周辺回路のトランジスタで使用されるものよりも高いように設計されるものの、スタンバイモード又は非アクティブモードにおけるアクセストランジスタ中のリーク電流が依然として高く、センシングのための蓄積電荷の量を低下させる。１２ｎｍ又は７ｎｍプロセスにおいてＶＣＣＳＡがより低くなると（例えば０．６Ｖなど）、スタンバイモード又は非アクティブモードでのリーク問題が悪化することになる。従って、ＤＲＡＭへの主電源電圧又は移行（transitional）ＤＲＡＭにおけるＶＣＣＳＡ電圧は、ある一定の電圧レベルに維持されるべきである。

【0009】

一方で、高性能コンピューティング又は人工知能（ＡＩ）システム向けのＩＣシステムは、複数のＤＲＡＭチップとロジックチップとで構成される。ロジックチップは、今や、１０ナノメートルプロセスノード又は７ナノメートルプロセスノードを用いてシリコンダイ内に作製されることがあり、５ナノメートルプロセスノードに向かっている。これらのプロセスノードは、プロセスノード毎に指定面積内のトランジスタを２倍に増加させるデバイススケーリング設計によって、基本的にムーアの法則に従っている。しかし、ムーアの法則に従うことができるようにする重要な貢献は、３Ｄトランジスタ構造（例えば、ゲートアラウンド、トライゲート、又はＦＩＮＦＥＴ）の発明及び実行に因るものである。３Ｄ形状又は３Ｄ構造にされたトランジスタは、高性能、低リーク、高信頼性などを届ける。

【0010】

しかしながら、ＤＲＡＭのテクノロジースケーリングは、４５ナノメートルプロセスノード後に遅くなっており、２５ナノメートルプロセスノード後の１Ｘｎｍの導入は、ムーアの法則による予測に従ったＤＲＡＭの歴史の中で起こっていたプロセスノード当たり２年よりも遥かに長い時間を要する。重大な理由は、ＤＲＡＭは、トランジスタ構造が形成された後に高温処理工程を必要とする積層キャパシタ構造を用いており、それ故に、トランジスタのソース及びドレイン接合を、トランジスタのスケーリング則が必要とするほどの浅さに制御するのが困難であることである。結果として、殆どのＤＲＡＭ製品は、サブ２０ナノメートルのプロセスノード向けのロジックプロセスで広く使用されているものと同じプロセス技術を使用していない。

【0011】

さらに悪いことに、ロジック／ＳＯＣ性能が、特に３Ｄトライゲートトランジスタ構造の使用及び改良により、サブ１０ナノメートルの処理及び設計技術によって高度に加速され得るとき、減速されたＤＲＡＭテクノロジーの移行が、ロジックとメモリとの間のデータ転送速度を低下させる周知のメモリウォール（Memory-Wall）効果（実際にはＤＲＡＭウォール）を悪化させる。データ帯域幅とランダムアクセス時間の両方が、ますます大きい性能ギャップとなり、従来のＤＲＡＭでは、ロジック／ＳＯＣチップにデータを提供又は格納するためのメモリビークルとして機能することができない。

【0012】

メモリウォール問題を解決するために、ＤＲＡＭテクノロジー開発は、高帯域ＤＲＡＭ（High-bandwidth ＤＲＡＭ；ＨＢＭ）と呼ばれる３Ｄ－ＤＲＡＭ技術へと導かれている。しかしながら、電子素子技術連合評議会（ＪＥＤＥＣ）によって発行されたＨＢＭ規格では、ＤＲＡＭチップの主電源電圧又は主供給電圧Ｖｄｄは１．２Ｖに定められている。このような主電源電圧はＤＲＡＭチップの外部にある。一方、ロジックチップに使用されるトライゲートトランジスタの主電源電圧は０．６－０．７Ｖにある。図１Ｃに示すように、ＤＲＡＭ回路１００は、Ｉ／Ｏ回路１１０（信号レベル変換回路、駆動インピーダンス調整回路などを含む）と、周辺回路１２０（コマンド／アドレスデコーダなどを含む）と、ＤＲＡＭコア回路１３０（セルアレイなどを含む）とを含む。ロジック回路３００（例えばメモリコントローラなど）と通信するために、ＤＲＡＭ１００とロジック回路３００との間に物理層回路（ＰＨＹ層と呼ばれることもある）２００が存在し、物理層回路２００が更に、Ｉ／Ｏ物理回路２１０（これまた信号レベル変換回路、駆動インピーダンス調整回路などを含む）と、ロジック回路３００と通信するロジック物理回路２２０とを含む。ＤＲＡＭ回路１００における減速したＤＲＡＭテクノロジー移行及びリーク問題に起因して、ＤＲＡＭ回路１００への外部主電源電圧Ｖａは、２．５Ｖ－１．１Ｖの範囲内であり得るが、ロジック回路３００への外部主電源電圧Ｖａ’は例えば０．９Ｖ－０．６Ｖの範囲内であり得る。主電源電圧Ｖａは、ＤＲＡＭ回路１００の外部にあり、例えば前述の電圧源ＶＣＣＳＡ、１／２ＶＣＣＳＡ、ＶＰＰなどの様々な電圧源を生成するためにＤＲＡＭ回路１００によって使用され得る。ＶＣＣＳＡのレベルは、Ｖａのレベルと同じであってもよいし、異なってもよい。

【0013】

ＤＲＡＭ回路１００への主電源電圧Ｖａとロジック回路３００への主電源電圧Ｖａ’との間の違いのため、図１Ｄに示すように、移行ＤＲＡＭ回路において、ＤＲＡＭ回路１００のＩ／Ｏ回路１１０は、ＤＲＡＭ回路１００からの出力信号の電圧レベルを、物理層回路２００のＩ／Ｏ物理回路２１０によって許容される所定のレベルとなるようにレベルアップ又はレベルダウンするための出力レベル変換回路を含むことになる。また、Ｉ／Ｏ１１０は更に、物理層回路２００からの入力信号を基準電圧Ｖｒｅｆと比較して、対応する信号へと変換する入力比較器を含む。同様に、図１Ｅに示すように、物理層回路２００のＩ／Ｏ物理回路２１０も、物理層回路２００からの出力信号の電圧レベルを、ＤＲＡＭ回路１００のＩ／Ｏ回路１１０によって許容される所定のレベルとなるようにレベルアップ又はレベルダウンするための出力レベル変換回路を含み、さらに、ＤＲＡＭ回路１００からの入力信号を別の基準電圧Ｖｒｅｆ’と比較して、対応する信号へと変換する入力比較器を含む。ＤＲＡＭチップとロジックチップとの間の主電源電圧のこれらの不一致は、エネルギー効率の最適化及び性能同期における困難につながる。

【0014】

また、従来の低電力ＤＲＡＭ回路ブロックを示す図１Ｆを参照されたい。入力書き込みデータＸＩＯ（例えば、信号ＯＮＥ又は信号Ｈｉｇｈ）が、データ入力回路ＤＩによって受信され、次いで、重い負荷を持つグローバルＩ／Ｏ経路ＧＩＯに渡される。グローバルＩ／Ｏ経路ＧＩＯ上の書き込みデータの電圧レベルは、一例として１．１Ｖ（例えば、ＤＲＡＭアレイのセンスアンプで使用されるＶＣＣＳＡなど）である。次いで、グローバルＩ／Ｏ経路ＧＩＯ上の書き込みデータが、書き込みデータを主データライン経路（すなわち、データラインＤＬ）に転送するデータラインセンスアンプ７０に送られる。しかしながら、主データライン経路はなおも同様に重い負荷を持ち、データラインＤＬ上の書き込みデータの電圧レベルも１．１Ｖであり得る。次いで、データラインＤＬ上の書き込みデータがメモリアレイ７５に送られ、メモリアレイ７５内で、書き込みデータは、ビットラインＢＬを介して、対応するストレージノードに格納される。通常、図１Ｆに示すように、ビットラインＢＬ上の書き込みデータの電圧レベルは１．１Ｖである。ここで、グローバルＩ／Ｏ経路ＧＩＯ及びデータラインＤＬはデータ経路の一部である。低消費電力を満たすためには、グローバルＩ／Ｏ経路ＧＩＯ上、データラインＤＬ上、及びビットラインＢＬ上の書き込みデータの電圧レベルを、例えば１．１Ｖなど、できるだけ低くすべきである。しかしながら、対応するストレージノードに格納される電圧が低いと、重大なリーク問題に悩まされ、データ破損を生じさせ得る。

【発明の概要】

【0015】

従って、本発明は、外部ロジック回路と統一した主電源電圧を持つサステナブルＤＲＡＭチップを導入することである。本発明の一態様によれば、ＤＲＡＭチップは、第１の維持電圧発生器と、ＤＲＡＭコア回路とを有する。第１の維持電圧発生器は、ＤＲＡＭチップにおいて使用される信号ＯＮＥに対応する電圧レベルよりも高い第１電圧レベルを生成する。ＤＲＡＭコア回路は、アクセストランジスタとストレージキャパシタとを有するＤＲＡＭセルを有し、ＤＲＡＭセルのストレージキャパシタは、第１の維持電圧発生器に選択的に結合されるように構成される。ＤＲＡＭチップへの主電源電圧源の電圧レベルは、外部ロジック回路への主電源電圧源の電圧レベルと同じ又は実質的に同じである。

【0016】

本発明の一態様によれば、ＤＲＡＭチップへの外部主電源電圧源の電圧レベルは０．９Ｖ以下であり、例えば、ＤＲＡＭチップへの外部主電源電圧源の電圧レベルは、０．９Ｖ－０．５Ｖの間であるか、もっと低いかである。

【0017】

本発明の一態様によれば、ＤＲＡＭチップは更に、Ｉ／Ｏ回路、及び該Ｉ／Ｏ回路とＤＲＡＭコア回路との間の周辺回路を有し、Ｉ／Ｏ回路は、入力比較回路及び出力レベル変換回路を有しない。

【0018】

本発明の一態様によれば、周辺回路内のトランジスタのドレイン側への動作供給電圧が、ＤＲＡＭチップへの主電源電圧源の電圧レベルと同じである。また、アクセストランジスタではないＤＲＡＭコア回路内のトランジスタのドレイン側への動作供給電圧が、ＤＲＡＭチップへの主電源電圧源の電圧レベルと同じである。さらに、ＤＲＡＭチップにおいて使用される信号ＯＮＥに対応する電圧レベルが、ＤＲＡＭチップへの主電源電圧源の電圧レベルと同じである。

【0019】

本発明の一態様によれば、ＤＲＡＭチップは更に、Ｉ／Ｏ回路、及び該Ｉ／Ｏ回路とＤＲＡＭコア回路との間の周辺回路を有し、周辺回路からＩ／Ｏ回路への出力データ信号は、Ｉ／Ｏ回路によってレベルアップ又はレベルダウンされず、外部ロジック回路からＤＲＡＭチップへの入力データ信号は、Ｉ／Ｏ回路によって対応する信号を生成するために基準電圧と比較されたりしない。

【0020】

本発明の一態様によれば、ＤＲＡＭチップは更に、アクセストランジスタのゲート端子に結合されたワードラインを有し、ワードラインは、第１期間及び該第１期間後の第２期間にわたってアクセストランジスタをオンにするように選択され、第１の維持電圧発生器は、第２期間の間、ＤＲＡＭセルのストレージキャパシタに電気的に結合される。また、第１期間はアクセス動作期間であり、第２期間は復元フェーズ期間である。さらに、アクセス動作期間の間、キッキング電荷源がＤＲＡＭチップのビットラインに電気的に結合される。

【0021】

本発明の他の一目的によれば、この発明は、外部ロジック回路及び主電源電圧源と結合するように構成されたＤＲＡＭチップを提供する。ＤＲＡＭチップは、ＤＲＡＭコア回路、Ｉ／Ｏ回路、及びＩ／Ｏ回路とＤＲＡＭコア回路との間の周辺回路を有する。ＤＲＡＭコア回路は、アクセストランジスタ及びストレージキャパシタを有するＤＲＡＭセルを有し、Ｉ／Ｏ回路は、外部ロジック回路に結合するように構成される。ＤＲＡＭチップへの主電源電圧源の電圧レベルは、外部ロジック回路への主電源電圧源の電圧レベルと同じ又は実質的に同じであり、ＤＲＡＭチップへの主電源電圧源の電圧レベルは０．９Ｖ以下である。

【0022】

本発明の一態様によれば、周辺回路内のトランジスタのドレイン側への動作供給電圧が、ＤＲＡＭチップへの主電源電圧源の電圧レベルと同じである。また、アクセストランジスタではないＤＲＡＭコア回路内のトランジスタのドレイン側への動作供給電圧が、ＤＲＡＭチップへの主電源電圧源の電圧レベルと同じである。さらに、ＤＲＡＭチップにおいて使用される信号ＯＮＥに対応する電圧レベルが、ＤＲＡＭチップへの主電源電圧源の電圧レベルと同じである。また、Ｉ／Ｏ回路は、入力比較器回路及び出力レベル変換回路を排除又は省略する。

【0023】

本発明の一態様によれば、ＤＲＡＭチップは更に、第１の維持電圧発生器と、アクセストランジスタのゲート端子に結合されたワードラインとを有する。第１の維持電圧発生器は、ＤＲＡＭチップにおいて使用される信号ＯＮＥに対応する電圧レベルよりも高い第１電圧レベルを生成する。ワードラインは、第１期間及び該第１期間後の第２期間にわたってアクセストランジスタをオンにするように選択され、第１の維持電圧発生器は、第２期間の間、ＤＲＡＭセルのストレージキャパシタに電気的に結合される。また、第１期間はアクセス動作期間であり、第２期間は復元フェーズ期間である。

【0024】

本発明の他の一目的は、ＤＲＡＭチップと、該ＤＲＡＭチップに電気的に結合されたロジックチップとを有した、統一した供給電力電圧を有するメモリシステムを提供することである。ＤＲＡＭチップへの主電源電圧源の電圧レベルは、ロジックチップへの主電源電圧源の電圧レベルと同じ又は実質的に同じであり、ＤＲＡＭチップへの主電源電圧源の電圧レベルは０．９Ｖ以下である。

【0025】

本発明の一態様によれば、ＤＲＡＭチップは、ＤＲＡＭ回路を含み、ロジックチップは、ロジック回路及び物理層回路を含む。ＤＲＡＭチップへの主電源電圧源がＤＲＡＭ回路に供給され、ロジックチップへの主電源電圧源がロジック回路及び物理層回路に供給される。

【0026】

本発明の一態様によれば、統一した供給電力電圧を有するメモリシステムは更に、ＤＲＡＭチップに電気的に結合されたベースチップを有する。ＤＲＡＭチップへの主電源電圧源の電圧レベルは、ベースチップへの主電源電圧源の電圧レベルと同じ又は実質的に同じである。

【0027】

本発明の一態様によれば、ＤＲＡＭチップは、ＤＲＡＭ回路を含み、ロジックチップは、ロジック回路を含み、ベースチップは、物理層回路を含む。ＤＲＡＭチップへの主電源電圧源がＤＲＡＭ回路に供給され、ロジックチップへの主電源電圧源がロジック回路に供給され、ベースチップへの主電源電圧源が物理層回路に供給される。

【0028】

本発明の一態様によれば、ＤＲＡＭチップは、ＤＲＡＭセル及び第１の維持電圧発生器を有する。ＤＲＡＭセルは、ストレージキャパシタ及びアクセストランジスタを有し、第１の維持電圧発生器は、ＤＲＡＭチップにおいて使用される信号ＯＮＥに対応する電圧レベルよりも高い第１電圧レベルを生成する。第１の維持電圧発生器は、ＤＲＡＭセルのアクセストランジスタがターンオフされる前に、ＤＲＡＭセルのストレージキャパシタに結合される。

【0029】

本発明の一態様によれば、ＤＲＡＭチップは更に、Ｉ／Ｏ回路、及び該Ｉ／Ｏ回路とＤＲＡＭセルとの間の周辺回路を有し、Ｉ／Ｏ回路は、入力比較回路及び出力レベル変換回路を有しない。

【0030】

本発明の一態様によれば、メモリシステムの物理層回路が、Ｉ／Ｏ物理回路を有し、Ｉ／Ｏ物理回路は、入力比較回路及び出力レベル変換回路を有しない。

【0031】

本発明の他の一実施形態は、ＤＲＡＭチップを提供する。ＤＲＡＭチップは、アクセストランジスタ及びストレージキャパシタを有するＤＲＡＭセルと、ビットラインを介してＤＲＡＭセルに結合されるセンスアンプと、センスアンプに結合されたデータ経路と、を有する。ストレージキャパシタに信号ＯＮＥが書き込まれるプロセスにおいて、データ経路上の信号ＯＮＥの電圧レベルは、ストレージキャパシタに格納される信号ＯＮＥの電圧レベルとは異なる。

【0032】

本発明の一態様によれば、データ経路上の信号ＯＮＥの電圧レベルは、ストレージキャパシタに格納される信号ＯＮＥの電圧レベルよりも低い。

【0033】

本発明の一態様によれば、データ経路上の信号ＯＮＥの電圧レベルは、０．９－０．６Ｖの間である。

【0034】

本発明の他の一態様によれば、信号ＯＮＥの電圧レベルは、ＪＥＤＥＣによって規定される期間ｔＷＲの終了後にのみ、ストレージキャパシタに格納される。

【0035】

本発明の他の一態様によれば、データ経路は、グローバルＩ／Ｏ経路及びデータラインを含み、グローバルＩ／Ｏ経路上又はデータライン上の信号ＯＮＥの電圧レベルは、０．７－０．５Ｖの間である。

【0036】

本発明の他の一目的は、ＤＲＡＭチップを提供することであり、ＤＲＡＭチップは、アクセストランジスタ及びストレージキャパシタを有するＤＲＡＭセルと、ビットラインを介してＤＲＡＭセルに結合されるセンスアンプと、センスアンプに結合されたデータ経路と、を有する。データ経路上の信号ＯＮＥに対応する読み出しデータの電圧レベルが、データ経路上の別の信号ＯＮＥに対応する書き込みデータの電圧レベルよりも高い。

【0037】

本発明の一態様によれば、データ経路上の信号ＯＮＥに対応する読み出しデータの電圧レベルは、１．２－１．０Ｖの間であり、データ経路上の別の信号ＯＮＥに対応する書き込みデータの電圧レベルは、０．８－０．５Ｖの間である。

【0038】

本発明の他の一態様によれば、書き込みデータはストレージキャパシタに格納され、ストレージキャパシタに格納される書き込みデータの電圧レベルは、データ経路上の書き込みデータの電圧レベルよりも高い。

【0039】

本発明の他の一態様によれば、ＪＥＤＥＣによって規定される期間ｔＷＲの終了後にのみ、信号ＯＮＥの電圧レベルがストレージキャパシタに格納される。

【0040】

本発明は更に、アクセストランジスタ及びストレージキャパシタを有するＤＲＡＭセルと、ビットラインを介してＤＲＡＭセルに結合されるセンスアンプと、センスアンプに結合されたデータ経路と、を有するＤＲＡＭチップを提供する。読み出し動作におけるグローバルＩ／Ｏ経路又はデータライン上の電圧スイングが、書き込み動作におけるグローバルＩ／Ｏ経路又はデータライン上の電圧スイングよりも大きい。

【0041】

本発明の他の一態様によれば、読み出し動作におけるグローバルＩ／Ｏ経路又はデータライン上の電圧スイングは、１．２－１．０Ｖの間であり、書き込み動作におけるグローバルＩ／Ｏ経路又はデータライン上の電圧スイングは、０．８－０．６Ｖの間である。

【0042】

本発明の他の一態様によれば、ＤＲＡＭ動作のための制御信号及びアドレス信号の電圧スイングが、書き込み動作におけるグローバルＩ／Ｏ経路又はデータライン上の電圧スイングよりも大きい。請求項３０に記載のＤＲＡＭチップ。

【0043】

様々な図及び図面に示される好適実施形態の以下の詳細な説明を読んだ後、本発明のこれら及び他の目的が当業者に明らかになるであろう。

【図面の簡単な説明】

【0044】

【図1A】ＤＲＡＭセル及びアレイセンスアンプの一般的に使用される設計を示している。

【図1B】殆どの現行ＤＲＡＭのアクセス（ＲＥＡＤ又はＷＲＩＴＥ）動作における関係する信号波形を示している。

【図1C】伝統的設計におけるロジック回路、物理層回路及びＤＲＡＭ回路についての機能ブロックを示している。

【図1D】伝統的設計におけるＤＲＡＭ回路のＩ／Ｏ回路についての機能ブロックの部分を示している。

【図1E】伝統的設計における物理層回路のＩ／Ｏ物理回路についての機能ブロックの部分を示している。

【図1F】従来の低電力ＤＲＡＭの書き込み動作におけるデータ経路上の電圧スイングを示している。

【図2】この発明の一実施形態に従ったＤＲＡＭセルのアクセス（ＲＥＡＤ又はＷＲＩＴＥ）動作における関係する信号波形を示している。

【図3A】ＶＣＣＳＡよりも高い第１の維持電圧源に選択的に結合されるセンスアンプの概略回路を示している。

【図3B】ＶＳＳよりも低い第２の維持電圧源に選択的に結合されるセンスアンプの概略回路を示している。

【図4】この発明の他の一実施形態に従ったＤＲＡＭセルの関係する信号波形を示している。

【図5】プリチャージ動作に関するこの発明の一実施形態の機能ブロック図を示している。

【図6】この発明に従ったプリチャージ動作のためのセンスアンプの動作を示している。

【図7】この発明の他の一実施形態に従ったＤＲＡＭセルの動作における関係する信号波形を示している。

【図8A】この発明の他の一実施形態に従った３つのキックを有するＤＲＡＭセルの動作における関係する信号波形を示している。

【図8B】この発明の他の一実施形態に従った２つのキックを有するＤＲＡＭセルの動作における関係する信号波形を示している。

【図8C】この発明の他の一実施形態に従った別の２つのキックを有するＤＲＡＭセルの動作における関係する信号波形を示している。

【図8D】この発明の他の一実施形態に従った別の３つのキックを有するＤＲＡＭセルの動作における関係する信号波形を示している。

【図8E】この発明の一実施形態に従ったＤＲＡＭセルの動作におけるキック期間とビットラインの信号との間の関係を示している。

【図9A】本発明に従ったロジック回路、物理層回路及びＤＲＡＭ回路についての機能ブロックを示している。

【図9B】本発明に従ったＤＲＡＭ回路のＩ／Ｏ回路についての機能ブロックの部分を示している。

【図9C】本発明に従った物理層回路のＩ／Ｏ物理回路についての機能ブロックの部分を示している。

【図10】本発明の他の一実施形態に従ったＤＲＡＭセルのＷＲＩＴＥ動作における関係する信号波形を示している。

【図11】ＤＲＡＭセルのＷＲＩＴＥ動作において２つの別々の電圧源に選択的に結合されるセンスアンプの概略回路を示している。

【図12】本発明に従った書き込み動作及び読み出し動作におけるデータ経路上の電圧スイングを示している。

【発明を実施するための形態】

【0045】

開示される装置及び方法の以下に記載される実施形態の詳細な説明は、図面を参照して、限定ではなく例示としてここに提示される。特定の実施形態が詳細に図示され説明されるが、理解されるべきことには、添付の請求項の範囲から逸脱することなく様々な変形及び変更が為され得る。本発明の範囲は、これら構成コンポーネントの数、材料、形状、相対配置などに限定されず、本発明の実施形態の例として簡単に開示される。

【0046】

この発明は、サステナブルストレージアーキテクチャを有するＤＲＡＭを開示し、当該ＤＲＡＭにおいては、アクセストランジスタのターンオフの前にＤＲＡＭセルのストレージキャパシタに維持電圧源が電気的に結合され、且つ、維持電圧源の電圧レベルが通常の信号ＯＮＥの電圧レベルよりも高く、又は維持電圧源の電圧レベルが通常の信号ＺＥＲＯの電圧レベルよりも低くされる。ＤＲＡＭ動作（例えば自動プリチャージ動作、ＲＥＳＴＯＲＥフェーズ、及びプリチャージフェーズなど）が、選択されたＤＲＡＭセルにそのアクセストランジスタをターンオンさせる。従って、アクセストランジスタのターンオンステージ中に前記維持電圧源をＤＲＡＭセルのストレージキャパシタに結合することにより、アクセストランジスタのターンオフステージ後に、たとえアクセストランジスタ中のリーク電流が存在したとしても、ストレージキャパシタは、従来のＤＲＡＭ構造と比較して長い期間にわたって持続することができる。

【0047】

図２は、この発明の一実施形態に従ったＤＲＡＭセルのアクセス（ＲＥＡＤ又はＷＲＩＴＥ）動作について関係する信号波形を示している。ＤＲＡＭのスタンバイモードから開始することにより、ワードラインＷＬは、アクセストランジスタ１１を完全にオフにするために－０．３Ｖにバイアスされる。この実施形態において、ＶＣＣＳＡは１．２Ｖに設定され、ＶＳＳは０Ｖに設定されている。この例において、信号ＯＮＥのレベルは１．２Ｖであり、信号ＺＥＲＯのレベルは０Ｖ（ＧＮＤ）である。ビットライン（ＢＬ及びＢＬＢ）は、ＶＣＣＳＡ＝１．２Ｖにある信号ＯＮＥレベルとＶＳＳ＝０Ｖにある信号ＺＥＲＯレベルとの間の０．６Ｖの電圧レベルで等しくされている。

【0048】

Ｔ０にて、ワードライン電圧が、－０．３Ｖから、１．２ＶのＶＣＣＳＳＡ及び０．８Ｖのアクセストランジスタの閾値電圧よりも遥かに高い２．７Ｖまでランプアップされて、オンにされたアクセストランジスタ１１が信号ＯＮＥ又はＺＥＲＯのいずれかをビットラインに転送するのに十分な駆動を与える。信号が一定の大きさに発達するまで、センスアンプ２０がアクティブにされて、ビットライン（ＢＬ）及びビットラインバー（ＢＬＢ）を横切る信号を増幅する。Ｔ１の後、ＲＥＡＤ動作（ビットライン上にセル信号によって伝達された信号を増幅することによる）又はＷＲＩＴＥ動作（これらの信号ＯＮＥ及びＺＥＲＯが、センスアンプ２０をツイストさせるように外部から書き込まれて、ＤＲＡＭセルに正しい信号を格納する）のいずれかを実行することができる。当然ながら、ＲＥＡＤ又はＷＲＩＴＥの他に、Ｔ１後に他のＤＲＡＭ動作が実行されてもよい。すなわち、Ｔ１とＴ２との間の期間中、ＤＲＡＭセルはアクセス可能である。

【0049】

Ｔ２後のＲＥＳＴＯＲＥフェーズにおいて、アクセストランジスタ１１の誘電体は、適度に短い復元時間にわたって、依然としてワードラインからのＶＰＰをかけられる。このＲＥＳＴＯＲＥフェーズにおいて、ＤＲＡＭセルのキャパシタに意図的に第１の維持電圧源が結合される。第１の維持電圧源の電圧レベルは、１．２ＶのＶＣＣＳＡ（又は信号ＯＮＥの電圧レベル）よりも高い。これは、第１の維持電圧源に選択的に結合されるセンスアンプ２０の概略回路を示すものである図３Ａに示すように、第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）をセンスアンプ２０に接続又は結合する（例えば、スイッチ１３をターンオンすることによってなど）ことによって行われ得る。このＲＥＳＴＯＲＥフェーズの間、図３Ａに示すように、元のＶＣＣＳＡ電圧源はセンスアンプから切り離され（例えば、スイッチ１４をターンオフすることによってなど）、第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）がセンスアンプ２０に接続される。Ｍ１は、第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）がＶＣＣＳＡよりも高いように、正の数とし得る。一例において、Ｍ１は、例えば０．６Ｖなど、ＶＣＣＳＡの１／３からＶＣＣＳＡの２／３までの範囲内とし得る。例えば、信号ＯＮＥが元々ストレージキャパシタ内にあるとき、このＲＥＳＴＯＲＥフェーズの間、第１の維持電圧源からの１．２Ｖ＋０．６Ｖの電圧レベルが、センスアンプ２０を介してストレージキャパシタ１２に供給される。すなわち、図２のＴ３でのアクセストランジスタ１１のターンオフ（すなわち、ワードラインＷＬが、２．７ＶのＶＰＰから－０．３Ｖのスタンバイモードでのワードライン電圧まで引き下げられる）前に、ストレージキャパシタ１２に、通常の信号ＯＮＥの電圧レベル（ＶＣＣＳＡ）よりも高い第１の維持電圧源の電圧レベルが供給される。従って、アクセストランジスタ１１のターンオフ後、アクセストランジスタ１１中のリーク電流が存在しても、ストレージキャパシタ１２は、従来のＤＲＡＭ構造と比較して長い期間にわたって持続することができる。一実施形態において、アクセストランジスタ１１のターンオフ後、又はＲＥＳＴＯＲＥフェーズ後、第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）は、センスアンプ２０から切り離され得る。加えて、図２に示すように、ビットライン（ＢＬ）の電圧レベルがＶｂｌにリセットされるように、ビットライン（ＢＬ）が、Ｖｂｌの電圧レベルを有するビットライン電圧源に結合され得る。図３Ａに示すスイッチ１３及び１４はＰＭＯＳトランジスタであり、レイアウトの観点から、これらのＰＭＯＳトランジスタを収容する追加のＮウェルを準備する必要がある。レイアウトを単純化するために、スイッチ１３及び１４をＭＮＯＳトランジスタとして、これらのＮＭＯＳトランジスタがｐ基板内に位置するようにしてもよい。しかしながら、そうすることは、ＮＭＯＳトランジスタを完全にオンにするために、より高い電圧を必要とする。

【0050】

他の一実施形態において、Ｔ２後のＲＥＳＴＯＲＥフェーズにおいて、ＲＥＳＴＯＲＥフェーズ中のＤＲＡＭセルのキャパシタに意図的に第２の維持電圧源が結合される。第２の維持電圧源の電圧レベルは、電圧源ＶＳＳ（０Ｖ又は信号ＺＥＲＯの電圧レベル）よりも低い。これは、図３Ｂに示すように、第２の維持電圧源（ＶＳＳ－Ｍ２）をセンスアンプ２０に接続する（例えば、スイッチ２３をターンオンすることによってなど）ことによって行われ得る。図３Ｂは、ＶＳＳよりも低い第２の維持電圧源（ＶＳＳ－Ｍ２）に選択的に結合されるセンスアンプの概略回路を示しており、Ｍ２は正の数とし得る。一例において、Ｍ２は、例えば０．６Ｖなど、０．４Ｖ－０．８Ｖの範囲内とし得る。当然ながら、ＲＥＳＴＯＲＥフェーズ中に第２の維持電圧源がセンスアンプ２０に結合されるとき、電圧源ＶＳＳはセンスアンプ２０から切り離される（例えば、スイッチ２４をターンオフすることによってなど）。信号ＺＥＲＯが元々ストレージキャパシタ１２内にあるとき、このＲＥＳＴＯＲＥフェーズの間、－０．６Ｖの電圧レベルがストレージキャパシタに供給される。すなわち、図２のＴ３でのアクセストランジスタ１１のターンオフ（すなわち、ワードラインＷＬが、ＶＰＰからスタンバイモードでのワードライン電圧まで引き下げられる）前に、ストレージキャパシタ１２に、通常の信号ＺＥＲＯの電圧レベル（ＶＳＳ）よりも低い第２の維持電圧源の電圧レベルが供給される。一実施形態において、アクセストランジスタ１１のターンオフ後、又はＲＥＳＴＯＲＥフェーズ後、第２の維持電圧源（ＶＳＳ－Ｍ２）は、センスアンプ２０から切り離され得る。

【0051】

当然ながら、他の一実施形態において、第１及び第２の維持電圧源の両方が、ＲＥＳＴＯＲＥフェーズ中にＤＲＡＭセルのキャパシタに意図的に結合され得る。従って、ワードラインＷＬがＶＰＰからスタンバイモードでのワードライン電圧に引き下げられる前に、信号ＯＮＥが元々ストレージキャパシタにある場合には、１．２Ｖ＋０．６Ｖの電圧レベルがストレージキャパシタに格納され、信号ＺＥＲＯが元々ストレージキャパシタにある場合には、－０．６Ｖの電圧レベルがストレージキャパシタに格納される。

【0052】

アクセストランジスタを通して漏れることなく格納電荷を維持すべく、リーク電流を低減させるために、通常、アクセストランジスタに非常に高い閾値電圧を持たせる設計が行われる。ＶＣＣＳＡが０．６Ｖまで下げられるとき、ＤＲＡＭ設計の周辺回路には７ｎｍ又は５ｎｍプロセスのトライゲート又はＦｉｎＦＥＴトランジスタが採用され、それに従って、これらのトランジスタの閾値電圧が、例えば０．３Ｖまで下げられることになるなど、スケーリングされ得る。この実施形態において、アクセストランジスタの閾値電圧は、意図的に０．５－０．６Ｖまで上昇され得る。そうして、ストレージキャパシタからのリーク電流が、少なくとも３から４ｄｅｃａｄｅだけ急激に減少する（＝０．６－０．３～０．３Ｖ、Ｓファクタが６８ｍＶ／ｄｅｃａｄｅである場合、リークを周辺トライゲートデバイスのそれよりも４ｄｅｃａｄｅ減らすことができ、閾値電圧が０．５Ｖに上昇される場合、リーク電流は２から３ｄｅｃａｄｅになるはずである）。閾値電圧をＶＣＣＳＡ近くまで又は少なくとも０．６Ｖの８０％超まで上げることを提案する。実施形態において、アクセストランジスタ（例えばフィンＦＥＴ又はトライゲートトランジスタなど）のゲート誘電体厚さは、その厚さを増すことなく、なおも周辺トランジスタのそれに維持され、トライゲート構造を使用することの高性能メリットを維持することができる。

【0053】

図４は、この発明の他の一実施形態に従ったＤＲＡＭセルの関係する信号波形を示している。この例において、信号ＯＮＥのレベルは０．６Ｖであり、信号ＺＥＲＯのレベルは０Ｖ（ＧＮＤ）である。Ｔ２後のＲＥＳＴＯＲＥフェーズにおいて、ＲＥＳＴＯＲＥフェーズ中のＤＲＡＭセルのキャパシタに意図的に第１の維持電圧源が結合される。第１の維持電圧源の電圧レベルは、０．６ＶのＶＣＣＳＡ（又は信号ＯＮＥの電圧レベル）よりも高い。これは、第１の維持電圧源（ＶＣＣＳＡ＋Ｋ）をセンスアンプに接続することによって行われることができ、Ｋは正の数とし得る。一例において、Ｋは、例えば０．３Ｖ又は０．４Ｖなど、ＶＣＣＳＡの１／３からＶＣＣＳＡの２／３までの範囲内とし得る。従って、０．６Ｖの信号ＯＮＥが元々ストレージキャパシタ内にあるとき、このＲＥＳＴＯＲＥフェーズの間、０．６Ｖ＋０．４Ｖの電圧レベルがストレージキャパシタに供給される。すなわち、図４のＴ３でのアクセストランジスタのターンオフ（すなわち、ワードラインＷＬがＶＰＰからスタンバイモードでのワードライン電圧まで引き下げられる）前に、ストレージキャパシタに、通常の信号ＯＮＥの電圧レベル（０．６ＶのＶＣＣＳＡ）よりも高い第１の維持電圧源の電圧レベルが供給される。従って、ワードラインＷＬがＶＰＰに引き上げられた後であって、ワードラインがスタンバイモード又は非アクティブモードに引き下げられる前において、信号ＯＮＥが元々ストレージキャパシタにあるときに１Ｖの電圧レベルがストレージキャパシタに格納される。一実施形態において、ＲＥＳＴＯＲＥフェーズ後、図４に示すように、ビットライン（ＢＬ）の電圧レベル及びビットラインバー（ＢＬＢ）の電圧レベルがＶｂｌにリセットされるように、ビットライン（ＢＬ）及びビットラインバー（ＢＬＢ）が、Ｖｂｌの電圧レベルを有するビットライン電圧源に結合され得る。

【0054】

当然ながら、前述したように、ワードラインＷＬがＶＰＰからスタンバイモードでのワードライン電圧に引き下げられる前に、信号ＺＥＲＯが元々ストレージキャパシタにある場合には、第２の維持電圧源の電圧レベルをストレージキャパシタに格納することができ、第２の維持電圧源の電圧レベルは、例えば－０．４Ｖなど、信号ＺＥＲＯの電圧レベルよりも低い。

【0055】

図５は、プリチャージ動作についての回路及び機能ブロック図に関する他の一実施形態を示している。この実施形態において、ＶＣＣＳＡは０．６Ｖに設定され、ＶＳＳは０Ｖに設定されている。プリチャージ動作において、メモリセクション５（“Ｓｅｃ５”）内の選択された（１つ以上の）ワードラインに接続された全てのＤＲＡＭセルがプリチャージされ、他のメモリセクション（例えば“Ｓｅｃ４”、“Ｓｅｃ６”など）内の非選択のワードラインに接続されたＤＲＡＭセルはアイドル状態になる。

【0056】

選択された（１つ以上の）ワードラインに接続されたＤＲＡＭセルに結合されたセンスアンプ４１及び４２は、プリチャージキッカー３０によって第３の維持電圧源ＶＨＳＡ（０．６Ｖ＋Ｋ）にキックされ、その結果、より強いドレイン－ソース電界がセルへの信号復元を加速することができる。第３の維持電圧源ＶＨＳＡは、例えば０．３Ｖ又は０．４Ｖなど約数百ｍＶだけ、ＶＣＣＳＡ（０．６Ｖ）よりも高い。さらに、選択された（１つ以上の）ワードラインがＯＦＦにされる（すなわち、選択された（１つ以上の）ワードラインに結合されたＤＲＡＭセルのアクセストランジスタがＯＦＦにされる）前に、元の信号ＯＮＥの電圧レベルよりも高い０．６Ｖ＋０．４Ｖの電圧レベルが、ストレージキャパシタに格納され得る。一方、選択されていない（１つ以上の）ワードラインに接続されたＤＲＡＭセルに結合されたセンスアンプは、キックアップされずに、依然としてＶＣＣＳＡに結合される。

【0057】

図６は、プリチャージフェーズのためのセンスアンプの動作を説明するものであり、図６で使用される記号の意味は以下の通りである：
ＶＣＣＳＡ：ビットラインセンスアンプ電圧
ＶＨＳＡ：第３の維持電圧源
ＬＳＬＰ：選択されたビットラインセンスアンプＨｉｇｈ電圧
ＬＳＬＮ：選択されたビットラインセンスアンプＬｏｗ電圧
Ｖｐｌ：プレート電圧
ＳＮ：ストレージノード
ＷＬ：ワードライン
ＢＬ：ビットライン
Ｖｓｇ１、Ｖｓｇ２：Ｐ１、Ｐ２のソース－ゲート電圧
Ｖｇｓ３、Ｖｇｓ４：Ｎ３、Ｎ４のゲート－ソース電圧
Ｖｓｇ５、Ｖｓｇ６：Ｐ５、Ｐ６のソース－ゲート電圧
Ｖｇｓ７、Ｖｇｓ８：Ｎ７、Ｎ８のゲート－ソース電圧。

【0058】

図６を参照するに、ワードラインＷＬ１００が、例えばＳＮ１及びＳＮ９などの複数のストレージノードに結合される。ワードラインＷＬ１００に接続されたストレージノードＳＮ１に信号ＯＮＥ（０．６Ｖ）が格納されるとき、プリチャージコマンドが発行され且つワードラインＷＬ１００が選択された（すなわち、ワードラインがＯＮにされた）後、センスアンプのＬＳＬＰがＶＨＳＡ（１．０Ｖ）に結合され、従って、ＬＳＬＰが０．６Ｖから１．０Ｖにキックされ、ＬＳＬＮは０Ｖに留まる。従って、センスアンプのトランジスタＰ１はＯＦＦであり、Ｖｓｇ１＝０Ｖである。また、センスアンプのトランジスタＰ２はＯＮであり、Ｖｓｇ２は０．６Ｖから１．０Ｖにキックされ、１．０ＶがビットラインＢＬ１を介してストレージノードＳＮ１に完全に充電される。一方、センスアンプのトランジスタＮ３はＯＮであり、Ｖｇｓ３も０．６Ｖから１．０Ｖにキックされる。また、センスアンプのトランジスタＮ４はＯＦＦであり、Ｖｇｓ４は０Ｖである。

【0059】

ワードラインＷＬ１００に接続されたストレージノードＳＮ９に信号ＺＥＲＯ（０Ｖ）が格納されるとき、プリチャージコマンドが発行され且つワードラインＷＬ１００が選択された後、センスアンプがＶＨＳＡ（１．０Ｖ）に結合され、従って、ＬＳＬＰが０．６Ｖから１．０Ｖにキックされ、ＬＳＬＮは０Ｖに留まる。従って、センスアンプのトランジスタＰ５はＯＮであり、Ｖｓｇ５は０．６Ｖから１．０Ｖにキックされる。また、センスアンプのトランジスタＰ６はＯＦＦであり、Ｖｓｇ２は０Ｖである。一方、センスアンプのトランジスタＮ７はＯＦＦであり、Ｖｇｓ７は０Ｖである。また、センスアンプのトランジスタＮ８はＯＮであり、Ｖｇｓ８は０．６Ｖから１．０Ｖにキックされ、０ＶがビットラインＢＬ９を介してストレージノードＳＮ９に強く復元される。当然ながら、前述したように、信号ＺＥＲＯが元々ストレージキャパシタにあるとき、ＬＳＬＮは、プリチャージフェーズの間に、別の維持電圧源ＶＬＳＮ（０Ｖ－Ｋ）に結合され得る。ＶＬＳＮは、信号ＺＥＲＯの電圧レベルよりも低く、この場合、ＶＬＳＮは、－０．４Ｖとし得る。そして、プリチャージフェーズにおいて、－０．４ＶがビットラインＢＬ９を介してストレージノードＳＮ９に強く復元される。

【0060】

他の一実施形態において、図７に示すように、Ｔ０の後、ＤＲＡＭセルのアクセストランジスタをターンオンするためにワードライン電圧がランプアップされる。そして、ＤＲＡＭの通常のＲＥＡＤ又はＷＲＩＴＥアクセスにて実行すべきアクティブコマンドが存在する。ＪＥＤＥＣによって定義されるｔＲＣＤを低減させるために、アクティブコマンドの実行中に、ＶＣＣＳＡよりも少し高い対応する電圧（例えばＶＣＣＳＡ＋ΔＮなど）がセンスアンプに接続され得る（図３Ａに示すスイッチ１４をターンオフするとともにスイッチ１３をターンオンにすることによる）。このような電圧レベル又は電圧源が、Ｔ１とＴ２との間の期間（すなわちアクセス動作期間）の間、ビットラインに結合される。従って、対応する電圧（ＶＣＣＳＡ＋ΔＮ）が、アクティブコマンドに従ってセンスアンプに接続され得る。故に、ビットラインの信号は、アクティブコマンドの実行中に少なくともＶＣＣＳＡ＋ΔＮにポンプ（又はキック）される。ビットライン信号におけるこのようなポンプ又はキックをアクティブキックと呼び得る。ビットラインに対するこのようなアクティブなキックは信号センシングを早める。アクティブコマンド又はアクティブキックの実行後、通常の電圧源ＶＣＣＳＡがセンスアンプに接続され、続くＲＥＡＤ又はＷＲＩＴＥ動作においてビットラインの信号はＶＣＣＳＡに戻る。同様に、Ｔ２後のＲＥＳＴＯＲＥ（又はプリチャージ）フェーズにおいて、第１の維持電圧源ＶＣＣＳＡ＋Ｍ１（又はＶＣＣＳＡよりも高い異なる維持電圧）が、このＲＥＳＴＯＲＥフェーズ中のＤＲＡＭセルのキャパシタに再び結合される。すなわち、このＲＥＳＴＯＲＥ（又はプリチャージ）フェーズの間、センスアンプから元のＶＣＣＳＡ電圧源が切り離され（例えば、図３Ａに示すスイッチ１４をターンオフにすることによってなど）、第１の維持電圧源ＶＣＣＳＡ＋Ｍ１がセンスアンプ２０に接続される（例えば、図３Ａに示すスイッチ１３をターンオンすることによってなど）。ビットラインの信号は、少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）される。ビットライン信号におけるこのようなポンプ又はキックをリストアキックと呼び得る。従って、ＤＲＡＭセルのアクセストランジスタを完全にオフにするためにワードラインＷＬが引き下げられる前に、ＤＲＡＭセルのストレージキャパシタに、通常の信号ＯＮＥの電圧レベル（ＶＣＣＳＡ）よりも高い第１の維持電圧源の電圧レベルが供給され、たとえアクセストランジスタ中にリーク電流が存在しても、ＤＲＡＭセルのストレージキャパシタは、従来のＤＲＡＭ構造と比較して長い期間にわたって持続することができる。

【0061】

一実施形態において、アクティブキックで使用される対応する電圧（ＶＣＣＳＡ＋ΔＮ）は、リストアキックで使用される第１の維持電圧（ＶＣＣＳＡ＋Ｍ１）よりも低い。他の一実施形態において、アクティブキックで使用される対応する電圧（ＶＣＣＳＡ＋ΔＮ）は、リストアキックで使用される第１の維持電圧（ＶＣＣＳＡ＋Ｍ１）と同じ又は実質的に同じである。対応する電圧（ＶＣＣＳＡ＋ΔＮ）及び第１維持電圧（ＶＣＣＳＡ＋Ｍ１）は、それぞれ、２つの異なる電圧源から生成され得る。あるいは、ビットラインの電圧をキックするためにアクティブキックで使用される対応する電圧（ＶＣＣＳＡ＋ΔＮ）は、第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）から生成され得るが、ビットラインが、（ＶＣＣＳＡ＋Ｍ１）ではなく、対応する電圧（ＶＣＣＳＡ＋ΔＮ）までポンプ又はキックされるだけであるように、第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）をビットラインに接続する継続時間が調節される。当然ながら、本発明において、電圧（ＶＣＣＳＡ＋Ｍ１）、電圧（ＶＣＣＳＡ＋ΔＮ）、及び電圧（ＶＣＣＳＡ）は、ＤＲＡＭの内部で生成又は変換されてもよいし、ＤＲＡＭチップの外部の他の電圧源から供給又は変換されてもよい。また、アクティブキック中にビットラインを電圧レベルＶＣＣＳＡ＋ΔＮ又はＶＣＣＳＡ＋Ｍ１まで上昇させることは、ブーストラップ回路によって行われることができ、ブーストラップ回路内のキャパシタの電荷がビットラインに結合される。電圧源であろうと、ブーストラップ回路であろうと、電荷源とみなすことができ、従って、アクティブキック中に電荷源によって、ビットラインが電圧レベルＶＣＣＳＡ＋ΔＮ又はＶＣＣＳＡ＋Ｍ１までキック又はポンプされ得る。

【0062】

図８Ａは、この発明の他の一実施形態に従ったＤＲＡＭセルの動作についての関係する信号波形を示している。Ｔ１とＴ２の間の期間において、実行すべきアクティブコマンドが存在し、対応する第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）が、アクティブ動作中のセンスアンプに接続され得る。従って、ビットラインの信号が、アクティブコマンドの間、少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）される。アクティブコマンドの実行後、通常の電圧源ＶＣＣＳＡがセンスアンプに接続され、そして、ビットラインの信号がＶＣＣＳＡに戻る。アクティブコマンドの後、Ｔ２の前に１つ（又はそれ以上）の読み出しコマンドを実行することができ、読み出しコマンドの間にビットラインの信号が少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）されるように、第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）が、読み出しコマンド中に再びセンスアンプに接続され得る。読み出しコマンドの実行後、通常の電圧源ＶＣＣＳＡが再びセンスアンプに接続され（図３Ａに示すスイッチ１３をターンオフするとともにスイッチ１４をターンオンすることにる）、そして、ビットラインの信号がＶＣＣＳＡに戻る。
読み出しコマンド中のビットラインに対するこのようなキックは、信号発達時間を改善する。例えば、ＶＣＣＳＡが１．１Ｖであり且つＭ１が０．２Ｖである場合、読み出しコマンド中にキックありでの信号発達時間は、キックなしでのそれよりも約２０％－３０％だけ速い。

【0063】

同様に、Ｔ２後のＲＥＳＴＯＲＥフェーズにおいて、元のＶＣＣＳＡ電圧源がセンスアンプから切り離され、第１の維持電圧源ＶＣＣＳＡ＋Ｍ１がセンスアンプ２０に接続され、ビットラインの信号が少なくともＶＣＣＳＡ＋Ｍ１までポンプ（又はキック）される。従って、ＤＲＡＭセルのストレージキャパシタに、通常の信号ＯＮＥの電圧レベル（ＶＣＣＳＡ）よりも高い第１の維持電圧源の電圧レベルが供給される。しかしながら、他の一実施形態では、図８Ｂに示すように、Ｔ２後のＲＥＳＴＯＲＥフェーズにおいて、（ＶＣＣＳＡ＋Ｍ１ではなく）元のＶＣＣＳＡ電圧源がなおもセンスアンプに接続される。

【0064】

また、他の実施形態では、アクティブコマンド中にはビットラインの信号をＶＣＣＳＡ＋Ｍ１にキックさせずに、読み出しコマンド中にビットラインの信号をＶＣＣＳＡ＋Ｍ１にキックさせる。図８Ｃに示されるように、Ｔ２後のＲＥＳＴＯＲＥフェーズにおいて、ビットラインの信号が少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）されるように、第１の維持電圧源ＶＣＣＳＡ＋Ｍ１がセンスアンプに接続される。

【0065】

図８Ｄは、この発明の他の一実施形態に従ったＤＲＡＭセルの動作についての関係する信号波形を示している。図８Ａと同様に、Ｔ１とＴ２との間の期間において、実行すべきアクティブコマンド及び該アクティブコマンドに続く少なくとも１つの読み出しコマンドが存在し、アクティブ動作中及び読み出しコマンド中に、対応する第１の維持電圧源（ＶＣＣＳＡ＋Ｍ１）がセンスアンプに接続され得る（図３Ａに示すスイッチ１３をターンオンすることによる）。さらに、アクティブ動作中及び読み出しコマンド中に、対応する第２の維持電圧源（ＶＳＳ－Ｍ２）がセンスアンプに接続され得る（図３Ｂに示すスイッチ２３をターンオンすることによる）。従って、アクティブコマンド中及び読み出しコマンド中に、ビットライン（ＢＬ）の信号が少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）されるとともに、ビットラインバー（ＢＬＢ）の信号が少なくともＶＳＳ－Ｍ２にポンプ（又はキック）される。アクティブコマンド及び読み出しコマンドの実行後、通常の電圧源ＶＣＣＳＡがセンスアンプに接続される（図３Ａに示すスイッチ１３をターンオフし且つスイッチ１４をターンオンすることによる）とともに、通常の電圧源ＶＳＳがセンスアンプに接続され（図３Ｂに示すスイッチ２３をターンオフし且つスイッチ２４をターンオンにすることによる）、そして、ビットラインの信号がＶＣＣＳＡに戻るとともに、ビットラインバーの信号がＶＳＳに戻る。

【0066】

同様に、Ｔ２後のＲＥＳＴＯＲＥフェーズにおいて、元のＶＣＣＳＡ及びＶＳＳ電圧源がセンスアンプから切り離され（例えば、それぞれ図３Ａ及び図３Ｂのスイッチ１４及びスイッチ２４をターンオフすることによってなど）、第１の維持電圧源ＶＣＣＳＡ＋Ｍ１がセンスアンプ２０に接続される（図３Ａのスイッチ１３をターンオンすることによる）とともに、第２の維持電圧源ＶＳＳ－Ｍ２がセンスアンプ２０に接続され（図３Ｂのスイッチ２３をターンオンすることによる）、そして、ビットラインの信号が少なくともＶＣＣＳＡ＋Ｍ１にポンプ（又はキック）されるとともに、ビットラインバーの信号が少なくともＶＳＳ－Ｍ２にポンプ（又はキック）される。

【0067】

図８Ｅは、ＤＲＡＭセルの動作におけるキック期間とビットラインの信号との間の関係を示している。ＲＥＳＴＯＲＥフェーズ（又はプリチャージ）Ｋ４に対応するビットラインの信号のキック期間は、アクティブコマンドＫ１に対応するものよりも長い、あるいは読み出しコマンドＫ２又はＫ３に対応するものよりも長いとし得る。また、アクティブコマンドＫ１に対応するビットラインの信号のキック期間は、リードコマンドＫ２又はＫ３に対応するものに等しい。当然ながら、Ｋ１－Ｋ３の期間中に、ビットラインの信号を電圧レベルＶＣＣＳＡ＋Ｍ１又は他の電圧レベル（例えばＶＣＣＳＡ＋ΔＮなど、ただし、ΔＮ＜Ｍ１など）まで上昇させることは、ブーストラップ回路によって行われることができ、ブーストラップ回路内のキャパシタの電荷がビットラインに結合される。電圧源であろうと、ブーストラップ回路であろうと、電荷源とみなすことができ、従って、ビットラインの信号は、電荷源によって電圧レベルＶＣＣＳＡ＋Ｍ１又はＶＣＣＳＡ＋ΔＮまでキック又はポンプされ得る。ＶＳＳ－Ｍ２（又はＶＳＳ－ΔＮ、ただし、ΔＮ＜Ｍ２）にキックされるビットラインの信号もそうである。

【0068】

当然ながら、他の一実施形態において、ＶＣＣＳＡは、０．９Ｖ－０．５Ｖの範囲内（例えば、０．９Ｖ、０．８Ｖ、０．７Ｖ、又は０．６Ｖなど）又はそれより低いとすることができ、キック電圧ＶＣＣＳＡ＋Ｍ１は、リーク問題を解決してＤＲＡＭセルにおける許容可能な保持時間を維持するために、なおも１．１Ｖ－２．５Ｖの範囲内（例えば、１．１Ｖ、１．２Ｖ、１．３５Ｖ、１．５Ｖ、１．８Ｖ、又は２．５Ｖなど）とすることができる。従って、ＤＲＡＭ回路におけるリーク問題が本発明に従って軽減されるので、ＤＲＡＭテクノロジー移行の減速が存在しても、ＤＲＡＭチップへの主電源電圧を１．０Ｖ－０．５Ｖ又はそれより低くまで低下させ得る。故に、ＤＲＡＭチップへの主電源電圧は、ロジック回路チップへの主電源電圧と同じ又は実質的に同じとし得る。

【0069】

図９Ａに示すように、ＤＲＡＭ回路５００は、Ｉ／Ｏ回路５１０、周辺回路５２０、及びＤＲＡＭコア回路５３０を含む。ＤＲＡＭ５００とロジック回路３００との間に物理層回路４００がある。物理層回路４００が更に、Ｉ／Ｏ物理回路４１０及びロジック物理回路４２０を含む。通常、ＤＲＡＭ回路５００はＤＲＡＭチップ内にあり、物理層回路４００及びロジック回路３００は、ＤＲＡＭチップとは別個の他のチップ（例えばロジックチップなど）内に位置する。例えば、ロジックチップは、ロジック回路３００であるメモリコントローラを含むとともに、ＤＲＡＭチップ及びメモリコントローラとインタラクトする物理層回路（又はＰＨＹ回路）４００も含む。

【0070】

他の一実施形態において、物理層回路４００及びロジック回路３００は、それぞれ別々の２つのチップ内に位置してもよい。例えば、ＤＲＡＭ回路５００は、共に積層された複数のＤＲＡＭチップを含み得る。そして、積層されたＤＲＡＭチップは、物理層回路（又はＰＨＹ層）４００を含むベースチップ（又はインターポーザ）上に位置付けられる。ロジック回路３００は、ベースチップとは別のロジックチップ内に位置するデジタル回路又はメモリコントローラである。

【0071】

本発明によれば、ＤＲＡＭ回路５００への主電源電圧Ｖｎｅｗを、１．０Ｖ－０．５Ｖ（若しくは０．９Ｖ－０．５Ｖ）の範囲内又はそれ未満とすることができ、これは、高速なスケールダウンロジックテクノロジー移行によって既に１．０Ｖ－０．５Ｖ（若しくは０．９Ｖ－０．５Ｖ）の範囲内又はそれ未満となっているロジックチップ又は回路３００への主電源電圧Ｖａ’とちょうど同じである。主電源電圧Ｖｎｅｗは、ＤＲＡＭ回路５００の外部にあり、例えば前述の電圧源ＶＣＣＳＡ、ＶＣＣＳＡ＋Ｍ１、１／２ＶＣＣＳＡ、ＶＰＰなどの、周辺回路５２０又はＤＲＡＭコア回路５３０で使用される様々な電圧源を生成するためにＤＲＡＭ回路５００によって使用され得る。ＶＣＣＳＡのレベルは、ＤＲＡＭ回路への主電源電圧Ｖｎｅｗのレベルと同じであってもよいし、異なってもよい。また、ＤＲＡＭ回路１００の外部に別の供給電圧Ｖ_ｈｉｇｈが存在してもよく、別の供給電圧Ｖ_ｈｉｇｈは、主電源電圧Ｖｎｅｗよりも高く、変換効率の目的で電圧源Ｖｐｐ又はＶＣＣＳＡ＋Ｍ１を生成するために使用され得る。

【0072】

また、ＤＲＡＭ回路５００への主電源電圧Ｖｎｅｗの値は、ロジック回路３００への主電源電圧Ｖａ’の値と同じ又は実質的に同じであるので、伝統的なＤＲＡＭ回路１００のＩ／Ｏ回路１１０内の出力レベル変換回路（出力信号の電圧レベルをレベルアップ又はレベルダウンする）及び入力比較器が除去又は省略され得る。従って、図９Ｂに示す本発明によれば、ＤＲＡＭ回路５００のＩ／Ｏ回路５１０は、前述の出力レベル変換回路及び入力比較器を含まず、他のＤＲＡＭ回路（例えば周辺回路５２０など）への又はからの入力／出力データの信号は、必ずしもＩ／Ｏ回路５１０によって変換又は比較されるわけではない。また、他のＤＲＡＭ回路への又はからの入力／出力データの信号スイングは、主電源電圧Ｖｎｅｗのレベルに設定され得る。

【0073】

前述のように、ＤＲＡＭ回路５００は、Ｉ／Ｏ回路５１０、周辺回路５２０、及びＤＲＡＭコア回路５３０を含む。周辺回路５２０は少なくとも、コマンド／アドレスデコーダ、及び／又はトランジスタを含む他の回路を有し、ＤＲＡＭコア回路５３０は少なくとも、セルアレイ、及び／又はトランジスタを含む他の関連回路を有する。本発明に基き、周辺回路内のトランジスタのドレイン側への動作供給電圧は、ＤＲＡＭチップへの主電源電圧源Ｖｎｅｗの電圧レベルと同じとし得る。また、アクセストランジスタではないＤＲＡＭコア回路内のトランジスタのドレイン側への動作供給電圧は、ＤＲＡＭチップへの主電源電圧源の電圧レベルと同じとし得る。当然ながら、ＤＲＡＭチップにおいて使用される信号ＯＮＥ又は信号Ｈｉｇｈに対応する電圧レベルは、ＤＲＡＭチップへの主電源電圧源Ｖｎｅｗの電圧レベルと同じとし得る。

【0074】

同様に、図９Ｃに示す本発明によれば、物理層回路４００のＩ／Ｏ物理回路４１０も、前述の出力レベル変換回路（出力信号の電圧レベルをレベルアップ又はレベルダウンするため）及び入力比較器を除去し得る。他の物理層回路（例えばロジック物理回路４２０など）への又はからの入力／出力データの信号は、必ずしも物理層回路４００のＩ／Ｏ回路４１０によって変換又は比較されるわけではない。また、他の物理層回路への又はからの入力／出力データの信号スイングは、主電源電圧Ｖａ’（すなわち、Ｖｎｅｗ）のレベルに設定され得る。

【0075】

従って、本発明に基づいて、ロジック回路３００、物理層回路４００、及びＤＲＡＭ回路５００への主電源電圧のレベルは、全て同じとし得る。ＤＲＡＭ回路５００がＤＲＡＭチップ内に位置し、物理層回路４００及びロジック回路３００が、ＤＲＡＭチップとは別個の他のロジックチップ内に位置する場合、ＤＲＡＭチップへの主電源電圧のレベルは、ロジックチップへの主電源電圧のレベルと同じである。

【0076】

物理層回路４００のＩ／Ｏ物理回路４１０とＤＲＡＭ回路５００とがＤＲＡＭチップ内に位置し、物理層回路４００のロジック物理回路４２０及びロジック回路３００が別のロジックチップ内に位置することが可能である。この場合にも、ＤＲＡＭチップへの主電源電圧のレベルは、ロジックチップへの主電源電圧のレベルと同じである。

【0077】

他の一ケースにおいて、ロジック回路３００、物理層回路４００、及びＤＲＡＭ回路５００が、それぞれ、ロジックチップ、ベースチップ（又はインターポーザ）、及びＤＲＡＭチップ内に位置する場合、ＤＲＡＭチップへの主電源電圧のレベルは、ベースチップへの主電源電圧のレベルと同じであり、ロジックチップへの主電源電圧のレベルとも同じである。

【0078】

前述したように、低電力アプリケーションでは、ＤＲＡＭセルのデータ経路、ビットライン、及び／又はストレージノード上の書き込みデータの電圧レベルを低くする必要がある。しかしながら、対応するストレージノードに格納される電圧が低いと、重大なリーク問題に悩まされ、データ破損を生じさせ得る。本発明に従って復元フェーズ中にビットラインの電圧レベルをキックアップすることは、電力節減のためにデータ書き込み動作に適用されることができる。図１０は、本発明の他の一実施形態に従ったＤＲＡＭセルのＷＲＩＴＥ動作における関係する信号波形を示しており、図１１は、ＤＲＡＭセルのＷＲＩＴＥ動作において２つの別々の電圧源ＶＣＣＳＡ、ＶＣＣＳＡｈに選択的に結合されるセンスアンプの概略回路を示しており、ここで、ＶＣＣＳＡｈの電圧レベルは、ＶＣＣＳＡの電圧レベルよりも高い。図１Ｆに示した書き込みデータＸＩＯ（例えば、信号ＯＮＥ又は信号Ｈｉｇｈ）がデータ入力回路ＤＩを介してグローバルＩ／Ｏ経路ＧＩＯに入力されるとき、グローバルＩ／Ｏ経路ＧＩＯ上の書き込みデータの電圧レベルは、電力節減のためにＶＣＣＳＡ（例えば０．７Ｖなど）として保たれる。しかしながら、信号ＯＮＥ（又は信号Ｈｉｇｈ）に対応する書き込みデータＸＩＯの電圧レベルは、例えばＶＳＳＣＡｈなど、ＶＣＣＳＡよりも高いとし得る。次いで、グローバルＩ／Ｏ経路ＧＩＯ上の書き込みデータが、データラインセンスアンプを介してデータラインＤＬに渡される。図１０に示すように、データラインＤＬ上の書き込みデータの電圧レベルも、データラインセンスアンプ７０によって電圧レベルＶＣＣＳＡとして保たれ、図１０のこの実施形態では、電力を節約するために、ＶＣＣＳＡの電圧レベルは０．７Ｖに設定されている（しかし、これに限られない）。次いで、データラインＤＬ上の書き込みデータが、メモリアレイ内の対応するビットラインＢＬに渡される。図１１に示すように、メモリアレイ７５内で、ストレージノードＳＮに対応するワードラインＷＬ６６がアクセストランジスタ６６をターンオンするように選択されるとき、ＶＣＣＳＡ（例えば、０．７Ｖ）と、ＶＣＣＳＡよりも高いＶＣＣＳＡｈ（例えば、１．１Ｖ）と、の２つの別々の電圧源が、異なる時に交差結合センスアンプ８０に選択的に結合される。ワードラインＷＬ６６が選択された後、先ず、電圧源ＶＣＣＳＡが交差結合センスアンプ８０に結合され、そして、アクセストランジスタ６６にデータ（すなわち信号ＯＮＥ）を書き込むためにビットスイッチＢＳ１００がターンオンされ、それ故に、ビットラインＢＬの電圧レベルもＶＣＣＳＡに上昇される。一方、当業者であれば分かるはずのことには、信号ＥＮ１、ＥＮ２はイネーブルされ、信号ＥＮ３はディセーブルされる。信号波形に関して図１０に示すように、ビットラインＢＬの電圧レベルは、しばらくＶＣＣＳＡに維持されるが、期間ｔＷＲ（書き込みリカバリ時間）の終了後、復元フェーズ中にビットライン上の電圧レベルがＶＣＣＳＡｈまでキックアップ（又は“復元キック”と呼ぶ）される。期間ｔＷＲは、ＪＥＤＥＣ（電子素子技術連合評議会）にて規定されたＤＲＡＭ仕様を参照することができ、これは、プリチャージコマンドに対するＬａｓｔ Ｗｒｉｔｅ ＣＬＫ立ち上がりエッジである。このｔＷＲ（書き込みリカバリ時間）は、プリチャージコマンドからの復元キックが、書き込みサイクルが完了した後にのみ開始できることを保証する。

【0079】

従って、図１０に示すように、期間ｔＷＲの終了後、ビットラインＢＬの電圧レベルがＶＣＣＳＡｈにキックアップ（すなわち、復元キック）され、図１０のこの実施形態では、ＶＣＣＳＡｈの電圧レベルは、ＶＣＣＳＡよりも高い１．１Ｖに等しい（しかし、これに限られない）。一方、図１０及び図１１を同時に参照するに、ストレージノードＳＮに対応するワードラインＷＬ６６がターンオフされる前に、電圧源ＶＣＣＳＡｈが交差結合センスアンプ８０、ビットラインＢＬ、ひいてはストレージノードＳＮに結合され、その結果、たとえＷＲＩＴＥ動作中のグローバルＩ／Ｏ経路ＧＩＯ及びデータラインＤＬの電圧レベルがＶＣＣＳＡであっても、ビットラインＢＬの電圧レベルがＶＣＣＳＡからＶＣＣＳＡｈにキックアップされ、ＶＣＣＳＡｈへの復元キックに基づいてストレージノードＳＮに十分な電荷が格納される。

【0080】

ビットラインＢＬの電圧レベルがＶＣＣＳＡ（０．７Ｖ、又は１．１Ｖよりも低い他の電圧レベル）からＶＣＣＳＡｈ（１．１Ｖ）にキックアップされるので、本発明は明らかに、先行技術のリーク問題を解決することができる。すなわち、グローバルＩ／Ｏ経路ＧＩＯ、データラインＤＬ、及びビットラインＢＬ上の書き込みデータの電圧レベルが０．７Ｖ、０．６Ｖ、又はそれより低くまで下げられても、対応するストレージノードに、ＶＣＣＳＡｈへの復元キックに基づいて、十分な電荷を格納し得るので、本発明はなおもリーク問題及びデータ破損には悩まされないことになる。図１２に示すように、書き込み動作において、グローバルＩ／Ｏ経路ＧＩＯ、データラインＤＬ、及びビットラインＢＬ上の書き込みデータの電圧レベルを０．７Ｖ（さらには０．６Ｖ又はそれより低く）まで下げることができ、その結果、動作電流も低くなる。例えば、グローバルＩ／Ｏ経路ＧＩＯ、データラインＤＬ、及びビットラインＢＬ上の書き込みデータの電圧レベルが１．１Ｖから０．７Ｖまで低減（３５％低減）されると、動作電流は１４１ｍＡから３５ｍＡまで低減されることになり、ここで、動作電流１４１ｍＡは、グローバルＩ／Ｏ経路ＧＩＯ、データラインＤＬ、及びビットラインＢＬ上の書き込みデータの電圧レベルが１．１Ｖに維持される場合に対応する。

【0081】

一方、読み出し動作において、読み出しデータが信号ＯＮＥ（又は信号Ｈｉｇｈ）に対応する場合、本発明の一実施形態では、グローバルＩ／Ｏ経路ＧＩＯ及びデータラインＤＬ上の読み出しデータの電圧レベルを、例えばＶＳＳＣＡｈなど、ＶＣＣＳＡよりも高くし得る。例えば、図１２に示すように、グローバルＩ／Ｏ経路ＧＩＯ及びデータラインＤＬ上の読み出しデータ（信号ＯＮＥに対応）の電圧レベルが、ＶＣＣＳＡ（例えば０．７Ｖなど）に設定されるグローバルＩ／Ｏ経路ＧＩＯ及びデータラインＤＬ上の書き込みデータ（信号ＯＮＥに対応）の電圧レベルよりも高い１．１Ｖに設定される。同様に、ＤＲＡＭ動作のための制御信号及び／又はアドレス信号の電圧レベルも、グローバルＩ／Ｏ経路ＧＩＯ及びデータラインＤＬ上の書き込みデータ（信号ＯＮＥに対応）の電圧レベルよりも高い１．１Ｖに設定される（信号ＯＮＥに対応する場合）。

【0082】

従って、読み出し動作におけるグローバルＩ／Ｏ経路ＧＩＯ及びデータラインＤＬ（又はデータ経路）上の電圧スイングは、書き込み動作におけるグローバルＩ／Ｏ経路ＧＩＯ及びデータラインＤＬ（又はデータ経路）上の電圧スイングとは異なり、特に、グローバルＩ／Ｏ経路ＧＩＯ及び／又はデータラインＤＬ上の読み出しデータセット（信号ＯＮＥ及び信号ＺＥＲＯを含む）の電圧スイングは、グローバルＩ／Ｏ経路ＧＩＯ及び／又はデータラインＤＬ上の書き込みデータセット（信号ＯＮＥ及び信号ＺＥＲＯを含む）の電圧スイングよりも高い。また、本発明に従ったＤＲＡＭ動作（例えば読み出し動作、書き込み動作、又は他の動作など）のための制御信号及びアドレス信号の電圧スイングは、書き込み動作におけるデータ経路上の電圧スイングとは異なる又はそれよりも高い。

【0083】

上述の説明をまとめると、この発明は、ロジック回路と統一した統一主電源電圧を有するサステナブルＤＲＡＭを開示する。ＤＲＡＭストレージセルのアクセストランジスタがＯＦＦにされる（又はＤＲＡＭストレージセルに結合されたワードラインがＯＦＦにされる）前に、ＤＲＡＭストレージセルに、信号ＯＮＥ（又は信号ｈｉｇｈ）の電圧レベルよりも高い第１の維持電圧が復元又は格納され得る。アクセストランジスタのターンオフ後、たとえアクセストランジスタ中のリーク電流が存在しても、ストレージキャパシタは、従来のＤＲＡＭ構造と比較して長い期間にわたって持続することができる。ＤＲＡＭ回路におけるリーク問題が軽減されるので、ＤＲＡＭテクノロジー移行の減速が存在しても、ＤＲＡＭチップへの主電源電圧を１．０Ｖ－０．５Ｖ又はそれより低くまで低下させ得る。故に、ＤＲＡＭチップへの主電源電圧は、ロジック回路チップへの主電源電圧と同じ又は実質的に同じとし得る。また、ＤＲＡＭチップとロジックチップとの間の電源電圧の適合性は、エネルギー効率と性能同期の最適化につながり、動作速度を高めるだけでなく、ダイ面積及び電力を節減する。さらに、データ経路上の書き込みデータの電圧スイングが、データ経路上の読み出しデータの電圧スイングよりも低く、従って、書き込み動作のための電流又は電力が低減される。

【0084】

当業者が直ちに気付くことには、発明の教示を保持しながら装置及び方法の数多くの変更及び改変が為され得る。従って、以上の開示は、添付の請求項の境界範囲によってのみ限定されると解釈されるべきである。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図8E】

【図9A】

【図9B】

【図9C】

【図10】

【図11】

【図12】