特許 7486571 炭化珪素トランジスタデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-09

(45)【発行日】2024-05-17

(54)【発明の名称】炭化珪素トランジスタデバイス

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240510BHJP

   H01L 29/12 20060101ALI20240510BHJP

   H01L 21/336 20060101ALI20240510BHJP

   H01L 21/28 20060101ALI20240510BHJP

   H01L 29/417 20060101ALI20240510BHJP

【ＦＩ】

H01L29/78 652M

H01L29/78 652T

H01L29/78 653A

H01L29/78 652Q

H01L29/78 658F

H01L29/78 658E

H01L21/28 301B

H01L21/28 301R

H01L29/50 M

【請求項の数】 7

(21)【出願番号】P 2022506481

(86)(22)【出願日】2020-07-31

(65)【公表番号】

(43)【公表日】2022-10-12

(86)【国際出願番号】 EP2020071689

(87)【国際公開番号】W WO2021019082

(87)【国際公開日】2021-02-04

【審査請求日】2023-07-27

(31)【優先権主張番号】19189583.8

(32)【優先日】2019-08-01

(33)【優先権主張国・地域又は機関】EP

【早期審査対象出願】

(73)【特許権者】

【識別番号】523380173

【氏名又は名称】ヒタチ・エナジー・リミテッド

【氏名又は名称原語表記】ＨＩＴＡＣＨＩ ＥＮＥＲＧＹ ＬＴＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】ベリーニ，マルコ

(72)【発明者】

【氏名】ノール，ラーズ

(72)【発明者】

【氏名】ビルツ，ステファン

【審査官】鈴木 聡一郎

(56)【参考文献】

【文献】特開２０１４－２１６５２９（ＪＰ，Ａ）

【文献】特開２０１４－００３２５３（ＪＰ，Ａ）

【文献】国際公開第２０１６／１７０９７８（ＷＯ，Ａ１）

【文献】国際公開第２０１９／１９８１６８（ＷＯ，Ａ１）

【文献】特開平０７－０３０１１１（ＪＰ，Ａ）

【文献】国際公開第２０１２／１７２９８８（ＷＯ，Ａ１）

【文献】特開２０１３－２５４８４２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／４１７

(57)【特許請求の範囲】

【請求項1】

炭化珪素（ＳｉＣ）トランジスタデバイスであって、
頂面を有するＳｉＣ半導体基板（１）と、
前記ＳｉＣ半導体基板（１）の前記頂面上に形成されるＳｉＣエピタキシャル層（２）とを含み、前記ＳｉＣエピタキシャル層（２）は頂面を有しており、
前記炭化珪素（ＳｉＣ）トランジスタデバイスはさらに、
前記ＳｉＣエピタキシャル層（２）の前記頂面に形成されるソース構造（３，４，５）を含み、前記ソース構造（３，４，５）は、頂面を有し、かつ、ｐウェル領域（３）と、ｎ型ソース領域（４）と、ｐ型コンタクト領域（５）とを含み、
前記炭化珪素（ＳｉＣ）トランジスタデバイスはさらに、
前記ソース構造（３，４，５）の前記頂面の上に形成され、かつ、前記ソース構造（３，４，５）の前記頂面と電気的に接続されるソースコンタクト構造（９）と、
ゲート誘電体（７）およびゲートランナー（６）を含むゲート構造（６，７）と、
ｐ型チャネル領域（１０）とを含み、
前記ゲート誘電体（７）は、前記ｐ型チャネル領域（１０）と、前記ソース構造（３，４，５）の少なくとも部分と、前記ソースコンタクト構造（９）の少なくとも部分とを覆い、
前記ゲート誘電体（７）によって前記ｐ型チャネル領域（１０）、前記ソース構造（３，４，５）および前記ソースコンタクト構造（９）から電気的に絶縁される前記ゲートランナー（６）は、前記ｐ型チャネル領域（１０）および前記ソースコンタクト構造（９）の少なくとも部分と重なっている炭化珪素（ＳｉＣ）トランジスタデバイスにおいて、
前記ソースコンタクト構造（９）は、炭化チタン（ＴｉＣ）、炭化タングステン（ＷＣ）および炭化ニッケル（ＮｉＣ _３ ）のうちの１つを含み、
前記ゲート構造（６，７）はプレーナ構造である、炭化珪素（ＳｉＣ）トランジスタデバイス。

【請求項2】

前記ソースコンタクト構造（９）は、２ｎｍ～２００ｎｍの範囲の厚さを有する、請求項１に記載の炭化珪素（ＳｉＣ）トランジスタデバイス。

【請求項3】

前記ＳｉＣ半導体基板（１）は、４Ｈ－ＳｉＣ基板である、請求項１～２のいずれか１項に記載の炭化珪素（ＳｉＣ）トランジスタデバイス。

【請求項4】

前記炭化珪素（ＳｉＣ）トランジスタデバイスは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である、請求項１～３のいずれか１項に記載の炭化珪素（ＳｉＣ）トランジスタデバイス。

【請求項5】

前記炭化珪素（ＳｉＣ）トランジスタデバイスは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１～３のいずれか１項に記載の炭化珪素（ＳｉＣ）トランジスタデバイス。

【請求項6】

炭化珪素（ＳｉＣ）トランジスタデバイスを製造するための方法であって、
ＳｉＣ半導体基板（１）の頂面にＳｉＣエピタキシャル層（２）をエピタキシャルに形成することを含み、前記ＳｉＣエピタキシャル層（２）は頂面を有しており、
前記方法はさらに、
前記ＳｉＣエピタキシャル層（２）の前記頂面にソース構造（３，４，５）を形成することを含み、前記ソース構造（３，４，５）は、頂面を有し、かつ、ｐウェル領域（３）、ｎ型ソース領域（４）およびｐ型コンタクト領域（５）を含み、
前記方法はさらに、
ソースコンタクト構造（９）を前記ソース構造（３，４，５）の前記頂面の上に形成し、かつ、前記ソース構造（３，４，５）の前記頂面に電気的に接続することを含み、前記ソースコンタクト構造（９）は、炭化チタン（ＴｉＣ）、炭化タングステン（ＷＣ）、および炭化ニッケル（ＮｉＣ _３ ）のうちの１つを含み、
前記方法はさらに、
前記ソースコンタクト構造（９）の形成後、ゲート誘電体（７）およびゲートランナー（６）を含むゲート構造（６，７）を、前記ゲート誘電体（７）が前記ソース構造（３，４，５）の少なくとも部分および前記ソースコンタクト構造（９）の少なくとも部分を覆うように、かつ、前記ゲート誘電体（７）によって前記ソース構造（３，４，５）および前記ソースコンタクト構造（９）から電気的に絶縁される前記ゲートランナー（６）が前記ソースコンタクト構造（９）の少なくとも部分と重なるように形成することを含み、
前記炭化珪素（ＳｉＣ）トランジスタデバイスは、ｐ型チャネル（１０）を含み、
前記ゲート構造（６，７）はプレーナ構造である、方法。

【請求項7】

前記ソースコンタクト構造（９）は、６００℃～１３００℃の範囲の温度で形成される、請求項６に記載の炭化珪素（ＳｉＣ）トランジスタデバイスを製造するための方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、独立請求項のプリアンブルに係る炭化珪素（ＳｉＣ）トランジスタデバイスおよび炭化珪素（ＳｉＣ）トランジスタデバイスを製造するための方法を指す。

【背景技術】

【0002】

パワートランジスタデバイスは、高電流をスイッチングするとともに高電圧に耐えるために広く使用されている。金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ: metal oxide semiconductor field effect transistor）および絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ: insulated gate bipolar transistor）は、大規模または非常に大規模な集積回路のための最も重要なパワー電子デバイスである。低いオン抵抗および大きい負荷電流によって、スイッチングデバイスとしての使用に完璧である。パワートランジスタでは、半導体基板から電気的に絶縁されるゲート電極に制御信号が供給され、電荷キャリアを送ることによって電流が伝えられる。パワートランジスタは、今日のＶＬＳＩ回路の技術と同様の半導体処理技術を用いるが、デバイス形状、電圧および電流レベルは、ＶＬＳＩデバイスにおいて使用される設計とは著しく異なる。特にメモリ技術においてデータを格納するためのほとんどのトランジスタは、依然としてシリコン（Ｓｉ）により形成されている。しかしながら、電子技術の発展に伴い、高温、高周波数などによって、半導体デバイスおよび回路について要求が高まった。Ｓｉは、その材料特性に起因して、これらの要件、特にパワースイッチについての要件を満たすことができないので、高電力、高温、および高周波数で動作する半導体デバイスのためにＳｉＣ材料が開発されている。電力スイッチング用途では、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）および金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が広く使用されている。これらの要素は、ゲート電極部が要素本体から電気的に絶縁される構造を有する。ゲート電極と要素本体とにより構成されるキャパシタを充電および放電する必要があるだけであるので、ゲート制御電流は、たとえばゲートターンオフトランジスタのものよりも著しく小さい。

【発明の概要】

【発明が解決しようとする課題】

【0003】

ＵＳ２０１３／０４３４９０ Ａ１は、基板の主面上に配置され、かつ、ワイドバンドギャップ半導体から形成される半導体層と、半導体層に配置され、かつ、底部および側面を有するトレンチと、トレンチの底部および側面に配置される絶縁領域と、トレンチに配置され、かつ、絶縁領域によって半導体層から絶縁される導電層とを含む半導体デバイスを示す。絶縁領域は、トレンチの底部および側面に配置されるゲート絶縁膜と、トレンチの底部においてゲート絶縁膜と導電層との間に配置されるギャップとを含む。ゲート絶縁膜は、トレンチの側面の部分上において導電層と接するが、トレンチの底部において導電層と接しない。トレンチの底部から導電層の下面を通って測定される絶縁領域の厚さは、トレンチの中央の近傍においてその側面の傍の厚さよりも大きい。

【0004】

ＥＰ ２ ９２２ ０９４ Ａ２から、ｎ型ＳｉＣ層と、ｎ型ＳｉＣ層上に設けられるとともにＨ（水素）またはＤ（重水素）を１×１０^１８ｃｍ^－３以上１×１０^２２ｃｍ^－３以下の量だけ含むＳｉＣ領域と、ＳｉＣ領域上に設けられる金属層とを含む半導体デバイスが既知である。さらに、当該半導体デバイスを製造するための方法がＥＰ ２ ９２２ ０９４ Ａ２に開示されている。

【0005】

ＵＳ５，４５５，４３２ Ａ１は、第１導電型の半導体ダイヤモンド領域を有するダイヤモンド層と、ダイヤモンド層の面上の絶縁ゲート構造とを含む、炭化物中間層を有するダイヤモンド半導体デバイスを開示している。上記面における界面準位などの電気的に活性な欠陥の形成を抑制するために、相対的に薄い炭化物境界面層が、絶縁ゲート構造とダイヤモンド層との間に設けられる。当該面における界面準位の形成を抑制することによって、炭化物境界面層は、ダイヤモンド層から絶縁ゲート構造への電荷キャリアの寄生リークを抑制する。炭化物境界面層は、真性炭化珪素または真性耐火性金属炭化物（たとえば、ＴｉＣまたはＷＣ）であってもよく、または、当該層は、反対の導電型であることにより、ダイヤモンド層とＰ－Ｎヘテロ接合を形成してもよい。炭化物境界面層および絶縁ゲート構造は、ＭＩＳキャパシタ、エンハンスメントモードおよび埋め込みチャネル絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ: insulated-gate field effect transistor）、表面チャネルおよび埋め込みチャネル電荷結合デバイス（ＣＣＤ: charge-coupled device）、検出器、ヘテロ接合デバイス、ならびに、他の関連する電界効果デバイスなどのさまざまなダイヤモンド電子デバイスにおいて使用されてもよい。関連する作製方法も開示されている。

【0006】

ＵＳ９，２２４，８５８ Ａ１は、電界効果トランジスタ（ＦＥＴ: field effect transistor）（たとえば、横型二重拡散金属酸化物半導体電界効果トランジスタ（ＬＤＭＯＳＦＥＴ: lateral double-diffused metal oxide semiconductor field effect transistor））と、当該ＦＥＴを形成する方法とを開示している。ＦＥＴにおいて、エッチングストップパッドが、半導体基板（たとえば、Ｐ型シリコン基板）上に存在する。半導体層（たとえば、シリコン層）も基板上に存在し、エッチングストップパッドの上を横方向に延在する。第１のウェル領域（たとえば、Ｎウェル領域）は、エッチングストップパッドを含むように、半導体層を通って基板内に延在する。第２のウェル領域（たとえば、Ｐウェル領域）は、エッチングストップパッドの上に整列された第１のウェル領域内に存在する。第２ウェル領域には、ソース領域（たとえば、Ｎ型ソース領域）が存在する。埋め込み絶縁領域（たとえば、埋め込みエアギャップ絶縁領域）が、縦型のキャパシタの形成を制限するように、エッチングストップパッドの下に整列される第１のウェル領域内に存在する。

【0007】

ＷＯ１９９７／３３３０８は、ＳｉＣ表面に堅固に取り付けられたままのコンタクトを形成し、かつ、導電性金属からの拡散に対する効果的なバリアを形成する、ＳｉＣ上の金属オスミウム（Ｏｓ）を開示している。ｎ型ＳｉＣ上において、Ｏｓは、少なくとも１０５０℃まで本質的に変化しない動作特性を有する階段形ショットキー整流接合と、１１７５℃まで動作可能なままであるとともに１．５ｅＶ超の障壁高さのショットキーダイオードとを形成する。ｐ型ＳｉＣ上において、Ｏｓは１０^－４ｏｈｍｃｍ^２の比接触抵抗を有するオーミックコンタクトを形成する。ＳｉＣ基板上におけるＴｉＣ層に対するオーミックコンタクトおよび整流コンタクトは、ＴｉＣ層の上にＷＣ層を堆積し、続いて金属Ｗ層を堆積することによって形成される。このようなコンタクトは、少なくとも１１５０℃まで安定である。電極は、直接、または、ＰｔもしくはＰｔＡｕ合金などの保護結合層を介して、当該コンタクトに接続する。

【0008】

要素の基本材料として炭化珪素を用い、かつ、ソース領域およびゲート領域が存在する面位置を空間的に分離し、かつ、ソース電極および第２の半導体層との電気的コンタクトとの良好な結晶整合性を有する炭化チタンを用いることにより両面圧接可能な要素構造を得るために、ＪＰＨ０７３０１１１ Ａは、ドレイン電極層および炭化チタンを含む基板上に、ｐ型ドープおよびｎ型ドープされた炭化珪素のエピタキシャル層を含む第１、第２および第３の半導体層と、ソース電極層とが互いに積層されることを開示している。第３の半導体層から第１の半導体層に延在する凹部上にゲート絶縁膜が形成され、頂部にゲート電極が形成される。ゲート電極は凹部に設けられているので、ソース電極およびゲート電極の面位置は空間的に分離されている。ソース電極１７と第２の半導体層との間のコンタクトは、両面圧接を可能にするよう、炭化珪素との良好な結晶整合性を有する炭化チタン層により形成されており、これにより、炭化珪素の良好な放熱特性とともに大電流特性が実現される。

【0009】

理想的なパワートランジスタは、非常に短い遷移時間、ほぼゼロのスイッチングオン抵抗Ｒ_{ＤＳ（ｏｎ）}、および、無限の電力処理能力を有する。これらの特性は、デバイスの物理および技術に大きく依存する。パワースイッチのハイ側がオンになると、スイッチングノード上における高いｄＶ／ｄｔ遷移が引き起こされ得る。このような電圧の急激な上昇は、ミラーキャパシタンス（＝ゲート－ドレイン間キャパシタンス）フィードバックに起因してロー側のＭＯＳＦＥＴゲート上に電圧パルスを加え得る。ゲートしきい値電圧が低い場合、この状態の発生は、高いゲートしきい値を有するＭＯＳＦＥＴの場合よりも頻繁であり得る。スイッチングデバイスのスイッチング性能は、キャパシタンスにわたる電圧変化を確立するのに必要な時間によって決定される。Ｒ_Ｇは、ゲートの分布抵抗であり、アクティブエリアにほぼ反比例する。Ｌ_ＳおよびＬ_Ｄは、ソースおよびドレインリードインダクタンスであり、数十ｎＨ程度である。データシートに与えられる入力（Ｃ_ｉＳＳ）キャパシタンス、出力（Ｃ_oＳＳ）キャパシタンス、および、逆転送（Ｃ_ｒＳＳ）キャパシタンスの典型的な値は、回路設計者によって、回路構成要素値を決定する際の開始点として使用される。

【課題を解決するための手段】

【0010】

概要
したがって、本発明の目的は、たとえば、先行技術のトレンチデバイスを示す図１Ａおよび先行技術のプレーナデバイスを示す図１Ｂに示されるように、ＭＯＳベースのＳｉＣプレーナおよびトレンチデバイスを保護するために耐シュートスルー能力（shoot-through withstand capability）を向上することである。図１Ａおよび図１Ｂの先行技術の両方のデバイスは、縦型スイッチであり、ゲート６によって制御される、ｎ型ソース４からｎ型ドレイン１１へ鉛直に流れる電流をスイッチングする。ＳｉＣ基板１上には、ｎ型エピタキシャルドリフト層２が設けられている。図１Ａおよび図１Ｂにおける両方のデバイスは、ｐウェル領域３と、ｎ型ソース領域４と、ｐ型コンタクト領域５と、ゲート誘電体７と、ゲート６とを含む。図１Ａに示されるデバイスでは、ゲート６およびゲート誘電体７は、ｐウェル３を通って延在するトレンチ内に形成されるが、図１Ｂにおけるゲート構造６，７は、デバイスの頂部にてプレーナである。図１Ｂに係るプレーナデバイスはさらに、チャネル領域８を詳細に示す。

【0011】

本発明の一実施形態に係る炭化珪素（ＳｉＣ）トランジスタデバイスは、頂面を有するＳｉＣ半導体基板と、ＳｉＣ半導体基板の頂面上に形成されるＳｉＣエピタキシャル層とを含み、ＳｉＣエピタキシャル層は頂面を有しており、炭化珪素（ＳｉＣ）トランジスタデバイスはさらに、ＳｉＣエピタキシャル層の頂面に形成されるソース構造を含み、ソース構造は、頂面を有し、かつ、ｐウェル領域と、ｎ型ソース領域と、ｐ型コンタクト領域とを含み、炭化珪素（ＳｉＣ）トランジスタデバイスはさらに、ソース構造の頂面の上に形成され、かつ、ソース構造の頂面と電気的に接続されるソースコンタクト構造を含み、コンタクト構造は、炭化チタン（ＴｉＣ）、炭化タングステン（ＷＣ）および炭化ニッケル（ＮｉＣ_３）のうちの１つを含み、炭化珪素（ＳｉＣ）トランジスタデバイスはさらに、ゲート誘電体およびゲートランナーを含むゲート構造と、ｐ型チャネル領域とを含み、ゲート誘電体は、チャネル領域と、ソース構造の少なくとも部分と、ソースコンタクト構造の少なくとも部分とを覆い、ゲートランナーは、ゲート誘電体によってチャネル領域、ソース構造およびソースコンタクト構造から電気的に絶縁され、かつ、チャネル領域およびソースコンタクト構造の少なくとも部分と重なっており、ゲート構造はプレーナ構造である。

【0012】

別の実施形態では、ソースコンタクト構造は、２ｎｍ～２００ｎｍの範囲の厚さを有する。

【0013】

別の実施形態では、ＳｉＣ半導体基板は、４Ｈ－ＳｉＣ基板である。
別の実施形態では、炭化珪素（ＳｉＣ）トランジスタは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。

【0014】

別の実施形態では、炭化珪素（ＳｉＣ）トランジスタは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。

【0015】

本発明の別の実施形態は、炭化珪素（ＳｉＣ）トランジスタデバイスを製造するための方法に関し、上記方法は、ＳｉＣ半導体基板の頂面にＳｉＣエピタキシャル層をエピタキシャルに形成するステップを含み、ＳｉＣエピタキシャル層は頂面を有しており、上記方法はさらに、ＳｉＣエピタキシャル層の頂面にソース構造を形成するステップを含み、ソース構造は頂面を有し、かつ、ｐウェル領域、ｎ型ソース領域およびｐ型コンタクト領域を含み、上記方法はさらに、ソースコンタクト構造をソース構造の頂面の上に形成し、かつ、ソース構造の頂面に電気的に接続するステップを含み、コンタクト構造は、炭化チタン（ＴｉＣ）、炭化タングステン（ＷＣ）、および炭化ニッケル（ＮｉＣ_３）のうちの１つを含み、上記方法はさらに、ソースコンタクト構造の形成後、ゲート誘電体およびゲートランナーを含むゲート構造を、ゲート誘電体がソース構造の少なくとも部分およびソースコンタクト構造の少なくとも部分を覆うように、かつ、ゲート誘電体によってソース構造およびソースコンタクト構造から電気的に絶縁されるゲートランナーがソースコンタクト構造の少なくとも部分と重なるように形成するステップを含み、デバイスは、ｐ型チャネルを含み、ゲート構造はプレーナ構造である。

【0016】

炭化珪素（ＳｉＣ）トランジスタデバイスを製造するための方法の別の実施形態では、ソースコンタクト構造は、６００℃～１３００℃の範囲の温度で形成される。

【0017】

本発明の上記および他の目的、特徴および利点は、添付の図面を参照して進められる本発明の例示的な実施形態の以下の詳細な説明からより容易に明らかになるであろう。

【図面の簡単な説明】

【0018】

【図1A】先行技術のＭＯＳベースの縦型ＳｉＣトレンチ（図１Ａ）デバイスを示す図である。

【図1B】先行技術のＭＯＳベースの縦型プレーナＳｉＣトレンチ（図１Ｂ）デバイスを示す図である。

【図2A】実施形態に係る縦型炭化珪素（ＳｉＣ）プレーナトランジスタデバイスを製造するためのプロセスにおける統合シーケンスを示す図である。

【図2B】実施形態に係る縦型炭化珪素（ＳｉＣ）プレーナトランジスタデバイスを製造するためのプロセスにおける統合シーケンスを示す図である。

【図2C】実施形態に係る縦型炭化珪素（ＳｉＣ）プレーナトランジスタデバイスを製造するためのプロセスにおける統合シーケンスを示す図である。

【図2D】特許請求される発明の部分を形成しないが、そのより良い理解のために役立つ比較例として、トレンチゲート構造を有する縦型パワーＭＯＳＦＥＴを示す図である。

【発明を実施するための形態】

【0019】

発明の実施形態の詳細な説明
ロー側のＭＯＳＦＥＴとハイ側のＭＯＳＦＥＴとの組み合わせにおける上述のフィードバックメカニズム（Ｃ_ｇｄおよびＣ_ｇｓ）に含まれるキャパシタンスの比を制御することによって、Ｖ_ＧＳパルスは、以下の式によって制限され得る。

【0020】

【数1】

【0021】

スイッチングトランジスタのシュートスルー能力を向上するためには、低いＣ_ｒＳＳ／Ｃ_ｉＳＳキャパシタンス比（典型的には０．４未満）が望ましい。Ｃ_ｒＳＳ／Ｃ_ｉＳＳキャパシタンス比を減少させるために、逆転送キャパシティ（Ｃ_ｒＳＳ）が減少されてもよく、および／または、入力キャパシティ（Ｃ_ｉＳＳ）が増加されてもよい。

【0022】

Ｃ_ｉＳＳを増加するために、一般に使用されるＮｉ－シリサイドコンタクトを炭化チタン（ＴｉＣ）ソースコンタクトで置き換えることが提案される。たとえばニッケルシリサイドと比較した１つの利点は、ＴｉＣがより安定的であり、より高い温度に耐え得ることである。ニッケルシリサイドは、ゲート酸化およびポリ堆積（poly deposition）の温度に耐えられ得ず、記載される統合シーケンスを実現し得ない。さらに、低しきい値電圧デバイスにおいてもシュートスルーを防止するために、ゲート電極とＴｉＣソースコンタクトとを重ねることによってＣ_ｉＳＳを調整することがさらに提案される。ゲート電極とＴｉＣソースコンタクトとを重ねることによって、Ｃ_ｉＳＳは増加され得、シュートスルーが軽減され得る。たとえば図２Ｃに示されるように、本発明の一実施形態に係る炭化珪素（ＳｉＣ）トランジスタデバイスは、頂面および底面を有するＳｉＣ半導体基板１と、ＳｉＣ半導体基板１の底面上のドレイン領域１１と、ＳｉＣ半導体基板１の頂面上に形成されるＳｉＣエピタキシャル層２とを含み、ＳｉＣエピタキシャル層２は頂面を有しており、炭化珪素（ＳｉＣ）トランジスタデバイスはさらに、ＳｉＣエピタキシャル層２の頂面に形成されるソース構造３，４，５を含み、ソース構造３，４，５は、頂面を有しており、炭化珪素（ＳｉＣ）トランジスタデバイスはさらに、ソース構造３，４，５の頂面の上に形成され、かつ、ソース構造３，４，５の頂面に電気的に接続されるソースコンタクト構造９を含み、ソースコンタクト構造９は、炭化チタン（ＴｉＣ）、炭化タングステン（ＷＣ）および炭化ニッケル（ＮｉＣ_３）のうちの１つを含み、炭化珪素（ＳｉＣ）トランジスタデバイスはさらに、ゲート誘電体７およびゲートランナー６を含むゲート構造６，７と、ｐ型チャネル領域１０とを含み、ゲート誘電体７は、チャネル領域１０と、ソース構造３，４，５の少なくとも部分と、ソースコンタクト構造９の少なくとも部分とを覆い、ゲートランナー６は、ゲート誘電体７によってチャネル領域１０、ソース構造３，４，５およびソースコンタクト構造９から電気的に絶縁され、チャネル領域１０およびソースコンタクト構造９の少なくとも部分と重なる。ソース構造３，４，５は、ｐウェル領域３と、ｎ型ソース領域４と、ｐ型コンタクト領域５とを含む。

【0023】

ＳｉＣ半導体基板１は、たとえば、３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ基板、または６Ｈ－ＳｉＣ基板であり得る。３Ｃ－ＳｉＣエピタキシャル層の場合、ＳｉＣ半導体基板１は、たとえば珪素（Ｓｉ）基板に置き換えられてもよい。

【0024】

ソースコンタクト構造９は、たとえば、２ｎｍ～２００ｎｍの範囲の厚さを有し得る。例示的な実施形態において、厚さは７０ｎｍである。

【0025】

炭化珪素（ＳｉＣ）トランジスタは、たとえば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）または金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ＳｉＣ接合電界効果トランジスタ（ＳｉＣ－ＪＦＥＴ: SiC junction Field-Effect transistor）またはＳｉＣバイポーラ接合トランジスタ（ＳｉＣ－ＢＪＴ: SiC bipolar junction transistor）であってもよい。

【0026】

ＴｉＣは、ｎ型ＳｉＣとの電気的オーミックコンタクト接合を形成し、ＴｉＣは、表面粗さおよび１０００℃より高い温度での電気的特性に関して非常に安定しているので、炭化チタン（ＴｉＣ）ソースコンタクトは、酸化物堆積／酸化プロセスの前に製造されてもよい。そのような酸化物堆積／酸化プロセスは、たとえば、ゲート誘電体形成、ゲート絶縁またはパッシベーション、ならびに、（たとえば、ゲートランナーのための）ポリシリコン層堆積および高温アンベイリング／活性化ステップ（high temperature unveiling/activation steps）のために必要である。従来のＮｉ－シリサイドソースコンタクトの場合、酸化物堆積／酸化プロセスは、Ｎｉシリサイドコンタクトの温度感度のため、ソースコンタクト堆積の前に実行されなければならない。したがって、ＴｉＣソースコンタクトの使用は、高いサーマルバジェットを必要とする完全に新しいプロセスステップを統合することを可能にする。プレーナ縦型パワーＭＯＳＦＥＴを製造するための典型的な統合シーケンスが図２Ａ～図２Ｃに示される。

【0027】

図２ＡにおけるプレーナＭＯＳベースのデバイスから開始して、ＳｉＣ基板１上にｎ型エピタキシャルドリフト層２が設けられる。図２Ａ～図２Ｃにおけるデバイスはさらに、ｐウェル領域３と、ｎ型ソース領域４と、ｐ型コンタクト領域５と、ｐ型チャネル領域１０とを含む。すでに上述したように、先行技術の製造プロセスとは対照的に、本発明の製造プロセスの実施形態によれば、ソース領域４と接触するためのＴｉＣコンタクト構造９は、プロセスステップの順序において、ゲート誘電体であり得るゲート絶縁体７とゲート６とからなるゲート構造の形成の前に形成される。本発明の製造プロセスの実施形態によれば、ゲート構造６，７は、ＴｉＣソースコンタクト構造９の後に形成されることが強調される。この統合スキーム（製造プロセスステップの順序の変更）は、高温に耐えるＴｉＣの能力のため、可能である。

【0028】

比較例として、トレンチゲート構造を有する縦型パワーＭＯＳＦＥＴが図２Ｄに示される。この比較例では、ゲート構造は、ＳｉＣ半導体基板１の頂面上にプレーナではなく、ｐウェル領域３内にあるとともにｎ型ソース領域４間にあるトレンチにおいて縦型に形成されている。この比較例では、ゲート電極６はトレンチ内に形成されており、ゲート絶縁膜７によって絶縁されている。

【0029】

本発明の別の実施形態は、炭化珪素（ＳｉＣ）トランジスタデバイスを製造するための方法に関し、上記方法は、ＳｉＣ半導体基板１の頂面にＳｉＣエピタキシャル層２をエピタキシャルに形成するステップを含み、ＳｉＣエピタキシャル層２は頂面を有しており、上記方法はさらに、ＳｉＣエピタキシャル層２の頂面にソース構造３，４，５を形成するステップを含み、ソース構造３，４，５は頂面を有しており、上記方法はさらに、ソースコンタクト構造９をソース構造３，４，５の頂面の上に形成し、かつ、ソース構造３，４，５の頂面に電気的に接続するステップを含み、コンタクト構造９は、炭化チタン（ＴｉＣ）、炭化タングステン（ＷＣ）および炭化ニッケル（ＮｉＣ３）のうちの１つを含み、上記方法はさらに、ソースコンタクト構造９の形成後、ゲート誘電体７およびゲートランナー６を含むゲート構造６，７を、ゲート誘電体７がソース構造３，４，５の少なくとも部分と、ソースコンタクト構造９の少なくとも部分を覆うように、かつ、ゲート誘電体７によってソース構造３，４，５およびソースコンタクト構造９から電気的に絶縁されるゲートランナー６がソースコンタクト構造９の少なくとも部分と重なるように形成するステップを含む。

【0030】

炭化珪素（ＳｉＣ）トランジスタデバイスを製造するための方法の別の実施形態では、ソースコンタクト構造９は、６００℃～１３００℃の範囲の温度で形成される。

【0031】

別の実施形態では、ＴｉＣコンタクト層は、たとえば、Ｔｉ源として四塩化チタンを用い、炭素源としてエチレンを用い、希釈水素中で１２００℃～１３００℃の範囲で化学気相成長（ＣＶＤ）法により７０ｎｍの厚さを有するように形成され得る。

【0032】

この温度は、ＴｉＣが形成される際に、ＴｉＣをアニールする。ある実施形態では、ＴｉＣの厚さは、たとえばＳｉＣ層における歪みを回避するために約１８０ｎｍ未満であってもよい。

【図1A-1B】

【図2A】

【図2B】

【図2C】

【図2D】