特許 7486838 パーティクル発生の最小化に有利な緻密なボロンカーバイド材質の半導体製造工程用エッジリング及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-10

(45)【発行日】2024-05-20

(54)【発明の名称】パーティクル発生の最小化に有利な緻密なボロンカーバイド材質の半導体製造工程用エッジリング及びその製造方法

(51)【国際特許分類】

   H01L 21/3065 20060101AFI20240513BHJP

   C04B 35/563 20060101ALI20240513BHJP

   C23C 16/38 20060101ALI20240513BHJP

【ＦＩ】

H01L21/302 101G

H01L21/302 101B

C04B35/563

C23C16/38

【請求項の数】 7

(21)【出願番号】P 2022137230

(22)【出願日】2022-08-30

(65)【公開番号】P2023078065

(43)【公開日】2023-06-06

【審査請求日】2022-08-30

(31)【優先権主張番号】10-2021-0164456

(32)【優先日】2021-11-25

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】522220496

【氏名又は名称】ビーシーエンシー カンパニー・リミテッド

【氏名又は名称原語表記】ＢＣｎＣ Ｃｏ．， Ｌｔｄ．

【住所又は居所原語表記】２５， Ｍａｓｏ－ｒｏ ５７ｂｅｏｎ－ｇｉｌ， Ｓｉｎｄｕｎ－ｍｙｅｏｎ， Ｉｃｈｅｏｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110001139

【氏名又は名称】ＳＫ弁理士法人

(74)【代理人】

【識別番号】100130328

【弁理士】

【氏名又は名称】奥野 彰彦

(74)【代理人】

【識別番号】100130672

【弁理士】

【氏名又は名称】伊藤 寛之

(72)【発明者】

【氏名】ソル、チャンウク

【審査官】船越 亮

(56)【参考文献】

【文献】特開２０１８－０２２８６６（ＪＰ，Ａ）

【文献】特開２０２０－０７３４２０（ＪＰ，Ａ）

【文献】特開２０２０－０２７９４５（ＪＰ，Ａ）

【文献】韓国公開特許第１０－２０１８－００９３８１４（ＫＲ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３０６５

Ｃ０４Ｂ ３５／５６３

Ｃ２３Ｃ １６／３８

(57)【特許請求の範囲】

【請求項1】

ボロンカーバイド（Ｂ_４Ｃ）基地層と、
前記ボロンカーバイド基地層の表面に形成されたボロンカーバイド（Ｂ４Ｃ）混在層と、
前記混在層の表面に形成されたボロンカーバイド（Ｂ_４Ｃ）表面層と、を含み、
前記基地層の密度は、１．０～１．９ｇ／ｃｃであり、
前記混在層の密度は、１．８～２．３ｇ／ｃｃであり、
前記表面層の密度は、２．１～２．５２ｇ／ｃｃである、半導体製造工程用エッジリング。

【請求項2】

前記混在層の厚さは、０．１～５ｍｍであり、
前記表面層の厚さは、１～１０ｍｍであり、
前記基地層、混在層及び表面層の厚さの合計は、３～２０ｍｍの範囲内である、請求項１に記載の半導体製造工程用エッジリング。

【請求項3】

前記混在層の密度は、基地層と隣接するほど密度が相対的に低くなり、基地層の密度数値範囲に収束し、表面層に行くほど密度が相対的に高くなり、表面層の密度数値範囲に収束する密度勾配を有する、請求項１に記載の半導体製造工程用エッジリング。

【請求項4】

ａ）ボロンカーバイド（Ｂ_４Ｃ）粉末を用いて基地層を形成する段階と、
ｂ）化学気相蒸着（ＣＶＤ）工程により基地層の表面にボロンカーバイド（Ｂ４Ｃ）混在層を形成する段階と、
ｃ）前記混在層の形成後、混在層の表面上に化学気相蒸着（ＣＶＤ）工程によりボロンカーバイド（Ｂ４Ｃ）表面層を形成する段階と、を含み、
前記ａ段階の基地層の形成は、
１）冷間等方圧加圧（ＣＩＰ）後の焼結、２）熱間等方圧加圧（ＨＩＰ）後の焼結、及び３）ホットプレスの中から選ばれる１種以上の方法を通じて行われる、半導体製造工程用エッジリング製造方法。

【請求項5】

前記ａ段階の基地層の形成時の焼結温度及び工程圧力条件を調整してエッジリングの抵抗、密度及び誘電率のうち少なくとも一つの物性を制御する、請求項４に記載の半導体製造工程用エッジリング製造方法。

【請求項6】

前記ｂ段階の混在層の形成は、９００～１，４００℃の温度範囲及び５～４００ｔｏｒｒの圧力範囲内で行われる、請求項４に記載の半導体製造工程用エッジリング製造方法。

【請求項7】

前記ｃ段階のボロンカーバイド（Ｂ _４ Ｃ）表面層の形成は、１，０００～１，６００℃の温度範囲及び５０～７５０ｔｏｒｒの圧力範囲内で行われる、請求項４に記載の半導体製造工程用エッジリング製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、パーティクル発生の最小化に有利な緻密なボロンカーバイド材質の半導体製造工程用エッジリング及びその製造方法に関する。

【背景技術】

【0002】

この成果（または論文）は、２０２１年度京畿道の財源で（財）次世代融合技術研究院の支援を受けて行われた素材部品装備産業自立化研究支援事業である（Ｎｏ．ＡＩＣＴ－Ｅ１－０３０（ＡＩＣＴ－００９－Ｔ１））。

【0003】

一般に、半導体製造工程において使用されるプラズマ処理方法は、乾式エッチング工程のうち一つとして、ガスを用いて対象をエッチングする方法である。これはエッチングガスを反応容器に注入してイオン化させた後、ウエハの表面に加速させてウエハの表面を物理的、化学的に除去する工程による。この方法は、エッチングの調整が容易で、生産性が高く、数十ｎｍレベルの微細パターン形成が可能であり、広く使用されている。

【0004】

一例としてプラズマエッチングが行われるプラズマ装置（チャンバー）は、上部電極と下部電極を含む静電チャック、及びプラズマ工程チャンバー内で発生するプラズマから静電チャックを保護するように静電チャックを取り囲むカバーリングアセンブリから構成され、半導体ウエハまたはガラス基板などの基板は、静電チャックの上部の表面に支持される。

【0005】

そこで、上部電極と下部の静電チャックの間に電源が印加されると、電界効果によってプラズマ工程チャンバー内にプラズマ（Ｐ）が発生してイオンが静電チャックに向かう方向に入射され、プラズマイオンの化学反応及び運動エネルギーで基板上にエッチングが行われるようになる。

【0006】

一方、静電チャックを取り囲むカバーリングアセンブリは、エッジリングの下部面に結合溝を形成し、これに電極リングが結合されるようにする構成を有していてもよく、前記エッジリング（またはフォーカスリングという）は、静電チャックの上面に支持される基板の側面を取り囲む構成であり、静電チャックによって支持される基板と同じ高さを維持できる規格及び環境の立体的な形状で作製される半導体製造用セラミック部品である。

【0007】

一方、従来のエッジリングは、単結晶及び柱状晶シリコン（Ｓｉｌｉｃｏｎ）やクォーツ（Ｑｕａｒｔｚ、ＳｉＯ_２）または化学気相蒸着シリコンカーバイド（ＣＶＤ－ＳｉＣ）で作製されて使用されたが、このような組成は厳しいプラズマ条件下で過剰にエッチングされることにより、短時間の使用後に維持保守しなければならないか、または新規部品に頻繁な交替が必要であるという問題点があった。また、エッジリングをイットリア（Ｙ_２Ｏ_３）、サファイアなどの高価な材料を使用する場合、経済性において問題がある。

【0008】

一方、今日、半導体の線幅が減少し、積層数が増加してプラズマ工程のパワーが増加する傾向に工程条件が変化しており、従来広く使用されるボロンカーバイドは、プラズマ抵抗性が限界に達した。特に、焼結体内に気孔を含むボロンカーバイドの場合、プラズマ工程間のパーティクルが発生して製品不良を引き起こす問題があり、これを防止するための方法に対する研究が活発に行われている。

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明は、半導体製造工程に用いられるセラミック部品であるエッジリングの従来の問題点を解決するために案出したもので、具体的にボロンカーバイド粉末で製造した密度が低い基地層の表面に化学気相蒸着（ＣＶＤ）を用いて混在層を形成し、前記混在層の表面には化学気相蒸着（ＣＶＤ）を介してより緻密な表面層を形成することにより、基地層と表面層間の剥離を効果的に防止し、緻密な表面を確保し、パーティクルの発生を効果的に抑制することにより、製品不良率を減少させることができる、半導体製造工程用エッジリング及びその製造方法を提供する。

【0010】

また、本発明が解決しようとする技術的課題は、以上で言及した技術的課題に制限されず、言及されていないさらに他の技術的課題は、下記の記載から本発明が属する技術分野において通常の知識を有する者が明確に理解できるだろう。

【課題を解決するための手段】

【0011】

本明細書では、ボロンカーバイド（Ｂ_４Ｃ）基地層、前記ボロンカーバイド基地層の表面に形成された混在層、及び前記混在層の表面に形成されたボロンカーバイド（Ｂ_４Ｃ）表面層を含む、半導体製造工程用エッジリングを提供する。

【0012】

一例として、前記基地層の密度は１．０～１．９ｇ／ｃｃであり、前記混在層の密度は、１．８～２．３ｇ／ｃｃであり、前記表面層の密度は、２．１～２．５２ｇ／ｃｃであってもよい。一例として、前記混在層の厚さは、０．１～５ｍｍであり、前記表面層の厚さは、１～１０ｍｍであり、前記基地層、混在層及び表面層の厚さの合計は、３～２０ｍｍの範囲内であってもよい。

【0013】

一例として、前記混在層の密度は、基地層に隣接するほど密度が相対的に低くなり、基地層の密度数値範囲に収束し、表面層に行くほど密度が相対的に高くなり、表面層の密度数値範囲に収束する密度勾配を有するものであってもよい。

【0014】

一方、本明細書では、ａ）ボロンカーバイド（Ｂ_４Ｃ）粉末を用いて基地層を形成する段階、ｂ）化学気相蒸着（ＣＶＤ）工程により基地層の表面に混在層を形成する段階、及びｃ）前記混在層の形成後、混在層の表面上に化学気相蒸着（ＣＶＤ）工程により表面層を形成する段階を含み、前記ａ段階の基地層の形成は、１）冷間等方圧加圧（ＣＩＰ）後の焼結、２）熱間等方圧加圧（ＨＩＰ）後の焼結、及び３）ホットプレスの中から選ばれる１種以上の方法を通じて行われる、半導体製造工程用エッジリング製造方法を提供する。

【0015】

一例として、前記ａ段階の基地層の形成時、焼結温度及び工程圧力条件を調整してエッジリングの抵抗、密度及び誘電率のうち少なくとも１つの物性を制御しうる。

【0016】

一例として、前記ｂ段階の混在層の形成は、９００～１，４００℃の温度範囲及び５～４００ｔｏｒｒの圧力範囲内で行われてもよい。

【0017】

一例として、前記ｃ段階の表面層の形成は、１，０００～１，６００℃の温度範囲及び５０～７５０ｔｏｒｒの圧力範囲内で行われてもよい。

【発明の効果】

【0018】

本発明による半導体製造工程用エッジリングは、プラズマエッチング工程間の抵抗、密度及び誘電率の調整が容易で、ウエハの全面に均一なプラズマを形成するので、微細工程に適している。

【0019】

また、本発明によるエッジリングは、厳しいプラズマ条件下で部品のエッチング率が減少し、表面の均一が防止されてパーティクルの発生が最小化されるため、製品の不良率を減少させ、工程装備の交替または整備の回数が著しく減少する。

【0020】

また、本発明によるエッジリングは、アーキング(Ａｒｃｉｎｇ)の発生を減少させてアーキングによるチップ(Ｃｈｉｐ)の不良を最小化できる。

【図面の簡単な説明】

【0021】

【図1】一般的なプラズマ装置（チャンバー）の例示的な構造を示したものである。

【図2】本発明の一実施例によるボロンカーバイド材質の半導体製造工程用エッジリングの断面構造を概略的に示したものである。

【発明を実施するための形態】

【0022】

以下、添付図面を参照して本発明の実施例を詳細に説明すると、次の通りである。ただし、本記載を説明するにあたって、既に公知の機能又は構成に対する説明は、本記載の要旨を明確にするために省略する。

【0023】

以下、本発明の具体的な実施例による抵抗調整が可能な半導体製造工程用エッジリングについて詳細に説明する。

【0024】

半導体製造工程用エッジリング
上述したように、本発明の一実施例による半導体製造工程用エッジリングは、ボロンカーバイド（Ｂ_４Ｃ）基地層、前記ボロンカーバイド基地層の表面に形成された混在層、及び前記混在層の表面に形成されたボロンカーバイド（Ｂ_４Ｃ）表面層を含むものであってもよい。

【0025】

具体的に、半導体ウエハ製造工程の場合、線幅の微細化と積層数の増加が今日大きなイシューとなっており、これに用いられる半導体製造用セラミック部品は、ますます厳しくなるプラズマ条件に耐えなければならない。半導体製造用部品としてエッジリング（またはフォーカスリング）などは、一般にシリコン（Ｓｉ）、クォーツ（Ｑｕａｒｔｚ、ＳｉＯ_２）または化学気相蒸着シリコンカーバイド（ＣＶＤ ＳｉＣ）を用いて製造されたが、これらは厳しいプラズマ条件下で過剰にエッチングされることにより、短時間使用後に維持/保守が必要であるか、または新規部品に交替が必要であるという問題点があった。その結果、全体の半導体製品の生産量が減少し、製品不良率が増加するという問題がある。

【0026】

まず、図１は、本発明の一実施例による半導体製造工程用エッジリングが適用されるプラズマ装置に関する。具体的に、プラズマ装置（チャンバー）は、上部電極１０と下部電極を含む静電チャック２０、及びプラズマ工程チャンバー内で発生するプラズマから静電チャック２０を保護するように静電チャック２０を取り囲むカバーリングアセンブリ４０から構成され、半導体ウエハまたはガラス基板などの基板３０は、静電チャック２０の上部表面によって支持されてもよい。

【0027】

前述したように、ＲＦ電源を印加することによりプラズマ状態の反応ガスを用いて半導体基板をエッチングするための装置は、米国登録特許５，２５９，９２２号など既に多数の先行技術文献に開示されており、したがって、本明細書ではプラズマ工程チャンバーの動作原理について詳細に説明しなくても、通常の技術者は本発明が適用される一般的なプラズマ工程チャンバーの構造を通じて容易に理解できるだろう。

【0028】

一方、プラズマ工程チャンバー内のカバーリングアセンブリ４０は、静電チャック２０の環状ステップ２４に配置されて静電チャック２０を取り囲むように構成され、基本的には電気的に非絶縁性物質で作製されてプラズマ工程チャンバー内のプラズマ反応（Ｐ－Ｅ）から静電チャック２０を保護する機能を持つ。

【0029】

前記カバーリングアセンブリは、エッジリング６００と電極リング７００を含んでもよい。前記エッジリングは、静電チャック２０の環状ステップ２４に配置されて静電チャック２０の側面を取り囲むように構成され、環状の立体的な形状を有してもよい。一方、エッジリングは、静電チャック２０の上部表面２２に支持される基板３０の側面を取り囲むように構成されてもよく、このとき、エッジリングは、静電チャック２０に支持される基板３０と同じ高さを維持できる規格で作製されてもよい。一方、前記カバーリングアセンブリの構成要素のうち１つであるエッジリングは、前述したように、一般に石英（クォーツ）材質で作製されるか、またはボロンカーバイド（Ｂ_４Ｃ）材質で作製されてもよい。

【0030】

一方、前述したように、エッジリングが石英材質で作製されるか、またはボロンカーバイド材質で作製される場合、厳しいプラズマ条件に露出し続けると磨耗し、頻繁な交替を伴うという問題点がある。これは半導体製品の生産単価を高く形成し、市場性を低下させる主な原因となる。したがって、クォーツ、ボロンカーバイドまたはシリコンカーバイド（ＳｉＣ）などの材質を有する部品、一例としてエッジリングなどの部品の頻繁な交替回数を減少させるため、耐プラズマ性向上のための多角的な研究が引き続き進められている。

【0031】

本発明者らは、このような問題点に着目して、半導体製造工程用エッジリング製造時にボロンカーバイド（Ｂ_４Ｃ）を基盤として、ボロンカーバイド粉末で製造した焼結体（基地層）の表面により緻密なボロンカーバイド表面層を形成させるが、前記基地層と表面層の間に剥離防止及び物理的特性改善のための混在層を形成させる場合、パーティクル発生の最小化に有利な緻密なボロンカーバイド材質の半導体エッジリングの製造が可能であり、また、基地層の形成時に焼結温度及び工程圧力条件を調整する場合、エッジリングの抵抗、密度及び誘電率を目的に応じて制御可能であり、ウエハの全面に均一なプラズマを形成できるという点及びこのような構成を有するエッジリングは、ボロンカーバイド焼結体の亀裂が防止され、また、これによるパーティクルの発生が効果的に抑制されて製品不良率の減少につながるという点を実験を通じて確認し、本発明を完成することとなった。

【0032】

まず、ボロンカーバイド（Ｂ_４Ｃ）は、本発明の半導体製造工程用エッジリングの主材として使用され、ボロンカーバイドの一般的な熱伝導率値は、２９～６７Ｗ／ｍ・Ｋであり、電気抵抗値は、０.１～１０Ωｃｍの範囲内である。一方、本発明の一実施例によれば、最終的に製造された半導体製造工程用エッジリングを用いたプラズマ工程間の表面亀裂によるパーティクルの発生を抑制するため、ボロンカーバイド焼結体（基地層）の表面に密度を異にしたボロンカーバイド素材の混在層及び表面層を備えた多層構造でエッジリングを構成する。

【0033】

具体的に、前記ボロンカーバイド焼結体から構成された基地層の表面には、化学気相蒸着（ＣＶＤ）方式で蒸着形成された混在層及び前記混在層の表面に形成された表面層が備えられてもよい。

【0034】

本発明の一実施例による基地層の密度は、１．０～１．９ｇ／ｃｃであり、前記混在層の密度は１．８～２．３ｇ／ｃｃであり、前記表面層の密度は、２．１～２．５２ｇ／ｃｃであってもよい。前記のように表面層の密度が基地層の密度に対して相対的に高い数値の密度範囲を有する場合、厳しいプラズマ工程間の表面亀裂を効果的に抑制しうる。

【0035】

一方、前記混在層は、基地層と表面層間の剥離を防止するとともに、物理的特性を改善するために備えられてもよい。一例として、前記混在層の厚さは、０．１～５ｍｍであり、前記表面層の厚さは、１～１０ｍｍであり、前記基地層、混在層及び表面層の厚さの合計は、３～２０ｍｍの範囲内であってもよい。

【0036】

一方、前記混在層の密度は、基地層に隣接するほど密度が相対的に低くなり、基地層の密度数値範囲に収束し、表面層に行くほど密度が相対的に高くなり、表面層の密度数値範囲に収束する密度勾配を有するものであってもよく、前記勾配は、線形ないし指数的に増加ないし減少することを含んでもよい。

【0037】

一方、本発明の一実施例による半導体製造工程用エッジリングは、プラズマの方向性を均一にすることで、ビアホール(Ｖｉａ ｈａｌｌ)の形成時に精密なホールの形成を可能にすることができる。また、本発明による半導体製造工程用エッジリングは、上述したように、アーキング(Ａｒｃｉｎｇ)の発生を減少させてアーキングによるチップ(Ｃｈｉｐ)の不良を最小化できる。

【0038】

半導体製造工程用エッジリング製造方法
上述した半導体製造工程用エッジリングを製造するための本発明の一実施例による方法は、ａ）ボロンカーバイド（Ｂ_４Ｃ）粉末を用いて基地層を形成する段階、ｂ）化学気相蒸着（ＣＶＤ）工程により基地層の表面に混在層を形成する段階、及びｃ）前記混在層の形成後、混在層の表面上に化学気相蒸着（ＣＶＤ）工程により表面層を形成する段階を含み、前記ａ段階の基地層の形成は、１）冷間等方圧加圧（ＣＩＰ）後の焼結、２）熱間等方圧加圧（ＨＩＰ）後の焼結、及び３）ホットプレスの中から選ばれる１種以上の方法を通じて行われてもよい。

【0039】

まず、ボロンカーバイド（Ｂ_４Ｃ）粉末を用いて基地層を形成する（段階ａ）。

【0040】

一例として、前記ａ段階は、主材であるボロンカーバイド粉末を用いて１）冷間等方圧加圧（ＣＩＰ）後の焼結、２）熱間等方圧加圧（ＨＩＰ）後の焼結、及び３）ホットプレスの中から選ばれる１種以上の方法を通じて行われてもよい。

【0041】

一方、前記基地層の形成時に焼結過程を経る場合、モールド内で１，９５０～２，０５０℃の温度範囲で２５ＭＰａ～３５ＭＰａで加圧して焼結（Ｓｉｎｔｅｒｉｎｇ）してもよい。

【0042】

一方、本発明の一実施例によれば、前記段階で焼結温度を調整することにより、エッジリングの抵抗、密度及び誘電率のうち少なくとも一つの物性を目的とする範囲内に制御してもよい。

【0043】

次に、化学気相蒸着（ＣＶＤ）工程により基地層の表面に混在層を形成する（段階ｂ）。

【0044】

一例として、前記ｂ段階の混在層の形成は、９００～１，４００℃の温度範囲及び５～４００ｔｏｒｒの圧力範囲、より詳細には、９００～１，１００℃の温度範囲及び５～１００ｔｏｒｒの圧力範囲内で行われてもよく、前記過程を通じて形成される混在層は、後述する表面層と上述した基地層間の剥離を効果的に防止する。

【0045】

次に、前記混在層の形成後、混在層の表面上に化学気相蒸着（ＣＶＤ）工程により表面層を形成する（段階ｃ）。

【0046】

一例として、前記ｃ段階の表面層の形成は、１，０００～１，６００℃の温度範囲及び５０～７５０ｔｏｒｒ圧力範囲内で行われてもよく、前記過程を通じて形成される表面層は、緻密な構造により厳しいプラズマ条件下でパーティクルの発生を最小化できるようになる。

【0047】

前記一連の段階を通じて製造された焼結体は、切削工程を通じて、一例としてワイヤカッティングなどを用いて切断することにより、エッジリングとして製造されてもよい。一方、前記過程は、コアリング(ｃｏｒｉｎｇ)工程や加工ツール(ｔｏｏｌ)を用いて行われてもよい。

【0048】

以上のように説明した本発明の実施例による半導体製造工程用エッジリングは、プラズマエッチング工程間の抵抗、密度及び誘電率の調整が容易で、ウエハの全面に均一なプラズマを形成するので、微細工程に適している。また、本発明によるエッジリングは、厳しいプラズマ条件下で部品エッチング率が減少し、表面均一が防止されてパーティクルの発生が最小化されることにより、製品不良率を減少させ、工程装備の交替または整備回数が著しく減少する。さらに、本発明によるエッジリングは、アーキング(Ａｒｃｉｎｇ)の発生を減少させてアーキングによるチップ(Ｃｈｉｐ)の不良を最小化できる。

【0049】

実施例
本発明は、様々な変更を加えることができ、様々な形態を持つことができるので、特定の具現例を例示し、以下で詳細に説明する。しかし、これは本発明を特定の開示形態に限定するものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むものと理解されなければならない。

【0050】

実施例及び比較例
ボロンカーバイド粉末を上述した方法を通じて次のスペックのように製造し、エッチング工程を通じて表面層にクラック及び剥離が発生するかを確認した。

【0051】

【表1】

【0052】

前記表１の結果を参照すると、基地相の密度が低いほどＣＶＤ工程において気相の円滑な供給により混在層の深さが深く、基地相の密度及び表面層の厚さに関係なくエッチング量は一定のエッチング量を示したが、別途の混在層の形成工程を行わずに、直ぐに表面層の形成工程を適用した場合、混在層が０．０５ｍｍ以下で形成されたが、基地相と表面層の接着の役割を果たせず、エッチング工程中に表面層のＣｒａｃｋ及び剥離が発生することが確認できた。

【0053】

以上、本発明の特定の実施例が説明されるとともに、図示されたが、本発明は記載された実施例に限定されるものではなく、本発明の思想及び範囲から逸脱することなく様々に修正及び変形できることは、この技術の分野で通常の知識を持つ者に自明なことである。したがって、そのような修正例または変形例は、本発明の技術的思想や観点から個別に理解されるべきではなく、変形された実施例は、本発明の特許請求の範囲に属するべきである。

【図1】

【図2】