特許 7487324 メモリの形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-10

(45)【発行日】2024-05-20

(54)【発明の名称】メモリの形成方法

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240513BHJP

【ＦＩ】

H10B12/00 681B

H10B12/00 681A

【請求項の数】 5

(21)【出願番号】P 2022552654

(86)(22)【出願日】2020-09-15

(65)【公表番号】

(43)【公表日】2023-04-21

(86)【国際出願番号】 CN2020115396

(87)【国際公開番号】W WO2021258560

(87)【国際公開日】2021-12-30

【審査請求日】2022-09-01

(31)【優先権主張番号】202010575406.8

(32)【優先日】2020-06-22

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522246670

【氏名又は名称】チャンシン メモリー テクノロジーズ インコーポレイテッド

【氏名又は名称原語表記】ＣＨＡＮＧＸＩＮ ＭＥＭＯＲＹ ＴＥＣＨＮＯＬＯＧＩＥＳ，ＩＮＣ．

(74)【代理人】

【識別番号】100145403

【弁理士】

【氏名又は名称】山尾 憲人

(74)【代理人】

【識別番号】100189555

【弁理士】

【氏名又は名称】徳山 英浩

(72)【発明者】

【氏名】張 林涛

(72)【発明者】

【氏名】権 鍾完

(72)【発明者】

【氏名】張 令国

(72)【発明者】

【氏名】劉 旭

(72)【発明者】

【氏名】周 賢貴

【審査官】小山 満

(56)【参考文献】

【文献】米国特許出願公開第２０１１／０１９５５５１（ＵＳ，Ａ１）

【文献】特開２０１４－１６０７１２（ＪＰ，Ａ）

【文献】特開平０４－３４０２７１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ １２／００

(57)【特許請求の範囲】

【請求項1】

メモリの形成方法であって、
基板を提供することであって、前記基板は、少なくともワードライン構造、アクティブ領域、前記基板の上面に位置する下部誘電体層、及びビットライン接触層を含み、前記下部誘電体層は、ビットライン接触開口部を有し、前記ビットライン接触開口部は、前記基板内の前記アクティブ領域を露出し、前記ビットライン接触層は、前記下部誘電体層を覆い、且つ前記ビットライン接触開口部を充填する、ことと、
前記ビットライン接触層の一部をエッチングして、異なる高さの前記ビットライン接触層を形成することと、
前記ビットライン接触層の上面に導電層を形成することであって、前記ワードライン構造の延在方向に垂直な方向において、前記導電層の上面は異なる高さに位置し、前記ワードライン構造の延在方向において、前記導電層の上面は異なる高さに位置する、ことと、
前記導電層の上面に上部誘電体層を形成することと、
前記上部誘電体層、前記導電層、及び前記ビットライン接触層の一部を順次エッチングして、個別のビットライン構造を形成することと、を含み、
前記ビットライン接触層の一部をエッチングして、異なる高さの前記ビットライン接触層を形成することは、前記ビットライン接触層の上面に第１フォトリソグラフィーマスク層を形成することと、前記第１フォトリソグラフィーマスク層をパターン化して、所定の方向で離間して配列されたパターンを形成することであって、前記所定の方向と前記ワードライン構造の延在方向との間には夾角αが存在し、前記αの範囲は、０＜α＜９０°である、ことと、前記離間して配列されたパターンに基づいて、前記ビットライン接触層の一部をエッチングして、異なる高さの前記ビットライン接触層を形成することと、前記離間して配列されたパターンを除去することと、を含み、
又は、
前記ビットライン接触層の一部をエッチングして、異なる高さの前記ビットライン接触層を形成することは、前記ビットライン接触層の上面に第２フォトリソグラフィーマスク層を形成することであって、前記第２フォトリソグラフィーマスク層は、前記ワードライン構造の延在方向に位置し、前記ワードライン構造の延在方向に垂直な方向において、隣接する第２フォトリソグラフィーマスク層の間にはギャップがあり、ここで、前記ギャップによって露出されたビットライン接触層の下部の基板は、少なくとも２列の前記ワードライン構造間のスペースを含むことと、前記ギャップに基づいて前記ビットライン接触層の一部をエッチングして、異なる高さの前記ビットライン接触層を形成することと、前記第２フォトリソグラフィーマスク層を除去することと、を含む、メモリの形成方法。

【請求項2】

前記離間して配列されたパターンは、離間して配列され且つ延在するストリップ、又は離間して配列された個別の楕円又は長方形を含む、
請求項１に記載のメモリの形成方法。

【請求項3】

前記ビットライン接触層の上面に導電層を形成することは、
前記ビットライン接触層の上面に導電性膜を形成することと、
前記導電性膜をエッチングして、異なる高さに位置する前記ビットライン接触層の上面に同じ厚さの前記導電層を形成することと、を含む、
請求項１に記載のメモリの形成方法。

【請求項4】

前記導電層の上面に上部誘電体層を形成することは、
前記導電層の上面に上部誘電体膜を形成することと、
前記上部誘電体膜の上面に対して平坦化処理を実行することによって前記上部誘電体層を形成することと、を含み、前記上部誘電体層の上面の高さは同じである、
請求項１に記載のメモリの形成方法。

【請求項5】

前記ビットライン接触開口部を充填し、且つ前記下部誘電体層のビットライン接触層を覆うことは、
前記ビットライン接触開口部を充填する第１ビットライン接触層を形成することであって、前記第１ビットライン接触層は、前記下部誘電体層を覆う、ことと、
前記下部誘電体層の上部の第１ビットライン接触層の上面にバリア層を形成することと、
前記バリア層の上面及び前記第１ビットライン接触層の上面に第２ビットライン接触層を形成することと、を含み、前記第２ビットライン接触層は、前記第１ビットライン接触層及び前記バリア層を覆う、
請求項１～４のいずれか一項に記載のメモリの形成方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願への相互参照）
本願は、２０２０年０６月２２日に中国特許局に提出された、出願番号が２０２０１０５７５４０６．８であり、発明の名称が「メモリの形成方法及びメモリ」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

【0002】

本願は、半導体の技術分野に関し、特に、メモリの形成方法及びメモリに関する。

【背景技術】

【0003】

ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の特徴サイズとライン幅が継続的に減少するにつれて、隣接するビットライン構造間の間隔も小さくなっている。隣接するビットライン構造間の間隔が小さくなるほど、隣接するビットライン構造間の寄生容量は継続的に増加し、ＤＲＡＭアレイ領域の飽和電流に影響を与え、それによってＤＲＡＭの動作効率に影響を与える。

【0004】

ＤＲＡＭのライン幅が継続的に減少している状況下で、ビットライン構造間の間隔をどのように大きくするかは、現在解決すべき課題である。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本願の実施例の一部は、メモリの形成方法及びメモリを提供し、ビットライン構造内の導電層を異なる高さに位置するように形成することにより、ビットライン構造の配置方式を変更しないことに基づいて、ビットライン構造内の導電層間の間隔を大きくすることを意図している。

【課題を解決するための手段】

【0006】

本願実施例は、メモリの形成方法を提供し、前記メモリの形成方法は、基板を提供することであって、基板は、少なくともワードライン構造、アクティブ領域、基板の上面に位置する下部誘電体層、及びビットライン接触層を含み、下部誘電体層は、ビットライン接触開口部を有し、ビットライン接触開口部は、基板内のアクティブ領域を露出し、ビットライン接触層は、下部誘電体層を覆い、且つビットライン接触開口部を充填する、ことと、ビットライン接触層の一部をエッチングして、異なる高さのビットライン接触層を形成することと、ビットライン接触層の上面に導電層を形成することであって、ワードライン構造の延在方向に垂直な方向において、導電層の上面は異なる高さに位置し、ワードライン構造の延在方向において、前記導電層の上面は異なる高さに位置する、ことと、導電層の上面に上部誘電体層を形成することと、上部誘電体層、導電層、及びビットライン接触層の一部を順次エッチングして、個別のビットライン構造を形成することと、を含む。

【0007】

また、ビットライン接触層の一部をエッチングして、異なる高さのビットライン接触層を形成することは、ビットライン接触層の上面に第１フォトリソグラフィーマスク層を形成することと、第１フォトリソグラフィーマスク層をパターン化して、所定の方向で離間して配列されたパターンを形成することであって、所定の方向とワードライン構造の延在方向との間には夾角αが存在し、αの範囲は、０＜α＜９０°である、ことと、離間して配列されたパターンに基づいてビットライン接触層の一部をエッチングして、異なる高さのビットライン接触層を形成することと、離間して配列されたパターンを除去することと、を含む。

【0008】

また、離間して配列されたパターンは、離間して配列され且つ延在するストリップ、又は離間して配列された個別の楕円又は長方形を含む。

【0009】

また、ビットライン接触層の一部をエッチングして、異なる高さのビットライン接触層を形成することは、ビットライン接触層の上面に第２フォトリソグラフィーマスク層を形成することであって、第２フォトリソグラフィーマスク層は、ワードライン構造の延在方向に位置し、ワードライン構造の延在方向に垂直な方向において、隣接する第２フォトリソグラフィーマスク層の間にはギャップがあり、ここで、ギャップによって露出されたビットライン接触層の下部の基板は、少なくとも２列のワードライン構造間のスペースを含む、ことと、ギャップに基づいてビットライン接触層の一部をエッチングして、異なる高さのビットライン接触層を形成することと、第２フォトリソグラフィーマスク層を除去することと、を含む。

【0010】

また、ビットライン接触層の上面に導電層を形成することは、ビットライン接触層の上面に導電性膜を形成することと、導電性膜をエッチングして、異なる高さに位置するビットライン接触層の上面に同じ厚さの導電層を形成することと、を含む。同じ厚さの導電層を形成することにより、異なる高さのビットライン接触層の上面に位置する導電層が異なる高さに位置することを保証する。

【0011】

また、導電層の上面に上部誘電体層を形成することは、導電層の上面に上部誘電体膜を形成することと、上部誘電体膜の上面に対して平坦化処理を実行することによって上部誘電体層を形成することと、を含み、上部誘電体層の上面の高さは同じである。

【0012】

また、ビットライン接触開口部を充填し、且つ下部誘電体層のビットライン接触層を覆うことは、ビットライン接触開口部を充填する第１ビットライン接触層を形成することであって、第１ビットライン接触層は、下部誘電体層を覆う、ことと、下部誘電体層の上部の第１ビットライン接触層の上面にバリア層を形成することと、バリア層の上面及び第１ビットライン接触層の上面に第２ビットライン接触層を形成することと、を含み、第２ビットライン接触層は、第１ビットライン接触層及びバリア層を覆う。ビットライン接触層内にバリア層を形成することにより、下部誘電体層の上部に位置するビットライン構造内の導電層を、バリア層の高さと同じになるようにエッチングして、異なるビットライン構造における導電層の高さの落差を減らし、導電層の連結線を波状になるようにして、メモリ構造の安定性を向上させる。

【0013】

本願実施例は、メモリを更に提供し、前記メモリは、少なくともワードライン構造及びアクティブ領域を含む基板と、基板の上部に位置し、且つビットライン接触開口部を有する下部誘電体層であって、ビットライン接触開口部は、基板内のアクティブ領域を露出する、下部誘電体層と、上面が同じ高さである個別のビットライン構造であって、ビットライン構造は、下部誘電体層の上部及びビットライン接触開口部内に位置するビットライン接触層、ビットライン接触層の上部に位置する導電層、及び導電層の上部に位置する上部誘電体層を含む、個別のビットライン構造と、を備え、ここで、ビットライン構造の延在方向において、同じビットライン構造内の導電層は、異なる高さに位置し、ワードライン構造の延在方向において、隣接するビットライン構造内の導電層は、異なる高さに位置する。

【0014】

また、ビットライン構造の延在方向において、導電層の連結線は波状である。異なるビットライン構造における導電層の高さの落差を減らして、メモリ構造の安定性を向上させる。

【0015】

また、所定の方向において、異なるビットライン構造内の導電層は、同じ高さに位置し、所定の方向とワードライン構造の延在方向との間には夾角αが存在し、αの範囲は、０＜α＜９０°である。

【0016】

先行技術と比較して、本願の実施例は、異なる高さのビットライン接触層を形成することにより、ビットライン接触層の上面に形成された導電層は、異なる高さに位置し、前記ワードライン構造の延在方向に垂直な方向において、前記導電層の上面は、同じ高さに位置し、前記ワードライン構造の延在方向において、前記導電層の上面は異なる高さに位置し、即ち、後続に形成される個別のビットライン構造において、同じビットライン構造内の導電層は、異なる高さに位置し、異なるビットライン構造内の導電層は異なる高さに位置し、ビットライン構造の配置方式を変更しないことに基づいて、隣接する個別のビットライン構造内の導電層は異なる高さに位置し、同じ高さに位置する導電層と比較すると、異なる高さに位置する導電層間の距離は、水平距離から傾斜距離に変化され、それにより、ビットライン構造内の導電層間の間隔を大きくし、更に、ビットライン構造間の寄生容量を減らし、メモリの飽和電流を増加させる一方、本実施例によって提供されるメモリの形成方法は、プロセスが簡単であり、低コストであり、実装が容易である。

【図面の簡単な説明】

【0017】

【図1】本願の第１の実施例によるメモリの形成方法の各ステップに対応する概略構造図である。

【図2】本願の第１の実施例によるメモリの形成方法の各ステップに対応する概略構造図である。

【図3】本願の第１の実施例によるメモリの形成方法の各ステップに対応する概略構造図である。

【図4】本願の第１の実施例によるメモリの形成方法の各ステップに対応する概略構造図である。

【図5】本願の第１の実施例によるメモリの形成方法の各ステップに対応する概略構造図である。

【図6】本願の第１の実施例によるメモリの形成方法の各ステップに対応する概略構造図である。

【図7】本願の第１の実施例によるメモリの形成方法の各ステップに対応する概略構造図である。

【図8】本願の第１の実施例によるメモリの形成方法の各ステップに対応する概略構造図である。

【図9】本願の第１の実施例によるメモリの形成方法の各ステップに対応する概略構造図である。

【図10】本願の第１の実施例によるメモリの形成方法の各ステップに対応する概略構造図である。

【図11】本願の第１の実施例によるメモリの形成方法の各ステップに対応する概略構造図である。

【図12】本願の第１の実施例によるメモリの形成方法の各ステップに対応する概略構造図である。

【図13】本願の第１の実施例によって形成されるメモリの概略断面図である。

【図14】本願の第２の実施例によるメモリの形成方法における別のパターン化方法に対応する概略構造図である。

【図15】本願の第２の実施例によって形成されるメモリの概略断面図である。

【発明を実施するための形態】

【0018】

１つ又は複数の実施例は、その対応する図面によって例示され、これらは、実施例を限定するものではなく、特に明記しない限り、図面は縮尺を限定するものではない。

【0019】

現在、ダイナミックランダムアクセスメモリの特徴サイズとライン幅が継続的に減少するにつれて、隣接するビットライン構造間の間隔も小さくなっている。隣接するビットライン構造間の間隔が小さくなるほど、隣接するビットライン構造間の寄生容量は継続的に増加し、ＤＲＡＭアレイ領域の飽和電流に影響を与え、それによってＤＲＡＭの動作効率に影響を与える。

【0020】

本願の目的、技術的解決策及び利点をより明確に説明するために、以下では、図面を参照しながら、本願の実施例の一部を詳細に説明する。本明細書に記載の具体的な実施例は、本願を説明するためにのみ使用され、本願を限定するものではないことを理解されたい。

【0021】

本願の第１の実施例は、メモリの形成方法に関し、前記メモリの形成方法は、基板を提供することであって、基板は、少なくともワードライン構造、アクティブ領域、基板の上面に位置する下部誘電体層、及びビットライン接触層を含み、下部誘電体層は、ビットライン接触開口部を有し、ビットライン接触開口部は、基板内のアクティブ領域を露出し、ビットライン接触層は、下部誘電体層を覆い、且つビットライン接触開口部を充填することと、ビットライン接触層の一部をエッチングして、異なる高さのビットライン接触層を形成することと、ビットライン接触層の上面に導電層を形成することであって、ワードライン構造の延在方向に垂直な方向において、導電層の上面は異なる高さに位置し、ワードライン構造の延在方向において、前記導電層の上面は異なる高さに位置することと、導電層の上面に上部誘電体層を形成することと、上部誘電体層、導電層、及びビットライン接触層の一部を順次エッチングして、個別のビットライン構造を形成することと、を含む。

【0022】

図１～図１２は、本願の第１の実施例によって提供されるメモリの形成方法の各ステップに対応する概略構造図であり、以下では、本実施例におけるメモリの形成方法について具体的に説明する。

【0023】

図１～図５を併せて参照すると、基板１００を提供し、基板１００は、少なくともワードライン構造１０２、アクティブ領域１０１、基板１００の上面に位置する下部誘電体層１１０、ビットライン接触層１２０を含み、誘電体層は、ビットライン接触開口部１１１を有し、ビットライン接触開口部１１１は、基板１００内のアクティブ領域１０１を露出し、ビットライン接触層１２０は、下部誘電体層１１０を覆い、且つビットライン接触開口部１１１を充填する。

【0024】

以下では、図面を参照して、図１～図５について詳細に説明する。

【0025】

図１を参照すると、基板１００提供し、基板１００は、少なくともワードライン構造１０２及びアクティブ領域１０１を含む。

【0026】

図１は、ワードライン構造の延在方向１０を示し、即ち、図中の点線１０である。

【0027】

複数のアクティブ領域１０１は、互いに離間して平行に配置され、且つｉ番目の列のアクティブ領域１０１と（ｉ＋３）番目の列のアクティブ領域１０１は、ワードライン構造の延在方向１０に垂直な方向にあり、異なるアクティブ領域１０１は、同じ水平位置に位置し、ｉ番目の列のアクティブ領域１０１と隣接する（（ｉ＋１）番目の列と（ｉ－１）番目の列）アクティブ領域１０１は、ワードライン構造の延在方向１０に垂直な方向において異なる水平位置に位置する。交互に配置されたワードライン構造１０２によって分離されたアクティブ領域１０１の中央部分は、ビットライン接触点であり、後続に形成されるビットライン構造に接続するために使用される。

【0028】

基板１００はさらに、ワードライン構造１０２及びアクティブ領域１０１以外の、浅いトレンチ分離構造などの他のメモリ構造を含み、他のメモリ構造は本願のコア技術に関しないので、ここでは詳細に説明しないことに留意されたい。当業者は、基板１００がさらに、ワードライン構造１０２及びアクティブ領域１０１以外の他のメモリ構造を含み、メモリの通常動作に使用されることを理解することができる。

【0029】

基板１００の材料は、サファイア、シリコン、炭化ケイ素、ガリウムヒ素、窒化アルミニウム、又は酸化亜鉛などを含み得、本実施例では、基板１００は、シリコン材料で形成され、当業者にとって、本実施例において、基板１００としてシリコン材料を採用することが、後続の形成方法を理解するのを容易にするためのものであり、限定するものではなく、実際の応用プロセスにおいて、需要に応じて適切な基板の材料を選択するできることは明らかである。

【0030】

図２～図５を参照すると、基板１００の上面に下部誘電体層１１０及びビットライン接触層１２０を形成し、下部誘電体層１１０は、ビットライン接触開口部１１１を有し、ビットライン接触開口部１１１は、基板１００内のアクティブ領域１０１を露出し、ビットライン接触層１２０は、下部誘電体層１１０を覆い、且つビットライン接触開口部１１１を充填する。

【0031】

図２を参照すると、基板１００の上面に下部誘電体層１１０を形成し、下部誘電体層１１０は、ビットライン接触開口部１１１を有し、ビットライン接触開口部１１１は、基板１００内のアクティブ領域１０１を露出するために使用される。具体的には、ビットライン接触開口部１１１は、ビットライン接触点を露出するために使用され、即ち、ワードライン構造１０２によって分離されたアクティブ領域１０１の中央部分を露出する。

【0032】

下部誘電体層１１０は、非ビットライン接触点位置のビットライン構造２００がアクティブ領域１０１に接触するのを隔離するために使用される。本実施例では、下部誘電体層の材料は、窒化ケイ素であり、別の実施例では、下部誘電体層の材料は、酸化ケイ素又は酸窒化ケイ素などの絶縁材料でもあり得る。

【0033】

図３を参照すると、図３は、基板１００の概略上面図であり、図３は、図２の下部誘電体層１１０の形成に基づいて、後続に形成される必要のあるビットライン構造２００の位置を示し、図３は、ビットライン構造の延在方向２０を示し、即ち、図中の点線２０であり、ビットライン構造２００は、１列のアクティブ領域１０１のビットライン接触点に接続する。

【0034】

図４を参照すると、基板１００の上面にビットライン接触層１２０を形成し、ビットライン接触層１２０は、下部誘電体層１１０を覆い、且つビットライン接触開口部１１１を充填し、図４は、後続に形成される必要のあるビットライン構造２００の位置を示し、ワードライン構造の延在方向１０に沿った任意の断面において、アクティブ領域１０１に接続されたビットラインと下部誘電体層１１０上に位置するビットラインは、交互に配置される。

【0035】

本実施例では、ビットライン接触層１２０は、第１ビットライン接触層１２２及び第２ビットライン接触層１２３を含む。具体的には、ビットライン接触開口部１１１を充填する第１ビットライン接触層１２２を形成し、第１ビットライン接触層１２２は、下部誘電体層１１０を覆い、下部誘電体層１１０の上部の第１ビットライン接触層１２２の上面にバリア層１２４を形成し、バリア層１２４の上面及び第１ビットライン接触層１２２の上面に第２ビットライン接触層１２３を形成し、第２ビットライン接触層１２３は、第１ビットライン接触層１２２及びバリア層１２４を覆う。ビットライン接触層１２０内にバリア層１２４を形成することにより、下部誘電体層の上部に位置するビットライン構造内の導電層を、バリア層の高さと同じになるようにエッチングして、異なるビットライン構造における導電層の高さの落差を減らし、導電層の連結線を波状になるようにして、メモリ構造の安定性を向上させる。

【0036】

本実施例では、バリア層１２４の材料は、下部誘電体層１１０の材料と同じであり、別の実施例では、バリア層の材料がビットライン接触層の材料と異なることを保証することで、ビットライン接触層をエッチングするときに、バリア層がエッチングされることを保証する。さらに、本実施例では、第１ビットライン接触層１２２及び第２ビットライン接触層１２３は、いずれもポリシリコン材料を採用し、後続に形成されるビットライン構造２００が、ビットライン接触開口部１１１を介して基板１００内のアクティブ領域１０１に接続するために使用される。

【0037】

別の実施例では、ビットライン接触層１２０は、単層構造で形成することもでき、本実施例は、ビットライン接触層１２０の具体的な層数を限定しないことに留意されたい。当業者は、上記の実施例によって提供される多層構造の技術案が、後続に形成される、異なる高さに位置する導電層の間の落差が比較的小さく、導電層の連結線が波状を形成することにより、メモリの安定性を向上させることを意図していることを理解することができる。

【0038】

図５～図８を参照すると、ビットライン接触層１２０の一部をエッチングして、異なる高さのビットライン接触層１２１を形成する。

【0039】

異なる高さのビットライン接触層１２１を形成する理由は、ビットライン接触層１２１を使用して後続の導電層を形成した後、導電層が異なる高さに位置することを保証することを含む。

【0040】

具体的には、図５を参照すると、ビットライン接触層１２０の上面に第１フォトリソグラフィーマスク層１３０を形成し、第１フォトリソグラフィーマスク層１３０の上面にフォトレジスト１４０を形成する。

【0041】

図６を参照すると、第１フォトリソグラフィーマスク層１３０をパターン化して、所定の方向で離間して配列されたパターン１３１を形成する。離間して配列されたパターン１３１は、離間して配列され且つ延在するストリップ、又は離間して配列された個別の楕円又は長方形を含む。

【0042】

前記フォトレジストに基づいて、第１フォトリソグラフィーマスク層１３０をパターン化する。図７を参照すると、第１フォトリソグラフィーマスク層１３０をパターン化して所定の方向に離間して配列されたパターン１３１を形成し、所定の方向とワードライン構造の延在方向１０との間には夾角αが存在し、αの範囲は、０＜α＜９０°（直線間の夾角αとは、直線４０と直線１０との夾角を指し、例えば、光線の夾角である場合、αの範囲は、０＜α＜３６０°且つα≠９０°、α≠１８０°且つα≠２７０°である）であり、本実施例は、αが２５°である場合を例として示し、別の実施例では、αは、１０°、２０°、３０°、４０°、５０°、６０°、７０°又は８０°などであり得る。図中の円形４０１は、離間して配列されたパターン１３１によって覆われたビットライン接触点を表し、当業者は、点線３０及び点線３１の断面方向において、離間して配列されたパターン１３１によって覆われたビットライン接触点と、離間して配列されたパターン１３１によって覆われていないビットライン接触点が交互に配置されることを理解することができる。

【0043】

本実施例では、離間して配列されたパターン１３１が離間して配列され且つ延在するストリップである場合を例として説明し、別の実施例では、離間して配列されたパターン１３１はさらに、離間して配列された個別の楕円又は長方形であり得ることに留意されたい。

【0044】

図８を参照すると、離間して配列されたパターン１３１に基づいてビットライン接触層１２０の一部をエッチングして、異なる高さのビットライン接触層１２１を形成する。

【0045】

図９を参照すると、離間して配列されたパターン１３１及びバリア層１２４を除去する。

【0046】

図中の点線３０の方向及び点線３１の方向は、図３に示された２つの断面位置であり、当業者が本願の原理を理解するために提供される。

【0047】

図９は、点線３０の方向及び点線３１の方向の概略断面図であり、ワードライン構造の延在方向１０に垂直な方向（２つの図面が位置する同じ垂直位置）において、ビットライン接触層１２１は、異なる高さに位置し、ワードライン構造の延在方向１０（図に示す断面の方向）において、ビットライン接触層１２１は異なる高さに位置し、且つビットライン接触開口部１１１の位置上のビットライン接触層１２１における、第１の高さに位置する凸部と第２高さに位置する凹部は、交互に配置される。

【0048】

別の実施例では、マスクを引き続き形成することもでき、異なる高さのビットライン接触層に対して更にエッチングを実行して、残りのビットライン接触層の上面の高さを、所定の高さの順序に従って交互に配置することができる。

【0049】

図１０～図１１を参照すると、異なる高さのビットライン接触層１２１の上面に導電層１４０を形成する。

【0050】

具体的には、図１０を参照すると、異なる高さのビットライン接触層１２１の上面に導電性膜１４１を形成する。

【0051】

図１１を参照すると、導電性膜１４１（図１０を参照）をエッチングして、異なる高さに位置するビットライン接触層１２１の上面に同じ厚さの導電層１４０を形成する。同じ厚さの導電層１４０を形成することにより、異なる高さのビットライン接触層の上面に位置する導電層が異なる高さに位置することを保証する。

【0052】

別の実施例では、異なる高さのビットライン接触層の上面に位置する導電層の厚さは異なってもよいが、導電層の上面が異なる高さに位置することを保証する必要があり、それにより、異なるビットライン構造間の導電層の連結線が傾斜し、ビットライン構造の配置方式を変更しないことに基づいて、ビットライン構造内の導電層間の間隔を大きくすることができる。

【0053】

ワードライン構造の延在方向１０に垂直な方向において、形成された導電層１４０の上面は、異なる高さに位置し、且つ連結線は波状であり、ワードライン構造の延在方向１０において、上面は、異なる高さに位置し、且つ連結線は波状である。

【0054】

本実施例では、導電層１４０は、１つの導電材料又は複数の導電材料で形成され、例えば、ドープされたポリシリコン、チタン、窒化チタン、タングステン、及びタングステンの化合物などである。

【0055】

図１２を参照すると、導電層１４０の上面に上部誘電体層１５０を形成する。

【0056】

具体的には、導電層の上面に上部誘電体膜を形成し、上部誘電体膜の表面に対して平坦化処理を実行することによって上部誘電体層１５０を形成し、上部誘電体層１５０の上面の高さは同じである。

【0057】

具体的には、化学機械研磨の方法を採用して、上部誘電体膜の上面に対して平坦化処理を実行し、化学機械研磨プロセスは、エッチングプロセスと比較して、除去率が高く、プロセスサイクルの短縮に有利である。

【0058】

本実施例では、上部誘電体層１５０の材料は、窒化ケイ素、酸窒化ケイ素、又は酸化ケイ素などの材料を含み、本実施例では、上部誘電体層１５０の材料は、窒素を含む絶縁材料であり、即ち、上部誘電体層１５０は、窒化ケイ素材料を採用する。

【0059】

図１３を参照すると、上部誘電体層１５０の一部、導電層１４０、及び異なる高さのビットライン接触層１２１をエッチングして、個別のビットライン構造２００を形成する。

【0060】

ワードライン構造の延在方向１０に垂直な方向において、個別のビットライン構造２００内の導電層１４０の連結線は波状であり、ワードライン構造の延在方向１０において、隣接する個別のビットライン構造２００内の導電層１４０の高さは異なり、且つ導電層１４０の連結線は波状である。

【0061】

先行技術と比較して、本願の第１の実施例によって提供されるメモリの形成方法は、異なる高さのビットライン接触層を形成することにより、ビットライン接触層の上面に形成された導電層は、異なる高さに位置し、前記ワードライン構造の延在方向に垂直な方向において、前記導電層の上面は、同じ高さに位置し、前記ワードライン構造の延在方向において、前記導電層の上面は異なる高さに位置し、即ち、後続に形成される個別のビットライン構造において、同じビットライン構造内の導電層は、異なる高さに位置し、異なるビットライン構造内の導電層は異なる高さに位置し、ビットライン構造の配置方式を変更しないことに基づいて、隣接する個別のビットライン構造内の導電層は異なる高さに位置し、同じ高さに位置する導電層と比較すると、異なる高さに位置する導電層間の距離は、水平距離から傾斜距離に変化され、それにより、ビットライン構造内の導電層間の間隔を大きくし、更に、ビットライン構造間の寄生容量を減らし、メモリの飽和電流を増加させる一方、本実施例によって提供されるメモリの形成方法は、プロセスが簡単であり、低コストであり、実装が容易である。

【0062】

上記の様々なステップの分割は、明確な説明のためにのみである。実装中に、ステップを１つのステップに結合することも、一部のステップを複数のステップに分割することもでき、同じ論理関係が含まれている限り、すべて本願の保護範囲内に含まれ、重要でない変更をフローに追加すること、又はフローのコア設計を変更せずに重要でない設計を導入することも、本願の保護範囲内に含まれる。

【0063】

本願の第２の実施例は、メモリの形成方法に関し、本実施例は、第１の実施例とは異なる別のフォトリソグラフィーマスクの形成方法であり、図１４及び図１５を参照して、以下では、本実施例におけるメモリの形成方法について具体的に説明する。

【0064】

ビットライン接触層の上面に第２フォトリソグラフィーマスク層を形成する。

【0065】

本実施例は、第２フォトリソグラフィーマスク層を形成する２つの方法を提供し、具体的には以下の通りである。

【0066】

第２フォトリソグラフィーマスク層５００を形成する第１の方法：形成された第２フォトリソグラフィーマスク層５００は、ワードライン構造の延在方向１０上に位置し、且つワードライン構造の延在方向１０に垂直な方向において、隣接する第２フォトリソグラフィーマスク層５００の間にはギャップがあり、ギャップは、ビットライン接触層の下部の基板内の少なくとも２列のワードライン構造１０２の間のスペースを露出する。

【0067】

第２フォトリソグラフィーマスク層５０１を形成する第２の方法：第２フォトリソグラフィーマスク層５０１を形成し、第２フォトリソグラフィーマスク層５０１は、２列のワードライン構造１０２のギャップスペース内の２つのビットライン接触点５０２を覆い、ワードライン構造の延在方向１０において、第２フォトリソグラフィーマスク層５０１は順次配置される。

【0068】

本実施例は、上記の第２フォトリソグラフィーマスク層５０１を形成する第２の方法を採用し、ギャップに基づいてビットライン接触層の一部をエッチングして、異なる高さのビットライン接触層を形成し、その後、第２フォトリソグラフィーマスク層を除し、残りのプロセスステップは、第１の実施例と同様であり、本実施例によって提供されるマスクの形成方法に従って形成されたビットライン構造２００については、図１５を参照されたい。

【0069】

第２フォトリソグラフィーマスク層によって覆われたビットライン接触点内に形成されたビットライン構造２００内の導電層は、高い高さに位置し、第２フォトリソグラフィーマスク層に覆われていないビットライン接触点内に形成されたビットライン構造２００内の導電層は、低い高さ（未図示）に位置し、この場合、ワードライン構造の延在方向１０において、ビットライン接触点上のビットライン構造２００内の導電層は、同じ高さに位置するが、ビットライン接触層内にバリア層が形成されているので、下部誘電体層１１０上に位置するビットライン構造と、ビットライン接触点上に位置するビットライン構造の高さは異なる。ワードライン構造の延在方向１０において、異なるビットライン構造２００内の導電層の高さは異なり、ビットライン構造の延在方向２０において、同じビットライン構造２００内の導電層の高さは、第２フォトリソグラフィーマスク層の分布により異なる。

【0070】

先行技術と比較して、本願の第２の実施例によって提供されるメモリの形成方法は、異なる高さのビットライン接触層を形成することにより、ビットライン接触層の上面に形成された導電層は、異なる高さに位置し、前記ワードライン構造の延在方向に垂直な方向において、前記導電層の上面は、同じ高さに位置し、前記ワードライン構造の延在方向において、前記導電層の上面は異なる高さに位置し、即ち、後続に形成される個別のビットライン構造において、同じビットライン構造内の導電層は、異なる高さに位置し、異なるビットライン構造内の導電層は異なる高さに位置し、ビットライン構造の配置方式を変更しないことに基づいて、隣接する個別のビットライン構造内の導電層は異なる高さに位置し、同じ高さに位置する導電層と比較すると、異なる高さに位置する導電層間の距離は、水平距離から傾斜距離に変化され、それにより、ビットライン構造内の導電層間の間隔を大きくし、更に、ビットライン構造間の寄生容量を減らし、メモリの飽和電流を増加させる一方、本実施例によって提供されるメモリの形成方法は、プロセスが簡単であり、低コストであり、実装が容易である。

【0071】

第１の実施例と本実施例は互に対応しているので、本実施例は、第１の実施例と連携して実施することができる。第１の実施例で言及された関連する技術的詳細は、本実施例でも有効であり、第１の実施例で達成できる技術的効果は、本実施例でも同様に実現でき、ここでは繰り返して説明しない。これに対応して、本実施例で言及された関連する技術的詳細は、第１の実施例にも適用することができる。

【0072】

本願の第３の実施例は、メモリに関する。

【0073】

図１３を参照して、以下では、本実施例によって提供されるメモリについて詳細に説明するが、第１の実施例と同じ又は対応する部分は、以下では詳細に説明しない。

【0074】

メモリであって、少なくともワードライン構造１０２及びアクティブ領域１０１を含む基板１００と、基板１００の上部に位置し、且つビットライン接触開口部１１１を有する下部誘電体層１１０であって、ビットライン接触開口部１１１は、基板内のアクティブ領域１０１を露出する、下部誘電体層１１０と、上面が同じ高さである個別のビットライン構造２００であって、ビットライン構造２００は、下部誘電体層の上部１１０及びビットライン接触開口部１１１内に位置するビットライン接触層１２１、ビットライン接触層１２１の上部に位置する導電層１４０、及び導電層１４０の上部に位置する上部誘電体層１５０を含む、個別のビットライン構造２００とを備え、ここで、ビットライン構造の延在方向２０において、同じビットライン構造内の導電層１４０は、異なる高さに位置し、ワードライン構造の延在方向１０において、隣接するビットライン構造内の導電層１４０は、異なる高さに位置する。

【0075】

基板１００はさらに、ワードライン構造１０２及びアクティブ領域１０１以外の、浅いトレンチ分離構造などの他のメモリ構造を含み、他のメモリ構造は本願のコア技術に関しないので、ここでは詳細に説明しないことに留意されたい。当業者は、基板１００がさらに、ワードライン構造１０２及びアクティブ領域１０１以外の他のメモリ構造を含み、メモリの通常動作に使用されることを理解することができる。

【0076】

本実施例では、導電層１４０の厚さは同じであり、別の実施例では、異なる高さのビットライン接触層１２１の上面に位置する導電層１４０の厚さは異なってもよいが、導電層１４０の上面が異なる高さに位置することを保証する必要があり、それにより、異なるビットライン構造間の導電層の連結線が傾斜し、ビットライン構造の配置方式を変更しないことに基づいて、ビットライン構造内の導電層間の間隔を大きくすることができる。

【0077】

本実施例では、ビットライン構造の延在方向２０において、導電層１４０の連結線は波状であり、即ち、同じビットライン構造２００において、導電層１４０は、異なる高さに位置する。且つ所定の方向において、異なるビットライン構造２００内の導電層１４０は、同じ高さに位置し、所定の方向とワードライン構造の延在方向１０との間には夾角αが存在し、前記αの範囲は、０＜α＜９０°（直線間の夾角αとは、直線４０と直線１０との夾角を指し、例えば、光線角度である場合、αの範囲は、０＜α＜３６０°且つα≠９０°、α≠１８０°且つα≠２７０°である）である。

【0078】

先行技術と比較して、異なる高さのビットライン接触層により、ビットライン接触層の上面の導電層は、異なる高さに位置し、前記ワードライン構造の延在方向に垂直な方向において、前記導電層の上面は、同じ高さに位置し、前記ワードライン構造の延在方向において、前記導電層の上面は異なる高さに位置し、即ち、後続に形成される個別のビットライン構造において、同じビットライン構造内の導電層は、異なる高さに位置し、異なるビットライン構造内の導電層は異なる高さに位置し、ビットライン構造の配置方式を変更しないことに基づいて、隣接する個別のビットライン構造内の導電層は異なる高さに位置し、同じ高さに位置する導電層と比較すると、異なる高さに位置する導電層間の距離は、水平距離から傾斜距離に変化され、それにより、ビットライン構造内の導電層間の間隔を大きくし、更に、ビットライン構造間の寄生容量を減らし、メモリの飽和電流を増加させる一方、本実施例によって提供されるメモリの形成方法は、プロセスが簡単であり、低コストであり、実装が容易である。

【0079】

第１の実施例と本実施例は互に対応しているので、本実施例は、第１の実施例と連携して実施することができる。第１の実施例で言及された関連する技術的詳細は、本実施例でも有効であり、第１の実施例で達成できる技術的効果は、本実施例でも同様に実現でき、ここでは繰り返して説明しない。これに対応して、本実施例で言及された関連する技術的詳細は、第１の実施例にも適用することができる。

【0080】

当業者は、上記の各実施例が本願を実現するための具体的な実施例であり、実際の応用では、本願の精神及び精神から逸脱することなく、形態及び詳細の様々な変更を行うことができることを理解することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】