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特許7488128ＤＤＲ５クライアントＰＭＩＣパワーアップシーケンスおよび状態遷移
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-13
(45)【発行日】2024-05-21
(54)【発明の名称】ＤＤＲ５クライアントＰＭＩＣパワーアップシーケンスおよび状態遷移
(51)【国際特許分類】
G06F 12/00 20060101AFI20240514BHJP
【ＦＩ】
G06F12/00 550E
【請求項の数】
15
【外国語出願】
(21)【出願番号】P 2020110404
(22)【出願日】2020-06-26
(65)【公開番号】P2021012688
(43)【公開日】2021-02-04
【審査請求日】2023-03-23
(31)【優先権主張番号】62/868,019
(32)【優先日】2019-06-28
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】16/724,857
(32)【優先日】2019-12-23
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】518364964
【氏名又は名称】ルネサス エレクトロニクス アメリカ インコーポレイテッド
【氏名又は名称原語表記】ＲＥＮＥＳＡＳ ＥＬＥＣＴＲＯＮＩＣＳ ＡＭＥＲＩＣＡ ＩＮＣ．
【住所又は居所原語表記】１００１ Ｍｕｒｐｈｙ Ｒａｎｃｈ Ｒｏａｄ， Ｍｉｌｐｉｔａｓ， Ｃａｌｉｆｏｒｎｉａ ９５０３５， Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】シュウェタール・アービンド・パテル
(72)【発明者】
【氏名】チェンシャオ・レン
【審査官】松平 英
(56)【参考文献】
【文献】特開２００２－２０７５４１（ＪＰ，Ａ）
【文献】特開２０１５－１２７９５５（ＪＰ，Ａ）
【文献】特表２０１６－５１４３２０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１１／０２９６２１４（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ １／２６－１／３２９６
３／０６－３／０８
１２／００－１２／１２８
１３／１６－１３／１８
Ｇ１１Ｃ ５／００
５／０２
５／０４
５／０６
５／１４
(57)【特許請求の範囲】
【請求項1】
複数のレジスタであって、前記複数のレジスタのうちの１つは、低電力状態への進入を制御するように構成された電力状態エントリレジスタである、複数のレジスタと、複数のピンを備え、前記複数のピンのうちの１つは、イネーブルピンである、ホストインターフェースと、
を含む装置であって、
(i)前記装置は、（ａ）前記電力状態エントリレジスタを第１の値に設定すること、および（ｂ）前記イネーブルピンに第１のレベルの信号を提供することに応答して前記低電力状態に進入するように構成され、
(ii)前記装置は、前記イネーブルピンに第２のレベルの信号を提供することに応答して前記低電力状態から退出するように構成され、
(iii)前記装置は、前記低電力状態から退出した後にアイドル状態に進入し、
(iv)前記低電力状態は、前記アイドル状態よりも少ない電力を消費し、
(v)前記イネーブルピンは、複数のレギュレータの状態を制御するように構成された入力として実装される、装置。
【請求項2】
(i)前記低電力状態は、２５ｕＡの電流で動作し、(ii)前記アイドル状態は、１００ｕＡの電流で動作する、請求項１に記載の装置。
【請求項3】
前記装置は、アンバッファードダブルデータレートの第５世代メモリモジュールのための電力管理集積回路を実装する、請求項１に記載の装置。
【請求項4】
(i)前記低電力状態において、前記装置は、（ａ）前記複数のレギュレータをオフにした状態で動作するよう構成され、（ｂ）バスへのアクセスをディセーブルにし、（ｃ）前記複数のレジスタのうちの３つのレジスタの値が不揮発性メモリに記憶された状態で動作するよう構成され、(ii)前記アイドル状態において、前記装置は、（ａ）前記複数のレギュレータを０Ａ負荷の状態でオンにし、（ｂ）前記バスへのアクセスをイネーブルにし、
(iii)前記複数のレジスタのうちの前記３つのレジスタのうちの１つを前記電力状態エントリレジスタとするように構成される、請求項１に記載の装置。
【請求項5】
前記バスは、Ｉ２ＣバスまたはＩ３Ｃバスのうちの少なくとも１つである、請求項４に記載の装置。
【請求項6】
前記複数のレギュレータが、スイッチ出力レギュレータおよび低ドロップアウトレギュレータを備える、請求項４に記載の装置。
【請求項7】
前記装置は、さらに、前記装置が（ａ）セキュア動作モードおよび（ｂ）プログラミング動作モードで動作するときに、前記低電力状態に進入したり、前記低電力状態から退出するように構成される、請求項１に記載の装置。
【請求項8】
（ａ）前記複数のピンのうちの１つは、パワーグッドピンであり、（ｂ）前記装置は、前記装置が前記低電力状態にあるときに前記プログラミング動作モードにあるときに、前記パワーグッドピンが双方向動作を有することを可能にするように構成される、請求項７に記載の装置。
【請求項9】
前記電力状態エントリレジスタは、（ａ）デフォルトで第２の値で初期化し、（ｂ）ホストコントローラからのコマンドに応答して前記第１の値に変更するように構成される、請求項１に記載の装置。
【請求項10】
前記装置は、前記電力状態エントリレジスタが前記第２の値を有するとき、前記低電力状態に進入しない、請求項９に記載の装置。
【請求項11】
前記イネーブルピンは、ＶＲ＿ＥＮ信号を受信するように動作可能である、請求項１に記載の装置。
【請求項12】
前記装置は、バッファードダブルデータレートの第５世代メモリモジュールのための電力管理集積回路を実装する、請求項１に記載の装置。
【請求項13】
前記装置は、レジスタードダブルデータレートの第５世代メモリモジュールのための電力管理集積回路を実装する、請求項１に記載の装置。
【請求項14】
前記装置は、前記イネーブルピンを前記電力状態エントリレジスタと組み合わせて再使用して、前記低電力状態への前記進入および前記低電力状態からの前記退出を制御するように構成される、請求項１に記載の装置。
【請求項15】
前記イネーブルピンを使用して、(i)前記低電力状態への前記進入および前記低電力状態からの前記退出を制御し、(ii)前記複数のレギュレータの前記状態を制御し、前記複数のピンの数を増加させることなく、前記装置を実施することができる、請求項１に記載の装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般にコンピュータメモリに関し、より詳細には、ＤＤＲ５クライアントＰＭＩＣパワーアップシーケンスおよび状態遷移を実施するための方法および／または装置に関する。
【背景技術】
【0002】
消費者は、コンピューティングデバイスの電力消費を低減しようとしている。コンピューティングデバイスの携帯性が高まるにつれて、バッテリの長寿命を確保するために電力消費がますます重要になってきている。特に、ラップトップ、ノートブックおよびネットブックコンピュータのようなポータブルコンピューティングデバイスは、特定の状態において差し迫った現在の要求がある。コンピューティングデバイスの各コンポーネントは、電力消費を低減するために最適化される必要がある。
【0003】
ＤＤＲ５ＳＯＤＩＭＭ／ＵＤＩＭＭは、電力消費を最小限に抑えるためにさまざまな電力状態を実装する。電力状態（またはＰ状態）は、コンポーネントの速度と電力消費を設定する電圧－周波数ペアである。動作電圧が低い場合は、電力消費が少なくなるであろう。一般に、より高いＰ状態で動作している場合、電力消費は少なくなる。
【0004】
電力管理集積回路（ＰＭＩＣ）は、ＤＤＲ５ＳＯＤＩＭＭ／ＵＤＩＭＭの電力状態を制御することができる。しかし、電力管理集積回路のパッケージサイズを小さく保つために、利用可能なピンの数は制限される。ＤＤＲ５クライアントＰＭＩＣおよびＳＯＤＩＭＭ／ＵＤＩＭＭには、電源状態を制御するためのピンが１つしかない。ＤＤＲ５クライアントＰＭＩＣおよびＳＯＤＩＭＭ／ＵＤＩＭＭのための従来のＰＭＩＣは、追加のピンを必要とせずに、特定の電力状態（すなわち、Ｐ１状態およびＰ３ａ状態）からのシームレスな遷移を許容しない。
【0005】
ＤＤＲ５クライアントＰＭＩＣパワーアップシーケンスおよび状態遷移を実施することが望ましいであろう。
【発明の概要】
【0006】
本発明は、複数のレジスタと、複数のピンを備えるホストインターフェースとを含む装置に関する。複数のレジスタのうちの１つは、低電力状態への進入を制御するように構成された電力状態エントリレジスタであってもよい。複数のピンのうちの１つは、イネーブルピンであってもよい。装置は、電力状態エントリレジスタを第１の値に設定し、イネーブルピンに第１のレベルの信号を供給することに応答して、低電力状態に進入するように構成されてもよい。装置は、イネーブルピンに第２のレベルの信号を供給することに応答して、低電力状態から退出するように構成することができる。装置は、低電力状態から退出した後にアイドル状態に進入することができる。低電力状態は、アイドル状態よりも電力の消費が少ない場合があり得る。イネーブルピンは、複数のレギュレータの状態を制御するように構成された入力として実装される。
【図面の簡単な説明】
【0007】
本発明の実施の形態は、以下の詳細な説明および添付の特許請求の範囲および図面から明らかになるであろう。
【発明を実施するための形態】
【0008】
本発明の実施の形態は、(i)低電力Ｐ１状態からアイドルＰ３ａ状態へシームレスに遷移すること、(ii)ＰＭＩＣ回路のために既存のピンを利用すること、(iii)ＶＲ＿ＥＮピンおよびレジスタを使用して低電力状態への進入および低電力状態からの退出を制御すること、(iv)セキュア動作モードおよびプログラマブル動作モードをサポートすること、(v)双方向ＰＷＲ＿ＧＲ＿ＯＯＤピンまたは出力専用ＰＷＲ＿ＧＯＯＤピンのみをサポートすること、(vi)Ｉ２Ｃ／Ｉ３Ｃバス上のＶＲ＿ＥＮピンまたはＶＲディセーブルコマンドを伴うＶＲディセーブルコマンドをサポートすること、(vii)ＤＤＲ５アンバッファードメモリモジュールの一部として実装されること、(viii)バッファードメモリモジュールとして実装されること、(ix)レジスタードダブルデータレートの第５世代メモリモジュールの一部として実装されること、および／または(x)１つまたは複数の集積回路として実装されることができる、ＤＤＲ５クライアントＰＭＩＣパワーアップシーケンスおよび状態遷移を提供することを含む。
【0009】
本発明の実施の形態は、ダブルデータレートの第５世代（ＤＤＲ５）ランダムアクセスメモリ（ＲＡＭ）モジュールにおいて実施されるように構成されてもよい。モバイルデバイスのための低電力ハードウェアおよび／またはハードウェアは、制限された電力予算を有し得る。電力状態（例えば、Ｐ状態）は、特定の動作条件下で電力消費を制限するために実施されてもよい。本発明の実施の形態は、ＤＤＲ５メモリの電力状態（例えば、進入および退出）を制御し、様々なＰ状態の厳しい電流要件に従って動作するように構成することができる。
【0010】
本発明の実施の形態は、Ｐ１状態からＰ３ａ状態へのシームレスな遷移を可能にするように構成され得る。Ｐ状態間の遷移は、（例えば、ノートブックコンピュータの電力要件に適合するのを助けるために）電力消費を低減することができる。一例では、静止電力状態（例えば、Ｐ状態Ｐ１）は、約２５ｕＡの電流要件を有することができ、アイドル状態（例えば、Ｐ状態Ｐ３ａ）は、約１００ｕＡの電流要件を有することができる。本発明の実施の形態は、Ｐ１状態とＰ３ａ状態との間で遷移するために、既存のピン（例えば、既存の機能を既に有するピン）を利用するように構成されてもよい。ピンを再使用することにより、本発明がパッケージサイズ要件に適合すること、および／またはレイアウトの複雑さを低減することができることを保証することができる。１つのピン（例えば、ＶＲ＿ＥＮピン）のみが、電力状態を制御するために利用可能であり得る。例えば、ＶＲ＿ＥＮ ピンまたはＩ2 Ｃ／Ｉ３Ｃ バスのＶＲイネーブルコマンドを使用して、出力レールをオンにすることができる。
【0011】
１つの例において、本発明の実施の形態は、アンバッファードデュアルインラインメモリモジュール（ＵＤＩＭＭ）で実施されてもよい。例えば、ノートブックコンピュータの場合、本発明の実施の形態は、スモールアウトラインデュアルインラインメモリモジュール（ＳＯＤＩＭＭ）で実施することができる。一例では、ＤＤＲ５ ＳＯＤＩＭＭは、電力状態を制御するための１つのピン（例えば、ＶＲ＿ＥＮ）を備えることができる。別の例では、本発明の実施の形態は、レジスタードデュアルインラインメモリモジュール（ＲＤＩＭＭ）で実施されてもよい。実施されるメモリモジュールのタイプは、特定の実施の設計基準に従って異なっていてもよい。
【0012】
本発明の実施の形態は、セキュア動作モードおよび／またはプログラマブル動作モードをサポートするように構成され得る。本実施の形態は、ピン（例えば、ＰＷＲ＿ＧＯＯＤ）上の双方向動作および／またはＰＷＲ＿ＧＯＯＤピン上の出力のみの動作をサポートすることができる。本発明の実施の形態は、Ｉ２Ｃ／Ｉ３Ｃバス上でＶＲ＿ＥＮピンおよび／またはＶＲディセーブルコマンドを使用してＶＲディセーブルコマンドをサポートするように構成してもよい。
【0013】
図１を参照すると、アンバッファードメモリモジュールの例示的な実施の形態を示す図が示されている。様々な実施の形態では、メモリシステムは、いくつかの回路５０ａ～５０ｎを含む。回路５０ａ～５０ｎは、メモリモジュール（またはボード）として実施することができる。一例では、回路５０ａ～５０ｎは、デュアルインラインメモリモジュール（ＤＩＭＭ）として実施することができる。いくつかの実施の形態では、回路５０ａ～５０ｎは、ダブルデータレートの第５世代（ＤＤＲ５)ＳＤＲＡＭモジュールとして実施されてもよい。
【0014】
様々な実施の形態においては、回路５０ａ～５０ｎは、いくつかのブロック（または回路）７２ａ～７２ｎ、ブロック（または回路）１００、および／または様々な他のブロック、回路、ピン、コネクタ、および／またはトレースを備えることができる。回路７２ａ～７２ｎは、メモリデバイスを実装することができる。一例では、回路７２ａ～７２ｎは、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイス（またはチップ、またはモジュール）として実施され得る。回路１００は、電力管理集積回路（ＰＭＩＣ）として実装することができる。一例では、ＰＭＩＣ１００は、ＪＥＤＥＣ ＤＤＲ５仕様に準拠することができる。メモリモジュール５０ａ～５０ｎのコンポーネントのタイプ、配置、および／または数は、特定の実装の設計基準を満たすように変更することができる。
【0015】
メモリモジュール５０ａ～５０ｎは、ブロック（または回路）２０に接続されて示されている。回路２０は、メモリコントローラ（例えば、ホストコントローラ）を実装することができる。回路２０は、コンピューティングエンジンなどの別のデバイス内に配置することができる。メモリモジュール５０ａ～５０ｎをメモリコントローラ２０に接続するために、様々なコネクタ（またはピンまたはトレース）６０を実装することができる。いくつかの実施の形態では、コネクタ（またはピンまたはトレース）６０は、２８８ピン構成であってもよい。一例では、メモリコントローラ２０は、コンピュータマザーボード（またはメインボード）のコンポーネントであってもよい。別の例では、メモリコントローラ２０は、マイクロプロセッサのコンポーネントであってもよい。さらに別の例では、メモリコントローラ２０は、中央処理装置（ＣＰＵ）のコンポーネントであってもよい。
【0016】
一例では、コネクタ（またはピンまたはトレース）６０のいくつかは、メモリモジュール５０ａ～５０ｎの一部とすることができ、コネクタ（またはピンまたはトレース）６０のいくつかは、マザーボードおよび／またはメモリコントローラ２０の一部とすることができる。メモリモジュール５０ａ～５０ｎは、コンピュータデバイスのコンポーネントとメモリモジュール５０ａ～５０ｎとの間でデータを転送するために、（例えば、ピン、トレース、および／またはコネクタ６０によって）コンピュータマザーボードに接続されてもよい。ＵＤＩＭＭを実装するいくつかの実施の形態では、コネクタ（またはピンまたはトレース）６０は、６４ビットバスまたは７２ビットバスを実装することができる。一例では、メモリコントローラ２０は、マザーボードのノースブリッジ上に、および／またはマイクロプロセッサのコンポーネント（例えば、Ｉｎｔｅｌ ＣＰＵ、ＡＭＤ ＣＰＵ、ＡＲＭ ＣＰＵなど）として実装されてもよい。メモリコントローラ２０の実装は、特定の実装の設計基準に従って変更されてもよい。
【0017】
様々な実施の形態では、回路５０ａ～５０ｎは、ＤＤＲ５ ＳＤＲＡＭメモリモジュールとして実装することができる。一例では、回線５０ａ～５０ｎは、モジュールあたりのメモリモジュール密度が１２８ギガバイト（ＧＢ）、５１２ＧＢ、１テラバイト（ＴＢ）、またはそれ以上であってもよい。ＤＤＲ５標準ＳＤＲＡＭメモリモジュールを実装する実施の形態では、回路５０ａ～５０ｎは、１．２～３．２ギガヘルツ（ＧＨｚ）および／またはそれより高い周波数で動作することができる。
【0018】
ＤＤＲ５標準ＳＤＲＡＭメモリモジュールを実装する実施の形態では、回路５０ａ～５０ｎは、３．２ＧＴ／ｓ～４．６ＧＴ／ｓのデータレート範囲を有することができる。ＤＤＲ５ ＳＤＲＡＭメモリモジュールを実装する例示的な実施の形態では、回路５０ａ～５０ｎは、最大８ＧＴ／ｓで動作することができる。メモリモジュール５０ａ～５０ｎの動作パラメータは、特定の実装の設計基準に従って変更することができる。
【0019】
一例では、メモリモジュール５０ａ～５０ｎは、第５世代（ＤＤＲ５）規格（例えば、ＪＥＤＥＣによって規格が現在開発中である）に従って実装することができる。ＤＤＲ５規格への言及は、２０１９年３月現在、ＪＥＤＥＣが発行または委員会メンバーに配布したＤＤＲ５仕様の最新の作業版および／またはドラフト版を参照することができる。ここでは、ＤＤＲ５基準の適切なセクションを全て参照して取り入れている。ＪＥＤＥＣ仕様は、ＤＤＲ５ ＳＤＲＡＭ仕様および／または将来世代のためのＤＤＲ ＳＤＲＡＭ（例：ＤＤＲ６）の仕様を参照することができる。
【0020】
図２を参照すると、図１のメモリモジュール５０ａを示すブロック図が示されている。メモリモジュール５０ａは、メモリモジュール５０ｂ～５０ｎを代表するものであってもよい。メモリモジュール５０ａは、メモリコントローラ２０と通信するものとして示されている。メモリコントローラ２０は、ブロック（または回路）１０の一部として示されている。回路１０は、マザーボード（またはメインボード）、またはメモリモジュール５０ａと通信する他の電子コンポーネントまたはコンピューティングエンジンまたはホストデバイスであってもよい。
【0021】
メモリモジュール５０ａは、１つまたは複数のブロック（または回路）８０ａ～８０ｎおよび／またはＰＭＩＣ１００を備えることができる。回路８０ａ～８０ｎは、メモリモジュール５０ａのデータパスを実装することができる。図示の例では、メモリモジュール５０ａは、メモリモジュール５０ａの一方の側に５つのデータパス（例えば、８０ａ～８０ｅ）を、メモリモジュール５０ａの他方の側に４つのデータパス（例えば、８０ｋ～８０ｎ）を備えることができる。回路８２ａ～８２ｎは、それぞれ、メモリチャネルとして実装することができる。メモリチャネル８２ａ～８２ｎの各々は、多数のブロック（または回路）８４ａ～８４ｎを備えることができる。回路８４ａ～８４ｎは、ランダムアクセスメモリ（ＲＡＭ）チップとして実施することができる。例えば、ＲＡＭチップ８４ａ～８４ｎは、ダイナミックＲＡＭ(ＤＲＡＭ)のような揮発性メモリを実装してもよい。ＲＡＭチップ８４ａ～８４ｎは、ＳＤＲＡＭデバイス７２ａ～７２ｎであってもよい（例えば、チップ８４ａ～８４ｎは、メモリチャネル８２ａ～８２ｎのうちの１つ内に配置された１つまたは複数の回路７２ａ～７２ｎを備えていてもよい）。いくつかの実施の形態では、ＲＡＭチップ８４ａ～８４ｎは、メモリモジュール５０ａ～５０ｎの回路基板の両側（例えば、前面および背面）に物理的に配置されてもよい。メモリモジュール５０ａ上のメモリの容量は、特定の実装の設計基準に従って変えることができる。
【0022】
メモリコントローラ２０は、クロック信号（例えば、ＣＬＫ）、多数の制御信号（例えば、ＡＤＤＲ／ＣＭＤ）および／または多数のコマンドを生成することができる。信号ＣＬＫおよび／または信号ＡＤＤＲ／ＣＭＤは、メモリチャネル８２ａ～８２ｎに提供されてもよい。一例では、信号ＡＤＤＲ／ＣＭＤおよびＣＬＫは、それぞれ共通バス５２および共通バス５４上で伝送され得る。コマンドは、バス９０を介してＰＭＩＣ１００に提供されてもよい。データバス３０は、メモリコントローラ２０とデータパス８０ａ～８０ｎとの間に接続されてもよい。バス３０は、メモリコントローラ２０とメモリチャネル８２ａ～８２ｎとの間のトレース、ピン、および／または接続を含むことができる。メモリコントローラ２０は、データバス３０から提供／受信することができるデータ信号（例えば、ＤＱａ～ＤＱｎ）およびデータストローブ信号（例えば、ＤＱＳａ～ＤＱＳｎ）を生成および／または受信することができる。信号ＤＱａ～ＤＱｎおよびＤＱＳａ～ＤＱＳｎの部分は、それぞれのデータパス８０ａ～８０ｎに提供されてもよい。例えば、信号ＤＱａ～ＤＱｎは、ＪＥＤＥＣ仕様で定義されたＤＱ信号であってもよく、信号ＤＱＳａ～ＤＱＳｎは、ＪＥＤＥＣ仕様で定義されたＤＱＳ信号であってもよい。図示の例では、信号ＤＱａ～ＤＱｎの各々は、対応する信号ＤＱＳａ～ＤＱＳｎを有する可能性があるが、いくつかの実施の形態では、１つのＤＱＳ信号が複数（例えば、４つ）のＤＱ信号をストローブしてもよい。
【0023】
バス９０は、ホストインターフェースバスとして実施することができる。ホストインターフェースバス９０は、双方向であってもよい。ホストインターフェースバス９０は、コマンドおよび／または他のデータを、ＰＭＩＣ１００および／またはメモリモジュール５０ａの他のコンポーネントに通信するように構成することができる。いくつかの実施の形態では、ホストインターフェースバス９０は、Ｉ2 Ｃプロトコルを実装することができる。いくつかの実施の形態では、ホストインターフェースバス９０は、Ｉ３Ｃプロトコルを実装することができる。ホストインターフェースバス９０によって実装されるプロトコルは、特定の実装の設計基準に従って変更することができる。
【0024】
図３を参照すると、バッファードメモリモジュールの例示的な実施の形態を示す図が示されている。図３に関連して示されているバッファードメモリモジュールは、図１に関連して示されているアンバッファードメモリモジュールと同様の実装を有することができる。
【0025】
様々な実施の形態では、回路５０ａ～５０ｎは、ＳＤＲＡＭデバイス７２ａ～７２ｎ、ＰＭＩＣ１００、多数のブロック（または回路）７０ａ～７０ｎ、ブロック（または回路）７４、および／または様々な他のブロック、回路、ピン、コネクタ、および／またはトレースを備えることができる。回路７０ａ～７０ｎは、データバッファとして実施することができる。回路７４は、レジスタードクロックドライバ（ＲＣＤ）として実装されてもよい。別の例では、ＲＣＤ回路７４は、ＪＥＤＥＣ仕様（例えば、ＤＤＲ５規格）に準拠するＲＣＤ回路として実装されてもよい。例えば、回路５０ａ～５０ｎをＤＤＲ５準拠ＳＤＲＡＭモジュールとして実施する実施の形態では、メモリモジュール５０ａ～５０ｎは、１０個のＳＤＲＡＭデバイス（またはチップ、またはモジュール）の列に配置された回路７２ａ～７２ｎを備えることができ、回路７０ａ～７０ｎは、回路７２ａ～７２ｎに対応する列に配置することができ、ＲＣＤ回路７４は、回路７２ａ～７２ｎがＲＣＤ回路７４の２つの側のいずれかで５つのグループになるように配置することができ、電力管理集積回路（ＰＭＩＣ）１００は、ＪＥＤＥＣ ＤＤＲ５仕様に準拠することができる。ＤＤＲ５標準ＳＤＲＡＭメモリモジュールを実施する実施の形態では、ＲＣＤ回路７４の各側に５つのメモリモジュールが存在してもよい。いくつかの実施の形態では、コネクタ（またはピンまたはトレース）６０は、８０ビットバスを実装することができる。回路５０ａ～５０ｎのコンポーネントの数、タイプ、および／または配置は、特定の実装の設計基準に従って変更することができる。
【0026】
図４を参照すると、図３のメモリモジュールを示すブロック図が示されている。メモリモジュール５０ａは、データパス８０ａ～８０ｎ、ＲＣＤ回路７４、および／またはＰＭＩＣ１００を備えることができる。例えば、データパス８０ａは、メモリチャネル８２ａおよび／またはデータバッファ７０ａを含んでもよい。データパス８０ｂ～８０ｎは、同様の実装を有することができる。図示の例では、メモリモジュール５０ａは、ＲＣＤ回路７４の一方の側に５つのデータパス（例えば、８０ａ～８０ｅ）を、ＲＣＤ回路７４の他方の側に５つのデータパス（例えば、８０ｊ～８０ｎ）を備えることができる。
【0027】
ＲＣＤ回路７４は、メモリコントローラ２０、データバッファ７０ａ～７０ｎ、メモリチャネル８２ａ～８２ｎ、および／またはＰＭＩＣ１００と通信するように構成することができる。ＲＣＤ回路７４は、メモリコントローラ２０から受け取ったコマンド（例えば、制御ワード）をデコードすることができる。信号ＣＬＫおよび／または信号ＡＤＤＲ／ＣＭＤは、ＲＣＤ回路７４に提供されてもよい。例えば、ＲＣＤ回路７４は、レジスタコマンドワード（ＲＣＷ）を受信することができる。別の例では、ＲＣＤ回路７４がバッファ制御ワード（ＢＣＷ）を受信することができる。ＲＣＤ回路７４は、ＤＲＡＭチップ８４ａ～８４ｎ、データバッファ７０ａ～７０ｎ、および／またはＲＣＤ回路７４とメモリコントローラ２０との間のコマンドおよびアドレスラインを繋げるように構成することができる。例えば、ＲＣＷは、メモリコントローラ２０からＲＣＤ回路７４に流れることができる。ＲＣＷは、ＲＣＤ回路７４を構成するために使用することができる。
【0028】
ＲＣＤ回路７４は、ＬＲＤＩＭＭ構成およびＲＤＩＭＭ構成の両方で使用することができる。ＲＣＤ回路７４は、３２ビットの１：２コマンド／アドレスレジスタを実装することができる。例えば、ＲＣＤ回路７４は、コマンド／アドレス出力の２つのセット（例えば、ＡおよびＢ）を有し得る。ＲＣＤ回路７４は、高速バス（例えば、ＲＣＤ回路７４とデータバッファ７０ａ～７０ｎとの間のＢＣＯＭバス）をサポートすることができる。ＲＣＤ回路７４は、自動インピーダンス較正を実施することができる。ＲＣＤ回路７４は、コマンド／アドレスパリティチェックを実施することができる。ＲＣＤ回路７４は、レジスタＲＣＷリードバックを制御することができる。一例では、ＲＣＤ回路７４がシリアル通信バス（例えば、１ＭＨｚの集積回路間（Ｉ2 Ｃ）バスなど）を実装することができる。しかしながら、他のタイプの管理バスプロトコル（例えば、側波帯インターフェースなど）が、特定の実装の設計基準に適合するように実装されてもよい。いくつかの実施の形態では、ＲＣＤ回路７４が１２．５ＭＨｚの集積回路間（Ｉ3 Ｃ）バスを実装することができる。ＲＣＤ回路７４への入力は、外部基準電圧および／または内部基準電圧を使用して擬似差動とすることができる。ＲＣＤ回路７４のクロック出力、コマンド／アドレス出力、制御出力、および／またはデータバッファ制御出力は、グループでイネーブルにされ、異なる強度で独立して駆動されてもよい。
【0029】
ＲＣＤ回路７４は、メモリコントローラ２０から信号ＣＬＫおよび／または信号ＡＤＤＲ／ＣＭＤを受信することができる。ＲＣＤ回路７４の種々のデジタル論理コンポーネントを使用して、信号ＣＬＫおよび／または信号ＡＤＤＲ／ＣＭＤおよび／または他の信号（例えば、ＲＣＷ）に基づいて信号を生成することができる。ＲＣＤ回路７４はまた、信号（例えば、ＣＬＫ’）および信号（例えば、ＡＤＤＲ’／ＣＭＤ’）を生成するように構成されてもよい。信号ＣＬＫ’および／または信号ＡＤＤＲ’／ＣＭＤ’は、メモリチャネル８２ａ～８２ｎの各々に提供され得る。一例では、信号ＡＤＤＲ’／ＣＭＤ’およびＣＬＫ’がそれぞれ共通バス５２および共通バス５４上で伝送され得る。別の例では、ＲＣＤ回路７４は、１：２コマンド／アドレスアーキテクチャをサポートするために、単一のＡＤＤＲ／ＣＭＤ入力および２つのＡＤＤＲ’／ＣＭＤ’出力を実装することができる。ＲＣＤ回路７４は、１つまたは複数の信号（例えば、ＤＢＣ）を生成することができる。信号ＤＢＣは、データバッファ７０ａ－７０ｎに提供される。信号ＤＢＣは、データバッファ制御信号を実現することができる。信号ＤＢＣは、共通バス５６（例えば、データバッファ制御バス）上で送信されてもよい。
【0030】
データバッファ７０ａ～７０ｎは、バス５６からコマンドおよびデータを受信するように構成することができる。データバッファ７０ａ～７０ｎは、バス３０との間でデータを生成／受信するように構成することができる。バス３０は、メモリコントローラ２０とデータバッファ７０ａ～７０ｎとの間のトレース、ピン、および／または接続を含むことができる。バス５８は、データバッファ７０ａ～７０ｎの各々とそれぞれのメモリチャネル８２ａ～８２ｎとの間でデータを伝送することができる。データバッファ７０ａ～７０ｎは、書き込み動作（例えば、メモリコントローラ２０から対応するメモリチャネル８２ａ～８２ｎへのデータ転送）のためにバス３０および５８上のデータをバッファするように構成されてもよい。データバッファ７０ａ～７０ｎは、読み出し動作（例えば、対応するメモリチャネル８２ａ～８２ｎからメモリコントローラ２０へのデータ転送）のためにバス３０および５８上のデータをバッファするように構成されてもよい。
【0031】
データバッファ７０ａ～７０ｎは、小さな単位（例えば、ｘ４ＤＲＡＭの場合は、４ビットニブル、ｘ８ＤＲＡＭの場合は、８ビットバイト）で、ＤＲＡＭチップ８４ａ～８４ｎとデータを交換してもよい。様々な実施の形態では、ＤＲＡＭチップ８４ａ～８４ｎが複数（例えば、２つ）のセットに配置されてもよい。２つのセット／２つのＤＲＡＭチップ（例えば、８４ａ～８４ｂ）の実装の場合、各セットは、単一のＤＲＡＭチップ（例えば、８４ａまたは８４ｂ）を含むことができる。各ＤＲＡＭチップ８４ａ～８４ｂは、上位ニブルおよび下位ニブル、すなわちバイトを介してそれぞれのデータバッファ７０ａ～７０ｎに接続することができる。２つのセット／４つのＤＲＡＭチップ（例えば、８４ａ～８４ｄ）の実装の場合、各セットは、２つのＤＲＡＭチップ（例えば、８４ａ～８４ｂまたは８４ｃ～８４ｄ）を含むことができる。第１のセットは、上位ニブルを介して、それぞれのデータバッファ７０ａ～７０ｎに接続されてもよい。他のセットは、下位ニブルを介してそれぞれのデータバッファ７０ａ～７０ｎに接続されてもよい。２つのセット／８つのＤＲＡＭチップ（例えば、８４ａ～８４ｈ）の実装の場合、各セットは、４つのＤＲＡＭチップ８４ａ～８４ｈを含むことができる。４つのＤＲＡＭチップのセット（例えば８４ａ～８４ｄ）は、上位ニブルを介してそれぞれのデータバッファ７０ａ～７０ｎに接続することができる。４つのＤＲＡＭチップの他のセット（例えば、８４ｅ～８４ｈ）は、下位ニブルを介してそれぞれのデータバッファ７０ａ～７０ｎに接続することができる。他の数のセット、他の数のＤＲＡＭチップ、および他のデータユニットサイズが、特定の実装の設計基準に適合するように実装されてもよい。
【0032】
インターフェース１０２が示されている。１０２は、ＲＣＤ回路７４とＰＭＩＣ１００との間の通信を可能にするように構成することができる。例えば、インターフェース１０２は、レジスタクロックドライバ／電力管理集積回路インターフェース（例えば、ＲＣＤ－ＰＭＩＣインターフェース）を実装することができる。インターフェース１０２は、１つまたは複数の信号および／または接続を備えることができる。インターフェース１０２によって実装される信号および／または接続のいくつかは、一方向であってもよい。インターフェース１０２によって実装される信号および／または接続のいくつかは、双方向であってもよい。インターフェース１０２は、ホストメモリコントローラ２０によってイネーブルにされてもよい。一例では、メモリコントローラ２０は、信号ＡＤＤＲ／ＣＭＤを使用して、ＲＣＤのためのインターフェース１０２をイネーブルにすることができる。別の例では、メモリコントローラ２０がイネーブルコマンドを提供することによって、ＰＭＩＣ１００のためのインターフェース１０２をイネーブルにしてもよい。いくつかの実施の形態では、バス９０がＲＣＤ回路７４と通信することができる。
【0033】
図５を参照すると、電力管理集積回路のピン配置図を示す図が示されている。ＰＭＩＣ１００のマイクロチップパッケージの上面図が示されている。一例では、ＰＭＩＣ１００のマイクロチップパッケージは、クワッドフラットノーリード（ＱＦＮ）パッケージとして実装することができる。例えば、ＰＭＩＣ１００のＱＦＮパッケージは、約４ｍｍ×３ｍｍのサイズであってもよい。回路５０ａ～５０ｎ上のＰＭＩＣ１００に利用可能なスペースの量は、制限され得る。
【0034】
ＰＭＩＣ１００のピンは、多数示されている。ＰＭＩＣ１００は、２８本のピン（例えば、ピン１～ピン２８）を有するように実装することができる。ＰＭＩＣ１００に利用可能なスペースの量は、制限され得るので、ＰＭＩＣ１００のサイズは、特定の仕様に制約され得る。ＰＭＩＣ１００のピンアウトは、ＪＥＤＥＣ ＤＤＲ５仕様による設計基準に従って実施することができる。いくつかの実施の形態では、ＰＭＩＣ１００のピンアウトは、ＪＥＤＥＣ ＤＤＲ５仕様に従って事前に定義されてもよい。例えば、サイズの制約により、ＰＭＩＣ１００にさらに多くのピンを追加することができない場合があり得る。
【0035】
一般に、ピンｐｉｎ１～ｐｉｎ２８は、それぞれ事前に定義された機能を有することができる。ＰＭＩＣ１００のピンｐｉｎ１～ｐｉｎ２８のうちの１つまたは複数は、ホストインターフェースであってもよい。ＰＭＩＣ１００は、利用可能なピンｐｉｎ１～ｐｉｎ２８を使用して、Ｐ１状態およびＰ３ａ状態に進入することおよび／または退出することを実施するように構成されてもよい。ＰＭＩＣ１００は、ピンｐｉｎ１～ｐｉｎ２８のそれぞれの所定の機能を可能にしながら、ピンｐｉｎ１～ｐｉｎ２８のうちの１つまたは複数に付加的な機能を追加するように構成することができる。
【0036】
図示の例では、ピンｐｉｎ２、ピンｐｉｎ６、およびピンｐｉｎ２０はそれぞれ、信号を通信することができる（例えば、ＶＩＮ＿ＢＵＬＫ＿Ａ、ＶＩＮ＿ＢＵＬＫ＿Ｂ、およびＶＩＮ＿ＢＵＬＫ＿Ｃはそれぞれ、共に、信号ＶＩＮ＿ＢＵＬＫとすることができる）。ピンｐｉｎ１３は、信号（例えば、ＶＯＵＴ＿１．８Ｖ）を伝送することができる。ピンｐｉｎ１５は、信号（例えば、ＶＯＵＴ＿１．０Ｖ）を伝送することができる。ピンｐｉｎ３は、信号（例えば、ＳＷＡ）を通信することができる。ピンｐｉｎ５は、信号（例えば、ＳＷＢ）を通信することができる。ピンｐｉｎ１９は、信号（例えば、ＳＷＣ）を通信することができる。ピンｐｉｎ９は、信号（例えば、ＰＩＤ）を伝送することができる。ピンｐｉｎ２３は、信号（例えば、ＧＳＩ＿ｎ）を伝送することができる。ピンｐｉｎ２５は、信号（例えば、ＰＷＲ＿ＧＯＯＤ）を伝送し得る。ピンｐｉｎ２７は、信号（例えば、ＶＲ＿ＥＮ）を伝送することができる。ＰＭＩＣ１００のピンアウトは、特定の実装の設計基準に従って、および／またはＤＤＲ５規格ＪＥＤＥＣ仕様に従って変更されてもよい。
【0037】
ＰＭＩＣ１００は、ブロック（または回路）１０２ａ～１０２ｎを備えることができる。回路１０２ａ～１０２ｎは、それぞれレジスタを実装することができる。レジスタ１０２ａ～１０２ｎの各々は、位置を含むことができる。一例では、位置１０４がレジスタ１０２ｉに示されている。レジスタ１０２ｉは、電力状態エントリレジスタであってもよい。ＰＭＩＣ１００は、ブロック（または回路）１０６ａ～１０６ｎをさらに備えることができる。回路１０６ａ～１０６ｎは、それぞれレギュレータを実装することができる。ＰＭＩＣ１００は、他のコンポーネント（図示せず）を含むことができる。ＰＭＩＣ１００のコンポーネントの数、タイプ、および／または配置は、特定の実装の設計基準に従って変更することができる。
【0038】
レジスタ１０２ａ～１０２ｎは、揮発性の高い記憶装置を提供するように構成されてもよい。レジスタ１０２ａ～１０２ｎには、読み出しのみ、読み出し／書き込みのみ、またはリザーブ可能な特性を有していてもよい。レジスタ１０２ａ～１０２ｎのサブセットは、ホストコントローラ２０がアクセス可能な領域を備えていてもよい。例えば、ホストコントローラ２０は、レジスタ１０２ａ～１０２ｎのサブセットから読み出して書き込むように構成されてもよい。レジスタ１０２ａ～１０２ｎのサブセットは、ＤＩＭＭベンダ（例えば、回路５０ａ～５０ｎのベンダ）がＰＭＩＣ１００をプログラムすることを可能にすることができる。レジスタ１０２ａ～１０２ｎのサブセットは、ＰＭＩＣベンダ（例えばＰＭＩＣ１００のベンダ）の特定領域であってもよい。レジスタ１０２ａ～１０２ｎは、ＰＭＩＣ１００の様々な機能（例えば、エラーログ、ステータス情報（リアルタイムおよび周期的）、マスキング、電力状態エントリ、電流閾値、電圧設定、温度読み取り値、電力測定値など）を提供するように構成され得る。レジスタ１０２ａ～１０２ｎの機能は、特定の実装の設計基準に従って変更することができる。
【0039】
レジスタ１０２ａ～１０２ｎは、８ビットレジスタになることがある。一例では、レジスタ１０２ａ～１０２ｎが８個の記憶場所（またはレジスタ値）を構成することができる。レジスタ値１０４は、レジスタ１０２ａ～１０２ｎのレジスタ値（または記憶場所）の一つの代表例である。図示の例では、レジスタ１０２ｉは、Ｒ１Ａレジスタとすることができ、レジスタ値１０４は、Ｒ１Ａ［４］値（例えば、レジスタＲ１Ａのビット０：７のビット４）とすることができる。レジスタ値１０４に格納された値は、ピンｐｉｎ１～ｐｉｎ２８のうちの１つまたは複数の付加的な機能を可能にするように構成され得る。レジスタ値１０４は、ＰＭＩＣ１００が低電力（例えば、静止）状態をイネーブルにすることを可能にするように構成され得る。レジスタ値１０４は、低電力状態およびアイドル電力状態に進入することおよび／または退出することを制御するように構成され得る。
【0040】
レジスタ１０２ｉは、ホストコントローラ２０がアクセス可能なレジスタ１０２ａ～１０２ｎのサブセットの１つであってもよい。レジスタ値１０４は、読み出し／書き込み値であってもよい（例えば、ホストコントローラ２０は、レジスタ値１０４から読み出しまたは書き込みを行ってもよい）。レジスタ値１０４は、ＰＭＩＣ静止状態エントリイネーブル値（例えば、ＱＵＩＥＳＣＥＮＴ＿ＳＴＡＴＥ＿ＥＮ）であってもよい。一例では、レジスタ値１０４がロー（例えば、論理０）値を有する場合、静止状態は、ディセーブルにされ得る。一例では、レジスタ値１０４がハイ（例えば、論理１）値を有する場合、静止状態をイネーブルにすることができる。
【0041】
レギュレータ１０６ａ～１０６ｎは、スイッチングレギュレータおよび／または低ドロップアウト（ＬＤＯ）レギュレータを備えることができる。一例では、レギュレータ１０６ａは、ＳＷＡレギュレータであってもよく、レギュレータ１０６ｂは、ＳＷＢレギュレータであってもよく、レギュレータ１０６ｃは、ＳＷＣレギュレータであってもよい。レギュレータ１０６ａ～１０６ｃは、電力インダクタに接続されたスイッチノード出力バックレギュレータであってもよい。別の例では、レギュレータ１０６ｄが１．８Ｖ ＬＤＯレギュレータであってもよく、レギュレータ１０６ｅは、１．０Ｖ ＬＤＯレギュレータであってもよい。実装されるレギュレータの数および／またはタイプは、特定の実装の設計基準に従って修正・変更されてもよい。
【0042】
信号ＶＩＮ＿ＢＵＬＫは、レギュレータ１０６ａ～１０６ｎのうちの１つまたは複数のためのＰＭＩＣ１００への５Ｖ電力入力電源とすることができる。一例では、信号ＶＩＮ＿ＢＵＬＫ＿Ａは、ＳＷＡレギュレータ１０６ａのための入力電源であってもよく、信号ＶＩＮ＿ＢＵＬＫ＿Ｂは、ＳＷＢレギュレータ１０６ｂのための入力電源であってもよく、信号ＶＩＮ＿ＢＵＬＫ＿Ｃは、ＳＷＣレギュレータ１０６ｃのための入力電源であってもよい。信号ＶＯＵＴ＿１．８Ｖは、ＬＤＯレギュレータ１０６ｄのための１．８Ｖ出力であってもよい。信号ＶＯＵＴ＿１．０Ｖは、ＬＤＯレギュレータ１０６ｅのための１．０Ｖ出力であってもよい。信号ＳＷＡは、ＳＷＡレギュレータ１０６ａのための出力であってもよく、信号ＳＷＢは、スイッチレギュレータ１０６ｂのための出力であってもよく、信号ＳＷＣは、スイッチレギュレータ１０６ｃのための出力であってもよい。信号ＰＩＤは、Ｉ2 ＣおよびＩ３ＣバスのためのＩＤを受信することができる。信号ＧＳＩ＿ｎは、一般的なステータス割り込み出力を提供することができる。信号ＧＳＩ＿ｎは、ホストコントローラ２０にイベントを通信するように構成されたオープンドレイン出力であってもよい。
【0043】
信号ＰＷＲ＿ＧＯＯＤは、ＰＭＩＣ１００の電力ステータスを示すように構成されたオープンドレイン出力であってもよい。例えば、信号ＰＷＲ＿ＧＯＯＤは、ＶＩＮ＿ＢＵＬＫならびに全てのイネーブルレギュレータ１０６ａ～１０６ｎが対応するレジスタ１０２ａ～１０２ｎによって構成される許容閾値内に保持されるときに、ハイにアサートされ得る。一例では、信号ＰＷＲ＿ＧＯＯＤは、ＶＩＮ＿ＢＵＬＫが閾値より低いとき、またはイネーブルにされたレギュレータ１０６ａ～１０６ｎのいずれかが許容閾値を超えるとき、ローにアサートされてもよい。信号ＰＷＲ＿ＧＯＯＤは、Ｉ／Ｏとして構成されてもよい。例えば、低電力動作では、信号ＰＷＲ＿ＧＯＯＤのためのピン２５がＩ／Ｏとして動作することができる。別の例では、信号ＰＷＲ＿ＧＯＯＤのためのピン２５が出力のみとされてもよい。
【0044】
信号ＶＲ＿ＥＮは、ＰＭＩＣイネーブル入力信号であってもよい。一例では、信号ＶＲ＿ＥＮがハイとしてアサートされると、ＰＭＩＣ１００は、レギュレータ１０６ａ～１０６ｎのうちの１つをオンにすることができる。一例では、信号ＶＲ＿ＥＮがローとしてアサートされると、ＰＭＩＣ１００は、レギュレータ１０６ａ～１０６ｎのうちの１つをオフにすることができる。ピン２７は、ＰＭＩＣ１００のホストインターフェース用のイネーブルピンとすることができる。イネーブルピンｐｉｎ２７は、レギュレータ１０６ａ～１０６ｎのうちの１つまたは複数のステータスを制御するように構成された入力とすることができる。
【0045】
レジスタ１０２ａ～１０２ｎのマスクビットが設定されていない場合、ＰＭＩＣ１００は、何らかのイベントが発生したときに、信号ＧＳＩ＿ｎおよび信号ＰＷＲ＿ＧＯＯＤをアサートすることができる。一例では、様々なイベントにより、ＰＭＩＣ１００ が内部でＶＲディセーブルコマンドを生成することができる（例えば、信号ＶＩＮ＿ＢＵＬＫ の過電圧または不足電圧、信号ＳＷＡ～ＳＷＣの過電圧または不足電圧、臨界温度など）。ＶＲディセーブルコマンドをトリガしないイベントについては、ＰＭＩＣ１００は、正常に動作することができる。ホストコントローラ２０は、ステータスレジであるレジスタ１０２ａ～１０２ｎを読み取り、信号ＧＳＩ＿ｎまたは信号ＰＷＲ＿ＧＯＯＤのアサーションの原因を判定および／または隔離するように構成されてもよい。ＰＭＩＣ１００は、ホストコントローラ２０が適切なレジスタ１０２ａ～１０２ｎをクリアまたはマスクするまで、信号ＧＳＩ＿ｎまたは信号ＰＷＲ＿ＧＯＯＤをアサートし続けることができる。
【0046】
いくつかの実施の形態においては、低電力（例えば、静止）Ｐ１状態では、ＶＩＮ＿ＢＵＬＫの電流が約２５μＡ（ＶＩＮ＿ＢＵＬＫは５Ｖ）であってもよい。全てのレギュレータ１０６ａ～１０６ｎを含む、ＰＭＩＣ１００内の全ての回路は、オフにされてもよい。信号ＶＲ＿ＥＮは、スタティックロー状態またはスタティックハイ状態に設定されてもよい。信号ＧＳＩ＿ｎは、ハイにプルされてもよい。Ｉ2 Ｃ またはＩ３Ｃ インターフェースへのアクセスがディセーブルになり、バスがハイにプルされてもよい。信号ＰＩＤは、ハイまたはローのいずれかにプルされ得る。
【0047】
いくつかの実施の形態においては、アイドル電力Ｐ３ａ状態では、ＶＩＮ＿ＢＵＬＫの電流が約１００μＡ（ＶＩＮ＿ＢＵＬＫは５Ｖ）であり得る。全ての出力および／またはＬＤＯレギュレータ１０６ａ～１０６ｎは、０Ａの出力負荷でオンにされてもよい。信号ＶＲ＿ＥＮは、スタティックロー状態またはスタティックハイ状態に設定されてもよい。信号ＧＳＩ＿ｎは、ハイにプルされてもよい。Ｉ2 Ｃ またはＩ３Ｃ インターフェースへのアクセスがイネーブルで、バスがハイにプルされてもよい。信号ＰＩＤは、ハイまたはローのいずれかにプルされ得る。
【0048】
ＰＭＩＣ１００は、セキュア動作モードまたはプログラマブル動作モードで動作するように構成することができる。ＰＭＩＣ１００がセキュア動作モードで動作するかプログラマブル動作モードで動作するかは、レジスタ１０２ａ～１０２ｎの値のうちの１つによって決定することができる。一例では、レジスタ１０２ａ～１０２ｎのうちの１つに対するレジスタ値のうちの１つ（例えば、レジスタ値Ｒ２Ｆ［２］）を使用して、ＰＭＩＣ１００に対してどの動作モードを機能させるかを決定することができる。ＰＭＩＣ１００の動作モードは、ホストコントローラ２０によって提供されるＶＲイネーブルコマンド（例えば、ピン２７での信号ＶＲ＿ＥＮを使用するか、またはＩ2 Ｃ／Ｉ３Ｃバス上にコマンドを提供するかのいずれか）が登録された後に選択されてもよい。
【0049】
プログラマブル動作モードでは、ホストコントローラ２０がＶＲイネーブルコマンドを発行する場合（例えば、信号ＶＲ＿ＥＮまたはＩ2のＣ／Ｉ３Ｃバスを使用する場合）、ＰＭＩＣ１００は、ホストコントローラ２０により提供されるコマンドに基づいて、レジスタ１０２ａ～１０２ｎのいずれかを変更できるように構成されてもよい。ホストコントローラ２０は、レジスタ１０２ａ～１０２ｎのホストサブセットの一部であるレジスタ１０２ａ～１０２ｎのいずれかを修正・変更することができる。ＰＭＩＣ１００は、ホストコントローラ２０によるレジスタ１０２ａ～１０２ｎのプログラミングに応じて動作することがあり得る。
【0050】
セキュア動作モードでは、ＰＭＩＣ１００は、ホストコントローラ２０がレジスタ１０２ａ～１０２ｎのいくつか（例えば、セキュアレジスタ）を変更することを認めないように構成されてもよい。例えば、セキュア動作モードでは、レジスタ１０２ａ～１０２ｎのいくつかが修正され、レジスタ１０２ａ～１０２ｎのいくつかがホストコントローラ２０によって修正・変更されないことがあり得る。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎのいくつかに対応するホストコントローラ２０からの要求を無視するように構成されてもよい。例えば、レジスタＲ１５～Ｒ２Ｆ、レジスタＲ３２～Ｒ３４、レジスタＲ４０～Ｒ６Ｆおよび／またはレジスタＲ７０～ＲＦＦは、レジスタ１０２ａ～１０２ｎ（例えば、セキュアドレジスタ）が変更されない一方で、ＰＭＩＣ１００がセキュア動作モードで動作している場合がある。一般に、ＰＭＩＣ１００は、セキュア動作モードでは、レジスタ１０２ａ～１０２ｎのいくつかを書き込み保護することができるが、セキュア動作モード（またはプログラマブル動作モード）では、レジスタ１０２ａ～１０２ｎの読み出し動作に制限はないものとしてもよい。
【0051】
ホストコントローラ２０は、ＰＭＩＣ１００がセキュア動作モードに入ったときに、セキュアドレジスタに書き込むことができるように、ＰＭＩＣ１００を電力サイクルすることができる。ＰＭＩＣ１００の電力サイクルは、ＰＭＩＣ１００への信号ＶＩＮ＿ＢＵＬＫの完全な除去（例えば、ピンｐｉｎ２、ｐｉｎ６およびｐｉｎ２０への入力なし）であってもよい。セキュア動作モードは、ホストコントローラ２０によってＶＲイネーブルコマンドが提供された場合にのみ入ることができる。例えば、レジスタＲ２Ｆ［２］は、ＰＭＩＣ１００が起動した場合（例えば、セキュア動作モードに対応）には、デフォルトでゼロになるかもしれないが、ＰＭＩＣ１００は、ＶＲイネーブル指令が提供される前に、ホストコントローラ２０による（ホストサブセットからの）レジスタ１０２ａ～１０２ｎのいずれかの変更を可能にすることができる。
【0052】
レジスタ１０２ａ～１０２ｎのいくつかには、閾値を記憶することができる。一例では、レジスタ１０２ａ～１０２ｎのうちの１つまたは複数が信号ＳＷＡ、信号ＳＷＢ、および／または信号ＳＷＣの閾値電圧を記憶することができる。ＰＭＩＣ１００は、イネーブルにされているレギュレータ１０６ａ～１０６ｎの各々の出力電圧を能動的に監視することができる。プログラマブル動作モードでは、ＰＭＩＣ１００がスイッチングレギュレータ（例えば、レギュレータ１０６ａ～１０６ｃ）のいずれかが過電圧状態を有することを検出すると、ＰＭＩＣ１００は、ＶＲディセーブルコマンドを生成し、スイッチングレギュレータ１０６ａ～１０６ｃをディセーブルにし、レジスタ１０２ａ～１０２ｎをアップデートし、信号ＧＳＩ＿ｎをアサートし、信号ＰＷＲ＿ＧＯＯＤをアサートすることができる（ＬＤＯレギュレータ１０６ｄ～１０６ｅは、アクティブに保たれ得る）。ＰＭＩＣ１００は、ホストコントローラ２０がレジスタ１０２ａ～１０２ｎにアクセスして、過電圧状態の原因を決定し、適切なレジスタをクリアすることを可能にすることができる。ホストコントローラ２０が適切なレジスタをクリアし、ＶＲ＿イネーブルコマンドを発行すると、スイッチレギュレータ１０６ａ～１０６ｃは、ホストコントローラ２０によって再イネーブルにされることができる。セキュア動作モードでは、ＰＭＩＣ１００がスイッチングレギュレータ１０６ａ～１０６ｃのいずれかが過電圧状態にあることを検出すると、ＰＭＩＣ１００は、プログラミング動作モードと同様に応答してもよいが、ホストコントローラ２０は、ＰＭＩＣ１００の電源を入れ直してもよい。
【0053】
図６を参照すると、ホストメモリコントローラ２０とメモリモジュール５０ａ～５０ｈとの間のＩ2 Ｃ／Ｉ３Ｃバスを示す図が示されている。システムバス３５０が示されている。システムバス３５０は、Ｉ2 ＣまたはＩ３Ｃプロトコルを実装してもよい。一例では、システムバス３５０は、図２に関連して示されるホストインターフェースバス９０に対応し得る。一般に、システムバス３５０は、バス当たり８個のＤＩＭＭと通信してもよい（例えば、メモリモジュール５０ａ～５０ｈ）。
【0054】
メモリモジュール５０ａ～５０ｈは各々、それぞれのハブ２００ａ～２００ｈおよび／またはいくつかのデバイス３５２ａ～３５２ｎを備えることができる。ハブ２００ａ～２００ｈは、シリアルプレゼンス検出（ＳＰＤ）ハブを実装することができる。ＳＰＤハブ２００ａ～２００ｈの各々は、メモリコントローラ２０がメモリモジュール５０ａ～５０ｈに関する情報にアクセスすることを可能にすることができる。例えば、各ＳＰＤハブ２００ａ～２００ｈは、インストールされたメモリの量、どのタイミングを使用するか等へのアクセスを提供することができる。一例では、ＳＰＤハブ２００ａ～２００ｈは、Ｉ2 Ｃプロトコルを用いて通信することができる。別の例では、ＳＰＤハブ２００ａ～２００ｈは、Ｉ３Ｃプロトコルを用いて通信することができる。ＳＰＤハブ２００ａ～２００ｎは、ホストメモリコントローラ２０からＰＭＩＣ１００へのイネーブルコマンドを提供するように設定されてもよい。
【0055】
図示の例では、ＳＰＤハブ２００ａおよびスレーブデバイス３５２ａ～３５２ｄは、メモリモジュール５０ａに対応する代表的な例として示されている。一例では、スレーブデバイス３５２ａ～３５２ｄは、ＰＭＩＣ１００、ＲＣＤ回路７４および２つの温度センサであってもよい。システムバス３５０の一部３５０’は、ＳＰＤハブ２００ａとスレーブデバイス３５２ａ～３５２ｄとの間で通信するメモリモジュール５０ａ上に示されている。いくつかの実施の形態では、システムバス３５０は、メモリモジュール５０ａ～５０ｈあたり少なくとも５つのデバイスと通信することができる（例えば、電力測定読み出し、ＰＭＩＣ１００のステータス、温度の読み出し、ＳＰＤのステータスおよび／またはＲＣＤ回路７４のステータスの受信のため）。
【0056】
Ｉ３Ｃプロトコル（例えば、１２．５ＭＨｚで動作する）を実装するシステムバス３５０の一例では、基本周期的読み出し（例えば、パケットエラーチェック（ＰＥＣ）、ＩＢＩチェック、および／またはソフトウェアオーバヘッドを除く）のための合計時間量は、約４６４μｓとすることができる。例えば、システムバス３５０のみを使用すると、信号ＰＭＩＣ電流／電力読み出し時間は、ＤＩＭＭ当たり１つのＰＭＩＣでは、約１２８μｓ(例えば、８×１６）であり、ＤＩＭＭ当たり２つのＰＭＩＣでは、２５６μｓ(例えば、２×８×１６）である。別の例では、システムバス３５０のみを使用すると、ＰＭＩＣ一般状態読み出し時間は、ＤＩＭＭ当たり１つのＰＭＩＣでは、約１２８μｓ(例えば、８×１６）であり、ＤＩＭＭ当たり２つのＰＭＩＣでは、２５６μｓ(例えば、２×８×１６）である。さらに別の例では、システムバス３５０のみを使用して、温度センサ（ＴＳ）読み出し時間は、ＤＩＭＭ当たり２つの温度センサで１２８μｓ(例えば、８×２×８）、ＤＩＭＭ当たり１つのSPD TSで４８μｓ(８×６）とすることができる。さらに別の例では、システムバス３５０のみを使用すると、ＳＰＤ読み出し時間は、ＤＩＭＭ当たり１ ＳＰＤで約８０μｓとすることができる（例えば、SPD TSに加えて２つのレジスタ（ＭＲ４８およびＭＲ５２）が読み出される可能性がある）。さらに、システムバス３５０のみを使用することは、ＲＣＤ読み出し時間をさらに含むことができる。別の例では、Ｉ2 Ｃバスプロトコル（例えば、１ＭＨｚで動作する）を使用して、基本周期的読み出しの総時間は、約５．５ｍｓとすることができる。
【0057】
ＰＭＩＣ１００は、レール毎に（例えば、各電圧レギュレータモジュール上で）実測電力および／または電流消費を提供するように構成されてもよい。一例では、メモリコントローラ２０が電力データにアクセスし、その情報を活用して、ＤＲＡＭモジュール７２ａ～７２ｎのアクセスパターンを調整してもよい。システムバス３５０は、メモリコントローラ２０が（例えば、Ｉ2 Ｃ／Ｉ３Ｃプロトコルを介して）電力データにアクセスすることを可能にするように構成されてもよい。
【0058】
電源投入時には、デフォルトによって、ＰＭＩＣ１００がＩ2 Ｃ動作モードで動作することができる。Ｉ2 Ｃ動作モードでは、ＰＭＩＣ１００が１ＭＨｚに制限された最高速度を有し、帯域内割り込みは、サポートされず、バス３５０のリセットは、サポートされ、パリティチェックは、サポートされず（サポートされたＣＣＣ以外）、パケットエラーチェックは、サポートされない。ＰＭＩＣ１００は、ホストコントローラ２０がＩ３Ｃ動作モードに入るコマンドを与えるまで、Ｉ2 Ｃ動作モードで動作してもよい。一例では、ホストコントローラ２０は、Ｉ３Ｃ動作モードを開始するためにSETAASA CCCコマンドを発行することができる。Ｉ３Ｃ動作モードでは、ＰＭＩＣ１００は、１２．５ＭＨｚまでの最大動作速度を有することができ、帯域内割り込みをサポートすることができ、バス３５０のリセットをサポートすることができ、デフォルトによってパリティチェックをイネーブルにすることができ、パケットエラーチェックをサポートできるが、デフォルトによってディセーブルにすることができる。
【0059】
図７を参照すると、静止電力状態への進入・退出を示す状態図が示されている。状態図３８０が示されている。状態図３８０は、電力状態３８２～３９２を含んでもよい。電力状態３８２は、Ｐ０状態であってもよい。電力状態３８４は、Ｐ２＿Ｂ電力状態であってもよい。電力状態３８６は、Ｐ３（またはＰ３ａ）電力状態であってもよい。電力状態３８８は、Ｐ１電力状態であってもよい。状態３９０は、Ｐ２＿Ａ１電力状態であってもよい。電力状態３９２は、Ｐ２＿Ａ２電力状態であってもよい。電力状態３８２～３９２は、ＰＭＩＣ１００が動作するように構成することができる電力状態であってもよい。ＰＭＩＣ１００は、他の電力状態（図示せず）を含んでもよい。ＰＭＩＣ１００によって実装される電力状態の数および／またはタイプは、特定の実装の設計基準に従って修正・変更することができる。
【0060】
Ｐ０電力状態３８２では、信号ＶＩＮ＿ＢＵＬＫは無効であり、Ｒ＿ＧＯＯＤ信号は論理ロー値である。例えば、ピンｐｉｎ２、ｐｉｎ６、およびｐｉｎ２０ に入力がない場合がある。Ｐ０電力状態３８２は、ＰＭＩＣ１００の電力サイクルであってもよい。Ｐ０電力状態３８２から、ＰＭＩＣ１００は、Ｐ２＿Ｂ電力状態３８４に移動することができる。
【0061】
Ｐ２＿Ｂ電力状態３８４では、全てのスイッチングレギュレータ１０６ａ～１０６ｃはオフであり、全てのＬＤＯレギュレータ１０６ｄ～１０６ｅはオンである。Ｐ２＿Ｂ電力状態３８４では、信号ＰＷＲ＿ＧＯＯＤは論理ロー値であり、信号ＶＲ＿ＥＮは論理ロー値（またはハイインピーダンス状態）であってもよい。Ｐ２＿Ｂ電力状態３８４では、レジスタ値Ｒ３２［７］はゼロであってもよい。Ｐ２＿Ｂ電力状態３８４は、ＶＲイネーブルコマンドの前のＰ０電力状態３８２および／またはＰ１電力状態３８８からの遷移状態であってもよい。信号ＶＲ＿ＥＮがハイに遷移するか、またはＶＲイネーブルコマンドがＩ2 Ｃ／Ｉ３Ｃバス９０上にあるとき、Ｐ２＿Ｂ電力状態３８４はＰ３電力状態３８６に移行することができる。
【0062】
Ｐ３電力状態３８６では、全てのスイッチングレギュレータ１０６ａ～１０６ｃがオンであってもよい。一例では、Ｐ３電力状態３８６は、調整動作モードおよび／またはＶＩＮ＿ＢＵＬＫリンク監視動作モードとすることができる。Ｐ３電力状態３８６では、レジスタ値Ｒ３２［７］は１であってもよい。一例においては、Ｐ３電力状態３８６では、ＰＭＩＣ１００が、５Ｖ ＶＩＮ＿ＢＵＬＫで約１００μＡの電流を有することができる。
【0063】
Ｐ３電力状態３８６では、ＶＲ＿ＥＮピンがハイからローに遷移し、Ｒ３２［５］レジスタが０に設定され、レジスタ値１０４が０に設定されると、信号ＰＷＲ＿ＧＯＯＤはローになり、ＰＭＩＣ１００はＰ２＿Ａ１電力状態３９０に移行する。Ｐ３電力状態３８６では、ＶＲ＿ＥＮピンがハイからローに遷移し、Ｒ３２［５］レジスタが０に設定され、レジスタ値１０４が１に設定されると、信号ＰＷＲ＿ＧＯＯＤがローになり、ＰＭＩＣ１００は、Ｐ１電力状態３８８に移行する。Ｐ３電力状態３８６において、ＶＲ＿ＥＮピンがハイからローに遷移し、Ｒ３２［５］レジスタが１に設定されると、ＰＭＩＣ１００は、不適切な構成にある可能性がある（例えば、信号ＰＷＲ＿ＧＯＯＤがＩ／Ｏとして構成されている場合にのみ、ＶＲ＿ＥＮピンが出力レールをオンオフするように意図される可能性があり、信号ＰＷＲ＿ＧＯＯＤがＩ／Ｏとして構成されている場合に、信号ＰＷＲ＿ＧＯＯＤがＧＮＤに接続される可能性があるので、Ｉ／Ｏ型としての信号ＰＷＲ＿ＥＮおよび信号ＰＷＲ＿ＧＯＯＤの同時使用は不適切である可能性がある）。Ｐ３電力状態３８６において、ＶＲ＿ＥＮピンがローからハイに遷移する場合、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態にあり、ＰＭＩＣ１００は、Ｐ３電力状態３８６のままである（例えば、ＰＭＩＣが、Ｉ2 Ｃ／Ｉ３Ｃバス９０上のＶＲイネーブルコマンドからＰ３電力状態３８６に進入したと仮定する）。
【0064】
Ｐ３電力状態３８６において、ＶＲイネーブルコマンドがＩ2 Ｃ／Ｉ３Ｃバス９０上にある場合、Ｒ２Ｆ［２］レジスタは１に設定され、レジスタ値１０４は、０に設定され、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態にあり、ＰＭＩＣ１００は、Ｐ２＿Ａ１電力状態３９０に移行する。Ｐ３電力状態３８６において、ＶＲイネーブルコマンドがＩ2 Ｃ／Ｉ３Ｃバス９０上にある場合、Ｒ２Ｆ［２］レジスタは、１に設定され、レジスタ値１０４は、１に設定され、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態にあり、ＰＭＩＣ１００は、Ｐ１電力状態３８８に移行する。Ｐ３電力状態３８６において、ＶＲイネーブルコマンドがＩ2 Ｃ／Ｉ３Ｃバス９０上にある場合、Ｒ２Ｆ［２］レジスタは、０に設定され、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態にあり、ＰＭＩＣ１００は、Ｐ３電力状態３８６のままに留まる。Ｐ３電力状態３８６では、ＶＲディセーブルコマンドがＩ2 Ｃ／Ｉ３Ｃバス９０上にある場合、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態にあり、ＰＭＩＣ１００は、Ｐ３電力状態３８６のままに留まる（例えば、ＰＭＩＣ１００がＰ３電力状態３８６に進入し、ＶＲ＿ＥＮピンがハイに移行したと仮定する）。
【0065】
Ｐ３電力状態３８６では、信号ＰＷＲ＿ＧＯＯＤがローとして入力され、Ｒ３２［５］レジスタが０に設定される場合、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態にあり、ＰＭＩＣ１００は、Ｐ３電力状態３８６に留まることができる（例えば、信号ＰＷＲ_ＧＯＯＤＩ／Ｏ型は、出力のみとして構成されることができ、信号ＰＷＲ＿ＧＯＯＤ入力は、ローであることができるが、内部では出力信号ＰＷＲ＿ＧＯＯＤがハイインピーダンス状態にあることができる）。Ｐ３電力状態３８６において、信号ＰＷＲ＿ＧＯＯＤがローとして入力され、Ｒ３２［５］レジスタが１に設定される場合、信号ＰＷＲ＿ＧＯＯＤは、ローであり、ＰＭＩＣ１００は、Ｐ２＿Ａ１電力状態３９０のままに留まる。
【0066】
Ｐ３電力状態３８６において、内部ＶＲディセーブルイベントがあり、Ｒ２Ｆ［２］レジスタが０に設定されている場合、信号ＰＷＲ＿ＧＯＯＤは、ローであり、ＰＭＩＣ１００は、Ｐ２＿Ａ１電力状態３９０に移行し、ＰＭＩＣ１００は、電力サイクルを必要とする。Ｐ３電力状態３８６では、内部ＶＲディセーブルイベントがあり、Ｒ２Ｆ［２］レジスタが１に設定されている場合、信号ＰＷＲ＿ＧＯＯＤは、ローであり、ＰＭＩＣ１００は、Ｐ２＿Ａ１電力状態３９０に移行し、ＰＭＩＣ１００は、電力サイクルを必要としない（例えば、ＰＭＩＣ１００は、イベントももはや存在せず、ステータスレジスタがクリアされていると仮定して、ＶＲイネーブルコマンドで出力レギュレータ１０６ａ～１０６ｎを再イネーブルにし得る）。Ｐ３電力状態３８６において、信号ＶＩＮ＿ＢＵＬＫが無効である場合、ＰＭＩＣ１００は、Ｐ０電力状態３８２に移行することができる。
【0067】
Ｐ１電力状態３８８では、レジスタ値１０４を１に設定することができる。Ｐ１電力状態３８８は、Ｐ３電力状態３８６からの進入のみを有することができる。Ｐ１電力状態３８８において、ＶＲ＿ＥＮピンがローからハイに遷移し、レジスタ値１０４が１に設定される場合、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態にあり、電力サイクルは必要とされず、ＰＭＩＣ１００は、Ｐ３電力状態３８６に移行する。Ｐ１電力状態３８８において、ＶＲイネーブルまたはＶＲディセーブルコマンドがＩ2 Ｃ／Ｉ３Ｃバス９０上にセットされ、レジスタ値１０４が１にセットされる場合、信号ＰＷＲ＿ＧＯＯＤは、変更を有さず、ＰＭＩＣ１００は、Ｐ１電力状態３８８に留まる。一例において、Ｐ１電力状態３８８では、ＰＭＩＣ１００が５Ｖ ＶＩＮ_ＢＵＬＫで約２５μＡの電流を有することができる。例えば、Ｐ１電力状態３８８において、ＰＭＩＣ１００は、Ｐ３電力状態３８６よりも少ない電力を消費し得る。
【0068】
Ｐ２＿Ａ１電源状態３９０は、フォルトイベントなし状態であってもよい。Ｐ２＿Ａ１電力状態３９０は、ＶＲイネーブルコマンドの後にＰ３電力状態３８６から遷移することができる。Ｐ２＿Ａ１電力状態３９０では、全てのスイッチングレギュレータ１０６ａ～１０６ｃは、オフであってもよい。Ｐ２＿Ａ１電力状態３９０では、全てのＬＤＯレギュレータ１０６ｅ～１０６ｆがオンであり得る。Ｐ２＿Ａ１電力状態３９０では、信号ＰＷＲ＿ＧＯＯＤは、ローまたはハイであり、入力信号ＶＲ＿ＥＮは、ローまたはハイであり、レジスタＲ３２［７］は、０に設定される。
【0069】
Ｐ２＿Ａ１電力状態３９０では、ＶＲ＿ＥＮピンがハイからローに遷移する場合、変更はない（例えば、ＰＭＩＣ１００は、既にＰ２＿Ａ１電力状態３９０にあり、ＶＲ＿ＥＮピンは、意味を有さない）。Ｐ２＿Ａ１電力状態３９０では、ＶＲ＿ＥＮピンがローからハイに遷移し、レジスタＲ３２［５］が１に設定されている場合、ＰＭＩＣ１００は、不適切な構成にある可能性がある。Ｐ２＿Ａ１電力状態３９０では、ＶＲ＿ＥＮピンがローからハイに遷移し、レジスタＲ３２［５］が０に設定され、レジスタ値１０４が０に設定されると、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態になり、ＰＭＩＣ１００は、Ｐ３電力状態３８６に移行する。一般に、Ｐ２＿Ａ１電力状態３９０は、イベントがない場合（例えば、レジスタ値１０４が１にセットされる）、Ｐ２＿Ａ１電力状態３９０に進入しない可能性がある。
【0070】
Ｐ２＿Ａ１電源状態３９０において、ＶＲディセーブルコマンドがＩ2 Ｃ／Ｉ３Ｃバス９０上にある場合、変更がない可能性がある（例えば、ＰＭＩＣ１００は、ＶＲ＿ＥＮピンを介して既にＰ２＿Ａ１電源状態３９０にあり、ＶＲディセーブルコマンドは、効果がない可能性がある）。Ｐ２＿Ａ１ 電源状態３９０ で、ＶＲイネーブルコマンドがＩ2 Ｃ／Ｉ３Ｃ バス９０ 上にあり、レジスタＲ２Ｆ［２］ が０ に設定されている場合、変更がない可能性がある。Ｐ２＿Ａ１電力状態３９０では、ＶＲイネーブルコマンドがＩ2 Ｃ／Ｉ３Ｃバス９０上にあり、レジスタＲ２Ｆ［２］が１に設定されている場合、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態にあり、ＰＭＩＣ１００は、Ｐ３電力状態３８６に移行し、電力サイクルは必要とされない。
【0071】
Ｐ２＿Ａ１電力状態３９０では、内部ＶＲディセーブルイベントがあり、レジスタＲ２Ｆ［２］が０に設定されている場合、信号ＰＷＲ＿ＧＯＯＤは、ローに設定され、電力サイクルが必要とされ、ＰＭＩＣ１００は、Ｐ２＿Ａ２電力状態３９２に移行する。Ｐ２＿Ａ１電力状態３９０では、内部ＶＲディセーブルイベントがあり、レジスタＲ２Ｆ［２］が１に設定されている場合、信号ＰＷＲ＿ＧＯＯＤは、ローに設定されてもよく、電力サイクルは、必要とされなくてもよく、ＰＭＩＣ１００は、Ｐ２＿Ａ２電力状態３９２に移行してもよい（例えば、ＰＭＩＣ１００は、イベントももはや存在せず、ステータスレジスタがクリアされ、レジスタ１０２ａ～１０２ｎの設定にかかわらず、熱シャットダウンがある場合、電力サイクルを必要としてもよいと仮定して、ＰＭＩＣ１００は、ＶＲイネーブルコマンドで出力レギュレータ１０６ａ～１０６ｎを再イネーブルにしてもよい）。電力状態Ｐ２＿Ａ１において、信号ＶＩＮ＿ＢＵＬＫが無効である場合、ＰＭＩＣ１００は、Ｐ０電力状態３８２に移行することができる。
【0072】
Ｐ２＿Ａ２電力状態３９２は、フォルトイベント状態であってもよい。Ｐ２＿Ａ２電力状態３９２は、ＶＲイネーブルコマンドの後にＰ３電力状態３８６から遷移することができる。Ｐ２＿Ａ２電力状態３９２では、全てのスイッチングレギュレータ１０６ａ～１０６ｃは、オフであってもよい。Ｐ２＿Ａ２電力状態３９２では、全てのＬＤＯレギュレータ１０６ｅ～１０６ｆがオンであり得る。Ｐ２＿Ａ２電力状態３９２では、信号ＰＷＲ＿ＧＯＯＤは、ローであり、入力信号ＶＲ＿ＥＮは、ローまたはハイであり、レジスタＲ３２［７］は、０に設定され得る。
【0073】
Ｐ２＿Ａ２電力状態３９２では、ＶＲ＿ＥＮピンがハイからローに遷移する場合、変更はないことがある（例えば、ＰＭＩＣ１００は、既にＰ２＿Ａ２電力状態３９２にあることがあり、ＶＲ＿ＥＮピンは、意味を有しないことがある）。Ｐ２＿Ａ２電力状態３９２では、ＶＲ＿ＥＮピンがローからハイに遷移し、レジスタＲ２Ｆ［２］が０に設定される場合、信号ＰＷＲ＿ＧＯＯＤは、ローに設定され、ＰＭＩＣ１００は、電力サイクルを必要とし、ＰＭＩＣ１００は、Ｐ２＿Ａ２電力状態３９２に留まる。Ｐ２＿Ａ２電力状態３９２では、ＶＲ＿ＥＮピンがローからハイに遷移し、レジスタＲ２Ｆ［２］が１に設定され、レジスタ値１０４が０に設定されると、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態になり、電力サイクルは必要とされず、ＰＭＩＣ１００は、Ｐ３電力状態３８６に移行する。Ｐ２＿Ａ２電力状態３９２では、ＶＲ＿ＥＮピンがローからハイに遷移し、レジスタＲ２Ｆ［２］が１に設定され、レジスタＲ３２［５］が０に設定され、レジスタ値１０４が０に設定される場合、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態にあり、電力サイクルは必要とされず、ＰＭＩＣ１００は、Ｐ３電力状態３８６に移行することができる。Ｐ２＿Ａ２電力状態３９２では、ＶＲ＿ＥＮピンがローからハイに遷移し、レジスタＲ２Ｆ［２］が１に設定され、レジスタＲ３２［５］が１に設定され、レジスタ値１０４が０に設定されると、ＰＭＩＣ１００は、不適切な構成になり得る。
【0074】
Ｐ２＿Ａ２電力状態３９２では、ＶＲイネーブルコマンドがＩ2 Ｃ／Ｉ３Ｃバス９０上にあり、レジスタＲ２Ｆ［２］が０に設定されている場合、信号ＰＷＲ＿ＧＯＯＤは、ローに設定されてもよく、電力サイクルが必要とされてもよく、ＰＭＩＣ１００は、Ｐ２＿Ａ２電力状態３９２のままであってもよい。Ｐ２＿Ａ２電力状態３９２では、ＶＲイネーブルコマンドがＩ2 Ｃ／Ｉ３Ｃバス９０上にあり、レジスタＲ２Ｆ［２］が１に設定され、レジスタ値１０４が０に設定されている場合、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態にあり、電力サイクルは必要とされず、ＰＭＩＣ１００は、Ｐ３電力状態３８６に移行することができる。Ｐ２＿Ａ２電力状態３９２では、ＶＲイネーブルコマンドがＩ2 Ｃ／Ｉ３Ｃバス９０上にあり、レジスタＲ２Ｆ［２］が１に設定され、レジスタ値１０４が１に設定されている場合、信号ＰＷＲ＿ＧＯＯＤは、ハイインピーダンス状態にあり、電力サイクルは必要とされず、ＰＭＩＣ１００は、Ｐ３電力状態３８６に移行することができる。
【0075】
Ｐ２＿Ａ２電力状態３９２では、内部ＶＲディセーブルイベントがあり、レジスタＲ２Ｆ［２］が０に設定されている場合、変更がないことがあり、電力サイクルが必要とされることがある。Ｐ２＿Ａ２電力状態３９２では、内部ＶＲディセーブルイベントがあり、レジスタＲ２Ｆ［２］が１に設定されている場合、変更がない可能性があり、電力サイクルは必要とされない可能性がある。Ｐ２＿Ａ２電力状態３９２では、信号ＶＩＮ＿ＢＵＬＫが無効である場合、ＰＭＩＣ１００は、Ｐ０電力状態３８２に移行することができる。
【0076】
Ｐ１電力状態３８８は、静止電力状態であってもよい。静止電力状態３８８では、信号ＶＩＮ＿ＢＵＬＫは、公称５Ｖであってもよく、２５μＡの電流要件があってもよい。静止電力状態３８８では、スイッチレギュレータ１０６ａ～１０６ｃおよびＬＤＯレギュレータ１０６ｄ～１０６ｅを含む、ＰＭＩＣ１００内の全ての回路がオフであってもよい。静止電力状態３８８では、信号ＶＲ＿ＥＮがスタティックローレベルまたはスタティックハイレベルであり得る。静止電力状態３８８では、Ｉ2 Ｃ／Ｉ３Ｃインターフェースアクセスは許可されず（例えば、バス９０へのアクセスは、ディセーブルにされてもよい）、ハイにプルされてもよく、信号ＰＩＤは、スタティックローレベルまたはハイレベルであってもよい。静止電力状態３８８は、レジスタ値１０４が論理１（またはハイ）値に設定されている場合にのみ適用可能であり得る。ＰＭＩＣ１００が静止電力状態３８８に進入すると、ＰＭＩＣ１００は、信号ＶＩＮ＿ＢＵＬＫが有効である限り、レジスタビットＲ３２［５］、Ｒ２Ｆ［２］およびレジスタ値１０４の設定を不揮発性メモリに記憶することができる。一例では、不揮発性メモリは、ホストコントローラ２０を介してアクセスすることができる。信号ＰＷＲ＿ＧＯＯＤのためのピン２５は、ＰＭＩＣ１００がプログラム動作モードにあり、静止電力状態３８８にあるとき、双方向動作を有するように構成されてもよい。
【0077】
Ｐ３／Ｐ３ａ電力状態３８６は、アイドル電力状態であってもよい。アイドル電力状態３８６では、信号ＶＩＮ＿ＢＵＬＫは、公称５Ｖであり、１００μＡの電流要件があってもよい。アイドル電力状態３８６では、スイッチレギュレータ１０６ａ～１０６ｃおよびＬＤＯレギュレータ１０６ｄ～１０６ｅを含むＰＭＩＣ１００内の全ての回路が０Ａ負荷でオンであってもよい。アイドル電力状態３８６では、信号ＶＲ＿ＥＮがスタティックローレベルまたはハイレベルであり得る。アイドル電力状態３８６では、Ｉ2 Ｃ／Ｉ３Ｃインターフェースアクセスが許可され得る（例えば、バス９０へのアクセスがイネーブルにされ得る）が、バス９０は、ハイにプルされ得、信号ＰＩＤは、スタティックローレベルまたはハイレベルであり得る。アイドル電力状態３８６は、レジスタ値１０４が論理０（またはロー）値に設定されている場合にのみ適用可能であり得る。Ｐ３ａ電力状態は、Ｐ３電力状態と同じ状態であってもよいが、全てのスイッチ出力レギュレータ１０６ａ～１０６ｃおよびＬＤＯレギュレータ１０６ｄ～１０６ｅ上の負荷は、０Ａである。例えば、静止電力状態３８８では、ＰＭＩＣ１００は、アイドル電力状態３８６にあるときよりも少ない電力を消費するであろう。
【0078】
レジスタ１０２ｉは、電力状態エントリレジスタであってもよい。電力状態エントリレジスタ１０２ｉは、Ｒ１Ａレジスタであってもよい。電力状態エントリレジスタＲ１Ａは８ビット（例えば、８つの記憶位置）を含むことができる。記憶位置の１つ（例えば、Ｒ１Ａ［４］）は、レジスタ値１０４であってもよい。Ｒ１Ａレジスタは、静止（例えば、ロー）Ｐ１電力状態３８８への進入を制御するように構成され得る。
【0079】
レジスタＲ１Ａの［０］ビットは、ＶＯＵＴ＿１．０Ｖ＿ＰＯＷＥＲ＿ＧＯＯＤ＿ＴＨＲＥＳＨＯＬＤ＿ＶＯＬＴＡＧＥ記憶位置とすることができ、この記憶位置は、パワーグッド（Ｐｏｗｅｒ Ｇｏｏｄ）状態のためのＶＯＵＴ＿１．０Ｖ ＬＤＯ出力閾値電圧を提供することができる。一例では、レジスタＲ１Ａの［０］ビットに対する０の値は、レジスタＲ５１［２：１］の設定から－１０％であってもよく、１の値は、レジスタＲ５１［２：１］の設定から－１５％であってもよい。
【0080】
レジスタＲ１Ａの［１］ビットは、スイッチ出力電力選択（例えば、レジスタＲ１Ｂ［６］が１に設定されている場合にのみ適用可能）を提供することができるＯＵＴＰＵＴ＿ＰＯＷＥＲ＿ＳＥＬＥＣＴ記憶位置とすることができる。一例では、レジスタＲ１Ａの［１］ビットに対する０の値は、Ｒ０Ｃ、Ｒ０Ｅ、およびＲ０Ｆ上の各レールに対する個々の電力を報告することができ、１の値は、Ｒ０Ｃ内の各レール上の総電力を報告することができる。
【0081】
レジスタＲ１Ａの［２］ビットは、電力良好状態のためのＬＤＯ閾値電圧を提供することができるＶＯＵＴ＿１．８＿ＰＯＷＥＲ＿ＧＯＯＤ＿ＴＨＲＥＳＨＯＬＤ＿ＶＯＬＴＡＧＥ記憶位置とすることができる。一例では、レジスタＲ１Ａの［２］ビットに対する値０は、１．６Ｖの電圧を示し、１の値が予約され得る。レジスタＲ１Ａの［３］ビットは、予約されていてもよい。
【0082】
レジスタＲ１Ａの［４］ビットは、レジスタ値１０４であってもよい。レジスタ値１０４は、静止電力状態３８８に進入するためのイネーブルビットを提供することができるＱＵＩＥＳＣＥＮＴ＿ＳＴＡＴＥ＿ＥＮ記憶位置であってもよい。レジスタ値１０４ は、ＶＲイネーブルコマンドを発行する前に設定する必要がある。一例では、レジスタ値１０４に対する０の値が静止電力状態３８８をディセーブルにし、１の値は静止電力状態３８８をイネーブルにすることができる（例えば、ＶＲディセーブルコマンド（例えば、プログラマブルモードのみにおいて、ＶＲ＿ＥＮピンがローに遷移するか、またはレジスタＲ３２［７］が０に設定される）は、ＰＭＩＣ１００を静止電力状態３８８にすることができる）。
【0083】
レジスタＲ１Ａの［５］ビットは、ＶＩＮ＿ＢＵＬＫ＿ＰＯＷＥＲ＿ＧＯＯＤ＿ＴＨＲＥＳＨＯＬＤ＿ＶＯＬＴＡＧＥ記憶位置とすることができ、この記憶位置は、電力良好状態のためのＶＩＮ＿ＢＵＬＫインプットサプライ（立ち下がり）閾値電圧を提供することができる。一例では、レジスタＲ１Ａの［５］ビットに対する値０は、４．０Ｖの電圧を示し、レジスタＲ１Ａの［５］ビットに対する値１は、３．７５Ｖの電圧を示すことができる。レジスタＲ１Ａ の［６：７］ ビットは、予約できる。
【0084】
レジスタＲ１Ａ のビットのデフォルト値は、０ でもよい。一例では、デフォルトによって、レジスタ値１０４は、０値であってもよい。レジスタ値１０４の値が０である場合、ＰＭＩＣ１００は、静止電力状態３８８をディセーブルにすることができる（例えば、ＰＭＩＣ１００は、静止電力状態３８８に進入しないことができる）。レジスタ値１０４は、静止電力状態３８８をイネーブルにするために１の値に変更されてもよい。レジスタ値１０４は、ホストコントローラ２０からのコマンドによって変更することができる。一例では、レジスタ値１０４を変更するためのホストコントローラ２０からのコマンドが信号ＶＲ＿ＥＮの遷移であってもよい。別の例では、レジスタ値１０４を変更するためのホストコントローラ２０からのコマンドがＶＲイネーブルコマンドまたはバス９０上のＶＲディセーブルコマンドであってもよい。
【0085】
いくつかの実施の形態では、ＰＭＩＣ１００のホストコントローラインターフェース（例えば、ピンｐｉｎ１～ｐｉｎ２８）は、ＤＤＲ５仕様によって定義されてもよい。ピンｐｉｎ１～ｐｉｎ２８の各々は、特定の機能を有することができる。信号ＶＲ＿ＥＮは、予め定義された機能を有することができる。ＰＭＩＣ１００は、ピンｐｉｎ２８の予め定義された機能を追加することができる。例えば、ＰＭＩＣ１００は、ピンｐｉｎ２８およびレジスタ値１０４を再使用して、静止電力状態３８８への進入および当該静止電力状態からの退出を制御することができる。ＰＭＩＣ１００は、静止電力状態３８８の機能を追加するために、ＤＤＲ５仕様（および後世代）の要件内で動作するように構成され得る。信号ＶＲ＿ＥＮのためのピンｐｉｎ２８と、静止電力状態３８８への進入および当該状態からの退出を制御するためのレジスタ値１０４との組み合わせは、ＰＭＩＣ１００がＰＭＩＣ１００のホストコントローラインターフェースのピンｐｉｎ１～ｐｉｎ２８の数を増加させることなく、レギュレータ１０６ａ～１０６ｎの状態を制御することを可能にし得る。
【0086】
図８を参照すると、ＶＩＮ＿Ｂｕｌｋランプ後にＶＲ＿ＥＮピンがハイであり、バスコマンドがないときのパワーアップシーケンスを示すタイミング図が示されている。タイミングチャート４２０が示されている。タイミングチャート４２０は、波形４２２～４３８を含んでもよい。波形４２２は、信号ＶＩＮ＿ＢＵＬＫを表すことができる。波形４２４は、信号ＶＯＵＴ＿１．８Ｖを表すことができる。波形４２６は、信号ＶＯＵＴ＿１．０Ｖを表すことができる。波形４２８は、Ｉ2 Ｃ／Ｉ３Ｃバス９０上のコマンドを表すことができる。波形４３０は、信号ＶＲ＿ＥＮを表すことができる。波形４３２は、信号ＳＷＣを表すことができる。波形４３４は、信号ＳＷＢを表すことができる。波形４３６は、信号ＳＷＡを表すことができる。波形４３８は、信号ＰＷＲ＿ＧＯＯＤを表すことができる。
【0087】
垂直線４４０～４５０が示されている。垂直線４４０～４５０は、ＰＭＩＣ１００による特定のタイミングおよび／または応答に対応し得る。一例では、垂直線４４０がイベントおよび／またはアクションのシーケンスを表すことができる。垂直線４４０は、ＶＩＮ＿ＢＵＬＫ波形４２２のローからハイへの遷移に対応し得る。垂直線４４２は、ＶＯＵＴ＿１．８Ｖ波形４２４のローからハイへの遷移に対応し得る。線４４０と線４４２との間の時間は、ｔ１．８Ｖ＿ＲＥＡＤＹとすることができる。垂直線４４４は、ＶＯＵＴ＿１．０Ｖ波形４２６のローからハイへの遷移に対応し得る。線４４２と線４４４との間の時間は、ｔ１．０Ｖ＿ＲＥＡＤＹとすることができる。
【0088】
線４４８は、ＶＲ＿ＥＮ波形４３０のローからハイへの遷移に対応し得る。線４４６は、線４４８の前にあってもよい。線４４２と線４４６との間の時間は、ｔＭＡＮＡＧＥＭＥＮＴ＿ＲＥＡＤＹであってもよい。線４４０と線４４８との間の時間は、ｔＶＩＮ＿ＢＵＬＫ＿ＴＯ＿ＶＲ＿ＥＮＡＢＬＥとすることができる。Ｉ2 Ｃ／Ｉ３Ｃバス９０にＶＲイネーブルコマンドがない可能性がある。
【0089】
時間４４８において、ＳＷＣ波形４３２は、ローからハイに遷移してもよく、次いで、ＳＷＢ波形４３４は、ローからハイに遷移してもよく、ＳＷＡ波形４３６は、ローからハイに遷移してもよく、次いで、ＰＷＲ＿ＧＯＯＤ波形４３８は、ローからハイに遷移してもよい。例えば、ＶＲ＿ＥＮ波形４３０を変更すること（例えば、入力を提供すること）は、レギュレータ１０６ａ～１０６ｎの状態を変更し得る。ＰＷＲ＿ＧＯＯＤ波形４３８は、時間４４０以前の不定状態４５２にあってもよい。線４５０は、ＰＷＲ＿ＧＯＯＤ波形のローからハイへの移行に対応し得る。線４４８と線４５０との間の時間は、ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴであってもよい。
【0090】
信号ＶＩＮ_ＢＵＬＫ(例えば、信号ＶＩＮ＿ＢＵＬＫ＿Ａ、信号ＶＩＮ＿ＢＵＬＫ＿Ｂ、および信号ＶＩＮ＿ＢＵＬＫ＿Ｃ）は、ＰＭＩＣ１００のための１つの入力電源であってもよい。入力電源は、ホストプラットフォーム（例えば、ホストコントローラ２０）から受け取ることができる。ＶＩＮ＿ＢＵＬＫ電源は、３つのスイッチ出力レギュレータ１０６ａ～１０６ｃおよび２つのＬＤＯ出力レギュレータ１０６ｄ～１０６ｅの全てに対してＰＭＩＣ１００によって使用され得る。信号ＶＯＵＴ＿１．８Ｖ（例えば、ＬＤＯ出力）は、信号ＳＷＣ(例えば、ＤＲＡＭ ＶＰＰレール用のスイッチ出力）とは別個で独立していてもよい。信号ＶＯＵＴ＿１．０Ｖ（例えば、ＬＤＯ出力）は、信号ＳＷＡまたはＳＷＢから分離され独立していてもよい。
【0091】
ＰＭＩＣ１００に電源が投入されると、ＶＩＮ＿ＢＵＬＫ電源は、ＰＭＩＣ１００にイネーブルであると検出される前に、約４．２５Ｖの最小閾値電圧に達することができる。ＶＩＮ＿ＢＵＬＫ電源が最小閾値電圧に達した後、ＰＭＩＣ１００は、信号ＶＩＮ＿ＢＵＬＫがレジスタＲ１Ａの［５］ビットの閾値設定を下回ったときに、レジスタＲ０８［７］を更新することができる。
【0092】
ＶＩＮ＿ＢＵＬＫ電源が有効になると（例えば、時間４４０において）、ＰＷＲ＿ＧＯＯＤ波形４３８は、不定状態４５２から低い値に移行することができ、ＰＭＩＣ１００は、ＶＯＵＴ＿１．８Ｖ波形４２４をハイ（例えば、ｔ１．８Ｖ＿ＲＥＡＤＹ内）に駆動し、ＶＯＵＴ＿１．０Ｖ波形４２６をハイ（例えば、ｔ１．０Ｖ＿ＲＥＡＤＹ内）に駆動することができる。ＰＭＩＣ１００は、ＶＩＮ＿ＢＵＬＫ波形４２２が最小閾値電圧に達したときにのみ、信号ＰＷＲ＿ＧＯＯＤをローに駆動することができる。ＰＷＲ＿ＧＯＯＤ波形４３８は、プラットフォーム上またはホストコントローラ２０上のいずれかでプルアップされ得る（例えば、１．８Ｖから３．３Ｖ）。ＰＷＲ＿ＧＯＯＤ波形４３８のプルアップ電圧は、ＶＩＮ＿ＢＵＬＫが有効で安定した後にのみ利用可能である。ＰＭＩＣ１００は、ｔＭＡＮＡＧＥＭＥＮＴ＿ＲＥＡＤＹ内にＩ2 Ｃ／Ｉ３Ｃバス９０インターフェース機能を有効にしてもよい。ホストコントローラ２０は、ｔＭＡＮＡＧＥＭＥＮＴ＿ＲＥＡＤＹタイミング要件が満たされるまで、レジスタ１０２ａ～１０２ｎにアクセスしようとしないかもしれない。
【0093】
電源投入中、ホストコントローラ２０は、ＶＩＮ＿ＢＵＬＫ波形４２２をランプアップし、ｔＶＩＮ＿ＶＵＬＫ＿ｔｏ＿ＶＲ＿ＥＮＡＢＬＥの最小時間量の間、ＶＩＮ＿ＢＵＬＫ波形４２２を安定に保持し、ＶＲ＿ＥＮピンをスタティックローまたはハイに保持することができる。一般に、ＶＲ＿ＥＮ波形４３０がスタティックレベル（ローまたはハイのいずれか）に保持されている限り、ＶＲ＿ＥＮ波形４３０上にタイミング関係要件がないかもしれない。ＶＩＮ＿ＢＵＬＫ波形４２２のランプアップ中に、ＶＲ＿ＥＮ波形４３０がローに保持される場合、ＶＲ＿ＥＮ波形４３０は、１回だけハイに遷移することができる。ＶＲ＿ＥＮ波形４３０は、ＶＩＮ＿ＢＵＬＫ波形４２２がいったんハイになると、ランプアップ中にローに遷移することを許可されないことがある。ＶＩＮ＿ＢＵＬＫ波形４２２のランプアップ中にＶＲ＿ＥＮ波形４３０がハイに保持されるか、またはハイに遷移する場合、ＰＭＩＣ１００は、出力レールをオンにすることができる。ＶＩＮ＿ＢＵＬＫ波形４２２のランプアップ中にＶＲ＿ＥＮ波形４３０がローに保持される場合、ホストコントローラ２０は、信号ＶＲ＿ＥＮをハイにアサートして、ＰＭＩＣ１００の出力レールをオンにすることができる。ホストコントローラ２０は、Ｉ2 Ｃ／Ｉ３Ｃバス９０を介してレジスタＲ３２［７］を１に設定し、ＰＭＩＣ１００の出力レールをオンにすることにより、ＶＲイネーブルコマンドを発行してもよい。図８～図１２に関連して示されている例示的なパワーアップ初期化シーケンスは、代表的な例であってもよい。特定のランプアップシーケンスは、パワーオンシーケンス構成に対応するレジスタ１０２ａ～１０２ｎを介して構成可能であってもよい。
【0094】
ＶＲイネーブルコマンドがＩ2 Ｃ／Ｉ３Ｃバス９０に登録された後、または信号ＶＲ＿ＥＮがハイに登録された後、ＰＭＩＣ１００は、ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴの間に多数のステップを実行することができる。ＰＭＩＣ１００は、ＶＩＮ＿ＢＵＬＫ波形４２２の電力良好状態が有効であることをチェックすることができる。ＰＭＩＣ１００は、パワーオンシーケンス構成（例えば、レジスタＲ４０および／またはレジスタＲ４２によって説明される）を使用してパワーアップし、ＤＩＭＭベンダメモリスペースレジスタにプログラムされるように内部レジスタ１０２ａ～１０２ｎを構成することができる。次いで、ＰＭＩＣ１００は、全てのイネーブルにされた出力スイッチレギュレータ１０６ａ～１０６ｃをパワーアップして、通常動作の準備を整えることができる。次に、ＰＭＩＣ１００は、状態レジスタ（例えば、Ｒ０８）をアップデートし、時間ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴ内にＰＷＲ＿ＧＯＯＤ波形４３８をフローティングさせることができる。ＰＷＲ＿ＧＯＯＤ波形４３８が時間ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴ内にフローティングにされない場合、ホストコントローラ２０は、詳細な情報を求めてＰＭＩＣ１００の状態レジスタにアクセスすることができる。ＰＭＩＣ１００ は、時間ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴが期限切れになるまで、ＶＲイネーブルコマンド後のＩ2 Ｃ／Ｉ３Ｃ バス９０上のホストコントローラ２０からの要求を認めない場合があり得る。
【0095】
図９を参照すると、ＶＩＮ＿Ｂｕｌｋランプ前にＶＲ＿ＥＮピンがハイであり、バスコマンドがないときのパワーアップシーケンスを示すタイミング図が示されている。タイミングチャート４８０が示されている。タイミングチャート４８０は、波形４２２～４３８を含んでもよい。波形４２２～４３８は、図８に関連して示される波形４２２～４３８に類似してもよい。
【0096】
垂直線４８２～４９０が示されている。垂直線４８２～４９０は、ＰＭＩＣ１００による特定のタイミングおよび／または応答に対応し得る。垂直線４８２は、ＶＩＮ＿ＢＵＬＫ波形４２２のローからハイへの遷移に対応し得る。垂直線４８４は、ＶＯＵＴ＿１．８Ｖ波形４２４のローからハイへの遷移に対応し得る。線４８２と線４８４との間の時間は、ｔ１．８Ｖ＿ＲＥＡＤＹであってもよい。垂直線４８６は、ＶＯＵＴ＿１．０Ｖ波形４２６のローからハイへの遷移に対応し得る。線４８４と線４８６との間の時間は、ｔ１．０Ｖ＿ＲＥＡＤＹであってもよい。
【0097】
ＶＲ＿ＥＮ波形４３０のローからハイへの遷移は、時間４８２の前に（例えば、ＶＩＮ＿ＢＵＬＫ波形４２２のランプアップの前に）生じ得る。線４８８は、線４８６の後にあってもよい。線４８４と線４８８の間の時間は、ｔＭＡＮＡＧＥＭＥＮＴ＿ＲＥＡＤＹとすることができる。線４９０は、ＰＷＲ＿ＧＯＯＤ波形４３８のローからハイへの遷移（およびＳＷＣ波形４３２のローからハイへの遷移、ＳＷＢ波形４３４のローからハイへの遷移、およびＳＷＡ波形４３６のローからハイへの遷移）に対応し得る。ＰＷＲ＿ＧＯＯＤ波形４３８は、時間４８２の前（例えば、ＶＩＮ＿ＢＵＬＫがランプアップする前）に不定状態４９２にあってもよい。時間４８２から時間４９０までの時間は、ｔＶＩＮ＿ＢＵＬＫ＿ＴＯ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴとすることができる。Ｉ2 Ｃ／Ｉ３Ｃバス９０にＶＲイネーブルコマンドがない場合があってもよい。
【0098】
図１０を参照すると、ＶＩＮ＿Ｂｕｌｋランプ中にＶＲ＿ＥＮピンがハイであり、バスコマンドがないときのパワーアップシーケンスを示すタイミング図が示されている。タイミングチャート５２０が示されている。タイミングチャート５２０は、波形４２２～４３８を含んでもよい。波形４２２～４３８は、図８に関連して示される波形４２２～４３８に類似していてもよい。
【0099】
垂直線５２２～５３０が示されている。垂直線５２２～５３０は、ＰＭＩＣ１００による特定のタイミングおよび／または応答に対応し得る。垂直線５２２は、ＶＩＮ＿ＢＵＬＫ波形４２２のローからハイへの遷移に対応し得る。垂直線５２４は、ＶＯＵＴ＿１．８Ｖ波形４２４のローからハイへの遷移に対応し得る。線５２２と線５２４との間の時間は、ｔ１．８Ｖ＿ＲＥＡＤＹとすることができる。垂直線５２６は、ＶＯＵＴ＿１．０Ｖ波形４２６のローからハイへの遷移に対応し得る。線５２４と線５２６との間の時間は、ｔ１．０Ｖ＿ＲＥＡＤＹとすることができる。
【0100】
ＶＲ＿ＥＮ波形４３０のローからハイへの遷移は、時間５２２において（例えば、ＶＩＮ＿ＢＵＬＫ波形４２２のランプアップ中に）生じ得る。線５２８は、線５２６の後にあってもよい。線５２４と線５２８との間の時間は、ｔＭＡＮＡＧＥＭＥＮＴ＿ＲＥＡＤＹであってもよい。線５３０は、ＰＷＲ＿ＧＯＯＤ波形４３８のローからハイへの遷移（およびＳＷＣ波形４３２のローからハイへの遷移、ＳＷＢ波形４３４のローからハイへの遷移、およびＳＷＡ波形４３６のローからハイへの遷移の後）に対応し得る。ＰＷＲ＿ＧＯＯＤ波形４３８は、時間５２２の前（例えば、ＶＩＮ＿ＢＵＬＫがランプアップする前）に不定状態５３２にあってもよい。時間５２２から時間５３０までの時間は、ｔＶＩＮ＿ＢＵＬＫ＿ＴＯ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴとすることができる。Ｉ2 Ｃ／Ｉ３Ｃバス９０にＶＲイネーブルコマンドがない可能性がある。
【0101】
図１１を参照すると、バスコマンドを有するＰＭＩＣのパワーアップシーケンスを示すタイミング図が示されている。タイミングチャート５８０が示されている。タイミングチャート５８０は、波形４２２～４３８を含んでもよい。波形４２２～４３８は、図８に関連して示される波形４２２～４３８に類似していてもよい。
【0102】
垂直線５８２～５９２が示されている。垂直線５８２～５９２は、ＰＭＩＣ１００による特定のタイミングおよび／または応答に対応し得る。垂直線５８２は、ＶＩＮ＿ＢＵＬＫ波形４２２のローからハイへの遷移に対応し得る。垂直線５８４は、ＶＯＵＴ＿１．８Ｖ波形４２４のローからハイへの遷移に対応し得る。線５８２と線５８４との間の時間は、ｔ１．８Ｖ＿ＲＥＡＤＹとすることができる。垂直線５８６は、ＶＯＵＴ＿１．０Ｖ波形４２６のローからハイへの遷移に対応し得る。線５８４と線５８６との間の時間は、ｔ１．０Ｖ＿ＲＥＡＤＹとすることができる。
【0103】
線５８８は、線５８６の後にあってもよい。線５８４と線５８８との間の時間は、ｔＭＡＮＡＧＥＭＥＮＴ＿ＲＥＡＤＹであってもよい。線５９０は、Ｉ2 Ｃ／Ｉ３Ｃバス９０上のＶＲイネーブルコマンド５９６に対応することができる。ＶＲイネーブルコマンド５９６は、ＶＩＮ＿ＢＵＬＫ波形４２２のランプアップ後にアサートされてもよい。ＶＲイネーブルコマンド５９６の後、ＳＷＣ波形４３２の遷移は、ローからハイであってもよく、ＳＷＢ波形４３４の遷移は、ローからハイであってもよく、ＳＷＡ波形４３６の遷移は、ローからハイであってもよい。ＰＷＲ＿ＧＯＯＤ波形４３８は、ＶＲイネーブルコマンド５９６および時間５９２における波形４３２～４３６の遷移の後に、ローからハイに遷移することができる。ＰＷＲ＿ＧＯＯＤ波形４３８は、時間５８２の前（例えば、ＶＩＮ＿ＢＵＬＫがランプアップする前）に不定状態５９４にあり得る。時間５８２ から時間５９０ までの時間は、ｔＶＩＮ＿ＢＵＬＫ＿ＴＯ＿ＶＲ＿ＥＮＡＢＬＥとすることができる。時間５９０と時間５９２との間の時間は、ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴとすることができる。ＶＲ＿ＥＮ波形４３０のセクション５９８は、ＶＲイネーブルコマンド５９６の後に示されている。ＶＲイネーブルコマンド５９６の後、ハイになるＶＲ＿ＥＮピンは、ＰＭＩＣ１００の動作に影響を及ぼさないものであることができる。
【0104】
図１２を参照すると、プログラム動作モードにおいて、低電力状態レジスタが低い値である状態で、ＶＲ＿ＥＮピンがハイであるときのパワーダウンシーケンスを示すタイミング図が示されている。タイミングチャート６２０が示されている。タイミングチャート６２０は、波形４２２～４３８を含んでもよい。波形４２２～４３８は、図８に関連して示される波形４２２～４３８に類似していてもよい。
【0105】
垂直線６２２～６３２が示されている。垂直線６２２～６３２は、ＰＭＩＣ１００による特定のタイミングおよび／または応答に対応し得る。垂直線６２２は、ＶＩＮ＿ＢＵＬＫ波形４２２のローからハイへの遷移に対応し得る。垂直線６２４は、ＶＯＵＴ＿１．８Ｖ波形４２４のローからハイへの遷移に対応し得る。線６２２と線６２４との間の時間は、ｔ１．８Ｖ＿ＲＥＡＤＹとすることができる。垂直線６２６は、ＶＯＵＴ＿１．０Ｖ波形４２６のローからハイへの遷移に対応し得る。線６２４と線６２６との間の時間は、ｔ１．０Ｖ＿ＲＥＡＤＹとすることができる。
【0106】
線６２８は、線５８６の後にあってもよい。線６２４と線６２８の間の時間は、ｔＭＡＮＡＧＥＭＥＮＴ＿ＲＥＡＤＹとすることができる。線６３０は、ＶＲ＿ＥＮ波形４３０のローからハイへの遷移に対応し得る。ＶＲ＿ＥＮ波形４３０は、ＶＩＮ＿ＢＵＬＫ波形４２２のランプアップ後にハイに遷移することができる。時間６３０の後、ＳＷＣ波形４３２は、ローからハイに遷移してもよく、ＳＷＢ波形４３４は、ローからハイに遷移してもよく、ＳＷＡ波形４３６は、ローからハイに遷移してもよい。ＰＷＲ＿ＧＯＯＤ波形４３８は、時間６３０および線６３２での波形４３２～４３６の遷移後に、ローからハイに遷移してもよい。ＰＷＲ＿ＧＯＯＤ波形４３８は、時間６２２の前（例えば、ＶＩＮ＿ＢＵＬＫがランプアップする前）に不定状態６３４にあってもよい。時間６２２から時間６３０までの時間は、ｔＶＩＮ＿ＢＵＬＫ＿ＴＯ＿ＶＲ＿ＥＮＡＢＬＥとすることができる。時間６３０と時間６３２との間の時間は、ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴであってもよい。ＶＲイネーブルコマンド６３６は、ＶＲ＿ＥＮ波形４３０がハイにアサートされた時間６３０の後に示される。ＶＲイネーブルコマンド６３６は、信号ＶＲ＿ＥＮピンがアサートされた後、ＰＭＩＣ１００の動作に影響を及ぼさないものであることができる。
【0107】
図１３を参照すると、プログラム動作モードにおいて低電力状態レジスタが低い値である状態でＶＲ＿ＥＮピンがローであるときのパワーダウンシーケンスを示すタイミング図が示されている。タイミングチャート６５０が示されている。タイミングチャート６５０は、波形４２２～４３８を含んでもよい。波形４２２～４３８は、図８に関連して示される波形４２２～４３８に類似していてもよい。
【0108】
垂直線６５２～６５４が示されている。垂直線６５２～６５４は、ＰＭＩＣ１００による特定のタイミングおよび／または応答に対応し得る。垂直線６５２は、ＶＲ＿ＥＮ波形４３０のハイからローへの遷移に対応し得る。垂直線６５４は、ＶＲ＿ＥＮ波形４３０のローからハイへの遷移に対応し得る。
【0109】
ＶＩＮ＿ＢＵＬＫ波形４２２、ＶＯＵＴ＿１．８Ｖ波形４２４、およびＶＯＵＴ＿Ｖ１．０Ｖ波形４２６は、それぞれ高い値であってもよい。バス９０上には、ＶＲディセーブルコマンドは存在しなくてもよい。レジスタ値１０４は、０に設定されてもよい。
【0110】
時間６５２の後、ＶＲ＿ＥＮ波形４３０がローに遷移すると、ＰＷＲ＿ＧＯＯＤ波形４３８は、ローに遷移することができる。次に、ＳＷＡ波形４３６は、ハイからローに遷移してもよく、次いで、ＳＷＢ波形４３４は、ハイからローに遷移してもよく、次いで、ＳＷＣ波形４３２は、ハイからローに遷移してもよい。例えば、ＶＲ＿ＥＮ波形４３０を変更すること（例えば、入力を提供すること）は、レギュレータ１０６ａ～１０６ｎの状態を変更し得る。時間６５４の後、ＶＲ＿ＥＮ波形４３０がハイに戻るとき、ＳＷＣ波形４３２は、ローからハイに遷移してもよく、次いで、ＳＷＢ波形４３４は、ローからハイに遷移してもよく、次いで、ＳＷＡ波形４３６は、ローからハイに遷移してもよく、次いで、ＰＷＲ＿ＧＯＯＤ波形４３８は、ローからハイに遷移してもよい。例えば、ＶＲ＿ＥＮ波形４３０を変更すること（例えば、入力を提供すること）は、レギュレータ１０６ａ～１０６ｎの状態を変更し得る。
【0111】
レギュレータ１０６ａ～１０６ｎが（例えば、バス９０上の信号ＶＲ＿ＥＮまたはＶＲイネーブルコマンドを使用して）どのようにオンにされるかにかかわらず、レギュレータ１０６ａ～１０６ｎは、ＰＭＩＣ１００の動作モード（例えば、プログラマブルモードまたはセキュアモード）に基づいてパワーダウンされ得る。プログラマブル動作モードでは、レジスタ値１０４が０に設定されると、ＰＭＩＣ１００は、３つの異なる方法を使用して、ホストコントローラ２０がレギュレータ１０６ａ～１０６ｎのいずれかまたは全てをパワーダウンすることを可能にすることができる。
【0112】
１つの方法では、ＰＭＩＣ１００がプログラマブル動作モードにあり、レジスタ値１０４が０に設定されているとき、ホストコントローラ２０は、ＶＲディセーブルコマンドを使用して（例えば、レジスタＲ３２［７］が０に設定されているか、または信号ＶＲ＿ＥＮがローに遷移している状態で）レギュレータ１０６ａ～１０６ｎをパワーダウンすることができる。ＰＭＩＣ１００は、構成（例えば、レジスタＲ５８によって定義され、および／またはレジスタＲ５Ａによって定義される）に従って１つまたは複数のパワーオフシーケンスを実行して、レジスタ１０２ａ～１０２ｎ内に構成されるような電圧関係を保持することができる。
【0113】
一例では、ＰＭＩＣ１００がＶＲ＿ＥＮピンを使用してＶＲディセーブルコマンドを提供すること（例えば、信号ＶＲ＿ＥＮをローに設定すること）によって、信号ＰＷＲ＿ＧＯＯＤを制御することができる。次いで、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをローにアサートすることができる。ホストコントローラ２０は、信号ＶＲ＿ＥＮをハイとしてアサートすることによって、出力レギュレータ１０６ａ～１０６ｎを再イネーブルにすることができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎに従って１つまたは複数のパワーオンシーケンスを実行し、タイミングパラメータｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴが満たされた後に信号ＰＷＲ＿ＧＯＯＤをフローティングすることができる。ＰＭＩＣ１００は、電力サイクルされる必要がない場合がある。
【0114】
別の例では、ＰＭＩＣ１００がバス９０を使用して（例えば、レジスタ値Ｒ３２［７］が０にセットされた状態で)ＶＲディセーブルコマンドを提供するホストコントローラ２０によって、信号ＰＷＲ＿ＧＯＯＤを制御することができる。ＰＭＩＣ１００は、フォルト状態が存在しなくてもよい可能性がある（例えば、ＶＲディセーブルコマンドは、ホストコントローラ２０からの意図的なコマンドであり得る）ので、信号ＰＷＲ＿ＧＯＯＤをフローティングのままにすることができる。ホストコントローラ２０は、バス９０上で（例えば、レジスタ値Ｒ３２［７］が１に設定された状態で）ＶＲイネーブルコマンドを発行することによって、レギュレータ１０６ａ～１０６ｎを再イネーブルにすることができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎに従って１つまたは複数のパワーオンシーケンスを実行し、時間ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴまで信号ＰＷＲ＿ＧＯＯＤをフローティングにし続けることができる。次いで、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤの通常の制御を仮定してもよい（例えば、図１４に関連付けて示されるように）。
【0115】
一般に、バス９０上の信号ＶＲ＿ＥＮおよびＶＲイネーブル（またはＶＲディセーブル）コマンドの同時使用は、許可されないものとすることができる。例えば、信号ＶＲ＿ＥＮが最初にローに遷移した場合、信号ＰＷＲ＿ＧＯＯＤは、ローに追従し、バス９０上に次のコマンドがあってもローのままであってもよい。
【0116】
レギュレータ１０６ａ～１０６ｎのパワーダウンを制御する別の方法では、ＰＭＩＣ１００は、ホストコントローラ２０によって所望される任意の特定のシーケンスで、レジスタ１０２ａ～１０２ｎの１つまたは複数のビット（例えば、レジスタＲ２Ｆのビット［６，４：３］）を構成することができる。ＰＭＩＣ１００は、ホストコントローラ２０からの命令なしにはパワーオフシーケンスを実行することができない。ＰＭＩＣ１００は、パワーダウンがホストコントローラ２０からの意図的なコマンドであり得る（例えば、フォルト状態ではない）ため、信号ＰＷＲ＿ＧＯＯＤをフローティングに保つことができる。ホストコントローラ２０は、ホストコントローラ２０によって所望される任意の特定のシーケンスでレジスタ１０２ａ～１０２ｎの１つまたは複数のビット（例えば、レジスタＲ２Ｆの［６，４：３］）を構成することによってディセーブルにされたレギュレータ１０６ａ～１０６ｎのいずれかを再イネーブルにすることができる。
【0117】
レギュレータ１０６ａ～１０６ｎのパワーダウンを制御するためのさらに別の方法では、レジスタ１０２ａ～１０２ｎ（例えば、１に設定されたレジスタＲ３２［５］）は、信号ＰＷＲ＿ＧＯＯＤをローに駆動することができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎにより構成された電圧関係を保持し、信号ＰＷＲ＿ＧＯＯＤをローに駆動するために、レジスタ１０２ａ～１０２ｎに従って１つまたは複数のパワーダウンシーケンスを実行することができる。ＰＭＩＣ１００ は、全てのレジスタ１０２ａ～１０２ｎ（例えば、ＭＴＰエラーログレジスタを含む）の内容を保存することができる。ホストコントローラ２０は、バス９０上でＶＲイネーブルコマンドを発行することにより、レギュレータ１０６ａ～１０６ｎを再イネーブルにすることができ、ＰＭＩＣ１００は、１つ以上のパワーオンシーケンスを実行し、ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ タイミングパラメータが満たされた後、信号ＰＷＲ＿ＧＯＯＤをフローティングにすることができる。ＰＭＩＣ１００は、電力サイクルを必要としなくてもよい。
【0118】
ＰＭＩＣ１００は、１つまたは複数のイベントに応答して、いつでも内部ＶＲディセーブルコマンドを生成するように構成することができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎ内に構成された電圧関係を保持するために、レジスタ１０２ａ～１０２ｎに従って１つまたは複数のパワーオフシーケンスを実行することができる。次いで、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをローにアサートすることができる。ホストコントローラ２０は、（信号ＶＲ＿ＥＮまたはバス９０を介して）ＶＲイネーブルコマンドでレギュレータ１０６ａ～１０６ｎを再イネーブルにすることができ、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをフローティングにすることができる。ＰＭＩＣ１００は、電力サイクルを必要としなくてもよい。
【0119】
図１４を参照すると、プログラム動作モードにおいて低電力状態レジスタが高い値である状態でＶＲ＿ＥＮピンがハイであるときのパワーダウンシーケンスを示すタイミング図が示されている。タイミングチャート６８０が示されている。タイミングチャート６８０は、波形４２２～４３８を含んでもよい。波形４２２～４３８は、図８に関連して示される波形４２２～４３８に類似してもよい。
【0120】
垂直線６８２～６８４が示されている。垂直線６８２～６８４は、ＰＭＩＣ１００による特定のタイミングおよび／または応答に対応し得る。垂直線６８２は、バス９０上のＶＲディセーブルコマンドに対応することができる。垂直線６８４は、バス９０上のＶＲイネーブルコマンドに対応することができる。
【0121】
ＶＩＮ＿ＢＵＬＫ波形４２２、ＶＯＵＴ＿１．８Ｖ波形４２４、およびＶＯＵＴ＿Ｖ１．０Ｖ波形４２６は、それぞれ高い値であってもよい。ＶＲ＿ＥＮ波形４３０は、スタティックハイの値に保持され得る。レジスタ値１０４は、０に設定されてもよい。
【0122】
時間６８２の後、ＶＲディセーブルコマンド６８６がバス９０上に提供されると、ＳＷＡ波形４３６は、ハイからローに遷移してもよく、次いで、ＳＷＢ波形４３４は、ハイからローに遷移してもよく、次いで、ＳＷＣ波形４３２は、ハイからローに遷移してもよい。時間６８４の後、ＶＲイネーブルコマンド６８８がバス９０上に提供されるとき、ＳＷＣ波形４３２は、ローからハイに遷移してもよく、次いで、ＳＷＢ波形４３４は、ローからハイに遷移してもよく、次いで、ＳＷＡ波形４３６は、ローからハイに遷移してもよい（例えば、スイッチングレギュレータ１０６ａ～１０６ｃをパワーオンに戻してもよい）。ＰＷＲ＿ＧＯＯＤ波形４３８は、ＶＲディセーブルコマンド６８６およびＶＲイネーブルコマンド６８８にかかわらず、ハイに保持され得る。
【0123】
図１５を参照すると、プログラム動作モードにおいて低電力状態レジスタが高い値である状態でＶＲ＿ＥＮピンがローであるときのパワーダウンシーケンスを示すタイミング図が示されている。タイミングチャート７２０が示されている。タイミングチャート７２０は、波形４２２～４３８を含んでもよい。波形４２２～４３８は、図８に関連して示される波形４２２～４３８に類似してもよい。
【0124】
垂直線７２２～７２４が示されている。垂直線７２２～７２４は、ＰＭＩＣ１００による特定のタイミングおよび／または応答に対応し得る。垂直線７２２は、ＶＲ＿ＥＮ波形４３０のハイからローへの遷移に対応し得る。垂直線７２４は、ＶＲ＿ＥＮ波形４３０のローからハイへの遷移に対応し得る。
【0125】
ＶＩＮ＿ＢＵＬＫ波形４２２、ＶＯＵＴ＿１．８Ｖ波形４２４、およびＶＯＵＴ＿Ｖ１．０Ｖ波形４２６は、それぞれ高い値であってもよい。バス９０上には、ＶＲディセーブルコマンドは、存在しなくてもよい。レジスタ値１０４は、１に設定されてもよい。
【0126】
時間７２２の後、ＶＲ＿ＥＮ波形４３０がローに遷移すると、ＰＷＲ＿ＧＯＯＤ波形４３８は、ハイからローに遷移することができる。次に、ＳＷＡ波形４３６は、ハイからローに遷移してもよく、次いで、ＳＷＢ波形４３４は、ハイからローに遷移してもよく、次いで、ＳＷＣ波形４３２は、ハイからローに遷移してもよい。ＳＷＣ波形４３２がハイからローに遷移した後、ＶＯＵＴ＿１．８Ｖ波形４２４およびＶＯＵＴ＿１．０Ｖ波形４２６は、ハイからローに遷移することができ、ＶＩＮ＿ＢＵＬＫ波形４２２は、ハイのままであることができる。
【0127】
時間７２４において、ＶＲ＿ＥＮ波形４３０は、ローからハイに遷移することができる。時間７２４の後、ＶＲ＿ＥＮ波形４３０がハイに戻ると、ＶＯＵＴ＿１．８Ｖ波形４２４は、ローからハイに遷移することができ、次いで、ＶＯＵＴ＿１．０Ｖ波形４２６は、ローからハイに遷移することができる。次に、ＳＷＣ波形４３２は、ローからハイに遷移してもよく、次いで、ＳＷＢ波形４３４は、ローからハイに遷移してもよく、次いで、ＳＷＡ波形４３６は、ローからハイに遷移してもよく、次いで、ＰＷＲ＿ＧＯＯＤ波形４３８は、ローからハイに遷移してもよい。
【0128】
レギュレータ１０６ａ～１０６ｎが（例えば、バス９０上の信号ＶＲ＿ＥＮまたはＶＲイネーブルコマンドを使用して）どのようにオンにされるかにかかわらず、レギュレータ１０６ａ～１０６ｎは、ＰＭＩＣ１００の動作モード（例えば、プログラマブルモードまたはセキュアモード）に基づいてパワーダウンされ得る。プログラマブル動作モードでは、レジスタ値１０４が１に設定されると、ＰＭＩＣ１００は、３つの異なる方法を使用して、ホストコントローラ２０がレギュレータ１０６ａ～１０６ｎのいずれかまたは全てをパワーダウンすることを可能にすることができる。
【0129】
１つの方法では、ＰＭＩＣ１００がプログラマブル動作モードにあり、レジスタ値１０４が１に設定されているとき、ホストコントローラ２０は、ＶＲディセーブルコマンドを使用して（例えば、レジスタＲ３２［７］が０に設定されているか、または信号ＶＲ＿ＥＮがローに遷移している状態で）レギュレータ１０６ａ～１０６ｎをパワーダウンすることができる。ＰＭＩＣ１００は、構成（例えば、レジスタＲ５８によって定義され、および／またはレジスタＲ５Ａによって定義される）に従って１つまたは複数のパワーオフシーケンスを実行して、レジスタ１０２ａ～１０２ｎ内に構成されるような電圧関係を保持することができる。ＰＭＩＣ１００は、静止Ｐ１電力状態３８８に進入することができる。
【0130】
一例では、ＰＭＩＣ１００がＶＲ＿ＥＮピンを使用して（例えば、信号ＶＲ＿ＥＮをローに設定することによって）ＶＲディセーブルコマンドを提供することによって、信号ＰＷＲ＿ＧＯＯＤを制御することができる。次いで、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをローにアサートすることができる。ホストコントローラ２０は、信号ＶＲ＿ＥＮをハイとしてアサートすることによって、出力レギュレータ１０６ａ～１０６ｎを再イネーブルにすることができる。ＰＭＩＣ１００は、静止Ｐ１電力状態３８８から退出することができる（例えば、アイドルＰ３電力状態３８６に移動する）。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎに従って１つまたは複数のパワーオンシーケンスを実行し、タイミングパラメータｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴおよび追加のタイミングパラメータがタイミング図７２０に示すように満たされた後に、信号ＰＷＲ＿ＧＯＯＤをフローティングさせることができる。ＰＭＩＣ１００は、電力サイクルされることを必要としなくてもよい。
【0131】
別の例では、ＰＭＩＣ１００がバス９０を使用して（例えば、レジスタ値Ｒ３２［７］が０にセットされた状態で)ＶＲディセーブルコマンドを提供するホストコントローラ２０によって、信号ＰＷＲ＿ＧＯＯＤを制御することができる。ＰＭＩＣ１００は、フォルト状態が存在しなくてもよい可能性がある（例えば、ＶＲディセーブルコマンドは、ホストコントローラ２０からの意図的なコマンドであり得る）ので、信号ＰＷＲ＿ＧＯＯＤをフローティングのままにすることができる。ＰＭＩＣ１００は、信号ＶＲ＿ＥＮがハイに遷移するだけで、静止Ｐ１電力状態３８８から退出することができる。ホストコントローラ２０は、信号ＶＲ＿ＥＮをハイにアサートすることによって、レギュレータ１０６ａ～１０６ｎを再イネーブルにすることができる。次に、ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎに従って１つまたは複数のパワーオンシーケンスを実行し、時間ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴに追加のタイミングパラメータを加えるまで、信号ＰＷＲ＿ＧＯＯＤをフローティングにし続けることができる。次いで、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤの通常の制御を仮定してもよい（例えば、図１６に関連付けて示されるように）。
【0132】
一般に、バス９０上の信号ＶＲ＿ＥＮおよびＶＲイネーブル（またはＶＲディセーブル）コマンドの同時使用は、許可されない。例えば、信号ＶＲ＿ＥＮが最初にローに遷移した場合、信号ＰＷＲ＿ＧＯＯＤは、ローに追従し、バス９０上に次のコマンドがあってもローのままである。
【0133】
レギュレータ１０６ａ～１０６ｎのパワーダウンを制御する別の方法では、ＰＭＩＣ１００がホストコントローラ２０によって所望される任意の特定のシーケンスで、レジスタ１０２ａ～１０２ｎの１つまたは複数のビット（例えば、レジスタＲ２Ｆのビット［６，４：３］を０に設定した状態で）を構成することができる。ＰＭＩＣ１００は、ホストコントローラ２０からの命令なしには、パワーオフシーケンスを実行することができない。ＰＭＩＣ１００は、パワーダウンがホストコントローラ２０からの意図的なコマンドであり得る（例えば、フォルト状態ではない）ため、信号ＰＷＲ＿ＧＯＯＤをフローティングに保つことができる。ホストコントローラ２０は、レジスタ１０２ａ～１０２ｎの１つまたは複数のビット（例えば、レジスタＲ２Ｆの［６，４：３］を１に設定した状態で）をホストコントローラ２０によって所望される任意の特定のシーケンスで構成することによってディセーブルにされたレギュレータ１０６ａ～１０６ｎのいずれかを再イネーブルにすることができる。信号ＰＷＲ＿ＧＯＯＤの挙動は、図１６に関連して示され得る。
【0134】
レギュレータ１０６ａ～１０６ｎのパワーダウンを制御するためのさらに別の方法では、レジスタ１０２ａ～１０２ｎ（例えば、１に設定されたレジスタＲ３２［５］）は、信号ＰＷＲ＿ＧＯＯＤをローに駆動することができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎにより構成された電圧関係を保持し、信号ＰＷＲ＿ＧＯＯＤをローに駆動するために、レジスタ１０２ａ～１０２ｎに従って１つまたは複数のパワーダウンシーケンスを実行することができる。ＰＭＩＣ１００は、全てのレジスタ１０２ａ～１０２ｎ（例えば、ＭＴＰエラーログレジスタを含む）の内容を保存することができる。ＰＭＩＣ１００は、静止Ｐ１電力状態３８８に進入しないことがある。ホストコントローラ２０は、バス９０上でＶＲイネーブルコマンドを発行すること（例えば、レジスタＲ３２［７］を１に設定すること）によってレギュレータ１０６ａ～１０６ｎを再イネーブルにすることができ、ＰＭＩＣ１００は、１つまたは複数のパワーオンシーケンスを実行し、ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤタイミングパラメータが満たされた後に、信号ＰＷＲ＿ＧＯＯＤをフローティングさせることができる。ＰＭＩＣ１００は、電力サイクルを必要としなくてもよい。
【0135】
ＰＭＩＣ１００は、１つまたは複数のイベントに応答して、いつでも内部ＶＲディセーブルコマンドを生成するように構成することができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎ（例えば、レジスタＲ５８およびレジスタＲ５Ａ）に従って１つまたは複数のパワーオフシーケンスを実行して、レジスタ１０２ａ～１０２ｎ内に構成された電圧関係を保持することができる。ＰＭＩＣ１００は、静止Ｐ１電力状態３８８に進入しないことがある。次いで、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをローにアサートすることができる。ホストコントローラ２０は、（信号ＶＲ＿ＥＮまたはバス９０を介して）ＶＲイネーブルコマンドでレギュレータ１０６ａ～１０６ｎを再イネーブルにすることができ、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをフローティングにすることができる。ＰＭＩＣ１００は、電力サイクルを必要としなくてもよい。
【0136】
図１６を参照すると、セキュア動作モードにおいて低電力状態レジスタが低い値である状態でＶＲ＿ＥＮピンがハイであるときのパワーダウンシーケンスを示すタイミング図が示されている。タイミングチャート７８０が示されている。タイミングチャート７８０は、波形４２２～４３８を含んでもよい。波形４２２～４３８は、図８に関連して示される波形４２２～４３８に類似していてもよい。
【0137】
垂直線７８２が示される。垂直線７８２は、ＰＭＩＣ１００による特定のタイミングおよび／または応答に対応し得る。垂直線７８２は、バス９０上でホストコントローラ２０によって生成されるＶＲディセーブルコマンドに対応することができる。
【0138】
ＶＩＮ＿ＢＵＬＫ波形４２２、ＶＯＵＴ＿１．８Ｖ波形４２４、およびＶＯＵＴ＿Ｖ１．０Ｖ波形４２６は、それぞれ高い値であってもよい。ＶＲ＿ＥＮ波形４３０は、時間７８２の前に遷移しなくてもよい。レジスタ値１０４は、１に設定されてもよい。
【0139】
時間７８２の前後で、ＶＲディセーブルコマンド７８４がバス９０上にあると、ＰＷＲ＿ＧＯＯＤ波形４３８は、ハイのままである。時間７８２の後、ＳＷＡ波形４３６は、ハイからローに遷移してもよく、次いで、ＳＷＢ波形４３４は、ハイからローに遷移してもよく、次いで、ＳＷＣ波形４３２は、ハイからローに遷移してもよい。ＳＷＣ波形４３２がハイからローに遷移した後、ＶＯＵＴ＿１．８Ｖ波形４２４およびＶＯＵＴ＿１．０Ｖ波形４２６は、ハイからローに遷移することができ、ＶＩＮ＿ＢＵＬＫ波形４２２は、ハイのままであることができる。時間７８２の後、ＶＲ＿ＥＮ波形４３０の状態は影響を有しない。
【0140】
時間７８２の後、ＰＭＩＣ１００は、静止Ｐ１電力状態３８８にある。ＶＲ＿ＥＮ波形４３０の遷移７８６が時間７８２の後に示されている。遷移７８６は、ローからハイに変化するＶＲ＿ＥＮ波形４３０であってもよい。ＰＭＩＣ１００は、ＶＲ＿ＥＮ波形４３０がローからハイに遷移するとき、静止Ｐ１電力状態から退出することができる。遷移７８６の後、ＶＯＵＴ＿１．８Ｖ波形４２４は、ローからハイに遷移することができ、次いで、ＶＯＵＴ＿１．０Ｖ波形４２６は、ローからハイに遷移することができる。次に、ＳＷＣ波形４３２は、ローからハイに遷移してもよく、次いで、ＳＷＢ波形４３４は、ローからハイに遷移してもよく、次いで、ＳＷＡ波形４３６は、ローからハイに遷移してもよい。ＰＷＲ＿ＧＯＯＤ波形４３８は、スタティックハイのままであり得る。
【0141】
図１７を参照すると、セキュア動作モード中のバス上のディセーブルまたはイネーブルコマンドを示すタイミング図が示されている。タイミングチャート８３０が示されている。タイミングチャート８３０は、波形４２２～４３８を含むことができる。波形４２２～４３８は、図８に関連して示される波形４２２～４３８に類似していてもよい。
【0142】
垂直線８３２～８３４が示されている。垂直線８３２～８３４は、ＰＭＩＣ１００による特定のタイミングおよび／または応答に対応し得る。垂直線８３２は、ＶＲ＿ＥＮ波形４３０のハイからローへの遷移に対応し得る。垂直線８３４は、ＶＲ＿ＥＮ波形４３０のローからハイへの遷移に対応し得る。
【0143】
ＶＩＮ＿ＢＵＬＫ波形４２２、ＶＯＵＴ＿１．８Ｖ波形４２４、およびＶＯＵＴ＿Ｖ１．０Ｖ波形４２６は、それぞれ高い値であってもよい。バス９０上には、ＶＲディセーブルコマンドは存在しなくてもよい。レジスタ値１０４は、０に設定されてもよい。
【0144】
時間８３２の後、ＶＲ＿ＥＮ波形４３０がローに遷移すると、ＰＷＲ＿ＧＯＯＤ波形４３８は、ハイからローに遷移することができる。次に、ＳＷＡ波形４３６は、ハイからローに遷移してもよく、次いで、ＳＷＢ波形４３４は、ハイからローに遷移してもよく、次いで、ＳＷＣ波形４３２は、ハイからローに遷移してもよい。ＶＲ＿ＥＮ波形４３０がハイからローに遷移するとき、バス９０上にＶＲイネーブルコマンドまたはＶＲディセーブルコマンドを提供するホストコントローラ２０は、ＰＭＩＣ１００の動作に影響を及ぼさないものであることができる。
【0145】
時間８３４において、ＶＲ＿ＥＮ波形４３０は、ローからハイに遷移することができる。時間８３４の後、ＶＲ＿ＥＮ波形４３０がハイに戻るとき、ＳＷＣ波形４３２は、ローからハイに遷移してもよく、次いで、ＳＷＢ波形４３４は、ローからハイに遷移してもよく、次いで、ＳＷＡ波形４３６は、ローからハイに遷移してもよく、次いで、ＰＷＲ＿ＧＯＯＤ波形４３８は、ローからハイに遷移してもよい。ＶＩＮ＿ＢＵＬＫ波形４２２、ＶＯＵＴ＿１．８Ｖ波形４２４、およびＶＯＵＴ＿Ｖ１．０Ｖ波形４２６は、それぞれ高い値のままであってもよい。
【0146】
レギュレータ１０６ａ～１０６ｎが（例えば、バス９０上の信号ＶＲ＿ＥＮまたはＶＲイネーブルコマンドを使用して）どのようにオンにされるかにかかわらず、レギュレータ１０６ａ～１０６ｎは、ＰＭＩＣ１００の動作モード（例えば、プログラマブルモードまたはセキュアモード）に基づいてパワーダウンされ得る。セキュア動作モードでは、レジスタ値１０４が０に設定されると、ＰＭＩＣ１００は、２つの異なる方法を使用して、ホストコントローラ２０がレギュレータ１０６ａ～１０６ｎのいずれかまたは全てをパワーダウンすることを可能にすることができる。
【0147】
１つの方法では、ＰＭＩＣ１００がセキュア動作モードにあり、レジスタ値１０４が０に設定されているとき、ホストコントローラ２０は、信号ＶＲ＿ＥＮのローへの遷移によってＶＲディセーブルコマンドを提供することができる。次いで、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをローにアサートすることができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎ（例えば、レジスタＲ５８およびレジスタＲ５Ａ）に従って１つまたは複数のパワーダウンシーケンスを実行して、レジスタ１０２ａ～１０２ｎによって構成される電圧関係を保持することができる。ホストコントローラ２０は、信号ＶＲ＿ＥＮをハイとしてアサートすることによって、出力レギュレータ１０６ａ～１０６ｎを再イネーブルにすることができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎに従って１つまたは複数のパワーオンシーケンスを実行し、タイミングパラメータｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴが満たされた後に信号ＰＷＲ＿ＧＯＯＤをフローティングすることができる。ＰＭＩＣ１００は、電力サイクルされる必要がない場合がある。バス９０上のＶＲディセーブルコマンドまたはＶＲイネーブルコマンド（例えば、０または１に設定されたレジスタ値Ｒ３２［７］）は、ＰＭＩＣ１００に影響を及ぼさないものであることができる。１つまたは複数のビット（例えば、レジスタ値Ｒ２Ｆ［６，４：３］を０に設定することは、ＰＭＩＣ１００に影響を及ぼさないものであることができる（図１８に関連して示されるように）。
【0148】
別の方法では、ＰＭＩＣ１００がセキュア動作モードにあり、レジスタ値１０４が０に設定されているとき、レギュレータ１０６ａ～１０６ｎは、レジスタ値Ｒ３２［５］を１に設定することによってパワーダウンされ、信号ＰＷＲ＿ＧＯＯＤをローに駆動することができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎ（例えば、レジスタＲ５８および／またはレジスタＲ５Ａ）に従ってパワーダウンシーケンスのうちの１つまたは複数を実行して、レジスタ１０２ａ～１０２ｎ内に構成された電圧関係を保持することができる。ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをローに駆動し、レジスタＲ３２のみをアンロックすることができる。ＰＭＩＣ１００は、ホストコントローラ２０がＶＲイネーブルコマンドを発行することを可能にしてもよい。ＰＭＩＣ１００は、全てのレジスタ１０２ａ～１０２ｎ の内容を保存することができる（例えば、ＭＴＰエラーログレジスタを含む）。セキュア動作モードでは、ＰＭＩＣ１００が（Ｒ３２［７］を除く）全ての書き込み保護レジスタをロックしたままにすることができる。ホストコントローラ２０ は、バス９０上でＶＲイネーブルコマンドを発行することにより、レギュレータ１０６ａ～１０６ｎ を再イネーブルにすることができ、ＰＭＩＣ１００は、１つまたは複数のパワーオンシーケンスを実行し、ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤタイミングパラメータが満たされた後、信号ＰＷＲ＿ＧＯＯＤをフローティングにすることができる。ホストコントローラ２０がＶＲイネーブルコマンドを発行した後、ＰＭＩＣ１００は、レジスタＲ３２を再ロックしてもよい。ＰＭＩＣ１００は、出力レギュレータ１０６ａ～１０６ｎを再イネーブルにするために、電力サイクルを必要としなくてもよい。
【0149】
ＰＭＩＣ１００は、１つまたは複数のイベントに応答して、いつでも内部ＶＲディセーブルコマンドを生成するように構成することができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎに従って１つまたは複数のパワーオフシーケンスを実行して、レジスタ１０２ａ～１０２ｎ内に構成された電圧関係を保持することができる。次いで、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをローにアサートすることができる。セキュア動作モードでは、ＰＭＩＣ１００が電力サイクルを必要とする場合がある。ＶＲイネーブルコマンド（例えば、バス９０上に、または信号ＶＲ＿ＥＮによって提供される）は、ＰＭＩＣ１００に影響を及ぼさないことがあり、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをローに保つことができる。
【0150】
図１８を参照すると、ＶＲ＿ＥＮピンがハイであり、低電力状態レジスタがセキュア動作モードにおいて高い値または低い値にあるときのパワーダウンシーケンスを示すタイミング図が示されている。タイミングチャート８８０が示されている。タイミングチャート８８０は、波形４２２～４３８を含んでもよい。波形４２２～４３８は、図８に関連して示される波形４２２～４３８に類似していてもよい。
【0151】
垂直線８８２が示される。垂直線８８２は、ＰＭＩＣ１００による特定のタイミングおよび／または応答に対応し得る。垂直線８８２は、バス９０上のＶＲディセーブルコマンドに対応することができる。
【0152】
ＶＩＮ＿ＢＵＬＫ波形４２２、ＶＯＵＴ＿１．８Ｖ波形４２４、およびＶＯＵＴ＿Ｖ１．０Ｖ波形４２６は、それぞれ高い値であってもよい。ＶＲ＿ＥＮ波形４３０は、スタティックハイの値であってもよい。ＶＲ＿ＥＮ波形４３０がハイに保持されるので、バス９０上のＶＲディセーブルコマンド８８４またはＶＲイネーブルコマンドは、ＰＭＩＣ１００に影響を及ぼさないものであることができる。レジスタ値１０４は、０または１に設定されてもよい。ＳＷＣ波形４３２、ＳＷＢ波形４３４、およびＳＷＡ波形４３６は、オンであり、スイッチングされてもよい。信号ＰＷＲ＿ＧＯＯＤは、ハイに保持されてもよい。
【0153】
図１９を参照すると、セキュア動作モードにおいて低電力状態レジスタが高い値である状態であるＶＲ＿ＥＮピンを使用するパワーダウンシーケンスを示すタイミング図が示されている。タイミングチャート９３０が示されている。タイミングチャート９３０は、波形４２２～４３８を含んでもよい。波形４２２～４３８は、図８に関連して示される波形４２２～４３８に類似していてもよい。
【0154】
垂直線９３２～９３４が示されている。垂直線９３２～９３４は、ＰＭＩＣ１００による特定のタイミングおよび／または応答に対応し得る。垂直線９３２は、ＶＲ＿ＥＮ波形４３０のハイからローへの遷移に対応し得る。垂直線９３４は、ＶＲ＿ＥＮ波形４３０のローからハイへの遷移に対応し得る。
【0155】
ＶＩＮ＿ＢＵＬＫ波形４２２、ＶＯＵＴ＿１．８Ｖ波形４２４、およびＶＯＵＴ＿Ｖ１．０Ｖ波形４２６は、それぞれ高い値であってもよい。また、ＳＷＣ波形４３２、ＳＷＢ波形４３４、ＳＷＡ波形４３６およびＰＷＲ＿ＧＯＯＤ波形４３８は、それぞれ高い値であってもよい。バス９０上のＶＲディセーブルコマンドまたはＶＲイネーブルコマンドは、影響がない可能性がある。レジスタ値１０４は、１に設定されてもよい。
【0156】
時間９３２の後、ＶＲ＿ＥＮ波形４３０がローに遷移すると、ＰＷＲ＿ＧＯＯＤ波形４３８は、ハイからローに遷移することができる。次に、ＳＷＡ波形４３６は、ハイからローに遷移してもよく、次いで、ＳＷＢ波形４３４は、ハイからローに遷移してもよく、次いで、ＳＷＣ波形４３２は、ハイからローに遷移してもよい。ＳＷＣ波形４３２がローに遷移した後、ＶＯＵＴ＿１．８Ｖ波形４２４およびＶＯＵＴ＿１．０Ｖ波形４２６は、ハイからローに遷移することができる。
【0157】
時間９３４において、ＶＲ＿ＥＮ波形４３０は、ローからハイに遷移することができる。時間９３４の後、ＶＲ＿ＥＮ波形４３０がハイに戻るとき、ＶＯＵＴ＿１．８Ｖ波形４２４およびＶＯＵＴ＿１．０Ｖ波形４２６は、ローからハイに遷移することができる。次に、ＳＷＣ波形４３２は、ローからハイに遷移してもよく、次いで、ＳＷＢ波形４３４は、ローからハイに遷移してもよく、次いで、ＳＷＡ波形４３６は、ローからハイに遷移してもよく、次いで、ＰＷＲ＿ＧＯＯＤ波形４３８は、ローからハイに遷移してもよい。
【0158】
レギュレータ１０６ａ～１０６ｎが（例えば、バス９０上の信号ＶＲ＿ＥＮまたはＶＲイネーブルコマンドを使用して）どのようにオンにされるかにかかわらず、レギュレータ１０６ａ～１０６ｎは、ＰＭＩＣ１００の動作モード（例えば、プログラマブルモードまたはセキュアモード）に基づいてパワーダウンされ得る。セキュア動作モードでは、レジスタ値１０４が１に設定されると、ＰＭＩＣ１００は、２つの異なる方法を使用して、ホストコントローラ２０がレギュレータ１０６ａ～１０６ｎのいずれかまたは全てをパワーダウンすることを可能にすることができる。
【0159】
１つの方法では、ＰＭＩＣ１００がセキュア動作モードにあり、レジスタ値１０４が１に設定されているとき、ホストコントローラ２０は、信号ＶＲ＿ＥＮのローへの遷移によってＶＲディセーブルコマンドを提供することができる。次いで、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをローにアサートすることができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎ（例えば、レジスタＲ５８およびレジスタＲ５Ａ）に従って１つまたは複数のパワーダウンシーケンスを実行して、レジスタ１０２ａ～１０２ｎによって構成される電圧関係を保持することができる。次いで、ＰＭＩＣ１００は、静止Ｐ１電力状態３８８に進入することができる。
【0160】
ホストコントローラ２０は、信号ＶＲ＿ＥＮをハイとしてアサートすることによって、出力レギュレータ１０６ａ～１０６ｎを再イネーブルにすることができる。ＰＭＩＣ１００は、静止Ｐ１電力状態３８８から退出し、アイドルＰ３電力状態３８６に移動することができる。次に、ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎに従って１つまたは複数のパワーオンシーケンスを実行し、タイミングパラメータｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤ＿ＯＵＴに加えて追加のタイミングパラメータが満たされた後に、信号ＰＷＲ＿ＧＯＯＤをフローティングさせることができる。ＰＭＩＣ１００は、電力サイクルされる必要がない場合がある。バス９０上のＶＲディセーブルコマンドまたはＶＲイネーブルコマンド（例えば、０または１に設定されたレジスタ値Ｒ３２［７］）は、ＰＭＩＣ１００に影響を及ぼさないものであることができる。１つまたは複数のビット（例えば、レジスタ値Ｒ２Ｆ［６，４：３］を０に設定することは、ＰＭＩＣ１００に影響を及ぼさないものであることができる（図１８に関連して示されるように）。
【0161】
別の方法では、ＰＭＩＣ１００がセキュア動作モードにあり、レジスタ値１０４が１に設定されているとき、レギュレータ１０６ａ～１０６ｎは、レジスタ値Ｒ３２［５］を１に設定することによってパワーダウンされ、信号ＰＷＲ＿ＧＯＯＤをローに駆動することができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎ（例えば、レジスタＲ５８および／またはレジスタＲ５Ａ）に従ってパワーダウンシーケンスのうちの１つまたは複数を実行して、レジスタ１０２ａ～１０２ｎ内に構成された電圧関係を保持することができる。ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをローに駆動し、レジスタＲ３２のみをアンロックすることができる。ＰＭＩＣ１００は、全てのレジスタ１０２ａ～１０２ｎ（例えば、ＭＴＰエラーログレジスタを含む）の内容を保存することができる。セキュア動作モードでは、ＰＭＩＣ１００が全ての書き込み保護レジスタ（Ｒ３２［７］を除く）をロックしたままに保持することができる。ＰＭＩＣ１００は、静止Ｐ１電力状態３８８に進入しないことがある。
【0162】
ホストコントローラ２０はバス９０上でＶＲイネーブルコマンドを発行することにより、レギュレータ１０６ａ～１０６ｎ を再イネーブルにすることができ、ＰＭＩＣ１００は、１つまたは複数のパワーオンシーケンスを実行し、ｔＰＭＩＣ＿ＰＷＲ＿ＧＯＯＤタイミングパラメータが満たされた後、信号ＰＷＲ＿ＧＯＯＤをフローティングにすることができる。ホストコントローラ２０がＶＲイネーブルコマンドを発行した後、ＰＭＩＣ１００は、レジスタＲ３２を再ロックしてもよい。ＰＭＩＣ１００は、出力レギュレータ１０６ａ～１０６ｎを再イネーブルにするために、電力サイクルを必要としなくてもよい。
【0163】
ＰＭＩＣ１００は、１つまたは複数のイベントに応答して、いつでも内部ＶＲディセーブルコマンドを生成するように構成することができる。ＰＭＩＣ１００は、レジスタ１０２ａ～１０２ｎに従って１つまたは複数のパワーオフシーケンスを実行して、レジスタ１０２ａ～１０２ｎ内に構成された電圧関係を保持することができる。ＰＭＩＣ１００は、静止Ｐ１電力状態３８８に進入しないことがある。次いで、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをローにアサートすることができる。セキュア動作モードでは、ＰＭＩＣ１００が電力サイクルを必要としてもよい。ＶＲイネーブルコマンド（例えば、バス９０上に、または信号ＶＲ＿ＥＮによって提供される）は、ＰＭＩＣ１００に影響を及ぼさないことがあり、ＰＭＩＣ１００は、信号ＰＷＲ＿ＧＯＯＤをローに保つことができる。
【0164】
図１～１９の図によって実行される機能は、当業者には明らかなように、本明細書の教示に従ってプログラミングされた、従来の汎用プロセッサ、デジタルコンピュータ、マイクロプロセッサ、マイクロコントローラ、ＲＩＳＣ(縮小コマンドセットコンピュータ）プロセッサ、ＣＩＳＣ(複合コマンドセットコンピュータ）プロセッサ、ＳＩＭＤ(単一コマンド多重データ）プロセッサ、信号プロセッサ、中央処理装置（ＣＰＵ）、算術論理ユニット（ＡＬＵ）、ビデオデジタル信号プロセッサ（ＶＤＳＰ）、および／または同様の計算機のうちの１つまたは複数を使用して実施することができる。適切なソフトウェア、ファームウェア、コーディング、ルーチン、コマンド、オペコード、マイクロコード、および／またはプログラムモジュールは、当業者には明らかであるように、本開示の教示に基づいて、熟練したプログラマによって容易に準備され得る。ソフトウェアは一般に、マシン実装の１つまたは複数のプロセッサによって、１つの媒体またはいくつかの媒体から実行される。
【0165】
本発明はまた、ＡＳＩＣ（特定用途向け集積回路）、プラットフォームＡＳＩＣ、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、ＰＬＤ（プログラマブル論理デバイス）、ＣＰＬＤ（複合プログラマブル論理デバイス）、シーオブゲート、ＲＦＩＣ（無線周波数集積回路）、ＡＳＳＰ（特定用途向け標準製品）、１つまたは複数のモノリシック集積回路、フリップチップモジュールおよび／またはマルチチップモジュールとして配置された１つまたは複数のチップまたはダイを準備することによって、または本明細書で説明されるように、従来のコンポーネント回路の適切なネットワークを相互接続することによって実施することもでき、その修正・変更は、当業者には容易に明らかになるであろう。
【0166】
したがって、本発明は、本発明による１つまたは複数のプロセスまたは方法を実行するように機械をプログラムするために使用することができるコマンドを含む、１つまたは複数の記憶媒体および／または１つまたは複数の伝送媒体とすることができるコンピュータ製品も含むことができる。機械によるコンピュータ製品に含まれるコマンドの実行は、周辺回路の動作と共に、入力データを、記憶媒体上の１つまたは複数のファイル、および／またはオーディオおよび／またはビジュアル描写などの物理的オブジェクトまたは物質を表す１つまたは複数の出力信号に変換することができる。記憶媒体は、フロッピー（登録商標）ディスク、ハードドライブ、磁気ディスク、光ディスク、ＣＤ－ＲＯＭ、ＤＶＤおよび光磁気ディスクを含む任意のタイプのディスク、ならびにＲＯＭ（リードオンリメモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＥＰＲＯＭ（消去可能プログラマブルＲＯＭ）、ＥＥＰＲＯＭ（電気的消去可能プログラマブルＲＯＭ）、ＵＶＰＲＯＭ（紫外線消去可能プログラマブルＲＯＭ）、フラッシュメモリ、磁気カード、光カード、および／または電子コマンドを記憶するのに適した任意のタイプの媒体などの回路を含むが、これらに限定されない。
【0167】
本発明の要素は、１つまたは複数のデバイス、ユニット、コンポーネント、システム、機械、および／または装置の一部または全部を形成することができる。デバイスは、サーバ、ワークステーション、ストレージアレイコントローラ、ストレージシステム、パーソナルコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、パームコンピュータ、クラウドサーバ、パーソナルデジタルアシスタント、携帯型電子デバイス、バッテリ駆動デバイス、セットトップボックス、エンコーダ、デコーダ、トランスコーダ、コンプレッサ、デコンプレッサ、プリプロセッサ、ポストプロセッサ、送信機、受信機、トランシーバ、携帯電話、デジタルカメラ、測位および／またはナビゲーションシステム、医療機器、ヘッドアップディスプレイ、ワイヤレスデバイス、オーディオ記録、オーディオストレージおよび／またはオーディオ再生デバイス、ビデオ記録、ビデオストレージおよび／またはビデオ再生デバイス、ゲームプラットフォーム、周辺機器および／またはマルチチップモジュールを含むことができるが、これらに限定されない。当業者であれば、本発明の要素は、特定の用途の基準に適合するために他のタイプの装置に実装されてもよいことを理解できるであろう。
【0168】
本発明の様々な信号は一般に、「オン」（例えば、デジタルハイ（ＨＩＧＨ）、または１）または「オフ」（例えば、デジタルロー（ＬＯＷ）、または０）である。しかしながら、信号のオン（例えば、アサートされた）状態およびオフ（例えば、デアサートされた）状態の特定の極性は、特定の実装の設計基準に適合するように調整（例えば、反転）されてもよい。さらに、信号の特定の極性を変更するためにインバータを追加することができる。
【0169】
用語「してもよい」、「できる」、「され得る」、「こともある」、「ことがある」、「可能性がある」、「かもしれない」（ｍａｙ）ならびに「一般に」（ｇｅｎｅｒａｌｌｙ）などは、本明細書において「である（ｉｓ（ａｒｅ）））」および動詞と併せて使用される場合、説明が例示的であり、開示に提供される特定の例ならびに開示に基づいて導出され得る代替例の両方を包含するのに十分に広いと考えられるという意図を伝えることを意味する。本明細書で使用される用語「してもよい」ならびに「一般に」などは、対応する要素を省略することの望ましさまたは可能性を必ずしも暗示すると解釈されるべきではない。
【0170】
本発明は、その実施の形態を参照して特に図示され、かつ、説明されてきたが、本発明の範囲から逸脱することなく、形態および詳細における様々な修正・変更がなされ得ることが、当業者には理解されるであろう。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】