特許 7488557 ＳｉＣ相補型電界効果トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-14

(45)【発行日】2024-05-22

(54)【発明の名称】ＳｉＣ相補型電界効果トランジスタ

(51)【国際特許分類】

   H01L 21/8232 20060101AFI20240515BHJP

   H01L 27/06 20060101ALI20240515BHJP

   H01L 21/337 20060101ALI20240515BHJP

   H01L 21/338 20060101ALI20240515BHJP

   H01L 29/808 20060101ALI20240515BHJP

   H01L 29/812 20060101ALI20240515BHJP

   H01L 27/098 20060101ALI20240515BHJP

【ＦＩ】

H01L27/06 F

H01L29/80 W

H01L29/80 E

H01L27/098

【請求項の数】 5

(21)【出願番号】P 2020104834

(22)【出願日】2020-06-17

(65)【公開番号】P2021197517

(43)【公開日】2021-12-27

【審査請求日】2023-02-24

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、国立研究開発法人科学技術振興機構機構、研究成果展開事業 産学共創プラットフォーム共同研究推進プログラム委託事業、「超スマート社会実現のカギを握る革新的半導体技術を基盤としたエネルギーイノベーションの創出に関する国立大学法人京都大学による研究開発」、産業技術力強化法第１７条の適用を受ける特許出願

(73)【特許権者】

【識別番号】504132272

【氏名又は名称】国立大学法人京都大学

(74)【代理人】

【識別番号】110001427

【氏名又は名称】弁理士法人前田特許事務所

(72)【発明者】

【氏名】木本 恒暢

(72)【発明者】

【氏名】金子 光顕

(72)【発明者】

【氏名】中島 誠志

【審査官】岩本 勉

(56)【参考文献】

【文献】特開２０１９－０９１８７３（ＪＰ，Ａ）

【文献】特開２０１７－２１２３９７（ＪＰ，Ａ）

【文献】特開２０１１－１６６０２５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２９／８１２

Ｈ０１Ｌ ２９／８０８

Ｈ０１Ｌ ２１／８２３２

Ｈ０１Ｌ ２１／３３７

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２７／０９８

(57)【特許請求の範囲】

【請求項1】

ＳｉＣ基板に、ノーマリオフ型のｎチャネル電界効果トランジスタ、及びｐチャネル電界効果トランジスタが形成されたＳｉＣ相補型電界効果トランジスタであって、
４５０Ｋ以上の温度において、前記ｎチャネル電界効果トランジスタ、及び前記ｐチャネル電界効果トランジスタの飽和電流が同じ大きさになるように、前記ｎチャネル電界効果トランジスタのチャネル幅Ｗn、及び前記ｐチャネル電界効果トランジスタのチャネル幅Ｗpの比Ｗn／Ｗp、または、前記ｎチャネル電界効果トランジスタのチャネル長Ｌn、及び前記ｐチャネル電界効果トランジスタのチャネル長Ｌpの比Ｌn／Ｌpが設定されている、ＳｉＣ相補型電界効果トランジスタ。

【請求項2】

前記ｎチャネル電界効果トランジスタ、及び前記ｐチャネル電界効果トランジスタは、それぞれ、ｎチャネル接合型電界効果トランジスタ、及びｐチャネル接合型電界効果トランジスタで構成されている、請求項１に記載のＳｉＣ相補型電界効果トランジスタ。

【請求項3】

ＳｉＣ基板に、ノーマリオフ型のｎチャネル電界効果トランジスタ、及びｐチャネル電界効果トランジスタが形成されたＳｉＣ相補型電界効果トランジスタであって、
前記ｐチャネル電界効果トランジスタのチャネル領域にドープされたｐ型不純物がＡｌであって、
前記ｎチャネル電界効果トランジスタのチャネル領域にドープされたｎ型不純物のエネルギー準位が、伝導帯端から０．１３ｅＶ以上離れている、ＳｉＣ相補型電界効果トランジスタ。

【請求項4】

前記ｎチャネル電界効果トランジスタのチャネル領域にドープされたｎ型不純物は、ＳまたはＡｓである、請求項３に記載のＳｉＣ相補型電界効果トランジスタ。

【請求項5】

前記ｎチャネル電界効果トランジスタ、及び前記ｐチャネル電界効果トランジスタは、それぞれ、ｎチャネル接合型電界効果トランジスタ、及びｐチャネル接合型電界効果トランジスタで構成されている、請求項３に記載のＳｉＣ相補型電界効果トランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、炭化珪素（ＳｉＣ）基板を用いて形成されたＳｉＣ相補型電界効果トランジスタに関する。

【背景技術】

【0002】

現在の半導体集積回路は、主にシリコン（Ｓｉ）で作製されているが、産業分野においては、自動車や航空機のエンジン制御、自動車タイヤのモニター、宇宙用エレクトロニクスなど、Ｓｉでは実現不可能な２００℃以上の高温において動作する集積回路が渇望されている。

【0003】

ＳｉＣは、バンドギャップがＳｉに比べて約３倍高いため、５００℃以上の高温環境下で動作する集積回路が作製可能である。

【0004】

ＳｉＣ基板を用いて作製した集積回路として、例えば、非特許文献１には、相補型ＭＯＳＦＥＴで構成された集積回路が開示されている。また、特許文献１には、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとを半絶縁性のＳｉＣ層で絶縁分離した相補型ＪＦＥＴが開示されている。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１１－１６６０２５号公報

【非特許文献】

【0006】

【文献】S.H. Ryu et al., IEEE Trans. Electron Devices, vol.45 (1998), p.45.

【発明の概要】

【発明が解決しようとする課題】

【0007】

非特許文献１に開示された相補型ＭＯＳＦＥＴは、ＳｉＣ基板とゲート酸化膜との界面に高密度の欠陥や電荷が存在するため、しきい値電圧が温度により大きく変動し、安定した動作ができないという問題がある。また、ゲート酸化膜が高温で劣化するという問題もある。

【0008】

特許文献１に開示された相補型ＪＦＥＴは、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴとを、ホットウォールＣＶＤ法で形成されたイントリンシックＳｉＣ層で絶縁分離する構造になっており、微細なトレンチ形成、埋め込み成長、表面平坦化研磨を繰り返す必要があるため、作製プロセスが非常に複雑になるという問題がある。

【0009】

今まで、ＳｉＣ基板を用いた相補型電界効果トランジスタに関する研究はいくつか報告されているが、高温動作が確認されたに留まり、広い温度範囲において、安定した動作が可能な相補型電界効果トランジスタは実現できていない。

【0010】

本発明は、上記課題に鑑みなされたもので、その主な目的は、広い温度範囲において、安定した動作が可能なＳｉＣ相補型電界効果トランジスタを提供することにある。

【課題を解決するための手段】

【0011】

本発明に係るＳｉＣ相補型電界効果トランジスタは、ＳｉＣ基板に、ノーマリオフ型のｎチャネル電界効果トランジスタ、及びｐチャネル電界効果トランジスタが形成されたＳｉＣ相補型電界効果トランジスタであって、４５０Ｋ以上の温度において、ｎチャネル電界効果トランジスタ、及びｐチャネル電界効果トランジスタの飽和電流が同じ大きさになるように、ｎチャネル電界効果トランジスタのチャネル幅Ｗn、及びｐチャネル電界効果トランジスタのチャネル幅Ｗpの比Ｗn／Ｗp、または、ｎチャネル電界効果トランジスタのチャネル長Ｌn、及びｐチャネル電界効果トランジスタのチャネル長Ｌpの比Ｌn／Ｌpが設定されている。

【0012】

本発明に係る他のＳｉＣ相補型電界効果トランジスタは、ＳｉＣ基板に、ノーマリオフ型のｎチャネル電界効果トランジスタ、及びｐチャネル電界効果トランジスタが形成されたＳｉＣ相補型電界効果トランジスタであって、ｐチャネル電界効果トランジスタのチャネル領域にドープされたｐ型不純物がＡｌであって、ｎチャネル電界効果トランジスタのチャネル領域にドープされたｎ型不純物のエネルギー準位が、伝導帯端から０．１３ｅＶ以上離れている。

【発明の効果】

【0013】

本発明によれば、広い温度範囲において、安定した動作が可能なＳｉＣ相補型電界効果トランジスタを提供することができる。

【図面の簡単な説明】

【0014】

【図1】（Ａ）～（Ｃ）は、先の出願の明細書に開示したＳｉＣ ＪＦＥＴの構造を示した図である。

【図2】相補型ＪＦＥＴからなるインバータ回路を示した回路図である。

【図3】論理閾値電圧の温度特性を示したグラフである。

【図4】インバータ回路の入出力特性の温度特性を示したグラフである。

【図5】論理閾値電圧の温度特性を示したグラフである。

【図6】インバータ回路の入出力特性の温度特性を示したグラフである。

【図7】キャリア密度の温度依存性を示したグラフである。

【図8】キャリア密度の温度依存性を示したグラフである。

【図9】論理閾値電圧の温度特性を示したグラフである。

【図10】インバータ回路の入出力特性の温度特性を示したグラフである。

【図11】インバータ回路の入出力特性を示したグラフである。

【図12】ＳｉＣ基板にＪＦＥＴと抵抗が形成された構造を示した断面図である。

【図13】相補型ＪＦＥＴからなるｎ入力ＮＡＮＤ回路を示した図である。

【図14】相補型ＪＦＥＴからなるｎ入力ＮＯＲ回路を示した図である。

【発明を実施するための形態】

【0015】

本願出願人は、ノーマリオフ化を容易にするＳｉＣ接合型電界効果トランジスタ（以下、「ＳｉＣＪＦＥＴ」という）の構造を、先の出願の明細書（特開２０１９－０９１８７３）に開示している。図１は、その明細書に開示したＳｉＣＪＦＥＴの構造を示した図で、図１（Ａ）は、ｎチャネルＪＦＥＴの平面図、図１（Ｂ）は、図１（Ａ）の線Ｂ－Ｂに沿った断面図、図１（Ｃ）は、図１（Ａ）の線Ｃ－Ｃに沿った断面図である。

【0016】

図１（Ａ）～（Ｃ）に示すように、ｎチャネルＪＦＥＴ１は、ＳｉＣ基板１０に形成されたｎ型の埋込チャネル領域１３と、埋込チャネル領域１３を挟んで、互いに対向して形成されたｎ^＋型のソース領域１１及びドレイン領域１２と、ソース領域１１及びドレイン領域１２が対向する方向と垂直な方向に形成された一対のｐ^＋型のゲート領域１４ａ、１４ｂとを備えている。ｐチャネルＪＦＥＴも、同様の構造を備えている。

【0017】

ｎチャネルＪＦＥＴ１において、一対のゲート領域１４ａ、１４ｂの幅Ｌがチャネル長、一対のゲート領域１４ａ、１４ｂに挟まれた距離Ｄがチャネル厚さ、埋込チャネル領域１３の深さ方向の距離Ｗがチャネル幅となる。

【0018】

埋込チャネル領域１３内の空乏層の広がりは、埋込チャネル領域１３の両側に形成された一対のゲート領域１４ａ、１４ｂに印加するゲート電圧によって制御される。埋込チャネル領域１３の不純物濃度Ｎ、及び厚さＤを調整することによって、ノーマリオフ型のＳｉＣＪＦＥＴを実現することができる。具体的には、埋込チャネル領域１３の不純物濃度Ｎ（ｃｍ^－３）、及び厚さＤ（ｃｍ）を、Ｎ(Ｄ／２）^２＜３×１０^７ｃｍ^－１を満たすように設定すればよい。

【0019】

図２は、ノーマリオフ型のｎチャネルＪＦＥＴ１ａと、ノーマリオフ型のｐチャネルＪＦＥＴ１ｂとで構成した相補型ＪＦＥＴからなるインバータ回路を示す。ｎチャネルＪＦＥＴ１ａ及びｐチャネルＪＦＥＴ１ｂのゲート電極は、インバータ回路の入力端子Ｖ_ｉｎに接続されている。ｎチャネルＪＦＥＴ１ａ及びｐチャネルＪＦＥＴ１ｂのドレイン電極Ｄは、インバータ回路の出力端子Ｖ_outに接続されている。ｎチャネルＪＦＥＴ１ａのソース電極Ｓはグランドに接続され、ｐチャネルＪＦＥＴ１ｂのソース電極Ｓは電源（Ｖ_ＤＤ）に接続されている。

【0020】

通常、インバータ回路は、論理閾値電圧Ｖ_ｔｈが、電源電圧Ｖ_ＤＤの１／２になるように設計される。この場合、ｎチャネルＪＦＥＴ１ａ及びｐチャネルＪＦＥＴ１ｂの飽和電流Ｉ_Ｄｎ、Ｉ_Ｄｐは等しい。ここで、Ｉ_Ｄｎ、Ｉ_Ｄｐは、以下の式（１）、（２）で表される。

【0021】

【数1】

【0022】

【数2】

【0023】

上記式（１）、（２）において、Ｖ_Ｇはゲート電圧、Ｖ_Ｔｎ、Ｖ_Ｔｐは、ｎチャネルＪＦＥＴ１ａ及びｐチャネルＪＦＥＴ１ｂの閾値電圧、β_ｎ、β_ｐは、ｎチャネルＪＦＥＴ１ａ及びｐチャネルＪＦＥＴ１ｂのベータ値（利得）である。

【0024】

ｎチャネルＪＦＥＴ１ａのゲート電極にはＶ_ｉｎ、ｐチャネルＪＦＥＴ１ｂのゲート電極にはＶ_ｉｎ－Ｖ_ＤＤの電圧が印加されるため、上記式（１）、（２）を用いて、Ｉ_Ｄｎ＝Ｉ_Ｄｐから、以下の式（３）が得られる。

【0025】

【数3】

【0026】

ＳｉＣ ＪＦＥＴでは、電源電圧Ｖ_ＤＤを２．５Ｖ以上にすると、ゲートリークが発生するため、通常、Ｖ_ＤＤは２Ｖ程度に設定される。この場合、Ｖ_ｔｈはＶ_ＤＤの半分である１Ｖとすることが妥当であるため、上記式（３）は、以下の式（４）で表される。

【0027】

【数4】

【0028】

式（４）の左辺は、図１（Ａ）～（Ｃ）に示した構造のＪＦＥＴにおける物性値や構造寸法を用いて、以下の式（５）で求められる。

【0029】

【数5】

【0030】

上記式（５）において、各パラメータは、以下の通りである。なお、添字ｎ、ｐは、ｎチャネルＪＦＥＴ、ｐチャネルＪＦＥＴのパラメータを示す。

【0031】

μ_ｎ、μ_ｐ：電子、正孔の移動度
ｎ_ｎ、ｐ_ｐ：電子密度、正孔密度
Ｗ_ｎ、Ｗ_ｐ：チャネル幅
Ｌ_ｎ、Ｌ_ｐ：チャネル長
Ｄ_ｎ、Ｄ_ｐ：チャネル厚さ
Ｎ_Ｄ、Ｎ_Ａ：チャネル領域１３のドーピング密度
一方、式（４）の右辺は、以下の式（６）で求められる。

【0032】

【数6】

【0033】

上記の式（６）において、ψ_ｊｎ、ψ_ｊｐは、ｎチャネルＪＦＥＴ１ａ及びｐチャネルＪＦＥＴ１ｂのゲート部の拡散電位、ψ_ｐｎ、ψ_ｐｐは、ｎチャネルＪＦＥＴ１ａ及びｐチャネルＪＦＥＴ１ｂのピンチオフ電位である。

【0034】

上述したように、論理閾値電圧Ｖ_ｔｈが、電源電圧Ｖ_ＤＤの１／２になるように設計するためには、ｎチャネルＪＦＥＴ１ａ及びｐチャネルＪＦＥＴ１ｂの飽和電流Ｉ_Ｄｎ、Ｉ_Ｄｐを等しくするために、上記の式（４）が成立するように設計すればよい。この場合、式（６）に示した右辺のパラメータは調整が難しいため、式（５）に示した右辺のパラメータを調整して、式（４）が成立するように設計される。

【0035】

従来、ＭＯＳＦＥＴをＳｉで構成した場合、室温での電子の移動度μ_ｎが、正孔の移動度μ_ｐの約２倍であることから、ｎチャネルＪＦＥＴのチャネル幅Ｗ_ｎを、ｎチャネルＪＦＥＴのチャネル幅Ｗ_ｐの１／２に設定することによって、式（４）が室温で成立するように設計されている。

【0036】

ＪＦＥＴをＳｉＣで構成した場合も、Ｓｉの場合と同様の設計指針により、式（４）が室温で成立するように設計することができる。この場合、室温での電子の移動度μ_ｎが、正孔の移動度μ_ｐの約３８倍であることから、ｎチャネルＪＦＥＴのチャネル幅Ｗ_ｎを、ｐチャネルＪＦＥＴのチャネル幅Ｗ_ｐの１／３８（Ｗ_ｎ＝０．４μｍ、Ｗ_ｐ＝１５μｍ）に設定することによって、式（４）が室温で成立するように設計することができる。

【0037】

なお、pチャネルＪＦＥＴのチャネル幅Ｗ_pを１５μｍに設定する代わりに、例えば、チャネル幅Ｗ_pを１．５μｍに設定したpチャネルＪＦＥＴを１０個並列に接続してもよい。

【0038】

図３は、図１（Ａ）～（Ｃ）に示した構造のＳｉＣ ＪＦＥＴを、式（４）が室温で成立するように設計した場合の論理閾値電圧Ｖ_ｔｈの温度特性を計算で求めたグラフ（Ａで示したグラフ）である。また、図４は、インバータ回路の入出力特性の温度特性をシミュレーションにより求めたグラフである。ここで、Ｖ_ｔｈの温度特性は、上記の式（３）を変形して得られる下記の式（７）を用いて計算した。また、インバータ回路の入出力特性の温度特性は、周知の電流－電圧特性の式を用いて計算した。

【0039】

【数7】

【0040】

なお、計算は、図１（Ａ）～（Ｃ）に示したＳｉＣ ＪＦＥＴの構造において、下記のパラメータの数値を用いた。なお、移動度μ_ｎ、μ_ｐは、文献（H. Matsuura et al., J. Appl. Phys. 96 (2004) 2708, S. Kagamihara et al., J. Appl. Phys. 96 (2004) 5601）で与えられた式を用いて計算した。また、キャリア密度ｎ_ｎ、ｐ_ｐは、一般の教科書（例えば、S. M. Sze and K. K. Ng, Physics of Semiconductor (John Wiley $ Sons）に載っている周知の方程式を用いて計算した。

【0041】

Ｗ_ｎ、Ｗ_ｐ：０．４μｍ、１５μｍ
Ｌ_ｎ、Ｌ_ｐ：４μｍ、４μｍ
Ｄ_ｎ、Ｄ_ｐ：４２５ｎｍ、４２８ｎｍ
Ｎ_Ｄ、Ｎ_Ａ：５×１０^１６ｃｍ^－３、５×１０^１６ｃｍ^－３
なお、図３には、式（４）の右辺の温度特性を、式（６）を用いて計算した結果（Ｂで示したグラフ）、及び、式（４）の左辺の温度特性を、式（５）を用いて計算した結果（Ｃで示した曲線）も示している。

【0042】

図３に示すように、矢印Ｐで示す室温（３００Ｋ）において、Ｂで示したグラフと、Ｃで示したグラフは一致しており、論理閾値電圧Ｖ_ｔｈは１Ｖに設定されている。しかしながら、図３及び図４に示すように、論理閾値電圧Ｖ_ｔｈは、温度が高くなるにつれて、１Ｖから大きくシフトしている。これは、式（４）の右辺と左辺の値が、それぞれ、図３のグラフＢ、Ｃに示すように、異なる温度特性を有するため、式（４）が高温側で成立しなくなったためである。

【0043】

このように、広い温度範囲で、論理閾値電圧Ｖ_ｔｈの変動を抑えるためには、既存のＳｉ論理回路で採用されていた設計指針とは異なる構造設計が必要となる。そのためには、論理閾値電圧Ｖ_ｔｈを決定するパラメータの物性値の温度依存性を考慮した設計を行うことが必要となる。

【0044】

（第１の実施形態）
本願発明者等は、上記の式（７）において、論理閾値電圧Ｖ_ｔｈを決定するパラメータとして、ｎチャネルＪＦＥＴの閾値電圧Ｖ_Ｔｎ、及びｐチャネルＪＦＥＴの閾値電圧Ｖ_Ｔｐに着目した。すなわち、室温付近では、Ｖ_ＴｎとＶ_Ｔｐの差は小さいため、式（４）が成立していなくても、論理閾値電圧Ｖ_ｔｈは、電源電圧Ｖ_ＤＤの１／２ほどに定まる。一方、高温では、Ｖ_ＴｎとＶ_Ｔｐの差が大きくなるが、高温側で、式（４）が成立するように構造設計しておけば、高温側においても、論理閾値電圧Ｖ_ｔｈを、電源電圧Ｖ_ＤＤの１／２ほどに定めることができる。

【0045】

図５は、図１（Ａ）～（Ｃ）に示した構造のＳｉＣ ＪＦＥＴを、式（４）が高温側（７００Ｋ）で成立するように設計した場合の論理閾値電圧Ｖ_ｔｈの温度特性を上記式（７）を用いて計算で求めたグラフ（Ａで示したグラフ）である。また、図６は、インバータ回路の入出力特性の温度特性を周知の電流－電圧特性の式を用いて計算で求めたグラフである。ここで、７００Ｋでの電子の移動度μ_ｎが、正孔の移動度μ_ｐの約１２倍であることから、ｎチャネルＪＦＥＴのチャネル幅Ｗ_ｎを、ｐチャネルＪＦＥＴのチャネル幅Ｗ_ｐの１／１２（Ｗ_ｎ＝０．４μｍ、Ｗ_ｐ＝５μｍ）に設定することによって、式（４）が７００Ｋで成立するように設計した。それ以外のパラメータは、図３で示した場合と同じである。

【0046】

なお、pチャネルＪＦＥＴのチャネル幅Ｗ_pを５μｍに設定する代わりに、例えば、チャネル幅Ｗ_pを１μｍに設定したpチャネルＪＦＥＴを５個並列に接続してもよい。

【0047】

また、図５には、式（４）の右辺の温度特性を、式（６）を用いて計算した結果（Ｂで示したグラフ）、及び、式（４）の左辺の温度特性を、式（５）を用いて計算した結果（Ｃで示した曲線）も示している。

【0048】

図５に示すように、矢印Ｑで示す高温（７００Ｋ）において、Ｂで示したグラフと、Ｃで示したグラフは一致しており、論理閾値電圧Ｖ_ｔｈは１Ｖに設定されている。また、Ｂで示したグラフと、Ｃで示したグラフが、室温側で一致していなくても、図５及び図６に示すように、論理閾値電圧Ｖ_ｔｈは、室温側でもほぼ１Ｖになっている。

【0049】

このように、高温側で、式（４）が成立するように構造設計することによって、広い温度範囲において、論理閾値電圧Ｖ_ｔｈの変動を大幅に抑制することができる。すなわち、室温よりも高温側において、ｎチャネルＪＦＥＴ、及びｐチャネルＪＦＥＴの飽和電流Ｉ_Ｄｎ、Ｉ_Ｄｐが同じ大きさになるように、ｎチャネルＪＦＥＴのチャネル幅Ｗn、及びｐチャネルＪＦＥＴのチャネル幅Ｗpの比Ｗn／Ｗpを設定することによって、広い温度範囲において、論理閾値電圧Ｖ_ｔｈの変動を大幅に抑制することができる。これにより、広い温度範囲において、安定した動作が可能なＳｉＣ相補型電界効果トランジスタが得られる。

【0050】

なお、図５では、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴのチャネル比Ｗn／Ｗpを、７００Ｋで式（４）が成立するように設計した例を説明したが、図５において、４５０Ｋ以上では、グラフＢとグラフＣとの差が、４５０Ｋ以下の差に比べて少ないことから、４５０Ｋ以上で、式（４）が成立するように、すなわち、ｎチャネルＪＦＥＴ、及びｐチャネルＪＦＥＴの飽和電流Ｉ_Ｄｎ、Ｉ_Ｄｐが同じ大きさになるように設計すればよい。

【0051】

また、上記の説明では、ｎチャネルＪＦＥＴとｐチャネルＪＦＥＴのチャネル比Ｗn／Ｗpを、高温側（４５０Ｋ以上）で、ｎチャネルＪＦＥＴ、及びｐチャネルＪＦＥＴの飽和電流Ｉ_Ｄｎ、Ｉ_Ｄｐが一致するように設計したが、必ずしも一致させる必要はなく、広い温度範囲で論理閾値電圧Ｖ_ｔｈの変動が抑制できる範囲で、飽和電流Ｉ_Ｄｎ、Ｉ_Ｄｐを揃えればよい。

【0052】

なお、チャネル幅の比Ｗn／Ｗpを設定する代わりに、ｎチャネルＪＦＥＴのチャネル長Ｌn、及びｐチャネルＪＦＥTのチャネル長Ｌpの比Ｌn／Ｌpを設定してもよい。

【0053】

（第２の実施形態）
上記実施形態では、論理閾値電圧Ｖ_ｔｈを決定するパラメータとして、ｎチャネルＪＦＥＴの閾値電圧Ｖ_Ｔｎ、及びｐチャネルＪＦＥＴの閾値電圧Ｖ_Ｔｐに着目したが、本願発明者等は、上記の式（５）に示したβ_Ｒのパラメータのうち、温度変化に最も影響があるパラメータとして、埋込チャネル領域１３にドープされたｐ型不純物の正孔密度ｐ_ｐに着目した。

【0054】

図７は、ＳｉＣ ＪＦＥＴにおいて、電子及び正孔のキャリア密度の温度依存性を示したグラフである。ここで、Ａで示したグラフが電子密度ｎ_ｎ、Ｂで示したグラフが正孔密度ｐ_ｐを示す。ｎ型不純物は、Ｐ（リン）、ｐ型不純物はＡｌ（アルミニウム）である。

【0055】

図７に示すように、電子密度ｎ_ｎは、広い温度範囲においてほぼ一定であるのに対し、正孔密度ｐ_ｐは、室温から高温にかけて大きく変化している。これは、ｎ型不純物のエネルギー準位が、伝導帯端から浅く（約０．０６ｅＶ）、イオン化率が大きいのに対し、ｐ型不純物のエネルギー準位が、価電子帯端から深く（約０．２ｅＶ）、イオン化率が小さいためである。そのため、正孔密度ｐ_ｐのみが温度変化が大きく、式（５）に示すように、正孔密度ｐ_ｐの温度変化が、β_Ｒ（∝ｎ_ｎ／ｐ_ｐ）の温度変化に大きく影響する。

【0056】

そこで、ｎ型不純物として、ｐ型不純物と同じように深いエネルギー準位を有する不純物を用いることによって、電子密度ｎ_ｎの温度変化を、正孔密度ｐ_ｐの温度変化と揃えることができる。

【0057】

図８は、ｎ型不純物のエネルギー準位が、伝導帯端から深い不純物として、Ｓ（硫黄）を用いた場合の電子及び正孔のキャリア密度の温度依存性を示したグラフである。なお、ＳSのエネルギー準位は、伝導帯端から約０．２６ｅＶである。ここで、Ａで示したグラフが正孔密度ｐ_ｐ、Ｂで示したグラフが電子密度ｎ_ｎを示す。図８に示すように、電子密度ｎ_ｎ、及び正孔密度ｐ_ｐは、室温から高温にかけて、広い温度範囲でほぼ同じように変化する。

【0058】

図９は、ｎ型不純物としてＳ、ｐ型不純物としてＡｌを用いた場合の論理閾値電圧Ｖ_ｔｈの温度特性を、上記式（７）を用いて計算で求めたグラフ（Ａで示したグラフ）である。また、図１０は、インバータ回路の入出力特性の温度特性を周知の電流－電圧特性の式を用いて計算で求めたグラフである。なお、図１０には、式（４）の右辺の温度特性を、式（６）を用いて計算した結果（Ｂで示したグラフ）、及び、式（４）の左辺の温度特性を、式（５）を用いて計算した結果（Ｃで示した曲線）も示している。

【0059】

図９及び図１０に示すように、論理閾値電圧Ｖ_ｔｈは、広い温度範囲で、約１Ｖになっている。これは、図９に示すように、Ｂで示したグラフと、Ｃで示したグラフが、広い温度範囲でほぼ重なっており、式（４）の右辺の温度特性と、式（４）の左辺の温度特性が、ほぼ一致し、式（４）が、広い温度範囲で成立しているためである。

【0060】

このように、ｎ型不純物として、ｐ型不純物と同じように深いエネルギー準位を有する不純物を用いることによって、広い温度範囲において、論理閾値電圧Ｖ_ｔｈの変動を大幅に抑制することができる。ここで、ｎチャネルＪＦＥＴの埋込チャネル領域１３にドープされたｎ型不純物のエネルギー準位は、伝導帯端から０．１３ｅＶ以上離れていることが好ましい。

【0061】

図８では、深いエネルギー準位を有するｎ型不純物として、Ｓ（硫黄）を用いる例を説明したが、Ｓ以外に、例えばＡｓ（ヒ素）等を用いることができる。ここで、Ａｓのエネルギー準位は、伝導帯端から約０．１３ｅＶである（文献：J. B. Tucker et al., Diamond and Related Materials 9 (2000) 1887）。図７のＡで示したグラフのｎ型不純物（Ｐ）のエネルギー準位が０．０６ｅＶで、図８のＡで示したグラフのｎ型不純物（Ｓ）のエネルギー準位が０．２６ｅＶであることから、エネルギー準位が０．１３ｅＶのＡｓのキャリア密度の温度依存性は、その中間付近であることから、Ｂで示したグラフのｐ型不純物（Ａｌ）のキャリア密度の温度依存性に近くなり、論理閾値電圧Ｖ_ｔｈの変動を抑えることができるものと推定される。

【0062】

本実施形態では、ＳｉＣ ＪＦＥＴの新規な構造設計により、広い温度範囲において、論理閾値電圧Ｖ_ｔｈの変動を大幅に抑制することができるが、ＳｉＣＪＦＥＴの作製プロセスのバラツキにより、デバイスパラメータが設計値からずれることによって、論理閾値電圧Ｖ_ｔｈが変動することがある。本実施形態では、このような場合でも、論理閾値電圧Ｖ_ｔｈの変動を抑制する効果が得られる。以下、ＳｉＣＪＦＥＴのチャネル厚さＤが設計値からずれた場合を例に説明する。

【0063】

論理閾値電圧Ｖ_ｔｈは、上記の式（７）で決まるが、式（７）中の閾値電圧Ｖ_Ｔは、以下の式（８）で求められる。

【0064】

【数8】

【0065】

ここで、ψ_ｊは拡散電位、ψ_ｐはピンチオフ電位である。また、ピンチオフ電位ψ_ｐは、以下の式（９）で求められる。

【0066】

【数9】

【0067】

ここで、ｑは電子の電荷、ε_sはＳｉＣの誘電率、Ｎは埋込チャネル領域１３の不純物濃度、Ｄは埋込チャネル領域１３の厚さである。

【0068】

式（９）に示すように、チャネル厚みＤが変化すると、ピンチオフ電位ψ_ｐが変化し、式（８）に示すように、ピンチオフ電位ψ_ｐが変化すると、閾値電圧Ｖ_Ｔも変化する。そのため、式（７）に示すように、論理閾値電圧Ｖ_ｔｈも変化する。

【0069】

図１１は、チャネル厚さＤが、設計値４２５ｎｍに対して、プロセスバラツキにより５００ｎｍになった場合のインバータ回路の入出力特性を示したグラフである。Ａで示したグラフが、Ｄ＝４２５ｎｍの場合、Ｂに示したグラフが、Ｄ＝５００ｎｍで、ｎ型不純物にＰ（浅いエネルギー準位）を用いた場合、Ｃに示したグラフが、Ｄ＝５００ｎｍで、ｎ型不純物にS（深いエネルギー準位）を用いた場合を、それぞれ示す。

【0070】

図１１に示すように、ｎ型不純物にSを用いた場合の方が、Ｐを用いた場合よりも、論理閾値電圧Ｖ_ｔｈの変化が小さい。すなわち、エネルギー準位の深いｎ型不純物を用いることによって、プロセスバラツキにより、デバイスパラメータが設計値からずれても、論理閾値電圧Ｖ_ｔｈの変動を抑えることができる。

【0071】

上記では、チャネル厚みＤの変動を例に説明したが、他のデバイスパラメータが変動した場合にも、同様の効果を得ることができる。

【0072】

（第３の実施形態）
上記実施形態では、ｎチャネルＪＦＥＴの飽和電流Ｉ_Ｄｎと、ｐチャネルＪＦＥＴの飽和電流Ｉ_Ｄｐが、広い温度範囲で一致するように、ＪＦＥＴの構造設計を行ったが、図１２に示すように、ＳｉＣ基板１０に、ｎチャネルＪＦＥＴ１の埋込チャネル領域１３と同じｎ型不純物のイオン注入領域２２で抵抗２０を形成し、ＪＦＥＴ１に抵抗２０を直列接続した構成にしてもよい。この場合、イオン注入領域２２のｎ型不純物には、エネルギー準位の深い不純物（例えばS）を使用する。

【0073】

抵抗２０が直列接続されたｎチャネルＪＦＥＴ１では、抵抗２０による電圧降下分だけドレイン電圧が低下する。そのため、ドレイン電圧は、抵抗２０の温度変化に応じて変化する。その結果、ｎチャネルＪＦＥＴの飽和電流Ｉ_Ｄｎと、ｐチャネルＪＦＥＴの飽和電流Ｉ_Ｄｐを、広い温度範囲で一致させることができる。これにより、広い温度範囲で、論理閾値電圧Ｖ_ｔｈの変動を抑えることができる。

【0074】

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。

【0075】

例えば、上記実施形態では、ＳｉＣ相補型ＪＦＥＴをインバータ回路に適用した例を説明したが、他の論理ゲートにも適用することもできる。

【0076】

図１３は、ノーマリオフ型のｎチャネルＪＦＥＴと、ノーマリオフ型のｐチャネルＪＦＥＴとで構成した相補型ＪＦＥＴからなるｎ入力（多入力）ＮＡＮＤ回路を示した図である。

【0077】

図１３に示すように、ｎチャネルＪＦＥＴが直列接続され、ｐチャネルＪＦＥＴが並列接続されている。そのため、直列接続されたｎチャネルＪＦＥＴは、チャネル長がｎ倍されたと考えられ、Ｉ_Ｄｎ＝Ｉ_Ｄｐを満たすためには、ｎチャネルＪＦＥＴのベータ値βをｎ倍する必要がある。従って、この場合、Ｉ_Ｄｎ＝Ｉ_Ｄｐを満たすために、上記式（３）の代わりに、以下の式（１０）が成立するよう、チャネル幅の比Ｗn／Ｗp、または、チャネル長の比Ｌn／Ｌpを調整すればよい。

【0078】

【数10】

【0079】

図１４は、ノーマリオフ型のｎチャネルＪＦＥＴと、ノーマリオフ型のｐチャネルＪＦＥＴとで構成した相補型ＪＦＥＴからなるｎ入力ＮＯＲ回路を示した図である。

【0080】

図１４に示すように、ｎチャネルＪＦＥＴが並列接続され、ｐチャネルＪＦＥＴが直列接続されている。そのため、直列接続されたｐチャネルＪＦＥＴは、チャネル長がｎ倍されたと考えられ、Ｉ_Ｄｎ＝Ｉ_Ｄｐを満たすためには、ｐチャネルＪＦＥＴのベータ値βをｎ倍する必要がある。従って、この場合、Ｉ_Ｄｎ＝Ｉ_Ｄｐを満たすために、上記式（３）の代わりに、以下の式（１１）が成立するよう、チャネル幅の比Ｗn／Ｗp、または、チャネル長の比Ｌn／Ｌpを調整すればよい。

【0081】

【数11】

【0082】

また、上記実施形態では、上記式（３）から、電源電圧Ｖ_ＤＤを２Ｖ、Ｖ_ｔｈを１Ｖとして、式（４）を算出し、高温側（４５０Ｋ以上）において、式（４）が成立するよう、チャネル幅の比Ｗn／Ｗp、または、チャネル長の比Ｌn／Ｌpを調整したが、電源電圧を２．５Ｖ以下の任意の値Ｖ_ＤＤとして、以下の式（１０）が高温側で成立するよう、チャネル幅の比Ｗn／Ｗp、または、チャネル長の比Ｌn／Ｌpを調整してもよい。

【0083】

【数12】

【0084】

また、上記実施形態では、ＳｉＣ相補型ＪＦＥＴを例に説明したが、ＳｉＣ相補型ＭＯＳＦＥＴにも適用することができる。

【0085】

また、上記実施形態では、図１に示した構造のＳｉＣ ＪＦＥＴを例に説明したが、勿論、他の構造のＳｉＣ ＪＦＥＴまたはＳｉＣ ＭＯＳＦＥＴに適用することができる。

【0086】

また、上記実施形態では、ＳｉＣ基板を用いて形成されたＳｉＣ ＪＦＥＴを例に説明したが、ワイドギャップ半導体であるＧａＮやダイヤモンドを基板に用いて形成した電界効果トランジスタにも適用することができる。

【符号の説明】

【0087】

１ ＪＦＥＴ
１ａ ｎチャネルＪＦＥＴ
１ｂ ｐチャネルＪＦＥＴ
１０ ＳｉＣ基板
１１ ソース領域
１２ ドレイン領域
１３ 埋込チャネル領域
１４ａ、１４ｂ ゲート領域
２０ 抵抗
２２ イオン注入領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】