(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-14
(45)【発行日】2024-05-22
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240515BHJP
H01L 21/02 20060101ALI20240515BHJP
H01L 21/66 20060101ALI20240515BHJP
H01L 21/3205 20060101ALI20240515BHJP
H01L 21/768 20060101ALI20240515BHJP
H01L 23/522 20060101ALI20240515BHJP
H01L 23/52 20060101ALI20240515BHJP
H01L 25/07 20060101ALI20240515BHJP
H01L 25/065 20230101ALI20240515BHJP
H01L 25/18 20230101ALI20240515BHJP
H01L 27/00 20060101ALI20240515BHJP
H01L 21/336 20060101ALI20240515BHJP
H01L 29/788 20060101ALI20240515BHJP
H01L 29/792 20060101ALI20240515BHJP
H10B 41/27 20230101ALI20240515BHJP
G01R 31/50 20200101ALI20240515BHJP
G01R 31/28 20060101ALI20240515BHJP
【ＦＩ】
H10B43/27
H01L21/02 B
H01L21/66 Y
H01L21/88 T
H01L21/90 B
H01L23/52 E
H01L25/08 Y
H01L27/00 301A
H01L29/78 371
H10B41/27
G01R31/50
G01R31/28 U
【請求項の数】
5
(21)【出願番号】P 2020156722
(22)【出願日】2020-09-17
(65)【公開番号】P2022050238
(43)【公開日】2022-03-30
【審査請求日】2023-03-15
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100091487
【弁理士】
【氏名又は名称】中村 行孝
(74)【代理人】
【識別番号】100105153
【弁理士】
【氏名又は名称】朝倉 悟
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(72)【発明者】
【氏名】岩下 康紀
(72)【発明者】
【氏名】荒井 伸也
(72)【発明者】
【氏名】中塚 圭祐
(72)【発明者】
【氏名】冨松 孝宏
(72)【発明者】
【氏名】田中 亮
【審査官】宮本 博司
(56)【参考文献】
【文献】特表２０２０－５１０３１２（ＪＰ，Ａ）
【文献】国際公開第２０２０／０４４８７１（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１３／０１９６４５８（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ０１Ｌ ２３／５２
Ｈ０１Ｌ ２５／０７
Ｈ０１Ｌ ２７／００
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
Ｈ１０Ｂ ４１／２７
Ｈ０１Ｌ ２１／６６
Ｈ０１Ｌ ２１／０２
Ｇ０１Ｒ ３１／５０
Ｇ０１Ｒ ３１／２８
(57)【特許請求の範囲】
【請求項1】
第１チップと、前記第１チップと貼合された第２チップとを備え、
前記第１チップは、
基板と、
前記基板上に設けられたトランジスタと、
前記トランジスタの上方に設けられ、複数の第１配線を含む第１配線層と、
前記第１配線の上方に設けられた複数の第１パッドと、
を備え、
前記第２チップは、
前記複数の第１パッドに接合された複数の第２パッドと、
前記第２パッドの上方に設けられ、複数の第２配線を含む第２配線層と、
前記第２配線の上方に設けられたメモリセルアレイと、を備え、
前記第１配線、前記第１パッド、前記第２パッド、前記第２配線が直列に接続された第１パターンを構成し、
前記第１パターンの前記第１配線に接続された第３パッドと、
前記第１パターンの前記第２配線に接続された第４パッドとを備え、
前記第３パッドから最初または最後の前記第１または第２パッドまでの前記第１配線の長さは、１ｍｍ以下であり、
前記第４パッドから最初または最後の前記第１または第２パッドまでの前記第２配線の長さは、１ｍｍ以下である、半導体装置。
【請求項2】
前記第１パターンは、前記第１配線、前記第１パッド、前記第２パッド、前記第２配線をこの順番で連続して直列に接続されたパターンである、請求項１に記載の半導体装置。
【請求項3】
前記第１チップと前記第２チップとの貼合面に対して略垂直方向から見たときに、前記第１パターンは、前記メモリセルアレイと重複している、請求項１または請求項２に記載の半導体装置。
【請求項4】
前記第１チップと前記第２チップとの貼合面に対して略垂直方向から見たときに、前記第１パターンは、前記メモリセルアレイと該メモリセルアレイの端部に設けられた階段構造部との両方に重複する、請求項１または請求項２に記載の半導体装置。
【請求項5】
前記第１チップと前記第２チップとの貼合面に対して略垂直方向から見たときに、前記第１パターンは、前記メモリセルアレイの端部に設けられた階段構造部と該階段構造部の周辺にある試験パターン領域との両方に重複する、請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置に関する。
【背景技術】
【0002】
複数の半導体ウェハを貼り合わせて、該複数の半導体ウェハの配線同士を接合するウェハ貼合技術がある。このようなウェハ貼合技術において、配線パッドが半導体ウェハの表面から窪んでいると、配線同士の接続不良が発生するおそれがある。
【先行技術文献】
【特許文献】
【0003】
【文献】米国特許特開第２０１６／００７９１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
配線同士の接続不良を抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本実施形態による半導体装置は、第１チップと、第１チップと貼合された第２チップとを備える。第１チップは基板を備える。トランジスタが基板上に設けられている。第１配線層が、トランジスタの上方に設けられ、複数の第１配線を含む。複数の第１パッドが第１配線の上方に設けられている。第２チップは、複数の第１パッドに接合された複数の第２パッドを備える。第２配線層が、第２パッドの上方に設けられ、複数の第２配線を含む。メモリセルアレイが、第２配線の上方に設けられている。第１配線、第１パッド、第２パッド、第２配線が直列に接続された第１パターンを構成する。
【図面の簡単な説明】
【0006】
【図1】本実施形態の半導体装置の構造を示す断面図。
【図2】本実施形態の柱状部の構造を示す断面図。
【図3】本実施形態のチェーンパターンの配置を示す該略平面図。
【図4】チェーンパターンの構成を示す該略平面図。
【図6】チェーンパターンおよび金属パッドの構成例を示す該略図。
【図7】配線長と接合部の歩留まりとの関係を示すグラフ。
【図8】金属パッド間の接合不良の一例を示す該略断面図。
【図9】回路チップの金属パッドのディッシングの様子を示す図。
【図10】回路チップの金属パッドのディッシングの様子を示す図。
【図11】貼合後の半導体ウェハ面内における接合不良のチップ位置を示す図。
【図12】貼合後の半導体ウェハ面内における接合不良のチップ位置を示す図。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
図１は、本実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。半導体装置は、たとえば、ＮＡＮＤ型フラッシュメモリである。回路チップ２は第１チップの例であり、アレイチップ１は第２チップの例である。
【0009】
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備えている。絶縁膜１２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜１３は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
【0010】
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備えている。層間絶縁膜１４は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。
【0011】
図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【0012】
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１ソース層ＳＬ１と、金属層である第２ソース層ＳＬ２とを含んでいる。メモリセルアレイ１１は、例えば、複数のメモリセルを３次元配列した立体型メモリセルアレイである。
【0013】
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。トランジスタ３１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路等の論理回路を構成する。このＣＭＯＳ回路はアレイチップ１を制御する。また、回路チップ２は、これらのトランジスタ３１のゲート電極３２、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。
【0014】
回路チップ２はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。第１配線としての配線層３６は、トランジスタ３１で構成される論理回路の上方に設けられている。配線層３６には、例えば、Ｃｕ（銅）またはＡｌ（アルミニウム）が用いられる。第１パッドとしての金属パッド３８は、配線層３６の上方に設けられている。金属パッド３８は、アレイチップ１の金属パッド４１と貼合面Ｓにおいて接合するために層間絶縁膜１４とほぼ面一となっていることが好ましい。金属パッド３８にも、例えば、Ｃｕ（銅）またはＡｌ（アルミニウム）が用いられる。金属パッド３８は、アクティブパッドおよびダミーパッドを含む。第１ビアコンタクトとしてのビアプラグ３７は、配線層３６と金属パッド３８との間に設けられており、これらの間を電気的に接続する。上述のとおり、回路チップ２は、アレイチップ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。
【0015】
アレイチップ１は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２とを備えている。また、アレイチップ１は、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３と、配線層４３上に設けられ、複数の配線を含む配線層４４とを備えている。第２パッドとしての金属パッド４１は、回路チップ２の金属パッド３８と貼合面Ｓにおいて接合するために層間絶縁膜１３とほぼ面一となっていることが好ましい。金属パッド４１には、例えば、ＣｕまたはＡｌが用いられる。金属パッド４１は、アクティブパッドおよびダミーパッドを含む。第２配線としての配線層４３は、金属パッド４１の上方に設けられている。配線層４３には、例えば、ＣｕまたはＡｌが用いられる。第２ビアコンタクトとしてのビアプラグ４２は、配線層４３と金属パッド４１との間に設けられており、これらの間を電気的に接続する。配線層４３の上方には、その他の配線、ビアプラグ、メモリセルアレイ１１等が設けられている。配線層３６、４３、ビアプラグ３７、４２、および、金属パッド３８、４１の詳細については、後述する。尚、ビアプラグ３７、４２は、必ずしも設けられているとは限らない。この場合、配線層３６は、ビアプラグ３７を介さずに、金属パッド３８に直接接続されていてもよい。配線層４３は、ビアプラグ４２を介さずに、金属パッド４１に直接接続されていてもよい。
【0016】
アレイチップ１は、さらに、配線層４４上に設けられた複数のビアプラグ４５と、これらのビアプラグ４５上や絶縁膜１２上に設けられた金属パッド４６と、金属パッド４６上や絶縁膜１２上に設けられたパッシベーション膜４７とを備えている。金属パッド４６には、例えば、ＣｕまたはＡｌが用いられ、図１の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４７は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
【0017】
図２は、本実施形態の柱状部ＣＬの構造を示す断面図である。
【0018】
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１３（図１）上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層５１は、例えばシリコン酸化膜である。
【0019】
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
【0020】
【0021】
第１パターンとしてのチェーンパターン１００ａ～１００ｃは、アレイチップ１と回路チップ２との配線接合部の接続不良を検出するためのＴＥＧ(Test Element Group)パターンである。チェーンパターン１００ａ～１００ｃは、図５を参照して後述するように、アレイチップ１の金属パッド４１、ビアプラグ４２、配線層４３、および、回路チップ２の配線層３６、ビアプラグ３７、金属パッド３８を連続的に接続したパターンであり、図１の金属パッド４１と金属パッド３８との接合部において互いに電気的に接続されている。
【0022】
メモリセルアレイ領域Ｒ１１は、メモリセルアレイ１１が設けられている領域である。階段領域Ｒ２１は、メモリセルアレイ１１の端部の階段構造部２１が設けられている領域である。階段領域Ｒ２１の外側には、ＴＥＧ領域Ｒｔｅｇが設けられている。ＴＥＧ領域Ｒｔｅｇには、メモリセルアレイ１１等の半導体素子は設けられていないが、試験パターンが設けられている。
【0023】
チェーンパターン１００ａは、メモリセルアレイ領域Ｒ１１に設けられており、Ｚ方向から見た平面視においてメモリセルアレイ１１と重複している。チェーンパターン１００ａは、メモリセルアレイ１１の下方において金属パッド３８と金属パッド４１との間の接合不良を検出する試験パターンである。尚、チェーンパターン１００ａの金属パッド４１は、メモリセルアレイ１１に用いられている金属パッドと同じ層に設けられているが、メモリセルアレイ１１には接続されてはおらず、試験パターン用の金属パッドとして設けられている。
【0024】
チェーンパターン１００ｂは、Ｚ方向から見た平面視において、メモリセルアレイ１１と該メモリセルアレイ１１の端部に設けられた階段構造部２１との両方に重複する。即ち、チェーンパターン１００ｂは、メモリセルアレイ領域Ｒ１１と階段領域Ｒ２１との境界部にジグザグ状に設けられている。メモリセルアレイ１１の端部には、ビット線とメモリストリングとの間を接続するドレイン側選択ゲートに用いられる金属パッド３８、４１が設けられている。チェーンパターン１００ｂは、このドレイン側選択ゲートに用いられる金属パッド３８と金属パッド４１との間の接合不良を検出する試験パターンである。
【0025】
チェーンパターン１００ｃは、Ｚ方向から見た平面視において、階段構造部２１と該階段構造部２１の周辺にある試験領域としてのＴＥＧ領域Ｒｔｅｇとの両方に重複する。即ち、チェーンパターン１００ｃは、階段領域Ｒ２１とＴＥＧ領域Ｒｔｅｇとの境界部にジグザグ状に設けられている。チェーンパターン１００ｃは、階段構造部２１およびＴＥＧ領域Ｒｔｅｇにある金属パッド３８と金属パッド４１との間の接合不良を検出する。
【0026】
メモリセルアレイ領域Ｒ１１と階段領域Ｒ２１との境界部、および、階段領域Ｒ２１とＴＥＧ領域Ｒｔｅｇとの境界部では、アレイチップ１の構造が変化する。この構造の変化は、金属パッド３８、４１の接続不良の原因となるおそれがある。従って、本実施形態では、メモリセルアレイ領域Ｒ１１だけでなく、このようなメモリセルアレイ領域Ｒ１１と階段領域Ｒ２１との境界部、あるいは、メモリセルアレイ領域Ｒ１１とＴＥＧ領域Ｒｔｅｇとの境界部にチェーンパターン１００ａ～１００ｃを配置している。これにより、金属パッド３８、４１の接続不良を検出し易くなる。
【0027】
ＴＥＧ領域Ｒｔｅｇには、金属パッド４６が設けられている。第３または第４パッドとしての金属パッド４６は、アレイチップ１および回路チップ２の外部デバイスとの接続を可能にする。金属パッド４６は、チェーンパターン１００ａ～１００ｃの端部に接続されており、外部からチェーンパターン１００ａ～１００ｃに試験信号を入力するために設けられている。例えば、各チェーンパターン１００ａ～１００ｃの両端にそれぞれ金属パッド４６が接続されている。チェーンパターン１００ａ～１００ｃの一端の金属パッド４６と他端の金属パッド４６との間に電力を印加して、各チェーンパターン１００ａ～１００ｃの抵抗値を測定する。この抵抗値が所定の閾値よりも大きい場合に、金属パッド３８と金属パッド４１との間に接続不良が発生していると判断することができる。
【0028】
【0029】
図５に示すように、チェーンパターン１００ａ～１００ｃ（以下、まとめて、チェーンパターン１００ともいう）は、配線層３６と、ビアプラグ３７と、金属パッド３８と、金属パッド４１と、ビアプラグ４２と、配線層４３とがこの順番で連続して直列に接続された構成を有する。
【0030】
チェーンパターン１００は、配線層３６と、ビアプラグ３７と、金属パッド３８と、金属パッド４１と、ビアプラグ４２と、配線層４３とが１つずつ直列に接続された単位チェーン構造Ｕ１を有する。チェーンパターン１００は、単位チェーン構造Ｕ１を１つだけ有してもよいし、複数の単位チェーン構造Ｕ１を直列接続して構成されてもよい。単位チェーン構造Ｕ１は、金属パッド３８と金属パッド４１との接合部を１つ含む。従って、チェーンパターン１００は、直列接続される単位チェーン構造Ｕ１の数と同数の接合部を含むことになる。このようなチェーンパターン１００を試験することによって、チェーンパターン１００に含まれる単位チェーン構造Ｕ１の接合部を試験することができる。
【0031】
１つのチェーンパターン１００に直列接続される単位チェーン構造Ｕ１の個数は、特に限定しない。しかし、直列接続されるチェーンパターン１００の数は、１以上であり、１０×１０３～１０×１０６の場合がある。
【0032】
図４に示す接合部Ｂは、金属パッド３８と金属パッド４１との接合部である。ビアプラグ３７、４２は、接合部Ｂに重複しており、図４では表示されていない。配線層３６および配線層４３は、隣接する複数の接合部Ｂ間に交互に接続されている。また、配線層３６または４３は、図３に示すように金属パッド４６から接合部Ｂまで延伸しており、金属パッド４６と接合部Ｂの金属パッド４１との間に接続されている。チェーンパターン１００の配線位置および配線長さは、任意であり、特に限定しない。ただし、図４では図示しないが、チェーンパターン１００ｂ、１００ｃは、メモリセルアレイ領域Ｒ１１と階段領域Ｒ２１との境界部、および、階段領域Ｒ２１とＴＥＧ領域Ｒｔｅｇとの境界部を、Ｘ方向に往復して交差することが好ましい。これにより、チェーンパターン１００ｂ、１００ｃは、これらの境界部における接続不良を効率的に試験することができる。
【0033】
図６は、チェーンパターン１００および金属パッド４６の構成例を示す該略図である。
【0034】
配線層４３は、配線層４３＿１、４３＿２を含む。配線層４３＿１、４３＿２はチェーンパターン１００の両端にある接合部Ｂから金属パッド４６までの配線であり、チェーンパターン１００の端部の配線である。配線層４３＿１、４３＿２は、外部との接続に用いられる金属パッド４６から最初（または最後）の接合部Ｂまでの配線層４３である。あるいは、配線層４３＿１、４３＿２は、金属パッド４６から最初（または最後）の金属パッド３８または４１までの配線層４３と言ってもよい。
【0035】
配線層３６は、配線層３６＿１、３６＿２を含む。配線層３６＿１、３６＿２はチェーンパターン１００の両端にある接合部Ｂから金属パッド４６までの配線であり、チェーンパターン１００の端部の配線である。配線層３６＿１、３６＿２は、外部との接続に用いられる金属パッド４６から最初（または最後）の接合部Ｂまでの配線層３６である。あるいは、配線層３６＿１、３６＿２は、金属パッド４６から最初（または最後）の金属パッド３８または４１までの配線層３６と言ってもよい。
【0036】
配線層４３＿１、４３＿２の長さをそれぞれＬ４３＿１、Ｌ４３＿２とする。配線層３６＿１、３６＿２の長さをそれぞれＬ３６＿１、Ｌ３６＿２とする。このとき、配線長Ｌ４３＿１、Ｌ４３＿２、Ｌ３６＿１、Ｌ３６＿２と接合不良率との関係は図７のグラフに示す関係となることがわかった。また、貼合パッド３８と貼合パッド４１との間の配線層３６およびその他の貼合パッド間の配線層３６のそれぞれの長さと接合不良率との関係も同様の関係を有することがわかった。
【0037】
図７は、配線長Ｌ４３＿１、Ｌ４３＿２、Ｌ３６＿１、Ｌ３６＿２と接合部Ｂの歩留まりとの関係を示すグラフである。このグラフから、配線長Ｌ４３＿１、Ｌ４３＿２、Ｌ３６＿１、Ｌ３６＿２が長いと、歩留まりが低下していることがわかる。これは、各チェーンパターン１００の端部の配線層３６、４３の配線長Ｌ４３＿１、Ｌ４３＿２、Ｌ３６＿１、Ｌ３６＿２が長いと、接合部Ｂにおける金属パッド４１と金属パッド３８との接合不良が増大していることを意味する。例えば、配線層３６、４３の配線長Ｌ４３＿１、Ｌ４３＿２、Ｌ３６＿１、Ｌ３６＿２は、１ｍｍを超えると、歩留まりは低下し始める。従って、配線層３６、４３の配線長Ｌ４３＿１、Ｌ４３＿２、Ｌ３６＿１、Ｌ３６＿２は、１ｍｍ以下であることが好ましい。また、貼合パッド３８と貼合パッド４１との間の配線層３６およびその他の貼合パッド間の配線層３６のそれぞれの長さについても、１ｍｍを超えると、同様に歩留まりが低下し始める。
【0038】
即ち、金属パッド４６からビアプラグ３７までの配線層３６の長さＬ３６＿１、Ｌ３６＿２は、１ｍｍ以下であることが好ましい。金属パッド４６からビアプラグ４２までの配線層４３の長さＬ４３＿１、Ｌ４３＿２は、１ｍｍ以下であることが好ましい。さらに、貼合パッド３８と貼合パッド４１との間の配線層３６およびその他の貼合パッド間の配線層３６のそれぞれの長さも１ｍｍ以下であることが好ましい。これにより、金属パッド４１と金属パッド３８との接合不良を低減させ、歩留まりの向上に繋がる。尚、この接合不良は、チェーンパターン１００のチェーン規模（単位チェーン構造Ｕ１の連結個数）には依存しないことが分かった。
【0039】
次に、金属パッド４１と金属パッド３８との接合不良について説明する。
【0040】
図８は、金属パッド４１と金属パッド３８との接合不良の一例を示す該略断面図である。図８の左側の金属パッド３８と金属パッド４１は、貼合面Ｓにおいて正常に接合されている。図８の右側の金属パッド３８と金属パッド４１は、貼合面Ｓにおいて離間しており、接合不良となっている。これは、金属パッド３８および／または４１の材料がＣＭＰ（Chemical Mechanical Polishing）等の工程においてコロージョンにより削られてしまうからである。
【0041】
図９および図１０は、回路チップ２の金属パッド３８のディッシングの様子を示す図である。尚、図９および図１０では、回路チップ２について説明するが、アレイチップ１の金属パッド４１のディッシングについても同様である。
【0042】
アレイチップ１と回路チップ２とを貼合する前に、前工程において、金属パッド３８および層間絶縁膜１４は、ＣＭＰ法を用いて研磨され、平坦化される。このＣＭＰ工程において、金属パッド３８は、研磨パッドによって物理的に研磨されるだけでなく、スラリが金属パッド３８に接触して化学的に研磨される。例えば、金属パッド３８の材料の銅は、スラリによって、Ｃｕ→Ｃｕ２＋＋２ｅ－の化学反応によって削られる。このスラリと金属パッド３８の材料（例えば、銅）との化学反応は、金属パッド３８の配置密度（単位面積当たりの金属パッド３８の露出面積）に依存して変化する。即ち、金属パッド３８の配置密度の高い領域では、スラリは、多くの金属パッド３８の研磨に使用されるため、スラリのケミカルポテンシャルが低くる。一方、金属パッド３８の配置密度の低い領域では、スラリは、少ない金属パッド３８の研磨にしか使用されないため、スラリのケミカルポテンシャルが高いまま維持される。従って、金属パッド３８の配置密度の高い領域では、金属パッド３８はさほど削られず、ディッシングが生じにくい。一方、金属パッド３８の配置密度の低い領域では、金属パッド３８は削られ易く、ディッシングが生じ易い。アレイチップ１の金属パッド４１についても同様のことが言える。
【0043】
従って、例えば、図９に示すように、半導体チップあるいは半導体ウェハの端部Ｅにおいて、金属パッド３８、４１は、窪んでいることが多く、接合不良を生じやすい。また、図１０に示すように、金属パッド３８、４１の密度の高い領域に比較して、その密度の低い領域において、金属パッド３８、４１が、窪んでいることが多く、接合不良を生じやすい。
【0044】
【0045】
上記のように、金属パッド４６からビアプラグ３７までの配線層３６の長さＬ３６＿１、Ｌ３６＿２を１ｍｍ以下にすることによって、金属パッド３８のディッシングが抑制される。これは、配線層３６、４３の長さを１ｍｍ以下にすることによって、金属パッド３８、４６の露出密度が低下する。金属パッド４６からビアプラグ４２までの配線層４３の長さＬ４３＿１、Ｌ４３＿２、並びに、貼合パッド３８と貼合パッド４１との間の配線層３６およびその他の貼合パッド間の配線層３６のそれぞれの長さについても同様である。その結果、本実施形態による半導体装置は、配線同士の接合不良を抑制し、歩留まりを向上させることができる。
【0046】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0047】
１：アレイチップ、２：回路チップ、１１：メモリセルアレイ、１２：絶縁膜、１３，１４：層間絶縁膜、１５，１６：基板、 ２１：階段構造部、２２，３３：コンタクトプラグ、 ２３：ワード配線層、２４，３７，４２，４５：ビアプラグ、 ３１：トランジスタ、３２：ゲート電極、 ３４，３５，４３，４４：配線層、 ３６：配線層、３８，４１，４６：金属パッド、４７：パッシベーション膜、１００ａ～１００ｃ：チェーンパターン、
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
