特許 7488778 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-14

(45)【発行日】2024-05-22

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240515BHJP

   H01L 29/78 20060101ALI20240515BHJP

   H01L 21/8234 20060101ALI20240515BHJP

   H01L 27/06 20060101ALI20240515BHJP

   H01L 29/06 20060101ALI20240515BHJP

   H01L 29/739 20060101ALI20240515BHJP

【ＦＩ】

H01L29/78 658H

H01L27/06 102A

H01L29/06 301F

H01L29/06 301V

H01L29/78 301D

H01L29/78 301V

H01L29/78 652P

H01L29/78 652Q

H01L29/78 653C

H01L29/78 655D

H01L29/78 655G

H01L29/78 657D

【請求項の数】 8

(21)【出願番号】P 2021012793

(22)【出願日】2021-01-29

(65)【公開番号】P2022116567

(43)【公開日】2022-08-10

【審査請求日】2023-02-02

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】下條 亮平

(72)【発明者】

【氏名】南川 陽代

(72)【発明者】

【氏名】早瀬 茂昭

【審査官】上田 智志

(56)【参考文献】

【文献】特開２０１９－１６１１２５（ＪＰ，Ａ）

【文献】特開２００９－２６７３９４（ＪＰ，Ａ）

【文献】特開２０１１－２４３６９４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６、２１／８２３４、

２９／０６、２９／７３９、２９／７８

(57)【特許請求の範囲】

【請求項1】

第１半導体層、第２半導体層、第３半導体層、第４半導体層、第５半導体層および第６半導体層を含む半導体部であって、前記第１半導体層、前記第３半導体層および前記第５半導体層は、第１導電形を有し、前記第２半導体層、前記第４半導体層および前記第６半導体層は、第２導電形を有する、半導体部と、
前記半導体部の裏面上に設けられた第１電極と、
前記半導体部の表面上に設けられた少なくとも１つの第２電極であって、前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第３半導体層は、前記第２半導体層と前記第２電極との間に設けられ、前記第２電極に電気的に接続され、前記第４半導体層および前記第５半導体層は、前記第１半導体層と前記第１電極との間に設けられ、前記第１電極の表面に沿って並び、それぞれ前記第１電極に電気的に接続されるように設けられる、第２電極と、
前記半導体部と前記第２電極との間に設けられ、前記半導体部に設けられたトレンチの内部に配置される制御電極であって、前記トレンチの内面を覆う第１絶縁膜により前記半導体部から電気的に絶縁され、前記第１絶縁膜を介して前記第１半導体層および前記第２半導体層に向き合い、前記第２電極から第２絶縁膜により電気的に絶縁された、制御電極と、
前記半導体部の前記表面上に第３絶縁膜を介して設けられ、前記第２電極から離間して配置され、前記制御電極に電気的に接続された制御配線であって、前記第６半導体層は、前記第１半導体層と前記制御配線との間に設けられ、前記第５半導体層は、前記第１電極と前記第６半導体層との間に設けられる部分を含む、制御配線と、
を備え、
前記半導体部は、少なくとも前記第５半導体層と前記第６半導体層との間に設けられたキャリアトラップを含み、
前記第６半導体層は、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含み、前記第２半導体層に接続され、前記第２電極に電気的に接続され、
複数の前記第２電極が前記半導体部の前記表面に沿って並び、
前記制御配線は、隣り合う２つの前記第２電極の間に設けられる半導体装置。

【請求項2】

前記第６半導体層は、前記第３絶縁膜に接し、
前記第２半導体層は、前記第１電極から前記第２電極に向かう第１方向における第１層厚を有し、
前記第３半導体層は、前記第１方向における第２層厚を有し、
前記第６半導体層は、前記第１方向における第３層厚を有し、
前記第３層厚は、前記第１層厚と前記第２層厚の和よりも厚い、請求項１記載の半導体装置。

【請求項3】

前記第６半導体層の前記第３層厚は、前記第１方向における前記半導体部の前記表面と前記トレンチの底との間隔よりも厚く、
前記第６半導体層は、前記第１半導体層と前記制御電極との間に位置する部分を含む請求項２記載の半導体装置。

【請求項4】

前記キャリアトラップの分布の中心から前記第６半導体層に至る前記第１方向の距離は、前記キャリアトラップの分布の中心から前記第５半導体層に至る前記第１方向の距離よりも短い請求項２または３に記載の半導体装置。

【請求項5】

前記半導体部は、第２導電形の第７半導体層をさらに含み、
前記第７半導体層は、前記第２半導体層と前記第２電極との間に設けられ、
前記第３半導体層および前記第７半導体層は、前記第２半導体層上に並び、
前記第３半導体層は、前記第１絶縁膜に接するように設けられ、
前記第７半導体層は、前記第２電極に電気的に接続され、
前記第２半導体層は、前記第７半導体層を介して、前記第２電極に電気的に接続される請求項１～４のいずれか１つに記載の半導体装置。

【請求項6】

前記半導体部は、前記第２半導体層および前記第３半導体層を含む活性領域と、前記表面に沿って前記活性領域を囲む終端領域と、を有し、
前記半導体部は、前記第１導電形の第８半導体層と、前記第２導電形の第９半導体層と、をさらに含み、
前記第８半導体層は、前記第１半導体層と前記第４半導体層との間、および、前記第１半導体層と前記第５半導体層との間に設けられ、前記第１半導体層の第１導電形不純物の濃度よりも高濃度であって、前記第５半導体層の第１導電形不純物の濃度よりも低濃度の第１導電形不純物を含み、
前記第９半導体層は、前記終端領域に設けられ、前記終端領域と前記活性領域との間の境界に沿って延在し、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含み、
前記第５半導体層は、前記前記第１電極と前記第９半導体層との間に設けられず、
前記第８半導体層は、前記第１電極と前記第９半導体層との間に延在し、前記第１電極に接する請求項１～５のいずれか１つに記載の半導体装置。

【請求項7】

前記第１電極から前記第２電極に向かう第１方向に見た平面視における、前記第９半導体層から前記第５半導体層に至る第１距離は、前記第１方向に沿って前記第１電極から前記第９半導体層に至る第２距離よりも短い請求項６記載の半導体装置。

【請求項8】

前記半導体部は、前記第１電極と前記第９半導体層との間に設けられたキャリアトラップを含む請求項６または７に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置に関する。

【背景技術】

【0002】

電力制御用半導体装置には、高い電流耐性が求められる。例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とダイオードとを一体化した半導体装置がある。このような構成の半導体装置では、スイッチング特性を改善するために用いられるデバイス構造が電流耐性を低下させる場合がある。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１９－５４０７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態は、スイッチング時の過電流を抑制できる半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、半導体部と、第１電極と、少なくとも１つの第２電極と、制御電極と、制御配線と、を備える。前記半導体部は、第１半導体層、第２半導体層、第３半導体層、第４半導体層、第５半導体層および第６半導体層を含む。前記第１半導体層、前記第３半導体層および前記第５半導体層は、第１導電形を有し、前記第２半導体層、前記第４半導体層および前記第６半導体層は、第２導電形を有する。前記第１電極は、前記半導体部の裏面上に設けられる。前記第２電極は、前記半導体部の表面上に設けられる。前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられる。前記第３半導体層は、前記第２半導体層と前記第２電極との間に設けられ、前記第２電極に電気的に接続される。前記第４半導体層および前記第５半導体層は、前記第１半導体層と前記第１電極との間に設けられ、前記１電極の表面に沿って並び、それぞれ前記第１電極に電気的に接続される。前記制御電極は、前記半導体部と前記第２電極との間に設けられ、前記半導体部に設けられたトレンチの内部に配置される。前記制御電極は、前記トレンチの内面を覆う第１絶縁膜により前記半導体部から電気的に絶縁され、前記第１絶縁膜を介して前記第１半導体層および前記第２半導体層に向き合い、前記第２電極から第２絶縁膜により電気的に絶縁される。前記制御配線は、前記半導体部の前記表面上に第３絶縁膜を介して設けられる。前記制御配線は、前記第２電極から離間して設けられ、前記制御電極に電気的に接続される。前記第６半導体層は、前記第１半導体層と前記制御配線との間に設けられ、前記第５半導体層は、前記第１電極と前記第６半導体層との間に設けられる部分を含む。前記半導体部は、少なくとも前記第５半導体層と前記第６半導体層との間に設けられたキャリアトラップを含む。前記第６半導体層は、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含み、前記第２半導体層に接続され、前記第２電極に電気的に接続される。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体装置を示す模式断面図である。

【図2】実施形態に係る半導体装置を示す模式図である。

【図3】実施形態に係る半導体装置を示す別の模式断面図である。

【図4】実施形態に係る半導体装置を示すさらなる別の模式断面図である。

【図5】実施形態の変形例に係る半導体装置を模式的に示す斜視図である。

【発明を実施するための形態】

【0007】

以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。

【0008】

さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。

【0009】

図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、ＩＧＢＴとダイオードとを一体化した、所謂、逆導通型ＩＧＢＴである。

【0010】

図１に示すように、半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、制御電極４０と、を備える。半導体部１０は、例えば、シリコンである。

【0011】

第１電極２０は、半導体部１０の裏面上に設けられる。第１電極２０は、例えば、コレクタ電極である。第２電極３０は、半導体部１０の表面上に設けられる。第２電極３０は、例えば、エミッタ電極である。第１電極２０および第２電極３０は、例えば、アルミニウムを含む金属である。

【0012】

半導体部１０は、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１２と、第１導電形の第３半導体層１３と、第２導電形の第４半導体層１４と、第１導電形の第５半導体層１５と、第２導電形の第６半導体層１６（図２（ｂ）参照）と、第２導電形の第７半導体層１７（図２（ｂ）参照）と、第１導電形の第８半導体層１８と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。

【0013】

第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。第１半導体層１１は、例えば、ｎ形ベース層である。

【0014】

第２半導体層１２は、第１半導体層１１と第２電極３０との間に設けられる。第２半導体層１２は、例えば、ｐ形ベース層である。

【0015】

第３半導体層１３は、第２半導体層１２と第２電極３０との間に設けられる。第３半導体層１３は、第２電極３０に電気的に接続される。第３半導体層１３は、例えば、ｎ形エミッタ層である。第３半導体層１３は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。

【0016】

第４半導体層１４および第５半導体層１５は、第１半導体層１１と第１電極２０との間に設けられる。第４半導体層１４および第５半導体層１５は、第１電極２０に沿って並ぶ。第４半導体層１４および第５半導体層１５は、それぞれ、第１電極２０に電気的に接続される。第４半導体層１４は、例えば、ｐ形コレクタ層である。第５半導体層１５は、例えば、ｎ形カソード層である。第５半導体層１５は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。

【0017】

第８半導体層１８は、第１半導体層１１と第４半導体層１４との間に設けられる。また、第８半導体層１８は、第１半導体層１１と第５半導体層１５との間にも設けられる。第８半導体層１８は、例えば、ｎ形バッファ層である。第８半導体層１８は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。また、第８半導体層１８の第１導電形不純物の濃度は、第５半導体層１５の第１導電形不純物の濃度よりも低い。

【0018】

制御電極４０は、半導体部１０と第２電極３０との間に設けられる。制御電極４０は、例えば、ゲート電極である。半導体部１０は、表面側に設けられたトレンチＧＴを有し、制御電極４０は、トレンチＧＴの内部に設けられる。制御電極４０は、例えば、導電性を有するポリシリコンである。

【0019】

制御電極４０は、第１絶縁膜４３により半導体部１０から電気的に絶縁される。第１絶縁膜４３は、例えば、ゲート絶縁膜である。また、制御電極４０は、第２絶縁膜４５により第２電極３０から電気的に絶縁される。第２絶縁膜４５は、例えば、層間絶縁膜である。第１絶縁膜４３および第２絶縁膜４５は、例えば、シリコン酸化膜である。

【0020】

半導体部１０のトレンチＧＴは、第３半導体層１３の上面から第１半導体層１１中に至る深さを有する。第１絶縁膜４３は、第１半導体層１１と制御電極４０との間に設けられた部分と、第２半導体層１２と制御電極４０との間に設けられた部分と、を含む。第３半導体層１３は、第２半導体層１２と第２電極３０との間において第１絶縁膜４３に接するように設けられる。

【0021】

半導体装置１は、複数の第４半導体層１４と、複数の第５半導体層１５と、を備える。第４半導体層１４および第５半導体層１５は、第１電極２０と第８半導体層１８との間において、第１電極２０に沿って交互に並ぶように設けられる。これにより、半導体装置１は、ＩＧＢＴモードおよびダイオードモードの両方において動作する。

【0022】

図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。図２（ａ）は、半導体装置１の表面を表す平面図である。図２（ｂ）は、図２（ａ）中に破線で示す領域ＩＩＢにおける半導体部１０を示す斜視図である。なお、図１は、図２（ａ）中に示すＩ－Ｉ線に沿った断面図である。

【0023】

図２（ａ）に示すように、半導体装置１は、複数の第２電極３０と、制御配線５０と、フィールドプレート６０と、制御パッドＧＰと、を備える。制御配線５０、フィールドプレート６０および制御パッドＧＰは、例えば、アルミニウムを含む金属である。

【0024】

第２電極３０は、半導体部１０の表面上において、例えば、Ｘ方向に延在し、Ｙ方向に並ぶ。制御配線５０は、複数の第２電極３０を囲むように設けられる。また、制御配線５０は、隣り合う第２電極３０の間に延在するように設けられる。制御配線５０は、制御パッドＧＰに電気的に接続される。複数の第２電極３０および制御配線５０は、相互に離間し、電気的に絶縁されるように設けられる。

【0025】

フィールドプレート６０は、制御配線５０を囲むように設けられる。フィールドプレート６０は、制御配線５０から離間し、電気的に絶縁されるように設けられる。

【0026】

図２（ｂ）に示すように、半導体部１０は、第２導電形の第６半導体層１６と、第２導電形の第７半導体層１７と、をさらに含む。なお、図２（ｂ）では、第１絶縁膜４３（図１参照）を省略している。

【0027】

第６半導体層１６は、第１半導体層１１と制御配線５０（図２（ａ）参照）との間に設けられる。第６半導体層１６は、制御配線５０に沿って、Ｘ方向に延在する。また、第６半導体層１６は、第１電極２０から第２電極３０に向かう方向（Ｚ方向）において、第３半導体層１３の上面から第１半導体層１１中に至る厚さを有する。

【0028】

第６半導体層１６は、第２半導体層１２の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。第２半導体層１２は、第６半導体層１６に接続される。

【0029】

第７半導体層１７は、第２半導体層１２と第２電極３０（図示しない）との間に設けられる。第３半導体層１３および第７半導体層１７は、例えば、第２半導体層１２の上面に沿った方向（Ｙ方向）に並ぶ。第７半導体層１７は、例えば、ｐ形コンタクト層である。第７半導体層１７は、第２半導体層１２の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。

【0030】

図２（ｂ）中に示す領域ＣＲは、第２電極３０が半導体部１０に接するコンタクト領域を表している。領域ＣＲは、第３半導体層１３、第７半導体層１７および第６半導体層１６に跨って設けられる。すなわち、第３半導体層１３、第７半導体層１７および第６半導体層１６は、第２電極３０に電気的に接続される。第２半導体層１２は、第７半導体層１７を介して、第２電極３０に電気的に接続される。

【0031】

図２（ｂ）に示すように、半導体部１０は、第５半導体層１５と第６半導体層１６との間に設けられるキャリアトラップＣＴをさらに含む。キャリアトラップＣＴは、例えば、第１半導体層１１中に設けられる。例えば、キャリアトラップＣＴがＺ方向に分布している場合、キャリアトラップＣＴの分布の中心から第５半導体層１５（もしくは、第１電極２０）に至るＺ方向の距離は、キャリアトラップＣＴの分布の中心から第６半導体層１６に至るＺ方向の距離よりも長い。ここで、「分布の中心」とは、例えば、キャリアトラップＣＴの密度が最大となる位置である。また、キャリアトラップＣＴの密度が一定以上となる領域を有する場合、その領域のＺ方向における中心を「分布の中心」としても良い。

【0032】

キャリアトラップＣＴは、例えば、水素原子（Ｈ）もしくはヘリウム原子（Ｈｅ）を半導体部１０にイオン注入することにより形成される。例えば、イオン注入により生じる結晶欠陥は、半導体中に深い準位を形成する。このような深い準位は、半導体中のキャリア（電子および正孔）を捕獲し、再結合させる。すなわち、キャリアトラップもしくはキャリアキラーとして働く。すなわち、キャリアトラップＣＴを設けることにより、第１半導体層１１中の正孔と電子を再結合させ、キャリア密度を減少させることができる。また、キャリアトラップＣＴは、半導体中に白金（Ｐｔ）などの金属原子を拡散させることにより形成することもできる。

【0033】

図３は、実施形態に係る半導体装置１を示す別の模式断面図である。図３は、図２（ａ）中に示すＩＩＩ－ＩＩＩ線に沿った断面図である。

【0034】

図３に示すように、第６半導体層１６は、第１半導体層１１と制御配線５０との間に設けられる。第６半導体層１６と制御配線５０との間には、第３絶縁膜４７が設けられる。第６半導体層１６は、第３絶縁膜４７により制御配線５０から電気的に絶縁される。
第６半導体層１６のＺ方向の厚さは、トレンチＧＴのＺ方向の深さよりも厚い。すなわち、第６半導体層１６は、第１半導体層１１と制御電極４０との間に位置する部分を含む。

【0035】

制御電極４０は、制御配線５０に電気的に接続される。制御電極４０は、制御配線５０のコンタクト部５３を介して制御配線５０に電気的に接続される。コンタクト部５３は、例えば、第３絶縁膜４７に設けられるコンタクトホール中に延在する。

【0036】

第５半導体層１５は、第１電極２０と第６半導体層１６との間に設けられる。また、第１電極２０と第６半導体層１６との間において、第４半導体層１４および第５半導体層１５は、例えば、第１電極２０の表面に沿った方向（Ｘ方向）に交互に配置される。

【0037】

キャリアトラップＣＴは、第５半導体層１５と第６半導体層１６との間に設けられる。また、キャリアトラップＣＴは、第４半導体層１４と第６半導体層１６との間にも設けられる。

【0038】

実施形態では、第６半導体層１６を設けることにより、半導体装置１の導通特性を改善することができる。

【0039】

例えば、第６半導体層１６を有さない逆導通型ＩＧＢＴのダイオードモードにおいて（図１参照）、制御電極４０に閾値電圧よりも高いゲート電圧を印加し、第１絶縁膜４３と第２半導体層１２との界面に反転層を誘起する。これにより、第５半導体層１５から第１半導体層１１へ電子が注入され、第１半導体層１１から反転層を介して第３半導体層１３へ電子が流れる。例えば、第１電極２０と第２電極３０との間に印加される順方向電圧が小さい場合には、制御電極４０により誘起された反転層を介して順方向電流が流れる。さらに、順方向電圧が大きくなるにつれて、第２半導体層１２から第１半導体層１１へ正孔が注入されるようになり、順方向電流が急増する。この際、順方向電圧が低下する、所謂、スナップバックが生じる。

【0040】

半導体装置１では、第６半導体層１６を制御配線５０の直下の領域に設けることにより、ＩＧＢＴモードの動作に影響を与えることなく、ダイオードモードのスナップバックを抑制することができる。すなわち、第６半導体層１６は、第２半導体層１２の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含むため、第１電極２０と第２電極３０との間に印加される順方向電圧が小さい場合でも、第６半導体層１６から第１半導体層１１へ正孔が注入される。これにより、順方向電流の立ち上がり電圧が小さくなり、スナップバックが抑制される。

【0041】

しかしながら、ダイオードモードのオン状態において、第６半導体層１６から注入される正孔により、第１半導体層１１のキャリア密度が高くなる。このため、ダイオードモードをオフ状態に移行させる過程において、第１半導体層１１から排出されるキャリアが多くなり、第２電極３０と第６半導体層１６とのコンタクト領域に、素子破壊に至る過電流が流れる場合がある。

【0042】

半導体装置１では、第６半導体層１６上に制御配線５０が設けられる。このため、第２電極３０と第６半導体層１６との間のコンタクト面積が制限される（図２（ｂ）参照）。このため、ダイオードモードのオン状態からオフ状態に移行する過程（ターンオフ過程）において、第６半導体層１６の直下に位置する第１半導体層１１の領域からキャリアを第２電極３０へ排出する経路に電流集中が生じ易い。すなわち、第６半導体層１６を設けることにより、過電流が流れ易い構造となる。

【0043】

このような過電流を抑制するために、例えば、第１電極２０と第６半導体層１６との間に、第５半導体層１５を配置しないことにより、第６半導体層１６からの正孔注入を抑制することが考えられる。しかしながら、そうのような構造では、スナップバックを抑制する効果が失われる。

【0044】

実施形態に係る半導体装置１では、第５半導体層１５と第６半導体層１６との間にキャリアトラップＣＴを設けることにより、第１半導体層１１中のキャリア密度を低減する。これにより、ターンオフ過程における過電流を抑制することが可能となる。その結果、半導体装置１では、ダイオードモードの動作におけるスナップバックおよび過電流の両方を抑制することができる。

【0045】

図４（ａ）および（ｂ）は、実施形態に係る半導体装置を示すさらなる別の模式断面図である。図４（ａ）は、図２（ａ）中に示すＩＶＡ－ＩＶＡ線に沿った断面図である。図４（ｂ）は、図２（ａ）中に示すＩＶＢ－ＩＶＢ線に沿った断面図である。

【0046】

図４（ａ）に示すように、半導体装置１は、活性領域（Active region）と、終端領域（Termination region）と、を備える。活性領域は、例えば、第２半導体層１２、第３半導体層１３および第７半導体層１７を含む。終端領域は、活性領域を囲むように設けられる。

【0047】

半導体部１０は、第２導電形の第９半導体層１９をさらに含む。第９半導体層１９は、終端領域に設けられ、活性領域と終端領域との間の境界に沿って延在する。第９半導体層１９は、例えば、ｐ形ガードリングである。第９半導体層１９は、第２半導体層１２の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。

【0048】

制御配線５０は、第９半導体層１９の上に設けられ、活性領域と終端領域との間の境界に沿って延在する部分を含む（図２（ａ）参照）。制御配線５０と第９半導体層１９との間には、第３絶縁膜４７が設けられる。制御配線５０は、第３絶縁膜４７により、第９半導体層１９から電気的に絶縁される。

【0049】

フィールドプレート６０は、第３絶縁膜４７を介して、第９半導体層１９の上に設けられる。また、フィールドプレート６０は、第９半導体層１９の外縁から外側へ張り出すように設けられる。フィールドプレート６０は、コンタクト部６３を介して、第９半導体層１９に電気的に接続される。コンタクト部６３は、第３絶縁膜４７に設けられたコンタクトホール内に延在するように設けられる。フィールドプレート６０は、第９半導体層１９の外縁における降伏電圧、すなわち、終端部の耐圧を高くするために設けられる。

【0050】

図４（ａ）に示すように、第９半導体層１９は、第１半導体層１１と制御配線５０との間に設けられる。第９半導体層１９は、半導体部１０の表面から第１半導体層１１中に至るＺ方向の厚さを有する。第９半導体層１９のＺ方向の厚さは、第２半導体層１２のＺ方向の厚さと第３半導体層１３のＺ方向の厚さとの和よりも厚い。また、第９半導体層１９は、第２半導体層１２に接続される。

【0051】

半導体装置１では、第５半導体層１５は、第９半導体層１９と第１電極２０との間に位置しないように設けられる。第８半導体層１８は、第９半導体層１９と第１電極２０との間において、第１電極２０に接するように設けられる。

【0052】

このような終端構造は、ダイオードモードのオン状態において、第９半導体層１９から第１半導体層１１への正孔注入を抑制する。すなわち、第１電極２０から第５半導体層１５を介して、第９半導体層１９の直下に位置する第１半導体層１１の領域に注入される電子の量を低減することができる。これに対応して、第９半導体層１９から第１半導体層１１へ注入される正孔の量も低減される。この結果、第１半導体層１１の第９半導体層１９の直下に位置する領域におけるキャリア密度が低減され、ターンオフ過程におけるキャリアの排出に伴う電流を抑制することができる。したがって、第１半導体層１１から第９半導体層１９を介して第２電極３０へ至る正孔の排出経路における電流集中を緩和し、過電流による素子破壊を防ぐことができる。

【0053】

上記の観点からすれば、第５半導体層１５の端から第９半導体層１９に至る距離を長くすることが好ましい。一方、第５半導体層１５の端から第９半導体層１９に至る距離を長くし過ぎると、ダイオード特性を劣化させる恐れがある。

【0054】

実施形態に係る半導体装置１では、例えば、Ｚ方向に見た平面視における第５半導体層１５の端から第９半導体層１９に至る距離ＨＤを、第１電極２０から第９半導体層１９に至る距離ＶＤを超えない範囲において広くする。言い換えれば、第９半導体層１９の直下に位置する第８半導体層１８の領域から第５半導体層１５までの距離ＨＤは、第１電極２０から第９半導体層１９に至る距離ＶＤよりも短かくする。これにより、ダイオードモードの動作を維持しながら、ターンオフ過程における終端領域の電流を抑制することができる。

【0055】

さらに、第１電極２０と第９半導体層１９との間に、キャリアトラップＣＴを設けても良い。これにより、第９半導体層１９の直下における第１半導体層１１のキャリア密度を低減することができる。キャリアトラップＣＴは、第１半導体層１１の第９半導体層１９直下の領域に設けられる。例えば、キャリアトラップＣＴの分布の中心から第９半導体層１９に至るＺ方向の距離は、キャリアトラップＣＴの分布の中心から第１電極２０に至るＺ方向の距離よりも短い。

【0056】

図４（ｂ）に示すように、制御電極４０は、活性領域から終端領域へ延在するように設けられる。制御電極４０の端は、制御配線５０と第９半導体層１９との間に位置する。第９半導体層１９のＺ方向の厚さは、制御電極４０のＺ方向の厚さよりも厚い。

【0057】

制御電極４０は、第１絶縁膜４３により、第９半導体層１９から電気的に絶縁される。また、制御電極４０と制御配線５０との間には、第３絶縁膜４７が設けられる。制御配線５０は、コンタクト部５３を介して、制御電極４０に電気的に接続される。コンタクト部５３は、第３絶縁膜４７に設けられるコンタクトホール内に延在する。

【0058】

図５は、実施形態の変形例に係る半導体装置２を模式的に示す斜視図である。図５は、図２（ａ）中に示す領域ＩＩＢに対応する部分を示す斜視図である。

【0059】

図５に示すように、半導体装置２では、第２半導体層１２と第５半導体層１５との間にも、キャリアトラップＣＴが設けられている。このように、キャリアトラップＣＴは、Ｚ方向に見た平面視における活性領域全体に設けられても良い。また、Ｚ方向に見た平面視において、第１半導体層１１の全体にキャリアトラップＣＴを設けても良い。

【0060】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0061】

１、２…半導体装置、 １０…半導体部、 １１…第１半導体層、 １２…第２半導体層、 １３…第３半導体層、 １４…第４半導体層、 １５…第５半導体層、 １６…第６半導体層、 １７…第７半導体層、 １８…第８半導体層、 １９…第９半導体層、 ２０…第１電極、 ３０…第２電極、 ４０…制御電極、 ４３…第１絶縁膜、 ４５…第２絶縁膜、 ４７…第３絶縁膜、 ５０…制御配線、 ５３、６３…コンタクト部、 ６０…フィールドプレート、 ＣＴ…キャリアトラップ、 ＧＰ…制御パッド、 ＧＴ…トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】