特許 7488989 複数のＴＳＶを含むＴＳＶグループが層間を接続するオンチップの３次元システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-15

(45)【発行日】2024-05-23

(54)【発明の名称】複数のＴＳＶを含むＴＳＶグループが層間を接続するオンチップの３次元システム

(51)【国際特許分類】

   H03M 13/11 20060101AFI20240516BHJP

   H01L 21/822 20060101ALI20240516BHJP

   H01L 27/04 20060101ALI20240516BHJP

   H01L 25/07 20060101ALI20240516BHJP

   H01L 25/065 20230101ALI20240516BHJP

   H01L 25/18 20230101ALI20240516BHJP

【ＦＩ】

H03M13/11

H01L27/04 T

H01L25/08 C

【請求項の数】 4

【外国語出願】

(21)【出願番号】P 2020094220

(22)【出願日】2020-05-29

(65)【公開番号】P2021190829

(43)【公開日】2021-12-13

【審査請求日】2023-03-10

【新規性喪失の例外の表示】特許法第３０条第２項適用 （１）令和１年１０月１日に ｈｔｔｐｓ：／／ｍｃｓｏｃ－ｆｏｒｕｍ．ｏｒｇ／ｍ２０１９／ｗｐ－ｃｏｎｔｅｎｔ／ｕｐｌｏａｄｓ／２０１９／１０／Ｋｈａｎｈ＿ＯＣＴＴ．ｐｄｆにて発表。 （２）令和１年１０月１日に ２０１９ ＩＥＥＥ １３ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉｃｏｒｅ／Ｍａｎｙ－ｃｏｒｅ Ｓｙｓｔｅｍｓ－ｏｎ－Ｃｈｉｐ（ＭＣＳｏＣ－２０１９）論文集 第２２３～２２８頁にて発表。 （３）令和１年１０月３日に ２０１９ ＩＥＥＥ １３ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉｃｏｒｅ／Ｍａｎｙ－ｃｏｒｅ Ｓｙｓｔｅｍｓ－ｏｎ－Ｃｈｉｐ（ＭＣＳｏＣ－２０１９）にて発表。 （４）令和１年１１月２１日に ｈｔｔｐｓ：／／ｉｅｅｅｘｐｌｏｒｅ．ｉｅｅｅ．ｏｒｇ／ｄｏｃｕｍｅｎｔ／８９０６７２２にて発表。 （５）令和１年１１月７日に ｈｔｔｐｓ：／／ｉｅｅｅｘｐｌｏｒｅ．ｉｅｅｅ．ｏｒｇ／ｄｏｃｕｍｅｎｔ／８８９４０７７にて発表。 （６）令和２年３月に ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ（ＶＬＳＩ）Ｓｙｓｔｅｍｓ 第２８巻 第３号 第６７２～６８５頁にて発表。

(73)【特許権者】

【識別番号】506301140

【氏名又は名称】公立大学法人会津大学

(74)【代理人】

【識別番号】100094525

【弁理士】

【氏名又は名称】土井 健二

(74)【代理人】

【識別番号】100094514

【弁理士】

【氏名又は名称】林 恒徳

(72)【発明者】

【氏名】ベン アブダラ アブデラゼク

(72)【発明者】

【氏名】ダン ナム カイン

【審査官】阿部 弘

(56)【参考文献】

【文献】国際公開第２０１６／０３８６７３（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１３／０２３０９３２（ＵＳ，Ａ１）

【文献】特開平０７－０２０２０８（ＪＰ，Ａ）

【文献】Tsung-Chu Huang，Cluster Error Correction for Real-Time Channels by Unbound Rotation of Two-Dimensional Parity-Check Codes，IEEE Communications Letters，IEEE，2015年04月17日，Volume: 19, Issue: 6，pp. 917 - 920，https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=7088552

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ １３／１１

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２５／０７

ＩＥＥＥ Ｘｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

複数の層を接続する複数のＴＳＶからなるＴＳＶ群が備えられたオンチップの３次元システムであって、
前記ＴＳＶ群に含まれるＴＳＶのそれぞれから送信される第１ビットに基づいて、前記ＴＳＶ群のうち、所定の欠陥を有する欠陥ＴＳＶである可能性がある第１候補ＴＳＶを特定し、
前記第１候補ＴＳＶが排除された前記ＴＳＶ群に含まれるＴＳＶのそれぞれからの送信される第２ビットに基づいて、前記第１候補ＴＳＶが排除された前記ＴＳＶ群のうち、前記欠陥ＴＳＶである可能性がある第２候補ＴＳＶを特定し、
前記第１及び第２候補ＴＳＶごとに、各ＴＳＶが排除された前記ＴＳＶ群に含まれるＴＳＶのそれぞれから送信される第３ビットに基づいて、各ＴＳＶが前記欠陥ＴＳＶであるか否かを判定し、
前記第１及び第２候補ＴＳＶから、前記欠陥ＴＳＶであると判定された１以上のＴＳＶを特定する、
ことを特徴とするオンチップの３次元システム。

【請求項2】

請求項１において、
前記第１候補ＴＳＶを特定する工程では、
前記ＴＳＶ群のうち、同一行に位置する複数のＴＳＶのそれぞれから送信された前記第１ビットに不整合が存在する場合、前記同一行に位置する複数のＴＳＶに前記第１候補ＴＳＶが含まれていると判定し、
前記ＴＳＶ群のうち、同一列に位置する複数のＴＳＶのそれぞれから送信された前記第１ビットに不整合が存在する場合、前記同一列に位置する複数のＴＳＶに前記第１候補ＴＳＶが含まれていると判定する、
ことを特徴とするオンチップの３次元システム。

【請求項3】

請求項１において、
前記第２候補ＴＳＶを特定する工程では、
前記第１候補ＴＳＶが排除された前記ＴＳＶ群のうち、同一行に位置する複数のＴＳＶのそれぞれから送信された前記第２ビットに不整合が存在する場合、前記同一行に位置する複数のＴＳＶに前記第２候補ＴＳＶが含まれていると判定し、
前記第１候補ＴＳＶが排除された前記ＴＳＶ群のうち、同一列に位置する複数のＴＳＶのそれぞれから送信された前記第２ビットに不整合が存在する場合、前記同一列に位置する複数のＴＳＶに前記第２候補ＴＳＶが含まれていると判定する、
ことを特徴とするオンチップの３次元システム。

【請求項4】

請求項１において、
前記欠陥ＴＳＶであるか否かを判定する工程では、
前記第１及び第２候補ＴＳＶごとに、各ＴＳＶが排除された前記ＴＳＶ群のうち、同一行に位置する複数のＴＳＶのそれぞれから送信された前記第３ビットに不整合が存在する場合、前記同一行に位置する複数のＴＳＶに前記欠陥ＴＳＶが含まれていると判定し、
前記第１及び第２候補ＴＳＶごとに、各ＴＳＶが排除された前記ＴＳＶ群のうち、同一列に位置する複数のＴＳＶのそれぞれから送信された前記第３ビットに不整合が存在する場合、前記同一列に位置する複数のＴＳＶに前記欠陥ＴＳＶが含まれていると判定する、
ことを特徴とするオンチップの３次元システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数のＴＳＶを含むＴＳＶグループが層間を接続するオンチップの３次元システムに関する。

【背景技術】

【0002】

集積密度を高めるために、トランジスタを縮小することは、従来から行われている方法である。しかしながら、自然の障壁である原子のサイズに達することにより、トランジスタの縮小は、実行不可能であり、さらに、近い形状であっても非常に高価になる。したがって、より高い集積密度の必要性から、製造プロセスでは、代替的なソリューションを見つける必要がある。また、スループットと電力効率密度とを高めるために、アナログ／ＲＦ、センサー／ＭＥＭＳ、ＲＩＦＤ及びメモリ等の異種技術を同じダイに統合する必要がある。どちらの場合においても、上記のような統合方法は、より高い密度と多様性を実現するために進化する必要がある（非特許文献１）。

【0003】

このような異種間における統合を実現するために、また、従来の２次元ＩＣの集積密度の問題により、有望なソリューションとして３次元ＩＣ（３次元集積回路）が提案されている（非特許文献２）。３次元ＩＣは、デバイスの単一平面を可能にするだけでなく、垂直に積み重ねられた平面、または、完全に垂直な配置及び相互接続をサポートする追加的な統合次元を可能にする。

【0004】

ボンドワイヤ、はんだボール、スルーシリコンビア、または、カップリングを使用した最先端の３次元ＩＣは、個別の製造レイヤーに基づき、それらを積み重ねる（非特許文献２）。特に、製造レイヤーは、特別な相互接続媒体を介して整列されて接続される。相互接続媒体により、信号、電力、または、クロックワイヤを提供するレイヤー間の通信が可能になる。その結果、３次元ＩＣは、様々なテクノロジーを統合することが可能になる。個別に製造することにより、様々なテクノロジーノード及び様々なデバイスタイプが可能になる。また、分子サイズによって制限されるトランジスタを縮小する代わりに、より多くの層を積み重ねることで、ダイ内により多くのトランジスタを配置しながら面積コスト（取り付け面積）を小さく保つことが可能になる。積み重ね構造では、ワイヤ長が短くなり、これによって消費電力が小さくなり、かつ、待ち時間が短くなる。

【0005】

３次元ＩＣに関する技術の中で、シリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ－Ｖｉａ）は、レイヤー間の通信を可能にする最も成熟したものの１つである（非特許文献３）。ビアは層を通過し、さらに熱圧縮によって、これらのビアは２つの層の接続を可能とする。

【0006】

ＴＳＶに基づく３次元ＩＣシステムは、従来の２次元ＩＣシステムよりも高密度、低消費電力、及び異種設計になっているが、将来における大規模で複雑なＳｏＣシステムに関しては、理想的なソリューションではない。これは、ＴＳＶテクノロジーの信頼性に関するいくつかの制限によるものである。第一に、ＴＳＶの製造段階は、積層の不完全性による低歩留まりとして知られており、全ての層からの歩留まり率を蓄積する（非特許文献４、５）。第二に、３次元ＩＣの熱放散は、層が最下層とヒートシンクの間の障害として機能するため、非常に困難である（非特許文献６）。熱ＴＳＶやマイクロ流体チャネル等のいくつかの方法が提案されている。しかしながら、現時点ではまだ不十分である。

【0007】

ＴＳＶの欠陥は、通常、３つのケース（オープン、基盤へのショートまたはブリッジ）のうちの１つにある（非特許文献７）。オープン欠陥は、ＴＳＶの２つの端子を（部分的または全体的に）電気的に切断し、高抵抗ＴＳＶとしてモデル化することができる。欠陥のあるＴＳＶの抵抗によっては、遅延が大きいために、断線またはタイミング違反が発生する場合がある。基板へのショートは、出力端子の電圧をグランドに近づけるＴＳＶから基板（グランド）へのリークを引き起こし、また、ＴＳＶとグランドとの間の追加抵抗としてモデル化することができる。この抵抗が十分に小さい場合、ＴＳＶの出力を強制的にグランド（バイナリでは０）にする。また、抵抗が大きいとタイミング違反が発生する場合がある。ＴＳＶからＴＳＶへのブリッジの欠陥は、２つ以上のＴＳＶが導電性材料で接続されている場合である。その結果、これらのＴＳＶを異なる出力にすることが難しくなる。例えば、１つのＴＳＶが「１」で、１つのＴＳＶが「０」であり、さらに、ブリッジの欠陥によりそれらが接続される場合、出力が浮遊電圧に近くなり、準安定性が生じる。それにもかかわらず、これら３つの主要なＴＳＶ欠陥は、シグナルインテグリティを破壊し、不正な値につながるため、非常に重大である。したがって、システムは、信頼性を維持するためにこれらの欠陥を検出する必要がある。

【0008】

ＴＳＶの信頼性を高めるために、フォールトトレランスプロセスを３つの主要なフェーズに分類する。具体的には、検出、位置特定（診断）、及び回復である。検出と位置特定の場合、組み込み／自己テスト（ＢＩＳＴ）（非特許文献８，９）及び外部テスト（非特許文献１０）は、ＴＳＶに欠陥があるかどうかを判断する２つの一般的な方法である。また、エラー修正コード（ＥＣＣ）（非特許文献１１）または専用回路（非特許文献１２，１３，１４，１５）は、障害の検出及び修正についてもサポートしている。一方、最近の研究では、ハードウェアフォールトトレランス（修正回路（非特許文献１３）、冗長性（非特許文献１６）、信頼性マッピング（非特許文献１７））、情報の冗長性（コーディング技法（非特許文献１１））、アルゴリズムベースのフォールトトレランス（フォールトトレラントルーティング（非特許文献１８）、ランタイム修復（非特許文献１９）、または再マッピング（非特許文献１６））等のいくつかのアプローチがあるリカバリに焦点を当てている。商用のＣＡＤツール及び既存のソリューションは、欠陥の位置特定と検出のために成熟したが、オンラインのノンブロッキングソリューションがある場合、障害のあるオペレーティングシステムについての高価な結果の防止に役立つ。

【先行技術文献】

【非特許文献】

【0009】

【文献】International Technology Roadmap for Semiconductors 2.0 2015 Edition Executive Report

【文献】International Technology Roadmap for Semiconductors 2011 Edition

【文献】Beyne, E., “The 3-D Interconnect Technology Landscape”. IEEE Design & Test, 33(3), 8-20, 2016.

【文献】G. Van der Plas et al., “Design issues and considerations for low-cost 3-D TSV IC technology,” IEEE J. Solid-State Circuits, vol. 46, no. 1, pp. 293-307, Jan. 2011.

【文献】K. N. Dang, A. B. Ahmed, Y. Okuyama, and A. B. Abdallah, “Scalable design methodology and online algorithm for TSV-cluster defects recovery in highly reliable 3D-NoC systems,” IEEE Trans. Emerg. Topics Comput., to be published.

【文献】T. Frank et al., “Reliability of TSV interconnects: Electromigration, thermal cycling, and impact on above metal level dielectric,” Microelectron. Rel., vol. 53, no. 1, pp. 17- 29, 2013.

【文献】Jung, D. H., Kim, Y., Kim, J. J., Kim, H., Choi, S., Song, Y.-H., … Kim, J. “Through Silicon Via (TSV) Defect Modeling, Measurement, and Analysis”. IEEE Transactions on Components, Packaging and Manufacturing Technology, 7(1), 138-152 (2017).

【文献】Y. Lou, Z. Yan, F. Zhang, and P. D. Franzon, “Comparing through-silicon-via (TSV) void/pinhole defect self-test methods,” J. Electron. Test., vol. 28, no. 1, pp. 27-38, Feb. 2012.

【文献】M. Tsai, A. Klooz, A. Leonard, J. Appel, and P. Franzon, “Through Silicon Via (TSV) defect/pinhole self test circuit for 3D-IC,” in Proc. IEEE Int. Conf. 3D Syst. Integr., Sep. 2009, pp. 1-8.

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【文献】J. Wang, M. Ebrahimi, L. Huang, X. Xie, Q. Li, G. Li, and A. Jantsch, “Efficient design-for-test approach for networks-on-chip,” IEEE Trans. Comput., vol. 68, no. 2, pp. 198- 213, Feb. 2018.

【文献】G. C. Buttazzo, Hard Real-Time Computing Systems: Predictable Scheduling Algorithms and Applications. Cham, Switzerland: Springer, 2011, vol. 24.

【文献】D. Gizopoulos et al., “Architectures for online error detection and recovery in multicore processors,” in Proc. Design, Autom. Test Eur., Mar. 2011, pp. 1-6.

【文献】M. Y. Hsiao, “A class of optimal minimum odd-weight-column SEC-DED codes,” IBM J. Res. Develop., vol. 14, no. 4, pp. 395-401,Jul. 1970.

【文献】D. Bertozzi, L. Benini, and G. De Micheli, “Error control schemes for on-chip communication links: the energy-reliability tradeoff,” Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, vol. 24, pp. 818-831, June 2005

【文献】L.-C. Li, W.-H. Hsu, K.-J. Lee, and C.-L. Hsu, “An efficient 3D-IC onchip test framework to embed TSV testing in memory BIST,” in Proc. 20th Asia South Pacific Design Autom. Conf., Jan. 2015, pp. 520-525.

【文献】C. Serafy and A. Srivastava, “Online TSV health monitoring and builtin selfrepair to overcome aging,” in Proc. Int. Symp. Defect Fault Tolerance VLSI Nanotechnol. Syst., Oct. 2013, pp. 224-229.

【文献】I. Loi, S. Mitra, T. H. Lee, S. Fujita, and L. Benini, “A low-overhead fault tolerance scheme for TSV-based 3D network on chip links,” in Proc. IEEE/ACM Int. Conf. Comput.-Aided Design, Nov. 2008, pp. 598-602.

【文献】K. Manna, S. Singh, S. Chattopadhyay, and I. Sengupta, “Preemptive test scheduling for network-on-chip using particle swarm optimization,” in VLSI Design Test. New York, NY, USA: Springer, 2013, pp. 74-82.

【文献】M. R. Kakoee, V. Bertacco, and L. Benini, “At-speed distributed functional testing to detect logic and delay faults in NoCs,” IEEE Trans. Comput., vol. 63, no. 3, pp. 703- 717, Mar. 2014.

【文献】L. Huang et al., “Non-blocking testing for network-on-chip,” IEEE Trans. Comput., vol. 65, no. 3, pp. 679-692, Mar. 2016.

【文献】C. Grecu, A. Ivanov, R. Saleh, and P. P. Pande, “Testing network-onchip communication fabrics,” IEEE Trans. Comput.-Aided Design Integr. Circuits Syst., vol. 26, no. 12, pp. 2201-2214, Dec. 2007.

【文献】T. Lehtonen, P. Liljeberg, and J. Plosila, “Online reconfigurable self-timed links for fault tolerant NoC,” VLSI Des., vol. 2007, Mar. 2007, Art. no. 94676. [Online]. Available: https://www.hindawi.com/journals/vlsi/2007/094676/abs/

【文献】A. Ganguly, P. P. Pande, and B. Belzer, “Crosstalk-aware channel coding schemes for energy-efficient and reliable NoC interconnect,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 17, no. 11, pp. 1626-1639, Nov. 2009.

【文献】A. Prodromou, A. Panteli, C. A. Nicopoulos, and Y. T. Sazeides, “NoCAlert: An on-line and real-time fault detection mechanism for network-on-chip architectures,” in Proc. 45th Annu. IEEE/ACM Int. Symp. Microarchit., Dec. 2012, pp. 60-71.

【文献】S. Shamshiri, A.-A. Ghofrani, and K.-T. Cheng, “End-to-end error correction and online diagnosis for on-chip networks,” in Test Conference (ITC), 2011 IEEE International, pp. 1-10, IEEE, 2011

【発明の概要】

【発明が解決しようとする課題】

【0010】

信頼性の高いリアルタイムシステムを維持するには、障害の検出及び回復が重要なタスクになる。したがって、デッドラインに基づいて、他のタスクの操作を維持する必要がある（非特許文献２０）。しかしながら、ＴＳＶの信頼性の問題を解決するための既存の方法のほとんどは、製造テスト及び回復に焦点を当てているが、オンラインでの寿命の信頼性については、適切に対処されていない。サイレント欠陥の結果は高価になる可能性があるため、欠陥検出タスクには、短い応答時間及び少ないパフォーマンス低下が求められる。既存のテストインフラストラクチャを再利用するために、システムは、ＢＩＳＴ（非特許文献８，９，１９）または外部テスト（非特許文献１０）を使用して定期的にテストプロセスを実行することができる。以下、この種のテストには、定期的ＢＩＳＴ（（Ｐ－ＢＩＳＴ）（非特許文献１０）という用語を使用する。ＥＣＣは、ほぼ瞬時の障害検出方法及び位置特定方法としても機能する。

【0011】

そこで、本発明の目的は、パフォーマンスを低下させることなく、ＴＳＶのグループの複数の障害を特定することである。

【課題を解決するための手段】

【0012】

本発明の一態様では、複数の層を接続する複数のＴＳＶからなるＴＳＶ群が備えられたオンチップの３次元システムであって、前記ＴＳＶ群に含まれるＴＳＶのそれぞれから送信される第１ビットに基づいて、前記ＴＳＶ群のうち、所定の欠陥を有する欠陥ＴＳＶである可能性がある第１候補ＴＳＶを特定し、前記第１候補ＴＳＶが排除された前記ＴＳＶ群に含まれるＴＳＶのそれぞれからの送信される第２ビットに基づいて、前記第１候補ＴＳＶが排除された前記ＴＳＶ群のうち、前記欠陥ＴＳＶである可能性がある第２候補ＴＳＶを特定し、前記第１及び第２候補ＴＳＶごとに、各ＴＳＶが排除された前記ＴＳＶ群に含まれるＴＳＶのそれぞれから送信される第３ビットに基づいて、各ＴＳＶが前記欠陥ＴＳＶであるか否かを判定し、前記第１及び第２候補ＴＳＶから、前記欠陥ＴＳＶであると判定された１以上のＴＳＶを特定する。

【0013】

すなわち、本発明の一態様では、３次元ＩＣを操作するための検出及び位置特定の課題を解決するために、統計的な検出及び分離後のチェック方法に基づいて、シリコンビア上通信テスト（ＴＳＶ－ＯＣＴ）メカニズムを提示する。オープン／ショート／ブリッジの欠陥は、動作の点で一貫していないため（通常、隠れた障害が発生するため）、ＴＳＶグループを監視する統計的検出を適用して、可能な限り欠陥のある位置を特定のサイクル数でキャプチャする。次に、より多くの障害位置をさらに検出するために、ＴＳＶ－ＯＣＴは、検出された疑わしいＴＳＶを分離して、より多くのチェックを実行する。これらのＴＳＶをエンコード／デコードプロセスから削除する分離により、ＴＳＶ－ＯＣＴは、複数の欠陥によって隠れている可能性のあるより多くの欠陥位置を検出できる。誤検知の可能性があるため、ＴＳＶ－ＯＣＴは、位置特定プロセスの正確性を確認する必要性から、結論を出す前に、疑わしいＴＳＶについての再チェックを行う。時間の観点から考えると、新しい障害に対する応答時間は、特にリアルタイムシステムにとって非常に重要であるため、システムが新しい欠陥に適切に反応できるようにする。通常、新しい欠陥の位置特定が行われると、システムは、その接続を通過したデータの整合性が破損していることを示す。破損したデータの有用性に応じて、システムは、それを受け入れるか、またはロールバックを行う必要がある。どちらの場合においても、障害位置を知ることは、リアルタイムシステムにとって非常に重要である。

【0014】

このように、局所性の観点から、システムの様々なコンポーネントの障害の動作を分析することによって、障害がより頻繁に発生している障害位置を見つけることは重要である。

【発明の効果】

【0015】

パフォーマンスを低下させることなく、ＴＳＶのグループの複数の障害を特定する。

【図面の簡単な説明】

【0016】

【図1】図１は、様々な戦略の下でのデータ及びテストトラフィックのシーケンスを示す図である。

【図2】図２は、３次元ＩＣシステムでの従来のＴＳＶ組織の構成を示す図である。

【図3】図３は、従来のテスト戦略を示す図である。

【図4】図４は、本実施の形態における障害位置特定のブロック図を示す図である。

【図5】図５は、本実施の形態における障害位置特定のタイムチャートを示す図である。

【図6】図６は、本実施の形態におけるＴＳＶ領域の統計的検出を示す図である。

【図7】図７は、本実施の形態におけるアルゴリズム１を示す図である。

【図8】図８は、本実施の形態におけるアルゴリズム２を示す図である。

【図9】図９は、本実施の形態における分離及びチェックのステップ１から３を示す図である。

【図10】図１０は、本実施の形態における分離及びチェックのステップ４及び５を示す図である。

【発明を実施するための形態】

【0017】

以下、図面を参照して本発明の実施の形態について説明する。各実施の形態は、本発明のより良い理解のために準備されている。ただし、かかる実施の形態は、本発明の技術的範囲を限定するものではない。また、本発明の範囲は、特許請求の範囲及びこれと同等のものを網羅している。

【0018】

従来技術とは異なり、本実施の形態におけるシステムは、パフォーマンスを低下させることなく、ＴＳＶのグループの複数の障害を特定する。さらに、障害位置の特定に失敗しても、このＴＳＶグループを介した通信が信頼できないことをシステムが認識するのに役立つ未検出の障害があることを示すことが可能になる。また、後述する時間制約メカニズムを使用して、システムは、チェックポイント及びロールバックを適切に実行できるように、実行時間が特定の範囲内にあることを確認する。

【0019】

本実施の形態は、以下のもので構成される。

【0020】

１．ＴＳＶ内の障害位置をキャプチャするための統計的検出メカニズム。

【0021】

２．より多くの障害を捕捉できるメカニズムの検出可能性を高める分離及びチェック技術。

【0022】

３．また、再接続及びチェックにより、誤検知のケース（ＴＳＶが正常であるが障害とみなされるケース）を排除できる。

【0023】

［従来技術］
初めに、従来技術について説明を行う。図１は、様々な戦略の下でのデータ及びテストトラフィックのシーケンスを示す図である。具体的に、図１（ａ）は、アプリケーショントラフィックを示す図である。図１（ｂ）は、ブロックテストを示す図である。図１（ｃ）は、空き時間テストのトラフィック注入を示す図である。図１（ｄ）は、分割空き時間テスト（非特許文献９）を示す図である。図１（ｅ）は、エラー修正コードを示す図である。

【0024】

近年、３次元ＩＣの研究が行われているが、３次元ＩＣシステムのＴＳＶ障害に取り組むための研究についてはほとんど行われていない。

【0025】

ＥＤＣ／ＥＣＣ（非特許文献１１，２２）は、ＴＳＶ内の障害を通常のワイヤとして検出及び特定を行う。例えば、ＳＥＣＤＥＤは、１つを修正し、データの２つの反転ビットを検出することが可能である（非特許文献２２）。これをＴＳＶに使用すると、ＳＥＣＤＥＤは、最大１つの欠陥位置を特定することが可能である。その他のＥＣＣ／ＥＤＣの方法には、ＳＥＣ（シングルエラー修正）、ＳＥＣＤＥＤ（シングルエラー修正及びダブルエラー検出）、ＥＤ（エラー検出）、ＰＡＲ（パリティコード）、ＣＲＣ－４（巡回冗長検査）、ＯＬＳＣ（直交ラテン方格コード）及びＣＲＣ－８がある（非特許文献２３）。ＥＤＣ／ＥＣＣは、通常、即時の応答時間を提供するが、検出可能／修正可能な欠陥の数によって制限される。

【0026】

他のアプローチは、テスト回路またはＢＩＳＴを使用するものである。非特許文献１２及び１３は、単純な回路を使用してオープン欠陥を検出する細粒度の方法を提示している。非特許文献１２では、さらに、テストパターンをＴＳＶに挿入し、出力をキャプチャし、さらに、論理閾値電圧を持つＮＡＮＤゲートを使用してオープン欠陥を検出する。非特許文献８及び９は、ピンホール及びボイド欠陥のためのＴＳＶのＢＩＳＴの他の方法についても提示している。非特許文献２４は、ＴＳＶのメモリＢＩＳＴを再利用して、テスト時間を短縮する。外部テスターと結合する前に厳密な調査を行うことも（非特許文献１０）、全体的な歩留まりを改善するのに役立つ。

【0027】

オンラインの検出／回復のために、非特許文献２５は、ＴＳＶの劣化を克服するための抵抗追跡法及びＢＩＳＴを提示している。

【0028】

非特許文献６で発表された研究では、オープンＴＳＶ欠陥をテストするためのテストパターンジェネレーターも提案され、非特許文献２６では、テストベクトルの注入及び収集を行うために、テストアクセスポイントを使用している。非特許文献１６及び２７では、正確性を確保するためのテストが事前にスケジュールされている。

【0029】

［従来のテスト方法］
Ｐ－ＢＩＳＴは、ＢＩＳＴを定期的にアクティブにする方法である。ここでは、主にＮｏＣテストに焦点を当てて説明を行う。非特許文献１９及び非特許文献２８において、テスターは、定期的にアクティブになるが、テスト中のＮｏＣのルータが非アクティブになるのを避けるために、空き時間帯にのみ実行される。また、テスト時のコアへのアクセスのしやすさを提供する。非特許文献２９は、ＮｏＣのノンブロッキングテストも提示しているが、これは同様のアイデアである。非特許文献３０では、３次元ＮｏＣに使用できるＮｏＣファブリックのテストが、専用のテストデータ及び構造を使用することによって提示されている。これらの方法の共通の目標は、システムに輻輳／劣化が発生しないようにスマートなスケジュールを提供することである。これらの実験は、サイズの点で制限されているため、システムを複雑にすることで実行時間を増大させる可能性がある。

【0030】

冗長な実行については、スプリットリンク伝送（非特許文献３１）及びチャネルコーディング（非特許文献３２）において提示されている。動的検証については、ＮｏＣについてのオンラインテストを行うためのいくつかの不変条件とともに、非特許文献３３で提示されている。また、動的検証については、エンドツーエンドの監視とともに非特許文献３４で提示されている。異常検出（非特許文献２５）は、低コストのハードウェアまたはソフトウェアを使用して、ＴＳＶの異常な動作を示す。これらの方法は、システムにおいて深く統合されているため効率的であるが、欠陥の位置及びリアルタイムの検出において、ＴＳＶの脆弱性に細心の注意を払って対処する必要がある。図1は、様々なテスト戦略を示している。図１（ｂ）の戦略に示されているブロッキングテスト（Ｐ－ＢＩＳＴ）は、テストトラフィックを送信するために、データトラフィックをブロックする必要があるが、図１（ｃ）及び（ｄ）の戦略は、テストトラフィックをスケジュールするため、混雑が少なくなる。図１（ｅ）の戦略は、エラー訂正コードを表しており、テストがデータトランザクションと一緒に実行され、輻輳もパフォーマンスの低下も引き起こされない。

【0031】

［従来のシステム］
次に、従来のシステムについて説明を行う。上記のように、３次元ＩＣシステムのＴＳＶの検出及び位置特定の問題に対処する既存の様々なソリューションがあるにもかかわらず、以下に示すいくつかの問題が依然として存在している。

【0032】

第１に、特定のＴＳＶベースの３次元ＩＣの障害は、一時的、永続的、または断続的な障害によって引き起こされる。一時的な影響を除去する間、永続的または断続的であるＴＳＶ欠陥の完全な障害検出及び位置特定を提供する研究はない。

【0033】

第２に、障害検出及び位置特定についてのほとんどの従来のソリューションは、オフラインの障害に対して部分的または完全に対処することに焦点を合わせるものである。言い換えれば、試験対象装置は、試験のために操作から取り外さなければならない。しかしながら、この場合、パフォーマンスが低下し、テストの頻度が低くなる（テスト期間が長くなる）。その結果、一時的な欠陥がテスト時間において隠され、応答時間が長くなる。

【0034】

第３に、全ての従来のアーキテクチャは、ＴＳＶの欠陥がデータを完全に破損することを想定していた。しかしながら、オープン／基板へのショート／ブリッジは、全て一貫性のない動作をしているため、隠れた欠陥が発生する。本研究は、この動作に対処するのに役立つ。

【0035】

第４に、リアルタイムシステムでは、各タスクに特定の応答時間が必要であり、障害検出と及び位置特定は、このルールに従う必要がある。どのテストスケジュールもこの制約を考慮していないが、本研究では、期限を適切に処理する。

【0036】

［ＴＳＶグループのエラー修正コード］
図２は、３次元ＩＣシステムでの従来のＴＳＶ組織の構成を示している。図２に示すように、ＴＳＶには２つのタイプがある。

【0037】

最初のタイプは、データビットｂ_i，jであり、ＴＳＶ接続を介して送信する必要があるデータである。通常、バスベースまたはネットワークオンチップベースのシステムでは、データはわずかなデータ（８、１６、３２または６４ビット）である。同期や制御信号は、このタイプのデータと見なされる。

【0038】

２番目のタイプは、障害位置の検出と位置特定に役立つパリティチェックＴＳＶ（ｒ_ｉ，ｕ_ｊ及びｕ）である。例えば、パリティ製品コードは、次のようにエンコードされる。

【0039】

【数1】

【0040】

【数2】

【0041】

【数3】

【0042】

デコードには、行と列のパリティチェックが使用される。

【0043】

【数4】

【0044】

【数5】

【0045】

【数6】

【0046】

【数7】

【0047】

欠陥のある位置は、欠陥のある行と列をチェックすることによって示すことが可能になる。

【0048】

【数8】

【0049】

障害検出のケースは次のとおりである。

【0050】

【数9】

【0051】

ここで、ＰＰＣコードは、２つのＴＳＶ欠陥ケースを検出し、多くても１つの欠陥位置を特定できる。欠陥の数は複数になる可能性があるため、ＰＰＣは、位置を特定することができない可能性がある。

【0052】

［テストスケジューリング］
図３は、従来のテスト戦略を示す図である。具体的に、図３（ａ）は、アプリケーショントラフィックを示す図である。図３（ｂ）は、ブロックテストを示す図である。図３（ｃ）は、空き時間テストのトラフィック注入を示す図である。図３（ｄ）は、分割空き時間テスト（非特許文献９）を示す図である。図３（ｅ）は、エラー修正コードを示す図である。

【0053】

図３は、様々なテスト戦略を示している。図３（ｂ）の戦略に示されているブロッキングテスト（Ｐ－ＢＩＳＴ）は、テストトラフィックを送信するためにデータトラフィックをブロックする必要があるが、図３（ｃ）及び（ｄ）の戦略は、混雑が少なくなるテストトラフィックをスケジュールする。図３（ｅ）の戦略は、テストがデータトランザクションと一緒に実行され、輻輳もパフォーマンスの低下も引き起こさないＯＣＴ方法を表している。

【0054】

明らかに、Ｐ－ＢＩＳＴを使用したブロッキングテストは、テストするためにテスト対象装置を切り離すため、より正確で高カバレッジのテスト結果を提供できる。しかしながら、この場合におけるトレードオフは、パフォーマンスの低下である。一部の重要なシステムでは、テストのためにデバイスを取り外すことが困難である。一方、ＥＣＣのようなノンブロッキングは、通信／操作と一緒に実行ができる。ＥＣＣの欠点は、位置特定の制限である。既に示されているように、ＰＰＣ等のＥＣＣは、１つの欠陥のみの位置特定が可能である。

【0055】

［３Ｄ－ＩＣのＴＳＶにおける故障位置特定］
本実施の形態における障害位置特定のブロック図とタイムチャートとを、図４及び図５のそれぞれに示す。図４は、本実施の形態における障害位置特定のブロック図を示す図である。また、図５は、本実施の形態における障害位置特定のタイムチャートを示す図である。

【0056】

図４に示すように、本実施の形態におけるフォールトトレラントシステムにおいて、データは、分離モジュール１１に送信され、次にＥＣＣエンコーダ１２に送信される。コントローラー１３は、分離モジュール１１を管理して分離及びチェックを実行する。エンコードされたデータ（コードワード）は、レイヤー間通信を実行するためにＴＳＶグループ２１に送信される。受信したデータは、ＥＣＣデコード３２に送られ、デコードによる処理結果は、コントローラー３３に送信され、データは、出力データを取得するために併合モジュール３１によって併合される。

【0057】

そして、図５に示すように、本実施の形態におけるシステムは、上記の問題を次の３つのステップで解決する：（１）統計的検出（Ｓ４１～Ｓ４４）、（２）分離と検出（Ｓ５１～Ｓ５５）、（３）再接続とチェック（Ｓ６１～Ｓ６８）。最初のステップでは、統計的な検出を使用して、可能な限り疑わしい位置を捕捉する（Ｓ４１～Ｓ４３）。次に、２番目のステップで疑わしいＴＳＶを分離し（Ｓ４４）、統計を再度実行して、より多くの障害をキャプチャする（Ｓ５１～Ｓ５３）。２番目のステップは、障害が検出されなくなるか（Ｓ５４）、または、時間切れになるまで（デッドラインになるまで）実行される（Ｓ５５）。次に、最後のステップで、疑わしい各ＴＳＶを再接続して、正常／障害状態を確認する（Ｓ６１）。疑わしい各ＴＳＶを接続した状態で統計的検出を実行することにより（Ｓ６２～Ｓ６４）、システムは、そのＴＳＶのステータスを結論付けることができる（Ｓ６５～Ｓ６８）。

【0058】

［隠れたエラーの影響］
オープン及びショートの欠陥の自然な動作の１つは、ビットの反転に関する矛盾である。ＴＳＶに基板へのショートがあり、値「０」を送信する場合、受信機においてエラーは発生しない。一方、基板へのショートがあるＴＳＶを介して値「１」を送信すると、ビットが反転する。オープン障害によりタイミング違反が発生した場合、最後に送信された値と同じ値を送信してもエラーは発生しないが、異なる値を送信するとビットが反転する可能性がある。この特性により、Ｎ個の欠陥があるＴＳＶ領域には、同時にＮ個以下の欠陥が存在している可能性がある。

【0059】

［統計的検出］
図６は、ＴＳＶ領域の統計的検出を示している。図６は、１６データビット、ＰＰＣ（４×４）及び３つの欠陥があるＴＳＶ領域の統計検出器の動作を示している。反転ビット欠陥ＴＳＶは、入力が「１」である場合に「０」を出力し、隠れた欠陥ＴＳＶは、入力が「０」である場合に「０」を出力する。具体的に、図６（ａ）は、隠れた欠陥がゼロの場合に対応する図である。図６（ｂ）は、隠れた欠陥が１つの場合に対応する図である。図６（ｃ）は、隠れた欠陥が２つの場合（ケース１）に対応する図である。図６（ｄ）は、隠れた欠陥が２つの場合（ケース２）に対応する図である。図６（ｅ）は、隠れた欠陥が２つの場合（ケース３）に対応する図である。図６（ｆ）は、隠れた欠陥が３つの場合に対応する図である。図６（ｇ）は、３２トランザクションの場合における統計検出器の波形である。ここでの設定は、従来方式のＰＰＣ（４×４）を使用した１６データビットである。また、検査欠陥タイプは、基板へのショートである。

【0060】

従来のシステムで説明したように、ＰＰＣは、１つの障害の位置を特定し、２つの障害を検出することが可能である。ここでは、隠れた障害が影響を受けるＴＳＶの数を減らす可能性を利用している。データが一旦受信されると、デコーダは、障害のある位置を検出して位置特定を行うことを試みる。当然のことながら、検出器は、最大Ｊ個の障害を修正し、最大Ｋ個の障害を検出できる（Ｊ≦Ｋ）。Ｔ送信において、検出器は、位置特定制限（Ｊ未満）の障害を蓄積する。Ｔ送信の後、障害の累積数を閾値（Ｔｈｒｅｓ＿Ｌｏｃ）と比較して、破損の可能性を検出する。コストを削減するには、単純に閾値を1に設定する。ただし、ビットの反転を引き起こす可能性のあるソフトエラーを除去するために、Ｔｈｒｅｓ＿Ｌｏｃをより高い値に設定できる。この方法の詳細は、図７に示すアルゴリズム１に記載されている。

【0061】

ここでは、貪欲な位置特定（Ｏｐｔ．＝２）を使用する。行と列のチェックに失敗する限り、対応するインデックスの位置を不良と判断する。例えば、図６（ｂ）に示されている事態では、４つの位置（（２，０）、（２，４）、（３，０）及び（３，４））に障害があると見なされる。この結果は、偽陽性のケースで構成されているが、信頼性への影響は重要でない。

【0062】

図６は、１６データビット、ＰＰＣ（４×４）及び３つの欠陥（（０，３）、（２，０）及び（３，４））があるＴＳＶ領域の統計検出器の動作を示している。隠された効果のため、起こり得る４つのケースがある。

【0063】

（１）隠れた欠陥がゼロの場合（図６（ａ））：３つの欠陥の全てがビットの反転を引き起こすため、検出器は修正に失敗する。

【0064】

（２）隠れた欠陥が１つの場合（図６（ｂ））：２つの欠陥によりビットが反転するため、検出器は修正に失敗するが、システムに警告する可能性がある。

【0065】

（３）隠れた欠陥が２つの場合（図６（ｃ）から（ｅ））：検出器は１つの欠陥位置の特定に成功する。

【0066】

（４）隠れた欠陥が３つの場合（図６（ｆ））：隠れたエラーのためにシステムに警告を出すことはできない。

【0067】

ここでは、誤検知のケースは重大な問題ではないため、貪欲なバージョン（Ｏｐｔ．＝２）の使用を選択している。図６（ｇ）に示すように、貪欲な位置特定オプションは、障害のある位置を可能な限りカバーしようとする。１つの隠れた欠陥（図６（ｂ））のヒットは、４つの位置（（２，０）、（２，４）、（３，０）及び（３，４））が不良であることを示す。これらの誤検知は、後述するように、分離及びチェックのアルゴリズムを使用して削除可能である。

【0068】

［分離及びチェック］
図８のアルゴリズム２に示されている分離及びチェックは、偽陽性と偽陰性の両方のケースを解決するために使用される。専用のテスターを近づけることが困難である場合があるため、分離及びチェックの方法は、ＰＰＣの再利用に基づいてこの問題を解決することを目的とする。このアルゴリズムは、以下の手順に従う。

【0069】

（ステップ１）統計検出器を使用して障害位置を検出する。これらの場所は、疑わしいＴＳＶと見なされる。貪欲な位置特定を使用して、疑わしいＴＳＶを可能な限り捕捉する。偽陽性のＴＳＶは再確認され、後で修正される。

【0070】

（ステップ２）システムは、疑わしいＴＳＶをエンコード／デコードプロセスから事実上分離する。ただし、それらはまだデータトランザクションに使用される。言い換えれば、疑わしいＴＳＶは、（１）及び（２）のパリティビット関数から削除される。列、行及び最終的なパリティビットを削除できないが、システムは、必要に応じてパリティビットを異なる位置に切り替えることができる。

【0071】

（ステップ３）障害が検出されなくなるか、期限が切れるまで（デッドラインまで）、ステップ１から３を再実行する。

【0072】

（ステップ４）分離された各ＴＳＶの再割り当てを行う。ＴＳＶは、エンコードおよびデコードプロセスに再度取り付けられる。専用のテストが利用可能な場合、それを使用するとテスト時間を短縮できる。

【0073】

（ステップ５）ステップ４の後、分離されたＴＳＶを持つＴＳＶ領域がまだ障害として検出されている場合、分離及びチェックによって認識できない障害がある。ここでは、ＴＳＶ領域全体に欠陥があると考えられる。システムは、より高いカバレッジを持つように分離とチェックを繰り返すこともできる。

【0074】

全ての疑わしいＴＳＶを無効にし、統計検出器を再実行することにより、システムは、より多くの障害を特定できる。図９の場合を考えた場合、統計検出器を１回使用した後、図９（ａ）に示すように、２つのＴＳＶ（0，1）及び（２，３）がデコード及びエンコードから削除される。疑わしいＴＳＶを分離した後、システムは、チェック時間が終了するまで実行を続ける（Ｔ＝３２トランザクション）。図９（ｆ）におけるＤ７に示すように、１つの隠れた欠陥ケース（図９（ａ））が再度ヒットすると、システムは（２，１）を検出できる。（２，１）が疑わしいと結論付けた後、システムは、次の実行のためにそれを分離する。（０，１）、（２，１）及び（２，３）が分離されると、隠れた欠陥がゼロである場合におけるヒットは、最後の欠陥である（０，３）を示すことが可能になる（図９（ｄ）及び図９（ｆ）におけるＤ５５）。ステップ３の最後に位置が検出されない場合、分離及びチェックは、全ての不良位置をカバーできる。ただし、誤検出のケースが残されている。

【0075】

分離及びチェックアルゴリズムにおけるステップ４及び５を図１０に示す。ステップ３の最後に（図９を参照）、疑いとして４つの位置が示されている。ステップ４及び５において、アルゴリズムは、疑わしいＴＳＶのそれぞれを再度有効にしてその正当性を確認する。アルゴリズムは、最初に、ＴＳＶにおける（０，１）を有効にし、データトランザクションを実行する。このＴＳＶに欠陥があり、図１０（ｆ）のＤ１１において欠陥のある出力を引き起こすため、システムは、Ｔ送信後に欠陥があると簡単に結論付けることができる。誤検知のケース（ＴＳＶにおける（２，３））が再度有効になっている場合、障害のある出力は見つからない。システムはそれを障害なしと判断し、リストから削除できる。疑わしいＴＳＶのそれぞれをテストした後、システムは、最終的に障害のある位置を結論付けることができる。

【符号の説明】

【0076】

１１：分離モジュール
１２：ＥＣＣエンコーダ
１３：コントローラー
２１：ＴＳＶグループ
３１：併合モジュール
３２：ＥＣＣデコード
３３：コントローラー

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】