(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-15
(45)【発行日】2024-05-23
(54)【発明の名称】半導体装置および電力変換装置
(51)【国際特許分類】
H01L 21/8234 20060101AFI20240516BHJP
H01L 27/088 20060101ALI20240516BHJP
H01L 27/06 20060101ALI20240516BHJP
H01L 29/786 20060101ALI20240516BHJP
【FI】
H01L27/088 J
H01L27/06 102A
H01L29/78 613Z
H01L27/088 331E
H01L29/78 616S
(21)【出願番号】P 2020126296
(22)【出願日】2020-07-27
【審査請求日】2023-02-08
(73)【特許権者】
【識別番号】000233273
【氏名又は名称】株式会社 日立パワーデバイス
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール弁理士法人
(72)【発明者】
【氏名】谷 和樹
(72)【発明者】
【氏名】原 賢志
【審査官】岩本 勉
(56)【参考文献】
【文献】米国特許出願公開第2016/0155737(US,A1)
【文献】特開2019-091783(JP,A)
【文献】特開2004-054629(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 27/088
H01L 27/06
H01L 21/8234
H01L 29/786
(57)【特許請求の範囲】
【請求項1】
第1の半導体素子と、1つまたは複数の第2の半導体素子が直列接続された半導体装置において、
前記第1の半導体素子および前記第2の半導体素子は、ソース端子とドレイン端子間またはエミッタ端子とコレクタ端子間に制御信号出力端子を有し、
前記第2の半導体素子のゲート端子は、前記第2の半導体素子のソースまたはエミッタ側に隣接して直列接続された第1の半導体素子または第2の半導体素子の制御信号出力端子に接続されていることを特徴とする半導体装置。
【請求項2】
請求項1に記載の半導体装置において、
前記第1の半導体素子のゲート端子とソース端子は、ゲート駆動回路に接続されており、
前記ゲート駆動回路から前記第1の半導体素子のゲート端子への駆動信号により、前記第1の半導体素子および前記第2の半導体素子の全ての半導体素子のON/OFF制御が可能であることを特徴とする半導体装置。
【請求項3】
請求項1に記載の半導体装置において、
前記第2の半導体素子は、ゲート電圧の閾値が負電圧であるデプレッション型の半導体素子であることを特徴とする半導体装置。
【請求項4】
請求項3に記載の半導体装置において、
前記第1の半導体素子および前記第2の半導体素子は、横型MOSFETであることを特徴とする半導体装置。
【請求項5】
請求項3に記載の半導体装置において、
前記第1の半導体素子および前記第2の半導体素子の少なくともいずれか一方は、横型IGBTおよび前記横型IGBTに逆並列に接続されたダイオードで構成されることを特徴とする半導体装置。
【請求項6】
請求項3に記載の半導体装置において、
前記第1の半導体素子および前記第2の半導体素子の少なくともいずれか一方は、HEMTであることを特徴とする半導体装置。
【請求項7】
請求項6に記載の半導体装置において、
前記第1の半導体素子および前記第2の半導体素子の少なくともいずれか一方は、HEMTおよび前記HEMTに逆並列に接続されたダイオードで構成されることを特徴とする半導体装置。
【請求項8】
請求項1から7のいずれか1項に記載の半導体装置において、
前記第1の半導体素子および前記第2の半導体素子の少なくともいずれか一方に、抵抗器が並列接続されていることを特徴とする半導体装置。
【請求項9】
請求項1から7のいずれか1項に記載の半導体装置において、
前記第1の半導体素子および前記第2の半導体素子のドレイン端子またはコレクタ端子と前記制御信号出力端子の間にダイオードが接続されていることを特徴とする半導体装置。
【請求項10】
請求項9に記載の半導体装置において、
前記ダイオードは、アバランシェダイオードまたはツェナーダイオードであることを特徴とする半導体装置。
【請求項11】
請求項1から10のいずれか1項に記載の半導体装置を用いることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の構造に係り、特に、複数の低圧素子を直列接続して構成するカスコード型の高圧素子に適用して有効な技術に関する。
【背景技術】
【0002】
パワートランジスタやパワーダイオード等のパワー半導体デバイスの開発では、高い耐圧を備えつつ、オン抵抗が低く、スイッチング損失の少ないデバイスを製造することが重要な課題である。
【0003】
パワートランジスタは、通常、ボディ領域とドレイン領域の間に配置され、かつ、ドレイン領域よりも低濃度にドープされたドリフト領域を持つ。従来のパワートランジスタのオン抵抗は、電流が流れる方向のドリフト領域の長さとドリフト領域のドーピング濃度に依存し、ドリフト領域の長さを短くするか、またはドリフト領域のドーピング濃度を高くするとオン抵抗が低下する。
【0004】
しかしながら、ドリフト領域の長さを短くする、或いはドリフト領域のドーピング濃度を上げるとデバイスの耐圧が低下するという問題がある。
【0005】
所定の耐圧を持つパワートランジスタのオン抵抗を低減する方法として、ドリフト領域に相補的にドープされた補償領域を設ける技術や、ドリフト領域から誘電的に絶縁され、例えばトランジスタのゲートまたはソース端子に接続されるフィールドプレートをドリフト領域に設ける技術等が良く知られている。
【0006】
これらのタイプのパワートランジスタでは、補償ゾーンまたはフィールドプレートは、デバイスがオフ状態の時にドリフト領域のドーピング電荷を部分的に補償するため、ドリフト領域へのより高濃度なドーピングが可能になり、耐圧を低下させることなくオン抵抗の低減が可能である。但し、これらのデバイスの出力容量は大きくなる傾向にある。
【0007】
本技術分野の背景技術として、例えば、特許文献1のような技術がある。特許文献1には「複数のパワートランジスタをカスコード接続で自律的に制御することによって耐圧を向上するとともに出力容量を小さくできる半導体素子」が開示されている。
【0008】
特許文献1の技術は、耐圧向上、オン抵抗の低減、スイッチング損失の低減といったパワートランジスタの性能面でのメリットのみならず、カスコードの接続段数により耐圧を変化することができるという設計容易化のメリットも有する。
【先行技術文献】
【特許文献】
【0009】
【文献】米国特許出願公開第2012/0175635号明細書
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかしながら、上記特許文献1で開示されている技術は、ゲート電極を1つ下の段のソース電極と接続するカスコード接続を用いているために、2段目以降のパワートランジスタの耐圧はゲート酸化膜の耐圧で制限され、耐圧は通常20V程度に制限される。
【0011】
高い耐圧を得るためには、カスコード接続の段数を増やす必要があるが、段数が増加するにつれてパワートランジスタ同士を接続するコンタクトも増加し寄生抵抗が大きくなったり、ゲートの信頼性が低下するという課題が生じる。
【0012】
例えば、直列接続されたパワートランジスタの内、1つでもパワートランジスタのゲートが破壊された場合、ゲートが破壊されたパワートランジスタより上段のパワートランジスタは全て制御不能になるため、直列段数が大きくなると故障確率が増加する。
【0013】
従って、高い耐圧とゲートの信頼性を両立するためには、ある目標耐圧に対して、直列接続の2段目以降のパワートランジスタの直列接続の段数を自由に設計できることが重要である。
【0014】
すなわち、2段目以降のパワートランジスタの耐圧がゲート酸化膜の耐圧で制限されない半導体装置が必要である。
【0015】
そこで、本発明の目的は、複数の低圧素子を直列接続して構成するカスコード型の高圧素子において、接続する低圧素子の段数を低減しつつ、低圧素子のゲート酸化膜の耐圧に制限されることなく、所望の耐圧の高圧素子を構成可能な半導体装置及びそれを用いた電力変換装置を提供することにある。
【課題を解決するための手段】
【0016】
上記課題を解決するために、本発明は、第1の半導体素子と、1つまたは複数の第2の半導体素子が直列接続された半導体装置において、前記第1の半導体素子および前記第2の半導体素子は、ソース端子とドレイン端子間またはエミッタ端子とコレクタ端子間に制御信号出力端子を有し、前記第2の半導体素子のゲート端子は、前記第2の半導体素子のソースまたはエミッタ側に隣接して直列接続された第1の半導体素子または第2の半導体素子の制御信号出力端子に接続されていることを特徴とする。
【発明の効果】
【0017】
本発明によれば、複数の低圧素子を直列接続して構成するカスコード型の高圧素子において、接続する低圧素子の段数を低減しつつ、低圧素子のゲート酸化膜の耐圧に制限されることなく、所望の耐圧の高圧素子を構成可能な半導体装置を実現することができる。
【0018】
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【0019】
【
図1A】本発明の実施例1に係る半導体装置の断面構造を示す図である。
【
図1B】1段目のMOSFETの制御信号出力電極と2段目のMOSFETのゲート電極の接続構造を示す図である。
【
図1C】本発明の実施例1に係る半導体装置を構成する低圧素子の回路図である。
【
図2】本発明の実施例1に係る半導体装置の構成を示す回路図である。
【
図3A】本発明の実施例1に係る各端子間電圧のシミュレーション計算結果を示す図である。
【
図3B】本発明の実施例1に係る半導体装置の断面における電位分布のシミュレーション計算結果を示す図である。
【
図3C】本発明の実施例1に係る半導体装置の断面における電位分布のシミュレーション計算結果を示す図である。
【
図5】本発明の実施例2に係る半導体装置の構成を示す回路図である。
【
図6】本発明の実施例3に係る半導体装置の構成を示す回路図である。
【発明を実施するための形態】
【0020】
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
【実施例1】
【0021】
図1Aから
図4Bを参照して、本発明の実施例1の半導体装置について説明する。なお、
図1Aから
図3Cでは、半導体装置を構成する低圧素子として横型MOSFETを用いた例を示し、
図4A及び
図4Bでは、その変形例としてIGBT(Insulated Gate Bipolar Transistor)を用いた例を示す。
【0022】
図1Aは、本実施例の半導体装置の断面構造を示す図である。本実施例の半導体装置は、
図1Aに示すように、支持基板1上に埋め込み酸化膜2を介してドリフト領域となるn型半導体基板3が形成されており、n型半導体基板3の一部に選択的にp型ベース領域4が形成され、そのp型ベース領域4の表面層の一部にn型ソース領域5が形成され、そのn型ソース領域5に隣接するようにp型コンタクト領域6が形成されている。
【0023】
p型ベース領域4が形成されていないn型半導体基板3の表面層の一部に選択的にn型ドレイン領域7が形成されている。そして、p型ベース領域4の表面層のチャネル領域8の表面上にゲート酸化膜9を介してゲート端子(図示せず)に接続されるゲート電極10が設けられている。
【0024】
また、n型ソース領域5とp型コンタクト領域6の表面に共通に接触するソース電極11が設けられ、n型ドレイン領域7の表面上にはドレイン電極12が設けられ、それぞれソース端子、ドレイン端子(いずれも図示せず)に接続される。p型ベース領域4とn型ドレイン領域7の間のn型半導体基板(ドリフト領域)3の表面の一部には、制御信号出力電極13が形成され、制御信号出力端子(図示せず)に接続されている。なお、n型半導体基板3の表面の一部は電気的な絶縁のために誘電体14に覆われている。
【0025】
本実施例の半導体装置は、
図1Aに示すように、p型ベース領域4とn型ドレイン領域7の間のn型半導体基板(ドリフト領域)3の表面の一部に、制御信号出力電極13が設けられており、制御信号出力電極13を設ける位置によって制御信号出力端子の電位をソース端子の電位からドレイン端子の電位までの範囲で調整することができる。
【0026】
図1Bは、本実施例の半導体装置の1段目のMOSFETの制御信号出力電極と2段目のMOSFETのゲート電極の接続構造を示す図である。
【0027】
本実施例の半導体装置は、
図1Bに示すように、埋め込み酸化膜2上のn型半導体基板(ドリフト領域)3が、素子分離領域15によって、1段目のMOSFET領域(素子分離領域15の左側)と2段目のMOSFET領域(素子分離領域15の右側)に分離されている。そして、1段目のMOSFETの制御信号出力電極13と2段目のMOSFETのゲート電極10が電気的に接続されている。
【0028】
図1Cは、本実施例の半導体装置を構成する低圧素子の回路図である。
図1Cのソース端子16,ドレイン端子17,ゲート端子18,制御信号出力端子19が、
図1Aのソース電極11,ドレイン電極12,ゲート電極10,制御信号出力電極13のそれぞれに接続されるソース端子,ドレイン端子,ゲート端子,制御信号出力端子に相当する。
【0029】
図1Cに示すように、本実施例の半導体装置を構成する低圧素子(横型MOSFET)は、従来の横型MOSFETの回路構成と比較して、制御信号出力端子19が追加されていることが特徴である。
【0030】
図2は、本実施例の半導体装置の構成を示す回路図である。上記の制御信号出力電極13が設けられた横型MOSFET21,22,23の各ドレイン端子17と各ソース端子16が互いに接続されることで、3つの横型MOSFET21,22,23が直列接続されている。なお、
図2では、簡単のため横型MOSFET21,22,23のみを示しているが、直列接続される横型MOSFETの数はこれに限定されず、直列数を任意に変更できることは言うまでもない。
【0031】
また、直列接続の2段目以降(
図2の横型MOSFET22,23)は、ゲート電圧の閾値が負の電圧であるデプレッション型のMOSFETであるが、直列接続の1段目(
図2の横型MOSFET21)はデプレッション型である必要はなく、ゲート電圧の閾値が正のエンハンス型のMOSFETでもよい。
【0032】
横型MOSFET21のゲート端子18とソース端子16は、ゲート駆動回路(図示せず)に接続される。また、直列接続の2段目以降の横型MOSFET22,23のゲート端子18は、当該横型MOSFETのソース側に接続されている横型MOSFETの制御信号出力端子19にそれぞれ接続される。
【0033】
次に、本実施例の半導体装置の動作について説明する。例えば、
図2の直列接続された3つの横型MOSFETが負荷を介して電源に接続されており、横型MOSFET21がゲート駆動回路によってオフ状態からオン状態になると、横型MOSFET21のソース端子16からドレイン端子17までの電圧と共に制御信号出力端子19からドレイン端子17までの電圧(制御信号出力端子19を基準とした場合の電圧)が低下する。
【0034】
横型MOSFET21の制御信号出力端子19からドレイン端子17までの電圧は、横型MOSFET22のゲート端子18からソース端子16までの電圧(ゲート端子18を基準とした場合の電圧)と等しいため、横型MOSFET22のソース端子16からゲート端子18までの電圧(ソース端子16を基準とした場合の電圧)が上昇し、負のゲート閾値電圧を上回ると横型MOSFET22がオン状態になり、横型MSOFET22のソース端子16からドレイン端子17までの電圧と制御信号出力端子19からドレイン端子17までの電圧が低下する。
【0035】
図3Aは、シミュレーションによって得られたソース端子16からドレイン端子17までの電圧とソース端子16から制御信号出力端子19までの電圧の関係を示す。
図3Aの横軸はソース-ドレイン間電圧Vdsを示し、縦軸はソースを基準としたドレイン(D)、制御信号出力(CSO:Control Signal Output)の電圧を示している。
【0036】
横型MOSFET21のドレイン端子17から制御信号出力端子19までの電圧が、次段の横型MOSFET22のゲート電圧Vgsとしてソース端子16からゲート端子18に印加される。
【0037】
図3Aに示すように、横型MOSFET21において、ソース端子16からドレイン端子17までの電圧Vdsが比較的小さい領域ではドレイン(D)の電圧と制御信号出力(CSO)の電圧はほぼ一致しており、ドレイン端子17から制御信号出力端子19までの電圧(次段の横型MOSFET22に印加されるゲート電圧Vgs)は非常に小さいが、ソース端子16からドレイン端子17までの電圧Vdsがある程度大きくなると、ドレイン(D)の電圧と制御信号出力(CSO)の電圧との差の絶対値が大きくなり、ドレイン端子17から制御信号出力端子19までの電圧(Vgs)は、符号がマイナスで絶対値が大きくなる。これは、
図1Aにおいて、ソース電極11からドレイン電極12までの電圧がある程度大きくならないと空乏層が制御信号出力電極13の位置まで延びてこないためである。
【0038】
例として、耐圧600Vの横型MOSFETのソースからドレインまでの電圧が200Vの時の横型MOSFET中の電位分布を
図3Bに、ソースからドレインまでの電圧が400Vの時の横型MOSFET中の電位分布を
図3Cに示す。
【0039】
図3Bでは空乏層が制御信号出力(CSO)まで延びておらず、制御信号出力(CSO)とドレイン(D)がほぼ同電位である。一方、
図3Cでは空乏層が制御信号出力(CSO)まで延びているため制御信号出力(CSO)とドレイン(D)の間に電位差が生じて、次段の横型MOSFETのゲートをオフさせる。
【0040】
以上のことから、次段のゲート電圧として印加される前段のドレインから制御信号出力までの電圧の絶対値は、前段および次段のソースからドレインまでの電圧の絶対値(次段のゲートを前段のソースに接続する一般のカスコード接続した場合の次段のゲート電圧の絶対値と等しい)より小さくなるので、次段の横型MOSFETのゲート酸化膜に印加される電圧ストレスを、一般のカスコード接続した場合に比べて低減できることが判る。
【0041】
以上説明した通り、横型MOSFET21がゲート駆動回路によってオン状態からオフ状態になると、横型MSOFET21のソース端子16からドレイン端子17までの電圧と共に制御信号出力端子19からドレイン端子17までの電圧が上昇する。
【0042】
従って、横型MOSFET22のソース端子16からゲート端子18までの電圧が低下し、負のゲート閾値電圧を下回ると横型MOSFET22がオフ状態となり、横型MOSFET22のソース端子16からドレイン端子17までの電圧と制御信号出力端子19からドレイン端子17までの電圧が上昇する。
【0043】
上記の動作が前段の横型MOSFETから次段の横型MOSFETに向かって連鎖的に行われるため、横型MOSFET21をオフ状態にすると直列接続の2段目以降の全ての横型MOSFETがオフ状態となり、電圧の印加を阻止することが出来る。なお、1段目の横型MOSFETが最も前の段に配置される横型MOSFETであり、
図2では横型MOSFET21が1段目、横型MOSFET22が2段目、横型MOSFET23が3段目となる。
【0044】
逆に、横型MOSFET21をオン状態にすると直列接続の2段目以降の全ての横型MOSFET22,23がオン状態になり、負荷に電流を流すことができる。
【0045】
また、上記の直列接続された横型MOSFETに並列に負荷が接続されており、負荷に流れる電流をソース側からドレイン側に向かって還流する場合は、ソースの電位がドレインの電位より高くなるため、直列接続の2段目以降の全ての横型MOSFETはオン状態となり、チャネル領域8を介して還流電流を流すことができる。
【0046】
また、横型MOSFET21に関しては、ゲートがオン状態の場合は直列接続された横型MOSFETと同様にチャネル領域8を介して還流電流を流すことが出来るが、ゲートがオフ状態においてもp型コンタクト領域6、p型ベース領域4とn型半導体基板3で形成される内蔵ダイオードを介して還流電流を流すことができる。
【0047】
上述したように、直列接続された複数の横型MOSFETは、1つのゲートで全ての横型MOSFETのオンとオフを制御できるため、従来のパワーエレクトロニクス回路における1つのパワートランジスタと同様に扱うことが可能である。
【0048】
≪変形例≫
図4A及び
図4Bを用いて、上記で説明した本実施例の半導体装置の変形例を説明する。
図4A,
図4Bは、それぞれ
図1C,
図2の変形例である。上記では、横型MOSFETを例に説明したが、直列接続する低圧素子にIGBTとダイオードを逆接続したものや窒化ガリウム(GaN)等の材料を用いたHEMT(High Electron Mobility Transistor:高電子移動度トランジスタ)を用いても良い。
【0049】
図4Aは、変形例の半導体装置を構成する低圧素子の回路図である。
図4Aに示すように、変形例の半導体装置を構成する低圧素子(横型IGBT)は、従来の横型IGBTの回路構成と比較して、制御信号出力端子19が追加されていることが特徴である。
【0050】
図4Bは、変形例の半導体装置の構成を示す回路図である。
図2との違いは1段目のパワートランジスタが横型MOSFET21ではなく、制御信号出力端子19を備えた横型IGBT41であり、横型IGBT41にダイオード42が逆並列接続されていることが特徴である。
【0051】
図4Bの構成において、横型IGBT41は横型MOSFET21と違い逆導通しないために還流のためにダイオード42を設けている。
【0052】
また、図示しないが、窒化ガリウム(GaN)等の材料を用いたHEMTを適用する場合には、
図2と同様の回路構成で同期整流により動作させることが可能である。同期整流を用いない場合は、還流動作のために
図4Bと同様に1段目のトランジスタに逆並列でダイオードを接続する必要がある。
【0053】
以上説明したように、本実施例の半導体装置は、第1の半導体素子(横型MOSFET21,横型IGBT41)と、1つまたは複数の第2の半導体素子(横型MOSFET22,23)が直列接続された半導体装置であり、第1の半導体素子(横型MOSFET21,横型IGBT41)および第2の半導体素子(横型MOSFET22,23)は、ソース端子16とドレイン端子17間またはエミッタ端子24とコレクタ端子25間に制御信号出力端子19を有し、第2の半導体素子(横型MOSFET22,23)のゲート端子18は、第2の半導体素子(横型MOSFET22,23)のソースまたはエミッタ側に隣接して直列接続された第1の半導体素子(横型MOSFET21,横型IGBT41)または第2の半導体素子(横型MOSFET22,23)の制御信号出力端子19に接続されている。
【0054】
また、第1の半導体素子(横型MOSFET21,横型IGBT41)のゲート端子18とソース端子16は、ゲート駆動回路に接続されており、ゲート駆動回路から第1の半導体素子(横型MOSFET21,横型IGBT41)のゲート端子18への駆動信号により、第1の半導体素子(横型MOSFET21,横型IGBT41)および第2の半導体素子(横型MOSFET22,23)の全ての半導体素子のON/OFF制御が可能である。
【0055】
本実施例によれば、複数の低圧素子を直列接続して構成するカスコード型の高圧素子において、制御信号出力電極13を設けることで、二段目以降のゲートに電圧が掛かり難くなるため、個々の低圧素子の耐圧を向上することができ、接続する低圧素子の段数を低減することができる。また、二段目以降のゲートに電圧が掛かり難くなるため、低圧素子のゲート酸化膜の耐圧に制限されることなく高圧素子の耐圧を設計することができる。
【実施例2】
【0056】
図5を参照して、本発明の実施例2の半導体装置について説明する。
図5は、本実施例の半導体装置の構成を示す回路図であり、実施例1の
図2に相当する。
【0057】
本実施例の半導体装置は、
図5に示すように、制御信号出力端子19が設けられた横型MOSFET21,22,23の各ソース端子16とドレイン端子17の間に並列に抵抗器51,52,53が接続されていることを特徴とする。その他の構成は、
図2と同様である。
【0058】
本実施例によれば、横型MOSFETに並列に抵抗器が接続されたものを1つの素子とみなすと、抵抗器の抵抗によってオフ状態での抵抗を調整することができるため、直列接続された横型MOSFETがオフ状態の時の電圧の分担を任意に調整することが可能となり、素子の信頼性を向上することができる。
【実施例3】
【0059】
図6を参照して、本発明の実施例3の半導体装置について説明する。
図6は、本実施例の半導体装置の構成を示す回路図であり、実施例1の
図2に相当する。
【0060】
本実施例の半導体装置は、
図6に示すように、制御信号出力端子19が設けられた横型MOSFET21,22,23の各制御信号出力端子19と各ドレイン端子17の間に定電圧ダイオード61,62,63が接続されていることを特徴とする。その他の構成は、
図2と同様である。
【0061】
本実施例によれば、横型MOSFETがオフ状態において、制御信号出力端子19からドレイン端子17までの電圧は所定の電圧に到達すると定電圧ダイオード61,62,63によってクランプされるため、ドレイン側に直列接続された横型MOSFETのゲート・ソース間に過大な電圧が印加されることを防止することができ、横型MOSFETのゲート信頼性を向上することができる。
【0062】
なお、前記定電圧ダイオード61,62,63の例としては、アバランシェダイオードやツェナーダイオードを用いることができる。
【0063】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記の実施例は本発明に対する理解を助けるために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【0064】
1…支持基板
2…埋め込み酸化膜
3…n型半導体基板(ドリフト領域)
4…p型ベース領域
5…n型ソース領域
6…p型コンタクト領域
7…n型ドレイン領域
8…チャネル領域
9…ゲート酸化膜
10…ゲート電極
11…ソース電極
12…ドレイン電極
13…制御信号出力電極
14…誘電体
15…素子分離領域
16…ソース端子
17…ドレイン端子
18…ゲート端子
19…制御信号出力端子
21,22,23…横型MOSFET
24…エミッタ端子
25…コレクタ端子
41…横型IGBT
42…ダイオード
51…抵抗器
52…抵抗器
53…抵抗器
61…定電圧ダイオード
62…定電圧ダイオード
63…定電圧ダイオード