特許 7489469 充電保護回路、充電回路、及び電子デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-05-15

(45)【発行日】2024-05-23

(54)【発明の名称】充電保護回路、充電回路、及び電子デバイス

(51)【国際特許分類】

   H03K 17/687 20060101AFI20240516BHJP

   H01L 27/06 20060101ALI20240516BHJP

   H01L 27/088 20060101ALI20240516BHJP

   H01L 21/336 20060101ALI20240516BHJP

   H01L 29/78 20060101ALI20240516BHJP

   H01L 21/822 20060101ALI20240516BHJP

   H01L 27/04 20060101ALI20240516BHJP

   H02J 7/00 20060101ALI20240516BHJP

   H02H 7/18 20060101ALI20240516BHJP

   H03K 17/693 20060101ALI20240516BHJP

   H03K 17/12 20060101ALI20240516BHJP

【ＦＩ】

H03K17/687 A

H01L27/06 311C

H01L27/088 331G

H01L29/78 301V

H01L29/78 301K

H01L29/78 301H

H01L27/04 H

H01L29/78 301G

H01L27/04 G

H02J7/00 S

H02H7/18

H03K17/693 A

H03K17/12

H03K17/687 G

【請求項の数】 15

(21)【出願番号】P 2022540499

(86)(22)【出願日】2020-12-23

(65)【公表番号】

(43)【公表日】2023-03-02

(86)【国際出願番号】 CN2020138470

(87)【国際公開番号】W WO2021136025

(87)【国際公開日】2021-07-08

【審査請求日】2022-08-08

(31)【優先権主張番号】201911398178.5

(32)【優先日】2019-12-30

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】202010616212.8

(32)【優先日】2020-06-30

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】503433420

【氏名又は名称】華為技術有限公司

【氏名又は名称原語表記】ＨＵＡＷＥＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＣＯ．，ＬＴＤ．

【住所又は居所原語表記】Ｈｕａｗｅｉ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ Ｂｕｉｌｄｉｎｇ， Ｂａｎｔｉａｎ， Ｌｏｎｇｇａｎｇ Ｄｉｓｔｒｉｃｔ， Ｓｈｅｎｚｈｅｎ， Ｇｕａｎｇｄｏｎｇ ５１８１２９， Ｐ．Ｒ． Ｃｈｉｎａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】ワーン，ホワイフオン

(72)【発明者】

【氏名】ヤーン，ジアーンタオ

(72)【発明者】

【氏名】ワーン，ハーン

【審査官】竹内 亨

(56)【参考文献】

【文献】特開２０１８－０１１３８８（ＪＰ，Ａ）

【文献】特開平１０－３０３７３５（ＪＰ，Ａ）

【文献】特開平０８－２８８８１７（ＪＰ，Ａ）

【文献】特開２０１５－２１１５４１（ＪＰ，Ａ）

【文献】特開２００５－１６０１６９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １７／００－１７／７０

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２２

Ｈ０２Ｊ ７／００

Ｈ０２Ｈ ７／１８

(57)【特許請求の範囲】

【請求項1】

第1ドレイン、第２ドレイン、ゲート、及びＳｕｂポートを有し、前記第１ドレインが第１電源インターフェースへ接続され、前記第２ドレインが負荷へ接続され、前記ゲートがドライブ回路へ接続される第１の４端子Ｎ型金属酸化膜半導体（ＮＭＯＳ）スイッチングトランジスタと、
前記Ｓｕｂポートへ接続されるプルアップ回路及び前記Ｓｕｂポートへ接続されるプルダウン回路を有し、前記プルアップ回路が、前記第１の４端子ＮＭＯＳスイッチングトランジスタがオンされるときに前記Ｓｕｂポートの電位を前記第１ドレイン又は前記第２ドレインの電位にプルアップするよう構成され、前記プルダウン回路が、前記第１の４端子ＮＭＯＳスイッチングトランジスタがオフされるときに前記Ｓｕｂポートの電位をゼロ電位にプルダウンするよう構成される、Ｓｕｂポート管理回路と
を有し、
前記ドライブ回路は、チャージポンプ、パルス幅変調（ＰＷＭ）モジュール、及びインバータを有し、
前記チャージポンプの第１入力端子は、前記ＰＷＭモジュールの出力端子へ接続され、前記ＰＷＭモジュールによって生成される制御ロジック電圧Ｖｐｗｍを受けるよう構成され、
前記チャージポンプの第２入力端子は、前記第１電源インターフェースへ接続され、前記第１電源インターフェースから入力されるバス電圧Ｖｂｕｓを受けるよう構成され、前記チャージポンプの出力端子は、前記第１の４端子ＮＭＯＳスイッチングトランジスタのゲートへ接続され、
前記チャージポンプは、Ｖｐｗｍ制御下で出力電圧Ｖｏｕｔを取得するようＶｂｕｓを処理し、Ｖｏｕｔを前記第１の４端子ＮＭＯＳスイッチングトランジスタのゲートに印加し、
前記インバータは、前記ＰＷＭモジュールによって生成される前記制御ロジック電圧Ｖｐｗｍに対して位相反転処理を実行して電圧Ｖｐｗｍ－を取得するよう構成され、前記プルダウン回路は、前記電圧Ｖｐｗｍ－に基づいて前記第１の４端子ＮＭＯＳスイッチングトランジスタのスイッチング動作に同期して作動する、
充電保護回路。

【請求項2】

前記プルアップ回路は、第１の３端子ＮＭＯＳスイッチングトランジスタを有し、
前記第１の３端子ＮＭＯＳスイッチングトランジスタのドレインは、前記第１の４端子ＮＭＯＳスイッチングトランジスタの前記第１ドレインへ接続され、前記第１の３端子ＮＭＯＳスイッチングトランジスタのソースは、前記Ｓｕｂポートへ接続され、前記第１の３端子ＮＭＯＳスイッチングトランジスタのゲートは、前記ドライブ回路へ接続され、前記ドライブ回路によって供給されるドライブ電圧は、前記第１の３端子ＮＭＯＳスイッチングトランジスタ及び前記第１の４端子ＮＭＯＳスイッチングトランジスタの両方がオンされることを可能にする、
請求項１に記載の充電保護回路。

【請求項3】

前記第１の３端子ＮＭＯＳスイッチングトランジスタの閾電圧及び前記第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧は、同じ値を有し、前記ドライブ回路は、前記第１の４端子ＮＭＯＳスイッチングトランジスタのゲート及び前記第１の３端子ＮＭＯＳスイッチングトランジスタのゲートに同じドライブ電圧を供給するよう構成される、
請求項２に記載の充電保護回路。

【請求項4】

前記プルアップ回路は、第２の３端子ＮＭＯＳスイッチングトランジスタを更に有し、
前記第２の３端子ＮＭＯＳスイッチングトランジスタのドレインは、前記第１の４端子ＮＭＯＳスイッチングトランジスタの前記第２ドレインへ接続され、前記第２の３端子ＮＭＯＳスイッチングトランジスタのソースは、前記Ｓｕｂポートへ接続され、前記第２の３端子ＮＭＯＳスイッチングトランジスタのゲートは、前記ドライブ回路へ接続され、前記ドライブ回路によって供給されるドライブ電圧は、前記第２の３端子ＮＭＯＳスイッチングトランジスタ及び前記第１の４端子ＮＭＯＳスイッチングトランジスタの両方がオンされることを可能にする、
請求項１乃至３のうちいずれか一項に記載の充電保護回路。

【請求項5】

前記第２の３端子ＮＭＯＳスイッチングトランジスタの閾電圧及び前記第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧は、同じ値を有し、前記ドライブ回路は、前記第１の４端子ＮＭＯＳスイッチングトランジスタのゲート及び前記第２の３端子ＮＭＯＳスイッチングトランジスタのゲートに同じ位相を有するドライブ電圧を供給するよう構成される、
請求項４に記載の充電保護回路。

【請求項6】

前記プルダウン回路は、第３の３端子ＮＭＯＳスイッチングトランジスタを有し、
前記第３の３端子ＮＭＯＳスイッチングトランジスタのソースは接地され、前記第３の３端子ＮＭＯＳスイッチングトランジスタのドレインは、前記Ｓｕｂポートへ接続され、前記第３の３端子ＮＭＯＳスイッチングトランジスタのゲートは、前記ドライブ回路へ接続され、前記ドライブ回路によって供給されるドライブ電圧は、前記第３の３端子ＮＭＯＳスイッチングトランジスタ及び前記第１の４端子ＮＭＯＳスイッチングトランジスタの一方が、他方がオフされている間にオンされることを可能にする、
請求項１乃至５のうちいずれか一項に記載の充電保護回路。

【請求項7】

前記ドライブ回路は、前記第３の３端子ＮＭＯＳスイッチングトランジスタのゲート及び前記第１の４端子ＮＭＯＳスイッチングトランジスタのゲートに反対の位相を有するドライブ電圧を供給するよう構成される、
請求項６に記載の充電保護回路。

【請求項8】

前記インバータは、前記電圧Ｖｐｗｍ－を前記第３の３端子ＮＭＯＳスイッチングトランジスタのゲートに印加するよう構成される、
請求項７に記載の充電保護回路。

【請求項9】

前記Ｓｕｂポート管理回路は、相補型金属酸化膜半導体（ＣＭＯＳ）スイッチングトランジスタを有し、前記ＣＭＯＳスイッチングトランジスタは、共通ゲートを有するＰ型金属酸化膜半導体（ＰＭＯＳ）スイッチングトランジスタ及び第４の３端子ＮＭＯＳスイッチングトランジスタを有し、前記プルアップ回路が前記ＰＭＯＳスイッチングトランジスタを有し、前記プルダウン回路が前記第４の３端子ＮＭＯＳスイッチングトランジスタを有し、前記ＰＭＯＳスイッチングトランジスタの閾電圧及び前記第４の３端子ＮＭＯＳスイッチングトランジスタの閾電圧は、同じ値を有し、
前記ＰＭＯＳスイッチングトランジスタのソースは、前記第１電源インターフェースへ接続され、前記ＰＭＯＳスイッチングトランジスタのドレインは、前記Ｓｕｂポートへ接続され、前記第４の３端子ＮＭＯＳスイッチングトランジスタのドレインは、前記Ｓｕｂポートへ接続され、前記第４の３端子ＮＭＯＳスイッチングトランジスタのソースは、接地され、
前記ＰＭＯＳスイッチングトランジスタのゲート及び前記第４の３端子ＮＭＯＳスイッチングトランジスタのゲートに印加されるドライブ電圧は、前記電圧Ｖｐｗｍ－であり、前記第１の４端子ＮＭＯＳスイッチングトランジスタに印加されるドライブ電圧は、前記電圧Ｖｐｗｍ－とは反対の位相を有する前記出力電圧Ｖｏｕｔである、
請求項１乃至５のうちいずれか一項に記載の充電保護回路。

【請求項10】

第２電源インターフェース及び第２の４端子ＮＭＯＳスイッチングトランジスタを更に有し、前記第２の４端子ＮＭＯＳスイッチングトランジスタの１つのドレインが前記第２電源インターフェースへ接続され、他のドレインが前記第１の４端子ＮＭＯＳスイッチングトランジスタの前記第２ドレインと前記負荷との間に接続される、
請求項１乃至９のうちいずれか一項に記載の充電保護回路。

【請求項11】

前記第２電源インターフェースは、充電コイル及び無線受信チップを有し、前記充電コイルは、前記無線受信チップの１つの端子へ接続され、前記無線受信チップの他の端子は、前記第２の４端子ＮＭＯＳスイッチングトランジスタのいずれかのドレインへ接続される、
請求項１０に記載の充電保護回路。

【請求項12】

前記第１電源インターフェースは、ユニバーサル・シリアル・バス（ＵＳＢ）ポートである、
請求項１乃至１１のうちいずれか一項に記載の充電保護回路。

【請求項13】

前記負荷はバッテリである、
請求項１乃至１２のうちいずれか一項に記載の充電保護回路。

【請求項14】

第１電源インターフェースと、負荷と、請求項１乃至１３のうちいずれか一項に記載の充電保護回路とを有し、
前記充電保護回路の１つの端子は、前記第１電源インターフェースへ接続され、他の端子は、負荷へ接続され、前記充電保護回路は、前記負荷に対して、前記第１電源インターフェースから受けた電力を供給するよう構成される、
充電回路。

【請求項15】

請求項１４に記載の充電回路と、プロセッサとを有し、
前記プロセッサは、前記充電回路内の負荷の残電力情報を取得するよう構成される、
電子デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、パワー半導体技術及び電力システム技術の分野に、特に、充電保護回路、充電回路、及び電子デバイスに関係がある。

【背景技術】

【0002】

今日、多くの電子デバイスは双方向の充電能力を備えている。例えば、スマートフォンは、外部電源から電力を受け取ることができるだけではなく（通常、順方向充電と呼ばれる）、スマートフォンに接続されている他の電子デバイスが低バッテリであるときに他の電子デバイスを充電することもできる（通常、逆方向充電と呼ばれる）。電子デバイスが双方向の充電能力を備えている場合に、電子デバイスの充電回路に置かれたスイッチングコンポーネントは双方向の遮断能力を備えていなければならない。金属酸化膜半導体（Metal Oxide Semiconductor，ＭＯＳ）スイッチングトランジスタは、コモンスイッチングコンポーネントで有り、一方向の遮断能力を備えている。そのため、ソース同士を直列に接続された２つのＭＯＳスイッチングトランジスタが、通常は、双方向遮断機能を実装するために使用される。

【0003】

図１は、従来技術において電子デバイス内に配置された充電保護回路の概略図である。充電保護回路は、双方向遮断を実装するスイッチングトランジスタを含み、スイッチングトランジスタは、ソース同士が直列に接続された２つのＭＯＳスイッチングトランジスタを含む。スイッチングトランジスタの１つの端子は、電子デバイスのユニバーサル・シリアル・バスＵＳＢへ接続され、他の端子は、バッテリへ接続される。スイッチングトランジスタ内の２つのＮＭＯＳスイッチングトランジスタのゲートドライブ電圧は、２つのＮＭＯＳスイッチングトランジスタのターンオン及びターンオフを制御するよう制御され得る。２つのＮＭＯＳスイッチングトランジスタは両方とも、順方向充電又は逆方向充電にかかわらずターンオン状態にあり、過電圧が起きる場合には、２つのＮＭＯＳスイッチングトランジスタのゲートドライブ電圧は、２つのＮＭＯＳスイッチングトランジスタの少なくとも一方がターンオフ状態にあるように制御され、それによって過電圧保護機能を実装する。

【0004】

しかし、２つのＮＭＯＳスイッチングトランジスタが両方ともオンされるとき、２つのＮＭＯＳスイッチングトランジスタの内部抵抗は両方ともロスを生じさせる可能性があり、これは、充電保護回路の比較的に大きい内部ロスにつながり、また、２つのＮＭＯＳスイッチングトランジスタは、双方向の遮断を実装するために使用される。その結果、充電保護回路の費用は相対的に高くなる。

【発明の概要】

【0005】

本願は充電保護回路を提供する。充電保護回路は、充電保護回路の内部ロス及び費用を少なくともある程度減らすために、４端子ＮＭＯＳスイッチングトランジスタ（具体的に言えば、第１の４端子ＮＭＯＳスイッチングトランジスタ）を使用することによって双方向遮断を実装する。本願の充電保護回路では、フローティング管理が更に、充電保護回路内の第１の４端子ＮＭＯＳスイッチングトランジスタのＳｕｂポートの電位に対して実行され、それにより、第１の４端子ＮＭＯＳスイッチングトランジスタがオンされるときに、Ｓｕｂポートと、第１の４端子ＮＭＯＳスイッチングトランジスタ内にあって、第１電源インターフェースへ接続される第１ドレインとの間の電圧は下げられ、それによって基板バイアス効果を弱める。更に、本願は、充電回路と、充電回路を含む電子デバイスとを提供する。

【0006】

第１の態様に従って、本願は充電保護回路を提供する。充電保護回路は、第１の４端子ＮＭＯＳスイッチングトランジスタと、基板（Substrate、略してＳｕｂ）ポート管理回路とを含む。第１の４端子ＮＭＯＳスイッチングトランジスタは、第1ドレイン、第２ドレイン、ゲート、及びＳｕｂポートを含む。第１ドレインは第１電源インターフェースへ接続され、第２ドレインは負荷へ接続され、ゲートはドライブ回路へ接続される。

【0007】

Ｓｕｂポート管理回路は、第１の４端子ＮＭＯＳスイッチングトランジスタのＳｕｂポートへ接続されるプルアップ回路を含み、プルアップ回路は、第１の４端子ＮＭＯＳスイッチングトランジスタがオンされるときにＳｕｂポートの電位を第１ドレイン又は第２ドレインの電位にプルアップするよう構成される。

【0008】

留意されるべきは、この実施形態では、プルアップ回路は、Ｓｕｂポートと第１ドレインとの間に位置してよく、あるいは、Ｓｕｂポートと第２ドレインとの間に位置してもよく、あるいは、Ｓｕｂポートと第１ドレインとの間及びＳｕｂポートと第２ドレインとの間の両方に位置してもよい点である。

【0009】

プルアップ回路がＳｕｂポートと第１ドレインとの間に存在することが例として使用され、「Ｓｕｂポートの電位を第１ドレインの電位に等しいようにプルアップする」ことにおける「等しい」とは、次の理由により、おおよそ等しい必要がある：プルアップ回路は、通常、プルアップ回路がオンされるときに電圧降下を有する。従って、Ｓｕｂポートと第１ドレインとの間には電位差があり、つまり、Ｓｕｂポートの電位は第１ドレインの電位に等しくない。プルアップ回路の電圧降下は通常は非常に小さいので、この実施形態では、プルアップ回路の電圧降下は無視され得る。この場合に、Ｓｕｂポートの電位は第１ドレインの電位と等しいと見なされ得る。

【0010】

更に、第１の４端子ＮＭＯＳスイッチングトランジスタも電圧降下を有するので、第１ドレインと第２ドレインとの間には電圧降下がある。そのため、Ｓｕｂポートの電位は、第２ドレインの電位ともおおよそ等しい。本願では、コンポーネント（例えば、プルアップ回路又は第１の４端子ＮＭＯＳスイッチングトランジスタ）の電圧降下は考慮されない。従って、Ｓｕｂポートの電位は、第１ドレインの電位及び第２ドレインの電位と等しいと見なされ得る。

【0011】

プルアップ回路がＳｕｂポートと第２ドレインとの間に位置するか、あるいは、Ｓｕｂポートと第１ドレインとの間及びＳｕｂポートと第２ドレインとの間の両方に位置する場合に、上記の説明はやはり満足される。従って、本願では、Ｓｕｂポートの電位は第１ドレインの電位又は第２ドレインの電位と等しいと述べられる場合に、コンポーネントの電圧降下は考慮されない。留意されるべきは、第１の４端子ＮＭＯＳスイッチングトランジスタはゲートを更に含む点である。

【0012】

任意に、第１電源インターフェースは、具体的に、ユニバーサル・シリアル・バスＵＳＢポートである。

【0013】

任意に、負荷はバッテリであってよい。

【0014】

この実施形態では、第１の４端子ＮＭＯＳスイッチングトランジスタは、双方向の遮断機能を実装するために、ソース同士が直列に接続された２つＮＭＯＳスイッチングトランジスタを置換するために使用される。通常、第１の４端子ＮＭＯＳスイッチングトランジスタの内部抵抗は、ソース同士が直列に接続された２つのＮＭＯＳスイッチングトランジスタの内部抵抗の和よりも小さく、第１の４端子ＮＭＯＳスイッチングトランジスタの費用は、２つのＮＭＯＳスイッチングトランジスタの費用の和よりも安い。従って、充電保護回路の内部ロス及び費用は、この実施形態で説明されている解決法を使用することによって、ある程度低減され得る。

【0015】

更に、プルアップ回路がＳｕｂポートと第１ドレインとの間に位置することは、例として使用される。この実施形態では、第１の４端子ＮＭＯＳスイッチングトランジスタがオンされるときに、Ｓｕｂポートの電位は、第１ドレインの電位に等しいようプルアップされる。従って、Ｓｕｂポートと第１ドレインとの間に電位差（又は「電圧」）はない。更に、第１の４端子ＮＭＯＳスイッチングトランジスタがオンされるときに、第１ドレインの電位は、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧降下を考慮しなければ、第２ドレインの電位と等しい。従って、Ｓｕｂポートと第２ドレインとの間に電位差はない。このようにして、この実施形態では、基板バイアス効果は、第１ドレインとＳｕｂポートとの間でも、第２ドレインとＳｕｂポートとの間でも起こらない（基板バイアス効果の意味については、具体的な実施形態中の説明を参照されたい）。この場合に、第１の４端子ＮＭＯＳスイッチングトランジスタのチャネル内の自由電子の量は減少せず、第１の４端子ＮＭＯＳスイッチングトランジスタのオン抵抗は増えない。従って、この実施形態を使用することによって、基板バイアス効果に起因して第１の４端子ＮＭＯＳスイッチングトランジスタのロスが増えるという問題は、回避され得る。

【0016】

留意されるべきは、プルアップ回路がＳｕｂポートと第２ドレインとの間に位置するか、あるいは、Ｓｕｂポートと第１ドレインとの間及びＳｕｂポートと第２ドレインとの間の両方に位置する場合に、この実施形態は上記の効果をやはり実装することができる点である。その原理は同様であるから、詳細は再び説明されない。

【0017】

第１の態様を参照して、第１の可能な実施で、プルアップ回路は、第１の３端子ＮＭＯＳスイッチングトランジスタ（単に「３端子ＮＭＯＳ－１スイッチングトランジスタ」と呼ばれる）を含む。３端子ＮＭＯＳ－１スイッチングトランジスタのドレインは、第１の４端子ＮＭＯＳスイッチングトランジスタの第１ドレインへ接続され、３端子ＮＭＯＳ－１スイッチングトランジスタのソースは、Ｓｕｂポートへ接続され、３端子ＮＭＯＳ－１スイッチングトランジスタのゲートは、ドライブ回路へ接続され、ドライブ回路によって供給されるドライブ電圧は、３端子ＮＭＯＳ－１スイッチングトランジスタ及び第１の４端子ＮＭＯＳスイッチングトランジスタの両方がオンされることを可能にする。

【0018】

留意されるべきは、ドライブ回路によって供給されるドライブ電圧は、第１の４端子ＮＭＯＳスイッチングトランジスタをオンされるように駆動するために使用されるだけでなく、３端子ＮＭＯＳ－１スイッチングトランジスタをオンされるように駆動するためにも使用される点である。更に、３端子ＮＭＯＳ－１スイッチングトランジスタは、第１の４端子ＮＭＯＳスイッチングトランジスタのターンオン中にオンされる。

【0019】

３端子ＮＭＯＳ－１スイッチングトランジスタは第１の４端子ＮＭＯＳスイッチングトランジスタのターンオン中にオンされるので、Ｓｕｂポートの電位は、３端子ＮＭＯＳ－１スイッチングトランジスタを使用することによって第１ドレインの電位にプルアップされてよく、あるいは、３端子ＮＭＯＳ－１スイッチングトランジスタを使用することによって、第１ドレインの電位に等しいようプルアップされてよい。第１の４端子ＮＭＯＳスイッチングトランジスタがオンされ、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧降下が考慮されない場合に、第１ドレインの電位は第２ドレインの電位と等しく、Ｓｕｂポートの電位も第２ドレインの電位と同じである。従って、基板バイアス効果は、第１の４端子ＮＭＯＳスイッチングトランジスタにおいて回避され、第１の４端子ＮＭＯＳスイッチングトランジスタの比較的に大きいオン抵抗により引き起こされる第１の４端子ＮＭＯＳスイッチングトランジスタの比較的に大きいロスは、回避される。

【0020】

第１の態様の第１の可能な実施を参照して、第２の可能な実施で、３端子ＮＭＯＳ－１スイッチングトランジスタの閾電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧は、同じ値を有する。ドライブ回路は、第１の４端子ＮＭＯＳスイッチングトランジスタのゲート及び３端子ＮＭＯＳ－１スイッチングトランジスタのゲートに同じドライブ電圧を供給するよう構成される。

【0021】

留意されるべきは、３端子ＮＭＯＳ－１スイッチングトランジスタ及び第１の４端子ＮＭＯＳスイッチングトランジスタは両方ともＮ型ＭＯＳスイッチングトランジスタであるから、３端子ＮＭＯＳ－１スイッチングトランジスタ及び第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧の位相は同じである点である。言い換えると、全てのＮ型ＭＯＳスイッチングトランジスタの閾電圧の位相は同じであり、全てのＰ型ＭＯＳスイッチングトランジスタの閾電圧の位相も同じである。しかし、Ｎ型ＭＯＳスイッチングトランジスタの閾電圧の位相は、Ｐ型ＭＯＳスイッチングトランジスタの閾電圧の位相とは反対である。

【0022】

３端子ＮＭＯＳ－１スイッチングトランジスタの閾電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧は同じ値を有するから、同じドライブ電圧が３端子ＮＭＯＳ－１スイッチングトランジスタのゲート及び第１の４端子ＮＭＯＳスイッチングトランジスタのゲートに印加される場合に、３端子ＮＭＯＳ－１スイッチングトランジスタ及び第１の４端子ＮＭＯＳスイッチングトランジスタは同時にオンされ、同時にオフされる。３端子ＮＭＯＳ－１スイッチングトランジスタ及び第１の４端子ＮＭＯＳスイッチングトランジスタが同時にオンされるとき、Ｓｕｂポートの電位は第１ドレインの電位にプルアップされる。第１の４端子ＮＭＯＳスイッチングトランジスタがオンされ、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧降下が考慮されない場合に、第１ドレインの電位は第２ドレインの電位と等しく、Ｓｕｂポートの電位も第２ドレインの電位と同じである。従って、基板バイアス効果は、第１の４端子ＮＭＯＳスイッチングトランジスタにおいて回避され得、第１の４端子ＮＭＯＳスイッチングトランジスタの比較的に大きいオン抵抗により引き起こされる第１の４端子ＮＭＯＳスイッチングトランジスタの比較的に大きいロスは、回避される。

【0023】

留意されるべきは、本願では、３端子ＮＭＯＳスイッチングトランジスタはソース、ドレイン及びゲートを含む従来のＮＭＯＳスイッチングトランジスタであり、４端子ＮＭＯＳスイッチングトランジスタは２つのドレイン、１つのゲート及び１つのＳｕｂポートを含むスイッチングトランジスタである点である。具体的に、本願の３端子ＮＭＯＳ－１スイッチングトランジスタ、第２の３端子ＮＭＯＳスイッチングトランジスタ（単に「３端子ＮＭＯＳ－２スイッチングトランジスタ」と呼ばれる）、及び第３の３端子ＮＭＯＳスイッチングトランジスタ（単に「３端子ＮＭＯＳ－３スイッチングトランジスタ」と呼ばれる）は全て３端子ＮＭＯＳスイッチングトランジスタである。本願の第１の４端子ＮＭＯＳスイッチングトランジスタ及び第２の４端子ＮＭＯＳスイッチングトランジスタは、４端子ＮＭＯＳスイッチングトランジスタである。

【0024】

第１の態様の第２の可能な実施を参照して、第３の可能な実施で、ドライブ回路は、パルス幅変調ＰＷＭモジュール及びチャージポンプを含む。チャージポンプの第１入力端子は、ＰＷＭモジュールの出力端子へ接続され、ＰＷＭモジュールによって入力される制御ロジック電圧Ｖｐｗｍを受けるよう構成される。チャージポンプの第２入力端子は、第１電源インターフェースへ接続され、第１電源インターフェースから入力されるバス電圧Ｖｂｕｓを受けるよう構成される。チャージポンプの出力端子は、第１の４端子ＮＭＯＳスイッチングトランジスタのゲート及び３端子ＮＭＯＳ－１スイッチングトランジスタのゲートへ接続される。

【0025】

チャージポンプは、Ｖｐｗｍ制御下で出力電圧Ｖｏｕｔを取得するようＶｂｕｓを処理し、Ｖｏｕｔを第１の４端子ＮＭＯＳスイッチングトランジスタのゲート及び３端子ＮＭＯＳ－１スイッチングトランジスタのゲートに印加する。

【0026】

第１の態様を参照して、第４の可能な実施で、プルアップ回路は、３端子ＮＭＯＳ－２スイッチングトランジスタを含む。３端子ＮＭＯＳ－２スイッチングトランジスタのドレインは、第１の４端子ＮＭＯＳスイッチングトランジスタの第２ドレインへ接続され、３端子ＮＭＯＳ－２スイッチングトランジスタのソースは、Ｓｕｂポートへ接続され、３端子ＮＭＯＳ－２スイッチングトランジスタのゲートは、ドライブ回路へ接続され、ドライブ回路によって供給されるドライブ電圧は、３端子ＮＭＯＳ－２スイッチングトランジスタ及び第１の４端子ＮＭＯＳスイッチングトランジスタの両方がオンされることを可能にする。

【0027】

留意されるべきは、ドライブ電圧によって供給されるドライブ電圧は、第１の４端子ＮＭＯＳスイッチングトランジスタをオンされるように駆動するために使用されるだけでなく、３端子ＮＭＯＳ－２スイッチングトランジスタをオンされるように駆動するためにも使用される点である。更に、３端子ＮＭＯＳ－２スイッチングトランジスタは、第１の４端子ＮＭＯＳスイッチングトランジスタのターンオン中にオンされる。

【0028】

３端子ＮＭＯＳ－２スイッチングトランジスタは第１の４端子ＮＭＯＳスイッチングトランジスタのターンオン中にオンされるので、Ｓｕｂポートの電位は、３端子ＮＭＯＳ－２スイッチングトランジスタを使用することによって第２ドレインの電位にプルアップされてよく、あるいは、３端子ＮＭＯＳ－２スイッチングトランジスタを使用することによって、第２ドレインの電位に等しいようプルアップされてよい。第１の４端子ＮＭＯＳスイッチングトランジスタがオンされ、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧降下が考慮されない場合に、第２ドレインの電位は第１ドレインの電位と等しく、Ｓｕｂポートの電位も第１ドレインの電位と同じである。従って、基板バイアス効果は、第１の４端子ＮＭＯＳスイッチングトランジスタにおいて回避され得、第１の４端子ＮＭＯＳスイッチングトランジスタの比較的に大きいオン抵抗により引き起こされる第１の４端子ＮＭＯＳスイッチングトランジスタの比較的に大きいロスは、回避される。

【0029】

第１の態様の第４の可能な実施を参照して、第５の可能な実施で、３端子ＮＭＯＳ－２スイッチングトランジスタの閾電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧は、同じ値を有する。ドライブ回路は、第１の４端子ＮＭＯＳスイッチングトランジスタのゲート及び３端子ＮＭＯＳ－２スイッチングトランジスタのゲートに同じドライブ電圧を供給するよう構成される。

【0030】

３端子ＮＭＯＳ－２スイッチングトランジスタの閾電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧は同じ値を有するから、同じドライブ電圧が３端子ＮＭＯＳ－２スイッチングトランジスタのゲート及び第１の４端子ＮＭＯＳスイッチングトランジスタのゲートに印加される場合に、３端子ＮＭＯＳ－２スイッチングトランジスタの閾電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタは同時にオンされ、同時にオフされる。３端子ＮＭＯＳ－２スイッチングトランジスタがオンされるときに、Ｓｕｂポートの電位は第２ドレインの電位にプルアップされ得る。第１の４端子ＮＭＯＳスイッチングトランジスタがオンされ、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧降下が考慮されない場合に、第２ドレインの電位は第１ドレインの電位と等しく、Ｓｕｂポートの電位は第１ドレインの電位と同じである。従って、この実施形態で提供される解決法を使用することによって、Ｓｕｂポートと第２ドレインとの間の電圧差及びＳｕｂポートと第１ドレインとの間の電圧差によって引き起こされる基板バイアス効果は、回避され得る。

【0031】

第１の態様の第５の可能な実施を参照して、第６の可能な実施で、ドライブ回路は、パルス幅変調ＰＷＭモジュール及びチャージポンプを含む。チャージポンプの第１入力端子は、ＰＷＭモジュールの出力端子へ接続され、ＰＷＭモジュールによって入力される制御ロジック電圧Ｖｐｗｍを受けるよう構成される。チャージポンプの第２入力端子は、第１電源インターフェースへ接続され、第１電源インターフェースから入力されるバス電圧Ｖｂｕｓを受けるよう構成される。チャージポンプの出力端子は、第１の４端子ＮＭＯＳスイッチングトランジスタのゲート及び３端子ＮＭＯＳ－２スイッチングトランジスタのゲートへ接続される。

【0032】

チャージポンプは、Ｖｐｗｍ制御下で出力電圧Ｖｏｕｔを取得するようＶｂｕｓを処理し、Ｖｏｕｔを第１の４端子ＮＭＯＳスイッチングトランジスタのゲート及び３端子ＮＭＯＳ－２スイッチングトランジスタのゲートに印加する。

【0033】

第１の態様の第１乃至第３の可能な実施のうちのいずれか１つを参照して、第７の可能な実施で、プルアップ回路は、３端子ＮＭＯＳ－２スイッチングトランジスタを更に含む。３端子ＮＭＯＳ－２スイッチングトランジスタのドレインは、第１の４端子ＮＭＯＳスイッチングトランジスタの第２ドレインへ接続され、３端子ＮＭＯＳ－２スイッチングトランジスタのソースは、Ｓｕｂポートへ接続され、３端子ＮＭＯＳ－２スイッチングトランジスタのゲートは、ドライブ回路へ接続され、ドライブ回路によって供給されるドライブ電圧は、３端子ＮＭＯＳ－１スイッチングトランジスタ、３端子ＮＭＯＳ－２スイッチングトランジスタ、及び第１の４端子ＮＭＯＳスイッチングトランジスタが全てオンされることを可能にする。

【0034】

この実施形態では、プルアップ回路は、３端子ＮＭＯＳ－１スイッチングトランジスタを含むだけではなく、３端子ＮＭＯＳ－２スイッチングトランジスタも含む。２つの３端子ＮＭＯＳスイッチングトランジスタは、互いのバックアップとして機能し、たとえ３端子ＮＭＯＳスイッチングトランジスタの一方（例えば、３端子ＮＭＯＳ－１スイッチングトランジスタ）がダメージを受けるとしても、他方の３端子ＮＭＯＳスイッチングトランジスタ（３端子ＮＭＯＳ－２スイッチングトランジスタ）が依然として、Ｓｕｂポートの電位を第１の４端子ＮＭＯＳスイッチングトランジスタの第１ドレイン又は第２ドレインの電位にプルアップし得る（ただし、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧降下は考慮されない）。

【0035】

第１の態様の第７の可能な実施を参照して、第８の可能な実施で、３端子ＮＭＯＳ－１スイッチングトランジスタの閾電圧、３端子ＮＭＯＳ－２スイッチングトランジスタの閾電圧、及び第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧は、同じ値を有する。ドライブ回路は、第１の４端子ＮＭＯＳスイッチングトランジスタのゲート、３端子ＮＭＯＳ－１スイッチングトランジスタのゲート、及び３端子ＮＭＯＳ－２スイッチングトランジスタのゲートに同じドライブ電圧を供給するよう構成される。

【0036】

第１の４端子ＮＭＯＳスイッチングトランジスタ、３端子ＮＭＯＳ－１スイッチングトランジスタ、及び３端子ＮＭＯＳ－２スイッチングトランジスタは同時にオンされ、同時にオフされることが分かる。２つの３端子ＮＭＯＳスイッチングトランジスタは互いのバックアップとして機能し、たとえ３端子ＮＭＯＳスイッチングトランジスタの一方（例えば、３端子ＮＭＯＳ－１スイッチングトランジスタ）がダメージを受けるとしても、他方の３端子ＮＭＯＳスイッチングトランジスタ（３端子ＮＭＯＳ－２スイッチングトランジスタ）は依然として、Ｓｕｂポートの電位を第１の４端子ＮＭＯＳスイッチングトランジスタの第１ドレイン又は第２ドレインの電位にプルアップし得る（ただし、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧降下は考慮されない）。このようにして、Ｓｕｂポートと第１ドレインとの間の電圧及びＳｕｂポートと第２ドレインとの間の電圧によって引き起こされる基板バイアス効果は、回避され得る。更に、第１の４端子ＮＭＯＳスイッチングトランジスタの過度に大きいオン抵抗によって引き起こされる比較的に大きい内部ロスが回避され得る。

【0037】

第１の態様の第８の可能な実施を参照して、第９の可能な実施で、ドライブ回路は、パルス幅変調ＰＷＭモジュール及びチャージポンプを含む。チャージポンプの第１入力端子は、ＰＷＭモジュールの出力端子へ接続され、ＰＷＭモジュールによって入力される制御ロジック電圧Ｖｐｗｍを受けるよう構成される。チャージポンプの第２入力端子は、第１電源インターフェースへ接続され、第１電源インターフェースから入力されるバス電圧Ｖｂｕｓを受けるよう構成される。チャージポンプの出力端子は、第１の４端子ＮＭＯＳスイッチングトランジスタのゲート、３端子ＮＭＯＳ－１スイッチングトランジスタのゲート、及び３端子ＮＭＯＳ－２スイッチングトランジスタのゲートへ接続される。

【0038】

チャージポンプは、Ｖｐｗｍ制御下で出力電圧Ｖｏｕｔを取得するようＶｂｕｓを処理し、Ｖｏｕｔを第１の４端子ＮＭＯＳスイッチングトランジスタのゲート、３端子ＮＭＯＳ－１スイッチングトランジスタのゲート、及び３端子ＮＭＯＳ－２スイッチングトランジスタのゲートに印加する。

【0039】

第１の態様を参照して、第１０の可能な実施で、Ｓｕｂポート管理回路は、プルダウン回路を更に含む。プルダウン回路は、Ｓｕｂポートへ接続され、第１の４端子ＮＭＯＳスイッチングトランジスタがオフされるときにＳｕｂポートの電位をゼロ電位にプルダウンするよう構成される。

【0040】

第１の態様の第１、第２、第４、第５、及び第７乃至第９の可能な実施のいずれか１つを参照して、第１１の可能な実施で、Ｓｕｂポート管理回路は、プルダウン回路を更に含む。プルダウン回路は、Ｓｕｂポートへ接続され、第１の４端子ＮＭＯＳスイッチングトランジスタがオフされるときにＳｕｂポートの電位をゼロ電位にプルダウンするよう構成される。

【0041】

第１の４端子ＮＭＯＳスイッチングトランジスタがオフされるとき、Ｓｕｂポートの電位は接地（ＧＮＤ）にプルダウンされ、それによって、Ｓｕｂポートのフローティングを回避する。Ｓｕｂポートの電位がゼロ電位であるとき、Ｓｕｂポートと第２ドレインとの間の電圧は、第１の４端子ＮＭＯＳスイッチングトランジスタ内の寄生トランジスタをオンさせる電圧よりも小さい（図７を参照）。従って、第１の４端子ＮＭＯＳスイッチングトランジスタ内の寄生トランジスタは誤ってトリガされず、更には、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧耐性能力は低下しない。

【0042】

通常、トランジスタのベース電圧が０．７Ｖよりも大きいとき、トランジスタはオンされる。この実施形態では、トランジスタのベース電圧は、Ｓｕｂポートと第２ドレインとの間の電圧である。

【0043】

言い換えると、この実施形態では、第１電源インターフェースから入力されるバス電圧Ｖｂｕｓを使用することによって３端子ＮＭＯＳ－２スイッチングトランジスタの寄生キャパシタＣ２を充電することを回避するために（図７を参照）、ＳｕｂポートはＧＮＤに直接に接続されるので、Ｃ２の両端子に電圧はなく、第１の４端子ＮＭＯＳスイッチングトランジスタ内の寄生トランジスタは誤ってオンされるようにトリガされず、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧耐性能力は低下しない。

【0044】

第１の態様の第３、第６、又は第９の可能な実施のいずれか１つを参照して、第１２の可能な実施で、Ｓｕｂポート管理回路は、プルダウン回路を更に含む。プルダウン回路は、Ｓｕｂポートへ接続され、第１の４端子ＮＭＯＳスイッチングトランジスタがオフされるときにＳｕｂポートの電位をゼロ電位にプルダウンするよう構成される。

【0045】

第１の態様の第１２の可能な実施を参照して、第１３の可能な実施で、プルダウン回路は、３端子ＮＭＯＳ－３スイッチングトランジスタを含む。３端子ＮＭＯＳ－３スイッチングトランジスタのソースは接地され、３端子ＮＭＯＳ－３スイッチングトランジスタのドレインはＳｕｂポートへ接続され、３端子ＮＭＯＳ－３スイッチングトランジスタのゲートはドライブ回路へ接続され、ドライブ回路によって供給されるドライブ電圧は、３端子ＮＭＯＳ－３スイッチングトランジスタ及び第１の４端子ＮＭＯＳスイッチングトランジスタの一方が、他方がオフされている間にオンされることを可能にする。

【0046】

３端子ＮＭＯＳ－３スイッチングトランジスタ及び第１の４端子ＮＭＯＳスイッチングトランジスタの一方は、他方がオフされている間にオンされるので、３端子ＮＭＯＳ－３スイッチングトランジスタはオンされる一方で、第１の４端子ＮＭＯＳスイッチングトランジスタはオフされる。更に、３端子ＮＭＯＳ－３スイッチングトランジスタがオンされるとき、Ｓｕｂポートの電位はＧＮＤにプルダウンされる。従って、第１の４端子ＮＭＯＳスイッチングトランジスタの寄生トランジスタは、オンされるようトリガされず（詳細については、上記の説明を参照されたい）、更には、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧耐性能力は低下しない。

【0047】

第１の態様の第１３の可能な実施を参照して、第１４の可能な実施で、ドライブ回路は、３端子ＮＭＯＳ－３スイッチングトランジスタのゲート及び第１の４端子ＮＭＯＳスイッチングトランジスタのゲートに反対の位相を有するドライブ電圧を供給するよう構成される。

【0048】

留意されるべきは、３端子ＮＭＯＳ－３スイッチングトランジスタの閾電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧は、同じ値を有しても、又は有さなくてもよい点である。

【0049】

この実施形態では、ドライブ回路は、３端子ＮＭＯＳ－３スイッチングトランジスタ及び第１の４端子ＮＭＯＳスイッチングトランジスタの一方が、他方がオフされている間２オンされることを確かにするために、３端子ＮＭＯＳ－３スイッチングトランジスタ及び第１の４端子ＮＭＯＳスイッチングトランジスタに反対の位相を有するドライブ電圧を供給するよう構成される。具体的に、３端子ＮＭＯＳ－３スイッチングトランジスタはオンされる一方で、第１の４端子ＮＭＯＳスイッチングトランジスタはオフされる。３端子ＮＭＯＳ－３スイッチングトランジスタがオンされるとき、Ｓｕｂポートの電位はＧＮＤにプルダウンされる。従って、第１の４端子ＮＭＯＳスイッチングトランジスタの寄生トランジスタは、オンされるようトリガされず（詳細については、上記の説明を参照されたい）、更には、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧耐性能力は低下しない。

【0050】

第１の態様の第１４の可能な実施を参照して、第１５の可能な実施で、Ｓｕｂポート管理回路はインバータを更に含む。インバータの１つの端子は、ＰＷＭモジュールの出力端子へ接続され、他の端子は、３端子ＮＭＯＳ－３スイッチングトランジスタのゲートへ接続される。インバータは、電圧Ｖｐｗｍ－を取得するようＶｐｗｍに対して位相反転処理を実行し、Ｖｐｗｍ－を３端子ＮＭＯＳ－３スイッチングトランジスタのゲートに印加するよう構成される。

【0051】

この実施形態では、３端子ＮＭＯＳ－３スイッチングトランジスタの閾電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧は同じ位相を有するが、値が異なり、第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧は、３端子ＮＭＯＳ－３スイッチングトランジスタの閾電圧よりも大きい。

【0052】

第１の態様の第１０又は第１１の可能な実施を参照して、第１６の可能な実施で、プルダウン回路はプルダウン抵抗を含む。プルダウン抵抗の第１端子はＳｕｂポートへ接続され、プルダウン抵抗の第２端子は接地される。

【0053】

この実施形態では、プルダウン抵抗がＳｕｂポートと接地（ＧＮＤ）との間に位置しているので、第１の４端子ＮＭＯＳスイッチングトランジスタがオフされるとき、プルダウン抵抗に電流は流れない。そのため、プルダウン抵抗は電圧降下を有さず、Ｓｕｂポートの電圧はプルダウン抵抗によってＧＮＤに引っ張られる。Ｓｕｂポートと第２ドレインとの間の電圧は、第１の４端子ＮＭＯＳスイッチングトランジスタ内の寄生トランジスタをオンさせる（通常、トランジスタのベース電圧、つまり、Ｓｕｂポートと第２ドレインとの間の電圧が０．７Ｖよりも大きいとき、トランジスタはオンされる）電圧よりも小さい。従って、第１の４端子ＮＭＯＳスイッチングトランジスタ内の寄生トランジスタは誤ってトリガされず、更には、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧耐性能力は低下しない。

【0054】

第１の態様の第１０の可能な実施を参照して、第１７の可能な実施で、Ｓｕｂポート管理回路は、相補型金属酸化膜半導体（ＣＭＯＳ）スイッチングトランジスタを含む。ＣＭＯＳスイッチングトランジスタは、共通ゲートを有するＰ型金属酸化膜半導体（ＰＭＯＳ）スイッチングトランジスタ及び第４の３端子ＮＭＯＳスイッチングトランジスタ（単に、「３端子ＮＭＯＳ－４スイッチングトランジスタ」と呼ばれる）を含む。

【0055】

ＰＭＯＳスイッチングトランジスタのソースは第１電源インターフェースへ接続され、ＰＭＯＳスイッチングトランジスタのドレインはＳｕｂポートへ接続され、端子ＮＭＯＳ－４スイッチングトランジスタのドレインはＳｕｂポートへ接続され、３端子ＮＭＯＳ－４スイッチングトランジスタのソースは接地される。

【0056】

ＰＭＯＳスイッチングトランジスタのゲート及び３端子ＮＭＯＳ－４スイッチングトランジスタのゲートに印加されるドライブ電圧と、第１の４端子ＮＭＯＳスイッチングトランジスタに印加されるドライブ電圧とは、反対の位相を有する。

【0057】

ＰＭＯＳスイッチングトランジスタの閾電圧及び３端子ＮＭＯＳ－４スイッチングトランジスタの閾電圧は同じ値を有するが、位相が反対である。これは、ＰＭＯＳスイッチングトランジスタ及び３端子ＮＭＯＳ－４スイッチングトランジスタのうちの一方がオンされる一方で、他方のスイッチングトランジスタはオフされることを意味する。

【0058】

任意に、第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧及びＰＭＯＳスイッチングトランジスタの閾電圧は同じ値及び同じ位相を有する。

【0059】

この実施形態では、ＰＭＯＳスイッチングトランジスタは、第１の４端子ＮＭＯＳスイッチングトランジスタがオンされるとき、Ｓｕｂポートの電位を第１ドレイン又は第２ドレインの電圧にプルアップするよう構成される。従って、プルアップ回路はＰＭＯＳスイッチングトランジスタを含む。３端子ＮＭＯＳ－４スイッチングトランジスタは、第１の４端子ＮＭＯＳスイッチングトランジスタがオフされるとき、Ｓｕｂポートの電位を接地（ＧＮＤ）にプルダウンするよう構成される。従って、プルダウン回路は３端子ＮＭＯＳ－４スイッチングトランジスタを含む。

【0060】

ハイ電圧が第１の４端子ＮＭＯＳスイッチングトランジスタのゲートに印加されて、第１の４端子ＮＭＯＳスイッチングトランジスタをオンさせ、ロー電圧がＣＭＯＳスイッチングトランジスタのゲートに印加される場合に、ＣＭＯＳスイッチングトランジスタ内のＰＭＯＳスイッチングトランジスタはオンされ、ＣＭＯＳスイッチングトランジスタ内の３端子ＮＭＯＳ－４スイッチングトランジスタはオフされる。この場合に、ＳｕｂポートはＰＭＯＳスイッチングトランジスタを使用することによって第１電源インターフェースへ接続されるので、Ｓｕｂポートの対地電圧Ｖｓｕｂは、第１電源インターフェースの対地電圧Ｖｂｕｓに等しい。図１１Ａを参照して、Ｖｂｕｓは第１ドレインの対地電圧に等しいことが分かるはずである。従って、Ｖｓｕｂは、第１ドレインの対地電圧に等しいと言える。第１の４端子ＮＭＯＳスイッチングトランジスタがオンされるとき、第１ドレインの対地電圧は、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧降下を考慮しなければ、第２ドレインの対地電圧に等しく、Ｖｓｕｂも第２ドレインの対地電圧に等しい。従って、第１ドレインとＳｕｂポートとの間又は第２ドレインとＳｕｂポートとの間に電圧はなく（つまり、電圧は印加されず）、それによって、２つのドレインのいずれか１つと基板との間の基板バイアス効果を回避し、更には、基板バイアス効果に起因して、第１の４端子ＮＭＯＳスイッチングトランジスタの閾電圧及びオン抵抗が大幅に増大し、かつ、第１の４端子ＮＭＯＳスイッチングトランジスタのロスが増えるという問題を回避する。

【0061】

第１の４端子ＮＭＯＳスイッチングトランジスタのゲートが接地されるために第１の４端子ＮＭＯＳスイッチングトランジスタがオフされるとき、相応して、ハイ電圧がＣＭＯＳスイッチングトランジスタのゲートに印加され、ＣＭＯＳスイッチングトランジスタ内のＰＭＯＳスイッチングトランジスタはオフされ、３端子ＮＭＯＳ－４スイッチングトランジスタはオンされる。この場合に、Ｓｕｂポートの電圧は、オンされている３端子ＮＭＯＳ－４スイッチングトランジスタによって接地（ＧＮＤ）に引っ張られ、それによってＳｕｂポートのフローティングを回避する。更には、Ｓｕｂポートと第２ドレインとの間の電圧又はＳｕｂポートと第１ドレインとの間の電圧は、第１の４端子ＮＭＯＳスイッチングトランジスタ内の寄生トランジスタをオンさせる（通常、トランジスタのベース電圧、つまり、Ｓｕｂポートと第２ドレインとの間の電圧が０．７Ｖよりも大きいとき、トランジスタはオンされる）電圧よりも小さい。従って、第１の４端子ＮＭＯＳスイッチングトランジスタ内の寄生トランジスタは誤ってトリガされず、更には、第１の４端子ＮＭＯＳスイッチングトランジスタの電圧耐性能力は低下しない。

【0062】

第１の態様の第１乃至第１７の可能な実施のうちのいずれか１つを参照して、第１８の可能な実施で、充電保護回路は、第２電源インターフェース及び第２の４端子ＮＭＯＳスイッチングトランジスタを更に含む。第２の４端子ＮＭＯＳスイッチングトランジスタの１つのドレインは第２電源インターフェースへ接続され、他のドレインは第２ドレインと負荷との間に接続される。この実施形態を参照して、電力は複数の電源インターフェースを使用することによって負荷へ供給され得ることが分かる。

【0063】

留意されるべきは、第２の４端子ＮＭＯＳスイッチングトランジスタは１つのゲート及び１つのＳｕｂポートを更に備え、第２の４端子ＮＭＯＳスイッチングトランジスタのＳｕｂポートもＳｕｂポート管理回路へ接続され得る点である。更には、Ｓｕｂポート管理回路の設定については、第１の４端子ＮＭＯＳスイッチングトランジスタのＳｕｂポートを管理するよう構成される上記のＳｕｂポート管理回路を参照されたい。第２の４端子ＮＭＯＳスイッチングトランジスタのＳｕｂポートを管理するよう構成されるＳｕｂポート管理回路については、本願で説明されない。

【0064】

第１の態様の第１８の可能な実施を参照して、第１９の可能な実施で、第２電源インターフェースは充電コイル及び無線受信チップを含む。充電コイルは無線受信チップの１つの端子へ接続され、無線受信チップの他の端子は第２の４端子ＮＭＯＳスイッチングトランジスタのドレインへ接続される。第２電源インターフェースに対応する電力供給方式は無線方式であることが分かる。

【0065】

第２の態様に従って、本願は充電回路を提供する。充電回路は、第１電源インターフェースと、負荷と、充電保護回路とを含む。充電保護回路の１つの端子は第１電源インターフェースへ接続され、他の端子は負荷へ接続される。

【0066】

充電保護回路の第１の態様又は第１の態様の第１乃至第３の可能な実施のうちのいずれか１つで、充電保護回路は、負荷に対して、第１電源インターフェースから受けた電力を供給するよう構成される。

【0067】

充電保護回路の第１の態様の第４乃至第６の可能な実施のうちのいずれか１つで、充電保護回路は、負荷から第１電源インターフェースを通って電力を送るよう構成される。

【0068】

充電保護回路の第１の態様の第１７の可能な実施又は第１の態様の第７乃至第９の可能な実施のうちいずれか１つで、充電保護回路は、負荷に対して、第１電源インターフェースから受けた電力を供給するよう構成されるか、あるいは、負荷から第１電源インターフェースを通って電力を送るよう構成される。

【0069】

充電回路の効果（又は改善）については、上記の充電保護回路の効果（又は改善）を参照されたい。詳細はここで再び説明されない。

【0070】

第３の態様に従って、本願は電子デバイスを更に提供する。電子デバイスは、第２の態様に係る充電回路と、プロセッサとを含み、プロセッサは、充電回路内の負荷の残電力情報を取得するよう構成される。電子デバイスは上記の充電回路を含み、上記の充電回路は上記の充電保護回路を含むので、電子デバイスの効果については、上記の充電保護回路の効果を参照されたい。

【図面の簡単な説明】

【0071】

【図1】電子デバイスに置かれた充電保護回路の回路構造図である。

【図2】電子デバイスに置かれた充電保護回路の他の回路構造図である。

【図3】図２に示された４端子ＮＭＯＳスイッチングトランジスタの物理断面図である。

【図4】Ｓｕｂポートが接地される場合の、図２に示された４端子ＮＭＯＳスイッチングトランジスタのパラメータ伝達特性曲線のシミュレーション結果である。

【図5】ＭＯＳスイッチングトランジスタの概略図である。

【図6】本願に係る充電保護回路の回路構造図である。

【図7】４端子ＮＭＯＳスイッチングトランジスタがオフされる場合の、図６に示された充電保護回路内の４端子ＮＭＯＳスイッチングトランジスタの寄生トランジスタの略物理断面図である。

【図8】４端子ＮＭＯＳスイッチングトランジスタがオフされる場合の、図６に示された充電保護回路内の４端子ＮＭＯＳスイッチングトランジスタの寄生トランジスタの回路構造図である。

【図9A】Ｓｕｂポートが接地される場合の、４端子ＮＭＯＳスイッチングトランジスタの２つのドレインの電圧耐性特性の曲線図である。

【図9B】Ｓｕｂポートが浮いている場合の、４端子ＮＭＯＳスイッチングトランジスタの２つのドレインの電圧耐性特性の曲線図である。

【図10A】本願に係る電子デバイスの概略図である。

【図10B】図１０Ａに示された電子デバイス内の充電回路の回路構造図である。

【図11A】本願に係る充電保護回路の構造図である。

【図11B】本願に係る充電保護回路の他の構造図である。

【図11C】本願に係る充電保護回路の更なる他の構造図である。

【図11D】本願に係る充電保護回路の更なる他の構造図である。

【図12】本願に係る充電保護回路の更なる他の構造図である。

【図13】本願に係る充電保護回路の更なる他の構造図である。

【図14】本願に係る充電保護回路の電圧の動作シーケンス図である。

【発明を実施するための形態】

【0072】

本願の実施形態が説明される前に、次に現れる可能性がある用語が最初に定義される。

【0073】

基板バイアス効果：４端子ＮＭＯＳスイッチングトランジスタの基板と４端子ＮＭＯＳスイッチングトランジスタのいずれかのドレインとの間の電子がゼロでないときに、４端子ＮＭＯＳスイッチングトランジスタ内の圧力下での逆バイアスをかけられたＰＮ接合の空乏領域が広がり、その結果、４端子ＮＭＯＳスイッチングトランジスタのチャネル内の可動電荷が減り、導電率レベルが下がる。

【0074】

空乏層：空乏層は空乏領域、ブロッキング層、障壁領域、又は空間電荷領域とも呼ばれ、ＰＮ接合内にあり、キャリアの量がドリフト運動及び拡散の二重効果により極めて少ない高抵抗領域を意味する。

【0075】

ドリフト領域：ドリフト領域は、半導体ＰＮ接合内の、不純物ドーピング濃度が低い領域を意味する。

【0076】

エピタキシャル層：エピタキシャル層は、基板上に成長及び堆積し、Ｎ型ドリフト領域と基板との間及びＰ型ボディ部と基板との間に位置している半導体層を意味する。

【0077】

チャネル：図５は、ＭＯＳスイッチングトランジスタの概略図であり、チャネルは、ＭＯＳスイッチングトランジスタのソース及びドレインの間に位置している薄い半導体層を意味する。

【0078】

図２は、電子デバイス内に置かれている充電保護回路の構造図である。ソースがなく、双方向遮断（又は双方向電圧耐性）を実装可能な４端子ＮＭＯＳスイッチングトランジスタが、充電保護回路で使用されている。４端子ＮＭＯＳスイッチングトランジスタは、第１ドレイン（Ｄｒａｉｎ １）、第２ドレイン（Ｄｒａｉｎ ２）、ゲート（Ｇａｔｅ）、及び基板Ｓｕｂポートを含む。充電保護回路において、４端子ＮＭＯＳスイッチングトランジスタのゲート（Ｇａｔｅ）は、ドライブ回路（又は「ドライブチップ」）を使用することによって制御される。具体的に、４端子ＮＭＯＳスイッチングトランジスタのターンオン又はターンオフは、ドライブ回路内のチャージポンプ（Ｃｈａｒｇｅ Ｐｕｍｐ）によって出力されるドライブ電圧を使用することによって、制御される。図２を参照して、４端子ＮＭＯＳスイッチングトランジスタのＳｕｂポートは接地されることが容易に把握され得る。従って、Ｓｕｂポートの電位は、通常はローレベルにある。

【0079】

４端子ＮＭＯＳスイッチングトランジスタがオンされ、第１ドレイン（ここで、第１ドレインは、ユニバーサル・シリアル・バスＵＳＢポートに近いドレインを意味するか、あるいは、バス電圧Ｖｂｕｓの入力端子に近いドレインを意味する）がバス電圧Ｖｂｕｓに接続されるとき、Ｓｕｂポートは接地されるので、第１ドレインとＳｕｂポートとの間の寄生ダイオードＤ１のＰＮ接合及び第２ドレインとＳｕｂポートとの間の寄生ダイオードＤ２のＰＮ接合は、夫々が比較的に高い逆電圧をかけられる（図３に示される４端子ＮＭＯＳスイッチングトランジスタの構造図を参照）。その結果、第１ドレインとＳｕｂポートとの間の基板バイアス効果及び第２ドレインとＳｕｂポートとの間の基板バイアス効果は深刻であり、空乏領域（又は空間電荷領域）は大いに広げられる。更に、Ｎ型ドリフト領域とＰ型エピタキシャル層との間の一部のキャリアは失われ、Ｐ型ボディ部（Ｐ＿ｂｏｄｙ）に位置するＮ型チャネル内の自由電子は減少するか又は完全に失われ、そのために、チャネルは形成され得ない。

【0080】

留意されるべきは、４端子ＮＭＯＳスイッチングトランジスタがオンされ、４端子ＮＭＯＳスイッチングトランジスタの電圧降下が考慮されない場合に、第１ドレインの対地電圧は第２ドレインの対地電圧に等しく、あるいは、第１ドレインの電位は第２ドレインの電位に等しい点である。従って、Ｓｕｂポートが接地され、第１ドレインがバス電圧Ｖｂｕｓに接続されるとき、第１ドレインとＳｕｂポートとの間の電圧Ｖｄ１ｓ及び第２ドレインとＳｕｂポートとの間の電圧Ｖｄ２ｓは夫々がバス電圧Ｖｂｕｓに等しい。更に、第１ドレインとＳｕｂポートとの間の寄生ダイオードＤ１及び第２ドレインとＳｕｂポートとの間の寄生ダイオードＤ２は夫々が比較的に高い逆電圧Ｖｂｕｓをかけられる。

【0081】

図４は、Ｓｕｂポートが接地される場合の、４端子ＮＭＯＳスイッチングトランジスタのパラメータ伝達特性曲線のシミュレーション結果を示す。図４は３つの曲線を含み、３つの曲線に対応する電圧Ｖｄ１ｓは夫々０Ｖ、２Ｖ及び５Ｖである。上述されたように、電圧Ｖｄ１ｓは、第１ドレインとＳｕｂポートとの間の電圧を意味する。Ｖｄ１ｓが０Ｖに等しい場合に、４端子ＮＭＯＳスイッチングトランジスタの閾電圧Ｖｇｄ１は約２Ｖである。Ｖｄ１ｓが２Ｖに等しい場合に、４端子ＮＭＯＳスイッチングトランジスタの閾電圧Ｖｇｄ１は約５．５Ｖである。Ｖｄ１ｓが５Ｖに等しい場合に、４端子ＮＭＯＳスイッチングトランジスタの閾電圧Ｖｇｄ１は約１０Ｖである。従って、Ｖｄ１ｓが増大するにつれて、４端子ＮＭＯＳスイッチングトランジスタの閾電圧Ｖｇｄ１も増大する。４端子ＮＭＯＳスイッチングトランジスタのオン電流が０．００２Ａであり、Ｖｄ１ｓ＝０Ｖである場合に、４端子ＮＭＯＳスイッチングトランジスタのゲートと第１ドレインとの間の電圧は約３Ｖであり、相応して、４端子ＮＭＯＳスイッチングトランジスタの内部抵抗は約１．５ＫΩであり、４端子ＮＭＯＳスイッチングトランジスタのロスは約０．００６Ｗである。４端子ＮＭＯＳスイッチングトランジスタのオン電流が０．００２Ａであり、Ｖｄ１ｓ＝２Ｖである場合に、４端子ＮＭＯＳスイッチングトランジスタのゲートと第１ドレインとの間の電圧は約６．５Ｖであり、相応して、４端子ＮＭＯＳスイッチングトランジスタの内部抵抗は３．２５ＫΩであり、４端子ＮＭＯＳスイッチングトランジスタのロスは約０．０１３Ｗである。４端子ＮＭＯＳスイッチングトランジスタのオン電流が０．００２Ａであり、Ｖｄ１ｓ＝５Ｖである場合に、４端子ＮＭＯＳスイッチングトランジスタのゲートと第１ドレインとの間の電圧は１２Ｖであり、相応して、４端子ＮＭＯＳスイッチングトランジスタの内部抵抗は６ＫΩであり、４端子ＮＭＯＳスイッチングトランジスタのロスは約０．０２４Ｗである。従って、Ｖｄ１ｓが増大するにつれて、４端子ＮＭＯＳスイッチングトランジスタの内部抵抗及び内部ロスも増大する。そのため、第１ドレインとＳｕｂポートとの間の電圧Ｖｄ１ｓを下げることが、解決される必要がある課題となる。

【0082】

留意されるべきは、４端子ＮＭＯＳスイッチングトランジスタがオンされるとき、４端子ＮＭＯＳスイッチングトランジスタの第１ドレイン及び第２ドレインの間の電圧（つまり、４端子ＮＭＯＳスイッチングトランジスタの電圧降下）は０Ｖよりも大きい（例えば、０．１Ｖであり得る）点である。本願では、別段特定されない限りは、４端子ＮＭＯＳスイッチングトランジスタの電圧降下は無視され、言い換えると、４端子ＮＭＯＳスイッチングトランジスタは電圧降下を有さないと見なされる。

【0083】

更に、図６は、充電保護回路の他の構造図である。留意されるべきは、当該充電保護回路に位置している４端子ＮＭＯＳスイッチングトランジスタも第１ドレイン（Ｄｒａｉｎ １）、第２ドレイン（Ｄｒａｉｎ ２）、ゲート（Ｇａｔｅ）、及び基板Ｓｕｂポートを含む点である。図６に示されている充電保護回路と図２に示された充電保護回路との間の違いは、図６に示されている充電保護回路では、Ｓｕｂポートが常にフローティング状態にある点にある。４端子ＮＭＯＳスイッチングトランジスタのゲートがロー電位に接続されるとき、４端子ＮＭＯＳスイッチングトランジスタはオフされる必要がある。しかし、同時に、バス電圧Ｖｂｕｓも第１ドレインに印加される場合には、共通アノードを有し、第１ドレインと第２ドレインとの間にある２つのバック・トゥ・バックダイオード（Ｄ１及びＤ２）は、圧力下にある。図７に示されるように、Ｄ１及びＤ２は夫々が接合キャパシタ（ここで、Ｄ１の接合キャパシタはＣ１であり、Ｄ２の接合キャパシタはＣ１である）を有するので、バス電圧Ｖｂｕｓは２つの接合キャパシタＣ１及びＣ２を充電するために使用され、それに応じて、接合キャパシタＣ１及びＣ２の夫々にかかる電圧は増大する。

【0084】

図７及び図８を参照すると、共通アノードを有するバック・トゥ・バックダイオードＤ１及びＤ２は、１つのＮＰＮトランジスタと等価である。バス電圧Ｖｂｕｓが増大するにつれて、Ｃ２の分割電圧が０．７Ｖを超える場合に、寄生ＮＰＮトランジスタはオンされるようトリガされ（通常、トランジスタのベース電圧、つまり、Ｓｕｂポートと第２ドレインとの間の電圧が０．７Ｖよりも大きいとき、トランジスタはオンされる）、それに応じて、４端子ＮＭＯＳスイッチングトランジスタの電圧耐性能力は低下する。図９Ａ及び図９Ｂは夫々、４端子ＮＭＯＳスイッチングトランジスタのＳｕｂポートが接地される場合（図９Ａに示される）及び４端子ＮＭＯＳスイッチングトランジスタのＳｕｂポートが浮いている場合（図９Ｂに示される）の、４端子ＮＭＯＳスイッチングトランジスタの第１ドレイン及び第２ドレインの間の電圧耐性特性の曲線図である。

【0085】

図９Ａに示されるように、Ｓｕｂポートが接地されるとき、４端子ＮＭＯＳスイッチングトランジスタの第１ドレイン及び第２ドレインの間にかけられ得る最大電圧は約３２Ｖである。図９Ｂに示されるように、Ｓｕｂポートが浮いているとき、４端子ＮＭＯＳスイッチングトランジスタの第１ドレイン及び第２ドレインの間の最大電圧は約１５Ｖである。簡潔に、４端子ＮＭＯＳスイッチングトランジスタの第１ドレイン及び第２ドレインの間の電圧耐性能力は、３０Ｖ超から２０Ｖ未満に低下する。実際の使用では、４端子ＮＭＯＳスイッチングトランジスタの電圧耐性能力が低下するので、４端子ＮＭＯＳスイッチングトランジスタは壊れる可能性があり、４端子ＮＭＯＳスイッチングトランジスタが適用される充電保護回路の悲惨な結果を引き起こす。従って、４端子ＮＭＯＳスイッチングトランジスタの電圧耐性能力を維持すること（又は低下させないこと）も、解決される必要がある課題である。

【0086】

上記の説明を参照して、本願の４端子ＮＭＯＳスイッチングトランジスタでは、４端子ＮＭＯＳスイッチングトランジスタのＳｕｂポートが接地されることは、第１ドレインとＳｕｂポートとの間の電圧Ｖｄ１ｓを大きくし、これは更に、深刻な基板バイアス効果と、４端子ＮＭＯＳスイッチングトランジスタのロスの増大とを引き起こし、また、４端子ＮＭＯＳスイッチングトランジスタのＳｕｂポートが浮いていることは、４端子ＮＭＯＳスイッチングトランジスタの電圧耐性能力に影響を及ぼす、ことが分かる。

【0087】

上記の全ての課題を解決するために、本願は最初に、電子デバイスを提供する。電子デバイスは具体的に、スマートフォン、電動輸送機、タブレットコンピュータ、スマートウォッチ、スマートバンド、などであってよい。具体的に、電子デバイスは充電されることが可能であり、また、外部デバイスを充電することもできる。充電は有線又は無線方式であることができる。例えば、スマートフォンは有線方式で充電されることが可能であり、また、無線方式で外部デバイス（例えば、スマートウォッチ又はスマートバンド）を充電することもできる。代替的に、例えば、電動輸送機は、有線方式で充電されることが可能であり、また、有線方式でスマートフォンなどの外部デバイスを充電することもできる。

【0088】

留意されるべきは、図１０Ａに示されるように、電子デバイス１は、少なくとも１つの充電回路１０と、プロセッサ２０とを含む点である。具体的に、プロセッサ２０は、充電回路１０内の負荷１５の残電力情報を取得するよう構成される。確かに、電子デバイス１は、他のコンポーネント、例えば、メモリ及びドライブ回路（いずれも図示せず）を更に含んでもよい。

【0089】

図１０Ｂに示されるように、充電回路１０は、第１電源インターフェース１１、負荷１５、及び充電保護回路１３を含む。負荷１５は、通常はバッテリである。電子デバイス１がスマートフォンである場合に、第１電源インターフェース１１はＵＳＢポートであってよい。充電保護回路１３については、以下で詳細に説明される。

【0090】

本願で提供される充電保護回路１３において、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１は、双方向遮断を実装するために、ソース同士が直列に接続されている２つのＮＭＯＳスイッチングトランジスタを置換するために使用され、更には、基板（Substrate，Ｓｕｂ）ポート管理回路（単に、「Ｓｕｂポート管理回路」と呼ばれる）１３３も、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のＳｕｂポートの電位に対してフローティング管理を実行するために設けられる。

【0091】

説明を簡単にするために、図１０Ｂでは、第１電源インターフェース１１はＵＳＢポートである。図１１Ａに示される充電保護回路１３において、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１は、第１ドレイン（Ｄｒａｉｎ １）、第２ドレイン（Ｄｒａｉｎ ２）、ゲート（Ｇａｔｅ １）、及びＳｕｂポートを含む。第１ドレインはＵＳＢポート１１へ接続され、第２ドレインは負荷１５へ接続され、ゲートはドライブ回路１４０へ接続される。更に、Ｓｕｂポート管理回路１３３はプルアップ回路１３３１を含み、プルアップ回路１３３１はＳｕｂポートへ接続され、プルアップ回路１３３１は、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオフされるとき、Ｓｕｂポートを第１ドレイン又は第２ドレインの電位にプルアップするよう構成される。

【0092】

図１１Ａに示されるように、プルアップ回路１３３１は第１の３端子ＮＭＯＳスイッチングトランジスタ１２１（単に、「３端子ＮＭＯＳ－１スイッチングトランジスタ」と呼ばれる）であってよい。図１１Ａを参照して、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のドレインは第１ドレインへ接続され、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のソースはＳｕｂポートへ接続され、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のゲート（Ｇａｔｅ ２）はドライブ回路１４０へ接続される。更には、ドライブ回路１４０によって供給されるドライブ電圧は、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の両方がオンされることを可能にする。

【0093】

具体的な実施では、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１の閾電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の閾電圧は同じ位相を有し（上記の関連する説明を参照）、また、同じ値を有する。ドライブ回路１４０は、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１に同じゲートドライブ電圧を供給するよう構成される。

【0094】

ゲートドライブ電圧は、ＭＯＳスイッチングトランジスタがオンされること又はオフされることを可能にすることが説明されるべきである。通常、ゲートドライブ電圧がＭＯＳスイッチングトランジスタの閾電圧よりも高い場合に、ＭＯＳスイッチングトランジスタはオンされ、ゲートドライブ電圧がＭＯＳスイッチングトランジスタの閾電圧よりも低い場合に、ＭＯＳスイッチングトランジスタはオンされない（つまり、オフされる）、と考えられる。この実施形態では、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１の閾電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の閾電圧は等しい。この場合に、同じドライブ電圧が３端子ＮＭＯＳ－１スイッチングトランジスタ１２１及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートに入力されるとき、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１は両方ともオン又はオフされる。

【0095】

留意されるべきは、本願で説明される３端子ＮＭＯＳスイッチングトランジスタは従来のＮＭＯＳスイッチングトランジスタであり、ソース、ドレイン、及びゲートを含む３つの端子を含む点である。相応して、本願の４端子ＮＭＯＳスイッチングトランジスタは、夫々２つのドレイン、１つのゲート、及び１つのＳｕｂポートである４つの端子を含む。

【0096】

留意されるべきは、本願での「第１」及び「第２」は、異なった類似のコンポーネントを表すためにのみ使用され、例えば、「第１の４端子ＮＭＯＳスイッチングトランジスタ」及び「第２の４端子ＮＭＯＳスイッチングトランジスタ」は、２つのトランジスタが２つの異なった４端子ＮＭＯＳスイッチングトランジスタであるという事実を単に示すために使用される点である。

【0097】

更に留意されるべきは、本願では、別段特定されない限りは、３端子ＭＯＳスイッチングトランジスタの電圧降下は考慮されず、言い換えると、３端子ＭＯＳスイッチングトランジスタは電圧降下を有さないと見なされる点である。

【0098】

上記の実施形態を参照して、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオンされるとき、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１もオンされる。この場合に、Ｓｕｂポートの電位（又は「対地電圧」）は第１ドレインの電位（又は「対地電圧」）に等しい。更には、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオンされるとき、第１ドレインの電位（又は「対地電圧」）は第２ドレインの電位（又は「対地電圧」）に等しい。そのため、Ｓｕｂポートの電位も第２ドレインの電位に等しい。従って、第１ドレインとＳｕｂポートとの間の電圧Ｖｄ１ｓ又は第２ドレインとＳｕｂポートとの間の電圧Ｖｄ２ｓのいずれか一方はゼロである。

【0099】

上記の説明を参照して、この実施形態で提供される技術的解決法を使用することによって、第１ドレインとＳｕｂポートとの間の基板バイアス効果及び第２ドレインとＳｕｂポートとの間の基板バイアス効果は低減又は除去され得ることが分かる。第１の４端子ＮＭＯＳスイッチングトランジスタ１３１内のＮ型チャネルの自由電子の減少は、少なくともある程度回避又は阻止され、更には、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のオン抵抗及び内部ロスの増大は、少なくともある程度回避又は阻止される。

【0100】

本願の他の実施形態では、図１１Ｂに示されるように、プルアップ回路１３３１は第２の３端子ＮＭＯＳスイッチングトランジスタ（単に、「３端子ＮＭＯＳ－２スイッチングトランジスタ」と呼ばれる）１２２であってよい。図１１Ｂを参照して、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２のドレインは第２ドレインへ接続され、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２のソースはＳｕｂポートへ接続され、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２のゲート（Ｇａｔｅ ３）はドライブ回路１４０へ接続される。更には、ドライブ回路１４０によって供給されるドライブ電圧は、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の両方がオンされることを可能にする。

【0101】

具体的な実施では、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２の閾電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の閾電圧は、同じ位相を有し、また、同じ値を有するので、ドライブ回路１４０は、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１に同じゲートドライブ電圧を供給するよう構成される。それに応じて、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１は両方ともオン又はオフされる。

【0102】

第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオンされるとき、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２もオンされる。この場合に、Ｓｕｂポートの電位（又は「対地電圧」）は第２ドレインの電位に等しい。更には、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオンされるとき、第２ドレインの電位は第１ドレインの電位に等しい。そのため、Ｓｕｂポートの電位も第１ドレインの電位に等しい。従って、第１ドレインとＳｕｂポートとの間の電圧Ｖｄ１ｓ又は第２ドレインとＳｕｂポートとの間の電圧Ｖｄ２ｓのいずれか一方はゼロである。従って、本願で提供される技術的解決法を使用することによって、第１ドレインとＳｕｂポートとの間の基板バイアス効果及び第２ドレインとＳｕｂポートとの間の基板バイアス効果は低減又は除去され得る。第１の４端子ＮＭＯＳスイッチングトランジスタ１３１内のＮ型チャネルの自由電子の減少は、少なくともある程度回避又は阻止され、更には、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のオン抵抗及び内部ロスの増大は、少なくともある程度回避又は阻止される。

【0103】

本願の更なる他の実施形態では、図１１Ｃに示されるように、プルアップ回路１３３１は、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１及び３端子ＮＭＯＳ－２スイッチングトランジスタ１２２の両方を含んでもよい。図１１Ｃを参照して、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のドレインは第１ドレインへ接続され、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２のドレインは第２ドレインへ接続される。３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のソース及び３端子ＮＭＯＳ－２スイッチングトランジスタ１２２のソースは両方ともＳｕｂポートへ接続される。３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のゲート及び３端子ＮＭＯＳ－２スイッチングトランジスタ１２２のゲートは両方ともドライブ回路１４０へ接続される。ドライブ回路１４０によって供給されるドライブ電圧は、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２、及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１が全てオンされることを可能にする。

【0104】

具体的な実施では、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の閾電圧と、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１の閾電圧及び３端子ＮＭＯＳ－２スイッチングトランジスタ１２２の閾電圧の夫々とは、同じ値を有し、また、同じ位相を有する。それに応じて、ドライブ回路１４０は、３つ全てのスイッチングトランジスタ（３端子ＮＭＯＳ－１スイッチングトランジスタ１２１、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２、及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１）をオン又はオフされるように駆動するために、３つのトランジスタに同じゲートドライブ電圧を供給するよう構成される。

【0105】

この実施形態では、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１及び３端子ＮＭＯＳ－２スイッチングトランジスタ１２２は、相互バックアップの役割を果たし、言い換えると、たとえ２つのトランジスタの一方が故障するとしても、Ｓｕｂポートの電位は依然として第１ドレインの電位及び第２ドレインの電位にプルアップされ得る。

【0106】

図１１Ａ、図１１Ｂ、及び図１１Ｃに示されるように、ドライブ回路１４０は、パルス幅変調ＰＷＭモジュール１４１及びチャージポンプ（Charge Pump）１４２を含む。チャージポンプ１４２は、２つの入力端子と、１つの出力端子とを含み、２つの入力端子は夫々、第１入力端子及び第２入力端子と呼ばれる。具体的に、チャージポンプ１４２の第１入力端子は、ＰＷＭモジュール１４１の出力端子へ接続され、ＰＷＭモジュール１４１によって出力される制御ロジック電圧Ｖｐｗｍを受けるよう構成される。チャージポンプ１４２の第２入力端子は、第１電源インターフェース１１へ接続され、第１電源インターフェース１１から入力されるバス電圧Ｖｂｕｓを受けるよう構成される。チャージポンプ１４２は、制御ロジック電圧Ｖｐｗｍの制御下で、受け取られたバス電圧Ｖｂｕｓを処理して、出力電圧Ｖｏｕｔを取得し、出力電圧Ｖｏｕｔをチャージポンプ１４２の出力端子から出力するよう構成される。

【0107】

任意に、Ｖｐｗｍがハイ電位にあるとき、Ｖｏｕｔはハイ電圧であり、Ｖｐｗｍがロー電位にあるとき、Ｖｏｕｔはロー電圧である。任意に、Ｖｐｗｍがハイ電位にあるとき、５Ｖが、Ｖｏｕｔを取得するよう、チャージポンプの第２入力端子から入力されるバス電圧Ｖｂｕｓに加えられる。Ｖｐｗｍがロー電位にあるとき、Ｖｏｕｔの値はゼロである。

【0108】

図１１Ａに示されるように、チャージポンプ１４２の出力端子は、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のゲート及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートへ接続される。チャージポンプ１４２は、出力電圧Ｖｏｕｔを３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のゲート及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートへ出力するよう構成される。出力電圧Ｖｏｕｔは、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のゲートドライブ電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートドライブ電圧として使用され、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオン又はオフされることを可能にする。

【0109】

図１１Ｂに示されるように、チャージポンプ１４２の出力端子は、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２のゲート及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートへ接続される。チャージポンプ１４２は、出力電圧Ｖｏｕｔを３端子ＮＭＯＳ－２スイッチングトランジスタ１２２のゲート及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートへ出力するよう構成される。出力電圧Ｖｏｕｔは、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２のゲートドライブ電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートドライブ電圧として使用され、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオン又はオフされることを可能にする。

【0110】

図１１Ｃに示されるように、チャージポンプ１４２の出力端子は、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のゲート、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２のゲート、及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートへ接続される。チャージポンプ１４２は、出力電圧Ｖｏｕｔを３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のゲート、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２のゲート、及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートへ出力するよう構成される。出力電圧Ｖｏｕｔは、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のゲートドライブ電圧、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２のゲートドライブ電圧、及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートドライブ電圧として使用され、３端子ＮＭＯＳ－１スイッチングトランジスタ１２１、３端子ＮＭＯＳ－２スイッチングトランジスタ１２２、及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオン又はオフされることを可能にする。

【0111】

更に、図１０Ｂに示されるように、充電保護回路１３はプルダウン回路１３３２を更に含む。プルダウン回路１３３２はＳｕｂポートへ接続され、プルダウン回路１３３２は、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオフされるとき、Ｓｕｂポートの電位をゼロ電位にプルダウンする（又は電位をゼロにプルダウンする）よう構成される。第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオフされるとき、Ｓｕｂポートの電位がゼロにプルダウンされるので、Ｓｕｂポートの第１ドレインとの間の電圧又はＳｕｂポートと第２ドレインとの間の電圧は、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１内の寄生トランジスタをオンさせる（図８を参照）電圧よりも小さい。従って、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１は誤ってトリガされず、更には、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の電圧耐性能力は低下せず、あるいは、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の電圧耐性能力の低下は、少なくともある程度防がれる。

【0112】

通常、トランジスタのベース電圧が０．７Ｖよりも大きいとき、トランジスタはオンされる。本願では、電流が第１電源インターフェース１１から負荷１５へ流れる場合に、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１内の寄生トランジスタのベース－エミッタ電圧（又はベースとエミッタとの間の電圧）は、Ｓｕｂポートと第２ドレインとの間の電圧であり、相応して、電流が負荷１５から第１電源インターフェース１１へ流れる場合には、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１内の寄生トランジスタのベース－エミッタ電圧（又はベースとエミッタとの間の電圧）は、Ｓｕｂポートと第１ドレインとの間の電圧である。説明を簡単にするために、以下は、電流が第１電源インターフェース１１から負荷１５へ流れる、言い換えると、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１内の寄生トランジスタのベース－エミッタ電圧がＳｕｂポートとの第２ドレインとの間の電圧である、ところの例を使用する。留意されるべきは、図８で、電流はやはり第１電源インターフェース１１から負荷１５へ流れる点である。

【0113】

より具体的には、図８に示されるように、第１の４端子スイッチングトランジスタは、寄生キャパシタＣ１、寄生キャパシタＣ２、及び寄生トランジスタを有する。第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオフされるとき、Ｓｕｂポートの電位がゼロにプルダウンされるので、次の場合は回避される：３端子ＮＭＯＳ－２スイッチングトランジスタの寄生キャパシタＣ２が第１電源インターフェース１１から入力されるバス電圧Ｖｂｕｓを使用することによって充電される。従って、寄生キャパシタＣ２の両方の端子に電圧はない。更に、寄生キャパシタＣ２の両方の端子に電圧がないので、寄生トランジスタは誤ってオンされるようトリガされず、従って、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の電圧耐性能力は低下しない。

【0114】

実施形態において、図１１Ａ～図１１Ｃに示されるように、プルダウン回路１３３２は、具体的に、第３の３端子ＮＭＯＳスイッチングトランジスタ（単に、「３端子ＮＭＯＳ－３スイッチングトランジスタ」と呼ばれる）１６１である。３端子ＮＭＯＳ－３スイッチングトランジスタ１６１のソースは接地され、３端子ＮＭＯＳ－３スイッチングトランジスタ１６１のドレインはＳｕｂポートへ接続され、３端子ＮＭＯＳ－３スイッチングトランジスタ１６１のゲートはドライブ回路１４０へ接続される。ドライブ回路１４０によって供給されるドライブ電圧は、３端子ＮＭＯＳ－３スイッチングトランジスタ１６１及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の一方が、他方がオフされている間にオンされることを可能にする。

【0115】

特定のアプリケーションでは、ドライブ回路１４０によって３端子ＮＭＯＳ－３スイッチングトランジスタ１６１及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１へ供給されるゲートドライブ電圧は、反対の位相を有する。

【0116】

３端子ＮＭＯＳ－３スイッチングトランジスタ１６１の閾電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の閾電圧は、同じ又は異なる値を有してよい。

【0117】

任意に、図１１Ａ～図１１Ｃに示されるように、Ｓｕｂポート管理回路１３３はインバータ１３３３を更に含み、インバータ１３３３の入力端子はＰＷＭモジュール１４１へ接続され、出力端子は３端子ＮＭＯＳ－３スイッチングトランジスタ１６１のゲートへ接続される。インバータ１３３３は、電圧Ｖｐｗｍ－を取得するようＶｐｗｍに対して位相反転処理を実行し、Ｖｐｗｍ－を３端子ＮＭＯＳ－３スイッチングトランジスタ１６１のゲートに印加するよう構成される。Ｖｐｗｍ－は、３端子ＮＭＯＳ－３スイッチングトランジスタ１６１のゲートドライブ電圧として使用され、３端子ＮＭＯＳ－３スイッチングトランジスタがオン又はオフされることを可能にすることが分かる。

【0118】

３端子ＮＭＯＳ－３スイッチングトランジスタ１６１のゲートへ印加されるドライブ電圧及び第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートへ印加されるドライブ電圧は反対の位相を有するので、この実施形態では、３端子ＮＭＯＳ－３スイッチングトランジスタ１６１はオンされる一方で、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１はオフされる。３端子ＮＭＯＳ－３スイッチングトランジスタ１６１がオンされるとき、Ｓｕｂポートの電位はＧＮＤにプルダウンされるので、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１内の寄生トランジスタはオンされるようトリガされず、従って、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の電圧耐性能力は低下しない。他の実施形態では、図１１Ｄに示されるように、プルダウン回路１３３２は、具体的に、プルダウン抵抗１６２である。プルダウン抵抗１６２の一方の端子はＳｕｂポートへ接続され、他方の端子は接地される。第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオフされるとき、プルダウン抵抗１６２に電流は流れない。従って、プルダウン抵抗１６２は電圧を有さず、Ｓｕｂポートの電圧はプルダウン抵抗１６２によってＧＮＤにプルダウンされる。Ｓｕｂポートと第２ドレインとの間の電圧は、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１内の寄生トランジスタをオンさせる電圧よりも小さい。従って、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１内の寄生トランジスタは誤ってトリガされず、更には、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の電圧耐性能力は低下せず、あるいは、低下は少なくともある程度防がれる。

【0119】

図１２は、本願に係る充電保護回路１３の他の概略図である。充電保護回路１３はＣＭＯＳスイッチングトランジスタ１７を含む。ＣＭＯＳスイッチングトランジスタ１７は、共通ゲートを有するＰＭＯＳスイッチングトランジスタ１７１及び３端子ＮＭＯＳ－４スイッチングトランジスタ１７２を含む。ＰＭＯＳスイッチングトランジスタ１７１のソースは第１電源インターフェース１１へ接続され、ドレインはＳｕｂポートへ接続される。３端子ＮＭＯＳ－４スイッチングトランジスタ１７２のドレインはＳｕｂポートへ接続され、ソースは接地される。留意されるべきは、ＰＭＯＳスイッチングトランジスタ１７１の閾電圧及び３端子ＮＭＯＳ－４スイッチングトランジスタ１７２の閾電圧は同じ値を有するが、位相が反対である点である（ＰＭＯＳスイッチングトランジスタ１７１及び３端子ＮＭＯＳ－４スイッチングトランジスタ１７２は、位相が反対の閾電圧を有するＰ型ＭＯＳスイッチングトランジスタ及びＮ型ＭＯＳスイッチングトランジスタである）。更には、ＰＭＯＳスイッチングトランジスタ１７１及び３端子ＮＭＯＳ－４スイッチングトランジスタ１７２のゲート（Ｇａｔｅ ５）に印加される電圧と、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲート（Ｇａｔｅ １）に印加されるドライブ電圧とは、反対の位相を有する。

【0120】

図１２に示されるように、充電保護回路１３はドライブ回路１８を更に含む。ドライブ回路１８の出力端子は、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートへ接続される。ドライブ回路１８は、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートへドライブ電圧を出力するよう構成され、更には、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のターンオン又はターンオフを制御するよう構成される。

【0121】

任意に、図１２に示されるように、ドライブ回路１８は、ＰＷＭモジュール１８１及びチャージポンプ１８２を含む。チャージポンプ１８２は、第１入力端子、第２入力端子、及び出力端子を含む。具体的に、チャージポンプ１８２の第１入力端子は、ＰＷＭモジュール１８１の出力端子へ接続され、ＰＷＭモジュール１８１によって出力される制御ロジック電圧Ｖｐｗｍを受けるよう構成される。チャージポンプ１８２の第２入力端子は、第１電源インターフェース１１へ接続され、第１電源インターフェース１１から入力されるバス電圧Ｖｂｕｓを受けるよう構成される。チャージポンプ１８２は、制御ロジック電圧Ｖｐｗｍの制御下で、受け取られたバス電圧Ｖｂｕｓを処理して、出力電圧Ｖｏｕｔを取得し、出力電圧Ｖｏｕｔをチャージポンプ１８２の出力端子から第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートへ出力するよう構成される。

【0122】

図１２に示されるように、充電保護回路１３はインバータ１９を更に含む。インバータ１９の一方の端子はＰＷＭモジュール１８１の出力端子へ接続され、他方の端子はＣＭＯＳスイッチングトランジスタ１７（具体的に言えば、ＰＭＯＳスイッチングトランジスタ１７１及び３端子ＮＭＯＳ－４スイッチングトランジスタ１７２）のゲート（Ｇａｔｅ ５）へ接続され、ＰＷＭモジュール１８１は制御ロジック電圧Ｖｐｗｍをインバータ１９へ出力し、インバータ１９は、電圧Ｖｐｗｍ－を取得するよう、制御ロジック電圧Ｖｐｗｍに対して位相反転処理を実行し、電圧Ｖｐｗｍ－をＣＭＯＳスイッチングトランジスタ１７（具体的に言えば、ＰＭＯＳスイッチングトランジスタ１７１及び３端子ＮＭＯＳ－４スイッチングトランジスタ１７２）のゲートへ出力する。電圧Ｖｐｗｍ－は、ＰＭＯＳスイッチングトランジスタ１７１のターンオン及びターンオフを制御するために使用され、かつ、３端子ＮＭＯＳ－４スイッチングトランジスタ１７２のターンオン及びターンオフを制御するために使用される。

【0123】

この実施形態では、ハイ電圧が第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートへ印加されて、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１をオンさせ、ロー電圧がＣＭＯＳスイッチングトランジスタ１７のゲートに印加される場合に、ＣＭＯＳスイッチングトランジスタ１７内のＰＭＯＳスイッチングトランジスタ１７１はオンされ、３端子ＮＭＯＳ－４スイッチングトランジスタ１７２はオフされる。この場合に、ＳｕｂポートはＰＭＯＳスイッチングトランジスタ１７１を使用することによって第１電源インターフェース１１へ接続されるので、Ｓｕｂポートの対地電圧Ｖｓｕｂは、第１電源インターフェース１１の対地電圧Ｖｂｕｓに等しい。更に、第１電源インターフェース１１は第１ドレインへ接続されるので、第１ドレインの対地電圧は第１電源インターフェースの対地電圧Ｖｂｕｓに等しい。上記の説明を参照して、Ｓｕｂポートの対地電圧Ｖｓｕｂは第１ドレインの対地電圧に等しいことが分かる。第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオンされるとき、第１ドレインの対地電圧は第２ドレインの対地電圧に等しいので、Ｓｕｂポートの対地電圧Ｖｓｕｂも第２ドレインの対地電圧に等しい。このようにして、第１ドレインとＳｕｂポートとの間にも第２ドレインとＳｕｂポートとの間にも電圧はない。従って、Ｓｕｂポート（基板）と２つのドレインの夫々との間の基板バイアス効果は回避される。相応して、以下の課題も少なくともある程度回避又は阻止される：第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の閾電圧及びオン抵抗が、基板バイアス効果により増大し、それに応じて、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のロスは増大する。

【0124】

第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートが接地されて、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１がオフされ、ハイ電圧がＣＭＯＳスイッチングトランジスタ１７のゲートに印加される場合に、ＣＭＯＳスイッチングトランジスタ１７内の３端子ＮＭＯＳ－４スイッチングトランジスタ１７２はオンされ、ＰＭＯＳスイッチングトランジスタ１７１はオフされる。この場合に、Ｓｕｂポートの電位は、オンされている３端子ＮＭＯＳ－４スイッチングトランジスタ１７２によって接地へプルダウンされる。そのため、Ｓｕｂポートと第１ドレインとの間の電圧又はＳｕｂポートと第１ドレインとの間の電圧は、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１内の寄生トランジスタをオンさせる電圧よりも小さい。従って、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１内の寄生トランジスタは誤ってトリガされず、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の電圧耐性能力は低下せず、あるいは、少なくともある程度低下しない。

【0125】

上記の実施形態のいずれか１つに基づき、図１３に示されるように、本願で提供される充電保護回路１３は、第２電源インターフェース２１及び第２の４端子ＮＭＯＳスイッチングトランジスタ２２を更に含む。第２の４端子ＮＭＯＳスイッチングトランジスタ２２の１つのドレインは第２電源インターフェース２１へ接続され、第２の４端子ＮＭＯＳスイッチングトランジスタ２２の他のドレインは、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１の第２ドレインと負荷１５との間に接続される。留意されるべきは、第２の４端子ＮＭＯＳスイッチングトランジスタ２２については、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１に関する上記の制限を参照されたい点である。具体的に言えば、電位フローティング管理が、本願での、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のＳｕｂポートに対して電位フローティング管理を実行する方法を参照して、第２の４端子ＮＭＯＳスイッチングトランジスタ２２のＳｕｂポートに対して実行される。本願で提供される充電保護回路１３は、複数の電源インターフェースを備えてよいことが分かる。スマートフォンが例として使用される。スマートフォンは、有線方式で充電されることが可能であり、また、無線方式で充電されることも可能であるから、スマートフォンは少なくとも２つの電源インターフェースを備えている。

【0126】

留意されるべきは、第２電源インターフェース２１は、充電コイル２１１及び無線受信チップ２１２を含み得る点である。無線受信チップ２１２の一方の端子は充電コイル２１１へ接続され、他方の端子は第２の４端子ＮＭＯＳスイッチングトランジスタ２２のドレインへ接続される。第２電源インターフェース２１は充電コイル２１１を含むので、第２電源インターフェース２１に対応する電力供給方式は無線方式である。

【0127】

図１４は、本願の充電保護回路の動作シーケンス図を更に示す。図１４で説明される動作シーケンスは図１１Ａを参照して理解されることが推奨される。図１４に示されるように、第１ドレインの電圧Ｖｄｒａｉｎ１はバス電圧Ｖｂｕｓに等しく、Ｓｕｂポートの電圧ＶｓｕｂはＰＷＭモジュールの出力電圧Ｖｐｗｍに関連する。Ｖｐｗｍがハイ電圧であるとき、Ｖｓｕｂもハイ電圧であり、Ｖｐｗｍがロー電圧である（又は接地される）とき、Ｖｓｕｂもロー電圧である（又は接地される）。依然として図１４を参照して、第１の４端子ＮＭＯＳスイッチングトランジスタ１３１のゲートドライブ電圧Ｖｇａｔｅ１及び３端子ＮＭＯＳ－１スイッチングトランジスタ１２１のゲートドライブ電圧Ｖｇａｔｅ２は同じ値及び同じ位相を有し、３端子ＮＭＯＳ－３スイッチングトランジスタ１６１のゲートドライブ電圧Ｖｇａｔｅ４及びＶｐｗｍは同じ値を有するが、位相が反対である。図１１Ｂ及び図１１Ｃに対応する実施形態については、図１４のそれに類似した動作シーケンス図を参照されたい。詳細は、ここで再び説明されない。

【0128】

留意されるべきは、本願では、充電保護回路の実施形態が比較的に詳細に説明される点である。更に、充電回路及び電子デバイスの夫々の実施形態の説明は比較的に簡単である。しかし、充電回路は充電保護回路を含み、電子デバイスは充電回路を含むので、充電回路及び電子デバイスの両方について、本願で説明される充電保護回路の実施形態を参照されたい。言い換えると、全ての他の実施形態も、本願のいずれかの関連部分の内容を参照して理解され得る。本願では、実施形態は相互に参照されてよい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】

【図11C】

【図11D】

【図12】

【図13】

【図14】