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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-05-16
(45)【発行日】2024-05-24
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/8236 20060101AFI20240517BHJP
H01L 27/088 20060101ALI20240517BHJP
H01L 21/8234 20060101ALI20240517BHJP
H01L 21/336 20060101ALI20240517BHJP
H01L 29/78 20060101ALI20240517BHJP
H01L 21/3205 20060101ALI20240517BHJP
H01L 21/768 20060101ALI20240517BHJP
H01L 23/532 20060101ALI20240517BHJP
H01L 23/522 20060101ALI20240517BHJP
H01L 21/28 20060101ALI20240517BHJP
H01L 29/423 20060101ALI20240517BHJP
H01L 29/49 20060101ALI20240517BHJP
【ＦＩ】
H01L27/088 311A
H01L27/088 D
H01L29/78 301G
H01L29/78 301P
H01L27/088 C
H01L21/88 N
H01L21/88 S
H01L21/90 K
H01L21/28 301S
H01L29/58 G
【請求項の数】
6
(21)【出願番号】P 2020146508
(22)【出願日】2020-09-01
(65)【公開番号】P2021077864
(43)【公開日】2021-05-20
【審査請求日】2023-04-04
(31)【優先権主張番号】P 2019198257
(32)【優先日】2019-10-31
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】715010864
【氏名又は名称】エイブリック株式会社
(72)【発明者】
【氏名】長谷川 尚
(72)【発明者】
【氏名】小山 威
(72)【発明者】
【氏名】加藤 伸二郎
(72)【発明者】
【氏名】川端 康平
【審査官】鈴木 聡一郎
(56)【参考文献】
【文献】特開２０１５－１４４２６７（ＪＰ，Ａ）
【文献】特開２０１９－１５３７１４（ＪＰ，Ａ）
【文献】特開２００３－１２４３４０（ＪＰ，Ａ）
【文献】特開２０１９－１４９５３１（ＪＰ，Ａ）
【文献】特開２０１８－１４８２４４（ＪＰ，Ａ）
【文献】特開２０１２－０１５５３１（ＪＰ，Ａ）
【文献】特開平０６－１７７２００（ＪＰ，Ａ）
【文献】特開２００７－３００１３９（ＪＰ，Ａ）
【文献】国際公開第２００７／０６６４００（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／２８－２１／２８８
Ｈ０１Ｌ ２１／３２０５－２１／３２１３
Ｈ０１Ｌ ２１／３２９
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／４４－２１／４４５
Ｈ０１Ｌ ２１／７６８
Ｈ０１Ｌ ２１／８２３２－２１／８２３８
Ｈ０１Ｌ ２１／８２４９
Ｈ０１Ｌ ２３／５２２
Ｈ０１Ｌ ２３／５３２
Ｈ０１Ｌ ２７／０６
Ｈ０１Ｌ ２７／０７
Ｈ０１Ｌ ２７／０８５－２７／０９２
Ｈ０１Ｌ ２７／１１８
Ｈ０１Ｌ ２９／４０－２９／４９
Ｈ０１Ｌ ２９／７６
Ｈ０１Ｌ ２９／７７２
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／８７２
(57)【特許請求の範囲】
【請求項1】
基準電圧発生回路を有する半導体装置であって、
前記基準電圧発生回路は、
定電流を発生させ、ゲート電極及びソース領域が接続されているデプレッション型電界効果トランジスタと、
前記デプレッション型電界効果トランジスタのソース領域にドレイン領域及びＰ型ゲート電極が接続され、前記定電流に基づいて電圧を発生させるエンハンスメント型電界効果トランジスタと、
を備え、
半導体基板と、
前記半導体基板上に配置されている、前記デプレッション型電界効果トランジスタ及び前記エンハンスメント型電界効果トランジスタと、
前記デプレッション型電界効果トランジスタ及び前記エンハンスメント型電界効果トランジスタ上に配置されている層間絶縁膜と、
前記層間絶縁膜上であって前記Ｐ型ゲート電極の上方の近傍に配置されている金属配線層を兼ね、かつ前記金属配線層と同じ層において前記デプレッション型電界効果トランジスタの前記ゲート電極及び前記ソース領域並びに前記エンハンスメント型電界効果トランジスタの前記ドレイン領域及び前記Ｐ型ゲート電極を接続する金属配線層を兼ね、水素を遮断する水素遮断金属膜と、
を有することを特徴とする半導体装置。
【請求項2】
前記水素遮断金属膜は、アルミニウム合金である請求項１に記載の半導体装置。
【請求項3】
前記エンハンスメント型電界効果トランジスタは、前記Ｐ型ゲート電極を有するＮチャネル電界効果トランジスタである請求項１又は２に記載の半導体装置。
【請求項4】
前記水素遮断金属膜が１層のみに配置されている請求項１から３のいずれかに記載の半導体装置。
【請求項5】
前記半導体基板を平面視した際に、前記デプレッション型電界効果トランジスタ及び前記エンハンスメント型電界効果トランジスタの全体又は一部を覆うように前記水素遮断金属膜の上方に配置されている広域水素遮断金属膜を更に有する請求項１から４のいずれかに記載の半導体装置。
【請求項6】
前記Ｐ型ゲート電極の上部に金属シリサイド膜が形成されている請求項１から５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
シリコンなどの半導体基板上に微細な素子が形成される半導体装置のうち、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）、抵抗素子、ヒューズ素子などの半導体素子を組み合わせたアナログ用半導体装置がある。
【0003】
アナログ用半導体装置としては、例えば、ボルテージレギュレータ、ボルテージディテクタ、スイッチングレギュレータなどが挙げられる。これらのアナログ用半導体装置では、ウェアラブルデバイスやＩｏＴ（Internet of the Things）の発展に伴い、二次電池などにより低電圧・低消費電流で長時間駆動可能なものが開発されている。特にボルテージレギュレータなどのパワーマネジメントＩＣで基準電圧発生回路を備えている場合には、基準電圧のばらつき低減や長期の安定性が重要となっている。
しかしながら、このような基準電圧発生回路に用いるＭＩＳＦＥＴは、ゲート酸化膜とシリコン基板との界面に存在するダングリングボンド（非結合手）に、パッシベーション膜などから発生する水素が結合してしまい、しきい値電圧が製造時にばらつく場合や経時で変化する場合がある。
しかしながら、このような基準電圧発生回路に用いるＭＩＳＦＥＴは、ゲート酸化膜とシリコン基板との界面に存在するダングリングボンド（非結合手）に、パッシベーション膜などから発生する水素が結合してしまい、しきい値電圧が製造時にばらつく場合や経時で変化する場合がある。
【0004】
そこで、例えば、ＮチャネルＭＯＳトランジスタなどに水素が拡散しないように、ＮチャネルＭＯＳトランジスタなどの上に水素遮へい用のシリコン窒化膜が形成されている半導体装置が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２００３－１５２１００号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の一つの側面では、形成する膜を増やすことなく、水素による不具合の発生を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一実施形態における半導体装置は、
半導体基板と、
前記半導体基板上に配置され、かつアナログ回路に用いられ、Ｐ型ゲート電極を備える電界効果トランジスタと、
前記電界効果トランジスタ上に配置されている層間絶縁膜と、
前記層間絶縁膜上であって前記Ｐ型ゲート電極の上方の近傍に配置され、水素を遮断する水素遮断金属膜と、
を有する。
半導体基板と、
前記半導体基板上に配置され、かつアナログ回路に用いられ、Ｐ型ゲート電極を備える電界効果トランジスタと、
前記電界効果トランジスタ上に配置されている層間絶縁膜と、
前記層間絶縁膜上であって前記Ｐ型ゲート電極の上方の近傍に配置され、水素を遮断する水素遮断金属膜と、
を有する。
【発明の効果】
【0008】
本発明の一つの側面によると、形成する膜を増やすことなく、水素による不具合の発生を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
本発明の一実施形態における半導体装置は、半導体基板と、半導体基板上に配置され、かつアナログ回路に用いられ、Ｐ型ゲート電極を備える電界効果トランジスタと、電界効果トランジスタ上に配置されている層間絶縁膜と、層間絶縁膜上であってＰ型ゲート電極の上方の近傍に配置され、水素を遮断する水素遮断金属膜と、を有する。
【0011】
本発明の一実施形態における半導体装置は、以下の知見に基づくものである。
アナログ用半導体装置に要求される特性は、２値の信号を扱うロジック用半導体装置とは大きく異なる。たとえば、リチウムイオン電池などの二次電池の充放電制御回路では、モバイル機器などで用いる二次電池の放電を極力低減するために、ここ数年においてμＶ単位の規格を求められる場合が多くなっている。この充放電制御回路に用いられる基準電圧発生回路においてもμＶ単位の信頼性が求められている。このため、基準電圧発生回路が備える電界効果トランジスタ（以下、「ＭＯＳトランジスタ」と称する）のしきい値電圧のばらつきや、長期信頼性試験で示し得る経時の変化を低減する必要がある。
アナログ用半導体装置に要求される特性は、２値の信号を扱うロジック用半導体装置とは大きく異なる。たとえば、リチウムイオン電池などの二次電池の充放電制御回路では、モバイル機器などで用いる二次電池の放電を極力低減するために、ここ数年においてμＶ単位の規格を求められる場合が多くなっている。この充放電制御回路に用いられる基準電圧発生回路においてもμＶ単位の信頼性が求められている。このため、基準電圧発生回路が備える電界効果トランジスタ（以下、「ＭＯＳトランジスタ」と称する）のしきい値電圧のばらつきや、長期信頼性試験で示し得る経時の変化を低減する必要がある。
【0012】
このＭＯＳトランジスタを形成する際には、ボロン、リン、ヒ素などの不純物をポリシリコン膜に注入してゲート電極を形成する場合が多い。不純物として注入するボロンは、リンやヒ素よりもポリシリコン膜に拡散しやすく、ポリシリコン膜の下のゲート酸化膜まで拡散してしまう。すると、このゲート酸化膜は、リンやヒ素を注入した場合に比べて膜質が低下しやすくなり、水素のような微小な原子を通過させやすくなると考えられる。このとき、ゲート酸化膜とシリコン基板との界面に存在するダングリングボンド（非結合手）に、パッシベーション膜などから発生する水素が微量でも結合してしまうと、μＶ単位で調整が必要なアナログ用半導体装置においては、しきい値電圧が製造時にばらついたり経時で変化したりする場合がある。
【0013】
この点、特許文献１に記載の半導体装置では、Ｐ型ゲート電極の上に、水素遮へい用のシリコン窒化膜を配置するようにしているが、シリコン窒化膜を形成するための工程が増えるだけでなく、Ｐ型ゲート電極の近傍に配置されたシリコン窒化膜の応力によりしきい値電圧が変化してしまう場合がある。
【0014】
そこで、本発明の一実施形態における半導体装置は、ＭＯＳトランジスタの上に配置される金属配線層の面積を広げて水素遮断金属膜として用いる。すなわち、この半導体装置は、しきい値電圧が変化しやすいＰ型ゲート電極の上方の近傍に、金属配線層を兼ねた水素遮断金属膜を配置することで、パッシベーション膜などから発生する水素を遮断できるため、形成する膜を増やすことなく水素による不具合の発生を抑制することができる。
【0015】
次に、本発明の一実施形態における半導体装置の一例として、アナログ回路をＥＤ型基準電圧発生回路とした実施形態について、図面を参照しながら説明する。
【0016】
なお、図面は模式的なものであり、膜厚と平面寸法との関係、各膜厚の比率などは図面で示したとおりではない。また、半導体基板において、半導体製造プロセスを用いて他の膜や層が積層される側の面を「上面」と称し、上面に対向する側の面を「下面」と称する。さらに、下記において、複数の膜やこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。
【0017】
［第１の実施形態］
（半導体装置）
図１は、本発明の第１の実施形態における半導体装置のアナログ回路を示す回路図である。図１に示すように、本実施形態における半導体装置１００は、アナログ回路であるＥＤ型基準電圧発生回路が備えられており、デプレッション型Ｎチャネル電界効果トランジスタ１１０と、エンハンスメント型Ｎチャネル電界効果トランジスタ１２０と、を有する。
なお、以下では「デプレッション型Ｎチャネル電界効果トランジスタ」を「Ｄ型ＮＭＯＳトランジスタ」と称することがあり、「エンハンスメント型Ｎチャネル電界効果トランジスタ」を「Ｅ型ＮＭＯＳトランジスタ」と称することがある。
（半導体装置）
図１は、本発明の第１の実施形態における半導体装置のアナログ回路を示す回路図である。図１に示すように、本実施形態における半導体装置１００は、アナログ回路であるＥＤ型基準電圧発生回路が備えられており、デプレッション型Ｎチャネル電界効果トランジスタ１１０と、エンハンスメント型Ｎチャネル電界効果トランジスタ１２０と、を有する。
なお、以下では「デプレッション型Ｎチャネル電界効果トランジスタ」を「Ｄ型ＮＭＯＳトランジスタ」と称することがあり、「エンハンスメント型Ｎチャネル電界効果トランジスタ」を「Ｅ型ＮＭＯＳトランジスタ」と称することがある。
【0018】
Ｄ型ＮＭＯＳトランジスタ１１０は、電源端子１００ａと接続されているドレインに電源電圧ＶＤＤが印加されると、電源電圧ＶＤＤに依存しない定電流をソースからＥ型ＮＭＯＳトランジスタ１２０に供給する定電流源として機能する。Ｅ型ＮＭＯＳトランジスタ１２０は、Ｄ型ＮＭＯＳトランジスタ１１０から供給される定電流に基づいて、基準電圧端子１００ｃに基準電圧Ｖｒｅｆを発生させる。このように、ＥＤ型基準電圧発生回路は、Ｄ型ＮＭＯＳトランジスタ１１０とＥ型ＮＭＯＳトランジスタ１２０とを組み合わせることにより形成されている。
【0019】
Ｄ型ＮＭＯＳトランジスタ１１０のソースには、Ｄ型ＮＭＯＳトランジスタ１１０のゲート、バックゲート、基準電圧端子１００ｃ、並びにＥ型ＮＭＯＳトランジスタ１２０のゲート及びドレインが接続されており、これらを同電位としている。また、Ｅ型ＮＭＯＳトランジスタ１２０のソースには、バックゲート及び接地端子１００ｂが接続されており、これらを同電位としている。
【0020】
ここで、Ｄ型ＮＭＯＳトランジスタ１１０のドレイン電流Ｉｄ１を求めると、非飽和動作時あるいは飽和動作時の相互コンダクタンスをｇｍＤとすれば、以下の式（１）のように示すことができる。なお、上記のように、Ｄ型ＮＭＯＳトランジスタ１１０のゲートとソースが接続されているので、下記の式（１）においてゲート・ソース間電圧Ｖｇ１は０Ｖとなる。このため、Ｄ型ＮＭＯＳトランジスタ１１０の出力電流であるドレイン電流Ｉｄ１は、しきい値電圧Ｖｔｄに依存するものとなる。
Ｉｄ１＝１／２・ｇｍＤ・（Ｖｇ１－Ｖｔｄ）２
＝１／２・ｇｍＤ・（｜Ｖｔｄ｜）２ ・・・（１）
Ｉｄ１＝１／２・ｇｍＤ・（Ｖｇ１－Ｖｔｄ）２
＝１／２・ｇｍＤ・（｜Ｖｔｄ｜）２ ・・・（１）
【0021】
次に、Ｅ型ＮＭＯＳトランジスタ１２０のドレイン電流Ｉｄ２を求めると、飽和動作時の相互コンダクタンスをｇｍＥとすれば、以下の式（２）のように示すことができる。なお、上述のように、Ｅ型ＮＭＯＳトランジスタ１２０のゲートとドレインが接続され、更にこれらと基準電圧端子１００ｃが接続されているので、下記の式（２）においてゲート・ソース間電圧Ｖｇ２は基準電圧Ｖｒｅｆとなる。このため、ドレイン電流Ｉｄ２は、しきい値電圧Ｖｔｅ及び基準電圧Ｖｒｅｆに依存するものとなる。
Ｉｄ２＝１／２・ｇｍＥ・（Ｖｇ２－Ｖｔｅ）２
＝１／２・ｇｍＥ・（Ｖｒｅｆ－Ｖｔｅ）２ ・・・（２）
Ｉｄ２＝１／２・ｇｍＥ・（Ｖｇ２－Ｖｔｅ）２
＝１／２・ｇｍＥ・（Ｖｒｅｆ－Ｖｔｅ）２ ・・・（２）
【0022】
以上より、基準電圧Ｖｒｅｆは、上記の式（１）のＩｄ１が上記の式（２）のＩｄ２に等しくなることから、下記の式（３）のようになる。
Ｖｒｅｆ≒Ｖｔｅ＋（ｇｍＤ／ｇｍＥ）１／２・｜Ｖｔｄ｜ ・・・（３）
Ｖｒｅｆ≒Ｖｔｅ＋（ｇｍＤ／ｇｍＥ）１／２・｜Ｖｔｄ｜ ・・・（３）
【0023】
図２は、本発明の第１の実施形態における半導体装置を示す概略平面図であり、半導体基板上に形成されているＥＤ型基準電圧発生回路を平面視した図である。図２では、半導体装置１００の構造のうち、Ｎ型ゲート電極６と、Ｐ型ゲート電極７と、金属配線層の機能を兼ねる水素遮断金属膜１０と、水素遮断金属膜１０と接続されている金属配線９ａ～９ｆとを示す。また、図２中の破線は、Ｄ型ＮＭＯＳトランジスタ１１０及びＥ型ＮＭＯＳトランジスタ１２０のアクティブ領域をそれぞれ示す。
なお、平面視した図とは、半導体基板をその法線方向から上面を見たときの図（上面図）を意味する。
なお、平面視した図とは、半導体基板をその法線方向から上面を見たときの図（上面図）を意味する。
【0024】
半導体基板の上方（基板の法線方向）から平面視したときにおいて、Ｅ型ＮＭＯＳトランジスタ１２０側の破線で示すアクティブ領域上の水素遮断金属膜１０は、Ｐ型ゲート電極７の面積よりも広く、Ｐ型ゲート電極７を覆うように配置されている。
【0025】
【0026】
図３は、図２におけるＡ－Ａ線の断面を示す説明図である。図４は、図２におけるＢ－Ｂ線の断面を示す説明図である。
図３及び図４に示すように、半導体基板１と、分離用酸化膜２と、ゲート酸化膜３と、Ｐ型ウェル領域４と、ソース・ドレイン領域５と、Ｎ型ゲート電極６と、Ｐ型ゲート電極７と、燐及びホウ素を添加したシリコン酸化膜（以下、「ＢＰＳＧ（Boro-Phospho Silicate Glass）膜」と称する）８と、金属配線９と、水素遮断金属膜１０と、パッシベーション膜１１と、を有する。Ｄ型ＮＭＯＳトランジスタ１１０及びＥ型ＮＭＯＳトランジスタ１２０は、半導体基板１上に、分離用酸化膜２と、ゲート酸化膜３と、Ｐ型ウェル領域４と、ソース・ドレイン領域５と、Ｎ型ゲート電極６と、Ｐ型ゲート電極７とを構造的に組み合わせることにより形成されている。
図３及び図４に示すように、半導体基板１と、分離用酸化膜２と、ゲート酸化膜３と、Ｐ型ウェル領域４と、ソース・ドレイン領域５と、Ｎ型ゲート電極６と、Ｐ型ゲート電極７と、燐及びホウ素を添加したシリコン酸化膜（以下、「ＢＰＳＧ（Boro-Phospho Silicate Glass）膜」と称する）８と、金属配線９と、水素遮断金属膜１０と、パッシベーション膜１１と、を有する。Ｄ型ＮＭＯＳトランジスタ１１０及びＥ型ＮＭＯＳトランジスタ１２０は、半導体基板１上に、分離用酸化膜２と、ゲート酸化膜３と、Ｐ型ウェル領域４と、ソース・ドレイン領域５と、Ｎ型ゲート電極６と、Ｐ型ゲート電極７とを構造的に組み合わせることにより形成されている。
【0027】
半導体基板１は、ウエハ状のＰ型シリコン半導体基板である。
なお、本実施形態では、半導体基板１としてウエハ状のＰ型シリコン半導体基板としたが、これに限ることなく、半導体基板１の形状、構造、大きさ、材質、及び極性は、目的に応じて適宜選択することができる。
なお、本実施形態では、半導体基板１としてウエハ状のＰ型シリコン半導体基板としたが、これに限ることなく、半導体基板１の形状、構造、大きさ、材質、及び極性は、目的に応じて適宜選択することができる。
【0028】
分離用酸化膜２は、半導体基板１上に形成されているＬＯＣＯＳ（LOCal Oxidation of Silicon）である。分離用酸化膜２は、Ｄ型ＮＭＯＳトランジスタ１１０及びＥ型ＮＭＯＳトランジスタ１２０を分離するために、各アクティブ領域の外縁に設けられている。
なお、本実施形態では、Ｄ型ＮＭＯＳトランジスタ１１０及びＥ型ＮＭＯＳトランジスタ１２０を分離するためにＬＯＣＯＳを形成したが、これに限ることなく、例えば、ＳＴＩ（Shallow Trench Isolation）などを形成して分離するようにしてもよい。
なお、本実施形態では、Ｄ型ＮＭＯＳトランジスタ１１０及びＥ型ＮＭＯＳトランジスタ１２０を分離するためにＬＯＣＯＳを形成したが、これに限ることなく、例えば、ＳＴＩ（Shallow Trench Isolation）などを形成して分離するようにしてもよい。
【0029】
Ｄ型ＮＭＯＳトランジスタ１１０は、ゲート酸化膜３と、Ｐ型ウェル領域４と、ソース・ドレイン領域５と、ポリシリコン膜にリンを注入したＮ型ゲート電極６と、を有する。
【0030】
Ｄ型ＮＭＯＳトランジスタ１１０は、Ｐ型ウェル領域４とＮ型ゲート電極６との仕事関数の差が大きくなるように不純物濃度が調整されていることから、Ｐ型の半導体基板１の表面に反転する向きの電界が印加されるため、低いしきい値電圧になる。さらに、Ｎ型のチャネルドープ領域によりしきい値電圧を低くすることができることから、Ｎ型ゲート電極６及びチャネルドープ領域への不純物注入は、Ｄ型ＮＭＯＳトランジスタ１１０がデプレション型になるよう適宜制御され、しきい値電圧Ｖｔｄを０Ｖ以下にすることができる。これにより、ゲートの電位が０Ｖであってもドレイン電圧を印加することで、チャネルを介してドレイン電流を流すことができる。
また、バックゲートは、高濃度のＰ型不純物を含む領域（不図示）を介してＰ型ウェル領域４に接続されており、ソースに接続されている。
また、バックゲートは、高濃度のＰ型不純物を含む領域（不図示）を介してＰ型ウェル領域４に接続されており、ソースに接続されている。
【0031】
Ｅ型ＮＭＯＳトランジスタ１２０は、ＢＦ２を注入して形成されたＰ型ゲート電極７を有しており、しきい値電圧Ｖｔｅが０Ｖ以上になるように、Ｐ型ゲート電極７及びチャネルドープ領域の不純物濃度が調整されている。また、このＰ型ゲート電極７の上方に水素遮断金属膜１０が配置されている。Ｅ型ＮＭＯＳトランジスタ１２０は、これら以外は、Ｄ型ＮＭＯＳトランジスタ１１０と同様である。
なお、Ｐ型ゲート電極７の形状、構造、大きさ、材質、並びに不純物の種類及び濃度としては、特に制限はなく、目的に応じて適宜選択することができる。
なお、Ｐ型ゲート電極７の形状、構造、大きさ、材質、並びに不純物の種類及び濃度としては、特に制限はなく、目的に応じて適宜選択することができる。
【0032】
Ｄ型ＮＭＯＳトランジスタ１１０及びＥ型ＮＭＯＳトランジスタ１２０の上面には、層間絶縁膜としてのＢＰＳＧ膜８が表面を平坦化されて形成されている。このＢＰＳＧ膜８には、ソース・ドレイン領域５まで貫通するようにそれぞれ形成されたコンタクトホールに金属配線９ａ～９ｄがそれぞれ埋め込まれており、ソース・ドレイン領域５からの導通経路が形成されている。
なお、本実施形態では、層間絶縁膜をＢＰＳＧ膜８としたが、これに限ることなく、例えば、ＮＳＧ（None-doped Silicate Glass）膜とＢＰＳＧ膜の積層構造、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜とＢＰＳＧ膜の積層構造などとしてもよい。
なお、本実施形態では、層間絶縁膜をＢＰＳＧ膜８としたが、これに限ることなく、例えば、ＮＳＧ（None-doped Silicate Glass）膜とＢＰＳＧ膜の積層構造、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜とＢＰＳＧ膜の積層構造などとしてもよい。
【0033】
金属配線９ａ～９ｄの上部と電気的に接続されている水素遮断金属膜１０は、ＡｌＳｉＣｕにより形成されている。この水素遮断金属膜１０は、Ｐ型ゲート電極７の上方に存在することから、パッシベーション膜１１などを発生源とする水素が上方からの移動を阻害し、Ｐ型ゲート電極７を有するＥ型ＮＭＯＳトランジスタ１２０の近傍に侵入させないように遮断することができる。すなわち、本実施形態の半導体装置１００は、Ｐ型ゲート電極７の上方に金属配線層の機能を兼ねる水素遮断金属膜１０が存在することにより、形成する膜を増やすことなく、水素による不具合の発生を抑制することができる。
【0034】
水素遮断金属膜１０の材質としては、特に制限はなく、目的に応じて適宜選択することができるが、水素遮断金属膜１０が金属配線層を兼ねる点で、アルミニウム合金が好ましい。アルミニウム合金としては、例えば、ＡｌＳｉＣｕのほか、ＡｌＮｄ、ＡｌＣｕ、ＡｌＳｉなどが挙げられる。また、下地のチタンの上にタングステンが膜状に形成される態様にしてもよい。この下地のチタンの上にタングステンが膜状に形成される態様であると、タングステンにより水素の侵入を阻むとともに、下地のチタンにより水素を吸収できる点で有利である。
なお、本実施形態では、水素遮断金属膜１０をＰ型ゲート電極７のアクティブ領域の面積よりも広くしたが、Ｐ型ゲート電極７のアクティブ領域に対して拡散する水素を遮断することができれば、これに限ることはなく、水素遮断金属膜１０の面積がＰ型ゲート電極７のアクティブ領域よりも同等か狭くなってもよい。
なお、本実施形態では、水素遮断金属膜１０をＰ型ゲート電極７のアクティブ領域の面積よりも広くしたが、Ｐ型ゲート電極７のアクティブ領域に対して拡散する水素を遮断することができれば、これに限ることはなく、水素遮断金属膜１０の面積がＰ型ゲート電極７のアクティブ領域よりも同等か狭くなってもよい。
【0035】
水素遮断金属膜１０の厚さとしては、特に制限はなく、目的に応じて適宜選択することができるが、水素を遮断可能な厚みを確保できる観点から３００ｎｍ以上５００ｎｍ以下が好ましい。
【0036】
水素遮断金属膜１０の大きさとしては、特に制限はなく、目的に応じて適宜選択することができるが、平面視したときにアクティブ領域においてＰ型ゲート電極７よりも大きいことが好ましい。
【0037】
半導体装置１００の最上面には、パッシベーション膜１１が設けられている。
パッシベーション膜１１としては、シリコン窒化膜が好ましい。シリコン窒化膜の形成方法としては、減圧ＣＶＤ（Chemical Vaper Deposition）を用いると金属配線９ａ～９ｄが融解してしまう場合があるため、プラズマＣＶＤを用いることが好ましい。
なお、本実施形態では、パッシベーション膜１１をシリコン窒化膜の単層構造としたが、これに限ることなく、例えば、シリコン酸化膜とシリコン窒化膜との二層構造としてもよい。また、パッシベーション膜１１の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。
パッシベーション膜１１としては、シリコン窒化膜が好ましい。シリコン窒化膜の形成方法としては、減圧ＣＶＤ（Chemical Vaper Deposition）を用いると金属配線９ａ～９ｄが融解してしまう場合があるため、プラズマＣＶＤを用いることが好ましい。
なお、本実施形態では、パッシベーション膜１１をシリコン窒化膜の単層構造としたが、これに限ることなく、例えば、シリコン酸化膜とシリコン窒化膜との二層構造としてもよい。また、パッシベーション膜１１の形状、構造、及び大きさとしては、特に制限はなく、目的に応じて適宜選択することができる。
【0038】
このように、本実施形態の半導体装置１００は、半導体基板１上に、ＥＤ型基準電圧発生回路に用いられ、Ｐ型ゲート電極７を備えるＥ型ＮＭＯＳトランジスタ１２０と、Ｅ型ＮＭＯＳトランジスタ１２０上に配置されているＢＰＳＧ膜８と、ＢＰＳＧ膜８上であってＰ型ゲート電極７の上方の近傍に配置され水素を遮断する水素遮断金属膜１０とを有する。これにより、半導体装置１００は、形成する膜を増やすことなく、水素による不具合の発生を抑制することができる。
【0039】
【0040】
まず、半導体基板１を用意してＬＯＣＯＳ形成処理を行い、半導体基板１上に分離用酸化膜２を形成する。
次に、図５Ａに示すように、ゲート酸化膜形成処理、ソース・ドレイン領域形成処理、ポリシリコンによるゲート電極形成処理など、従来のＭＯＳＦＥＴ製造技術により、ゲート酸化膜３、Ｐ型ウェル領域４、ソース・ドレイン領域５、Ｎ型ゲート電極６、及びＰ型ゲート電極７を半導体基板１上に形成する。これにより、Ｄ型ＮＭＯＳトランジスタ１１０及びＥ型ＮＭＯＳトランジスタ１２０を形成する。
次に、図５Ａに示すように、ゲート酸化膜形成処理、ソース・ドレイン領域形成処理、ポリシリコンによるゲート電極形成処理など、従来のＭＯＳＦＥＴ製造技術により、ゲート酸化膜３、Ｐ型ウェル領域４、ソース・ドレイン領域５、Ｎ型ゲート電極６、及びＰ型ゲート電極７を半導体基板１上に形成する。これにより、Ｄ型ＮＭＯＳトランジスタ１１０及びＥ型ＮＭＯＳトランジスタ１２０を形成する。
【0041】
具体的には、Ｄ型ＮＭＯＳトランジスタ１１０を形成するには、まず各アクティブ領域の一部にボロンを注入してＰ型ウェル領域４を形成し、Ｐ型ウェル領域４の表面の一部にＮ型のチャネルドープ領域を形成する。次に、このチャネルドープ領域の上にゲート酸化膜３を形成した後、ゲート酸化膜３の上に形成したポリシリコン膜に５×１０16以上１×１０18／ｃｍ3以下の低濃度のリンを注入してＮ型ゲート電極６を形成する。そして、ゲート酸化膜３の下のチャネルドープ領域を挟み込む位置に、１×１０19／ｃｍ3以上の高濃度のＮ型のソース・ドレイン領域５をＰ型ウェル領域４の表面に形成する。
なお、これらは必要な部分にフォトマスク処理を行うことにより形成する。
また、ポリシリコン膜の厚さとしては、特に制限はなく、目的に応じて適宜選択することができるが、１００ｎｍ以上５００ｎｍ以下が好ましい。
なお、これらは必要な部分にフォトマスク処理を行うことにより形成する。
また、ポリシリコン膜の厚さとしては、特に制限はなく、目的に応じて適宜選択することができるが、１００ｎｍ以上５００ｎｍ以下が好ましい。
【0042】
次に、図５Ｂに示すように、ＢＰＳＧ膜８を表面全域に形成して平坦化する。
ＢＰＳＧ膜８の形成方法としては、特に制限はなく、目的に応じて適宜選択することができる。
ＢＰＳＧ膜８の平坦化方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、リフロー法、エッチバック法、ＣＭＰ（Chemical Mechanical Polishing）法などが挙げられる。リフロー法は、具体的には、リン又はボロンを含む酸化膜を形成した後、８５０℃以上の熱処理で平坦化するようにしてもよい。
ＢＰＳＧ膜８の形成方法としては、特に制限はなく、目的に応じて適宜選択することができる。
ＢＰＳＧ膜８の平坦化方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、リフロー法、エッチバック法、ＣＭＰ（Chemical Mechanical Polishing）法などが挙げられる。リフロー法は、具体的には、リン又はボロンを含む酸化膜を形成した後、８５０℃以上の熱処理で平坦化するようにしてもよい。
【0043】
次に、フォトリソグラフィ及びドライエッチングによりＢＰＳＧ膜８にコンタクトホールを開口してチタンを下地としてタングステンを埋め込み、金属配線９ａ～９ｄを形成する。そして、フォトリソグラフィ及びエッチングにより水素遮断金属膜１０を形成する。この水素遮断金属膜１０は、金属配線層を兼ねているため、金属配線９ａ～９ｄの上部に電気的に接続する箇所が存在する。
【0044】
次に、ＢＰＳＧ膜８を形成して平坦化した後、ＢＰＳＧ膜８及び水素遮断金属膜１０の上に、プラズマＣＶＤによりシリコン窒化膜であるパッシベーション膜１１を形成する。
【0045】
このように、本実施形態の半導体装置１００は、半導体基板１上に配置され、かつＥＤ型基準電圧発生回路に用いられ、Ｐ型ゲート電極７を備えるＥ型ＮＭＯＳトランジスタ１２０を形成する工程と、Ｅ型ＮＭＯＳトランジスタ１２０上に、ＢＰＳＧ膜８を形成する工程と、ＢＰＳＧ膜８上であってＰ型ゲート電極７の上方の近傍に、水素を遮断する水素遮断金属膜１０を形成する工程と、を含む。これにより、製造された半導体装置１００は、形成する膜を増やすことなく、水素による不具合の発生を抑制することができる。
【0046】
なお、本実施形態においては、図６に示すように、Ｅ型ＮＭＯＳトランジスタ１２０のソース端子と水素遮断金属膜１０とを一体化するようにしてもよい。これにより、水素遮断金属膜１０の面積を広くでき、またソース端子と水素遮断金属膜１０との間に間隙がなくなるため、Ｐ型ゲート電極７を備えるＥ型ＮＭＯＳトランジスタ１２０に対し、水素がより拡散しにくくなる点で好ましい。
【0047】
［第２の実施形態］
図７は、本発明の第２の実施形態における半導体装置の断面を示す説明図である。図７に示すように、第２の実施形態は、図３に示した第１の実施形態に加えて、水素遮断金属膜１０の上にＢＰＳＧ膜１２を介して広域水素遮断金属膜１３が配置されている。
広域水素遮断金属膜１３は、水素遮断金属膜１０と同様に、ＡｌＳｉＣｕにより形成されている。この広域水素遮断金属膜１３は、Ｐ型ゲート電極７及び水素遮断金属膜１０の上方に存在することから、水素遮断金属膜１０に加えて広域水素遮断金属膜１３によりＰ型ゲート電極７を有するＥ型ＮＭＯＳトランジスタ１２０に対して水素の侵入を遮断できるため、水素による不具合の発生を更に抑制することができる。
図７は、本発明の第２の実施形態における半導体装置の断面を示す説明図である。図７に示すように、第２の実施形態は、図３に示した第１の実施形態に加えて、水素遮断金属膜１０の上にＢＰＳＧ膜１２を介して広域水素遮断金属膜１３が配置されている。
広域水素遮断金属膜１３は、水素遮断金属膜１０と同様に、ＡｌＳｉＣｕにより形成されている。この広域水素遮断金属膜１３は、Ｐ型ゲート電極７及び水素遮断金属膜１０の上方に存在することから、水素遮断金属膜１０に加えて広域水素遮断金属膜１３によりＰ型ゲート電極７を有するＥ型ＮＭＯＳトランジスタ１２０に対して水素の侵入を遮断できるため、水素による不具合の発生を更に抑制することができる。
【0048】
また、本実施形態の半導体装置１００において複数の電界効果トランジスタを有する場合には、広域水素遮断金属膜１３は、複数の電界効果トランジスタの全体を覆うように水素遮断金属膜１０の上方に配置されることが好ましい。
【0049】
［第３の実施形態］
図８は、本発明の第３の実施形態における半導体装置の断面を示す説明図である。
図８に示すように、第３の実施形態は、図３に示した第１の実施形態に加えて、Ｐ型ゲート電極７の上部及びソース・ドレイン領域５の上部に、ＣｏＳｉの金属シリサイド膜１４、１５が形成されている。これにより、本実施形態の半導体装置１００は、水素遮断金属膜１０に加えて金属シリサイド膜１４、１５によりＰ型ゲート電極７を有するＥ型ＮＭＯＳトランジスタ１２０の近傍で水素の侵入を遮断できるため、水素による不具合の発生を更に抑制することができる。
なお、本実施形態では、金属シリサイド膜１４、１５をＣｏＳｉとしたが、これに限ることなく、例えば、ＷＳｉ、ＴｉＳｉ、ＮｉＳｉなどとすることができる。
図８は、本発明の第３の実施形態における半導体装置の断面を示す説明図である。
図８に示すように、第３の実施形態は、図３に示した第１の実施形態に加えて、Ｐ型ゲート電極７の上部及びソース・ドレイン領域５の上部に、ＣｏＳｉの金属シリサイド膜１４、１５が形成されている。これにより、本実施形態の半導体装置１００は、水素遮断金属膜１０に加えて金属シリサイド膜１４、１５によりＰ型ゲート電極７を有するＥ型ＮＭＯＳトランジスタ１２０の近傍で水素の侵入を遮断できるため、水素による不具合の発生を更に抑制することができる。
なお、本実施形態では、金属シリサイド膜１４、１５をＣｏＳｉとしたが、これに限ることなく、例えば、ＷＳｉ、ＴｉＳｉ、ＮｉＳｉなどとすることができる。
【0050】
以上説明したように、本発明の一実施形態における半導体装置は、半導体基板と、半導体基板上に配置され、かつアナログ回路に用いられ、Ｐ型ゲート電極を備える電界効果トランジスタと、電界効果トランジスタ上に配置されている層間絶縁膜と、層間絶縁膜上であってＰ型ゲート電極の上方の近傍に配置され、水素を遮断する水素遮断金属膜と、を有する。
これにより、本発明の一実施形態における半導体装置は、形成する膜を増やすことなく、水素による不具合の発生を抑制することができる。
これにより、本発明の一実施形態における半導体装置は、形成する膜を増やすことなく、水素による不具合の発生を抑制することができる。
【0051】
なお、上記の各実施形態では、Ｄ型ＮＭＯＳトランジスタ１１０がＮ型ゲート電極６を備え、Ｅ型ＮＭＯＳトランジスタ１２０がＰ型ゲート電極を備えているとしたが、これに限ることはなく、Ｄ型ＮＭＯＳトランジスタ１１０がＰ型ゲート電極を備えていてもよい。
また、本実施形態では、Ｄ型ＮＭＯＳトランジスタ１１０及びＥ型ＮＭＯＳトランジスタ１２０の両方をＮＭＯＳトランジスタとしたが、これに限ることなく、両方をＰＭＯＳトランジスタとしてもよい。
また、本実施形態では、Ｄ型ＮＭＯＳトランジスタ１１０及びＥ型ＮＭＯＳトランジスタ１２０の両方をＮＭＯＳトランジスタとしたが、これに限ることなく、両方をＰＭＯＳトランジスタとしてもよい。
【0052】
なお、上記の各実施形態では、アナログ回路をＥＤ型基準電圧発生回路としたが、これに限ることはなく、例えば、ＥＤ型でない基準電圧発生回路、ＥＤ型又はＥＤ型でない基準電圧発生回路の出力がコンパレータの非反転入力端子及び反転入力端子の少なくともいずれかに接続されている回路、並びにカレントミラー回路などが挙げられる。
【符号の説明】
【0053】
１ 半導体基板
２ 分離用酸化膜
３ ゲート酸化膜
４ Ｐ型ウェル領域
５ ソース・ドレイン領域
６ Ｎ型ゲート電極
７ Ｐ型ゲート電極
８ ＢＰＳＧ膜（層間絶縁膜）
９ 金属配線
１０ 水素遮断金属膜
１１ パッシベーション膜
１２ ＢＰＳＧ膜（層間絶縁膜）
１３ 広域水素遮断金属膜
１４、１５ 金属シリサイド膜
１００ 半導体装置
１１０ デプレッション型ＮＭＯＳトランジスタ
１２０ エンハンスメント型ＮＭＯＳトランジスタ
２ 分離用酸化膜
３ ゲート酸化膜
４ Ｐ型ウェル領域
５ ソース・ドレイン領域
６ Ｎ型ゲート電極
７ Ｐ型ゲート電極
８ ＢＰＳＧ膜（層間絶縁膜）
９ 金属配線
１０ 水素遮断金属膜
１１ パッシベーション膜
１２ ＢＰＳＧ膜（層間絶縁膜）
１３ 広域水素遮断金属膜
１４、１５ 金属シリサイド膜
１００ 半導体装置
１１０ デプレッション型ＮＭＯＳトランジスタ
１２０ エンハンスメント型ＮＭＯＳトランジスタ
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【図8】
